JPS62152051A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS62152051A JPS62152051A JP29414885A JP29414885A JPS62152051A JP S62152051 A JPS62152051 A JP S62152051A JP 29414885 A JP29414885 A JP 29414885A JP 29414885 A JP29414885 A JP 29414885A JP S62152051 A JPS62152051 A JP S62152051A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体メモリ集積回路に関し、特に画像データ
をメモリに貯えるビデオシステムでＣＲＴへのデータ読
み出しがメモリマツプ上で単純なシリアル動作となる場
合Ｄｕａｌ Ｐｏｄ性を導入してメモリの対ＣＰＵおよ
び対ＣＲＴの各動作を互いに非同期に並行して行なうと
共に周辺に必要とする煩雑なコントロール機能を完全に
メモリチップに内蔵してシステムの動作効率向上および
小型化に寄与するコントロール機能付きＤｕａｌ Ｐｏ
ｒｔメモリに関する。
をメモリに貯えるビデオシステムでＣＲＴへのデータ読
み出しがメモリマツプ上で単純なシリアル動作となる場
合Ｄｕａｌ Ｐｏｄ性を導入してメモリの対ＣＰＵおよ
び対ＣＲＴの各動作を互いに非同期に並行して行なうと
共に周辺に必要とする煩雑なコントロール機能を完全に
メモリチップに内蔵してシステムの動作効率向上および
小型化に寄与するコントロール機能付きＤｕａｌ Ｐｏ
ｒｔメモリに関する。
パソコン、ＯＡ機器などＣＰＵの発生するデータをメモ
リに貯えてＣＲＴ画面に表示するビデオシステムでの現
状の最大の問題は対ＣＰＵおよびＣＩ−ｔＴの各メモリ
動作におけるデータバスの競合である。以下図面を用い
て説明する。この柚のシステムは図１のように表わされ
メモリはＣＰＵとＣＲＴの間に置かれるが、ＣＰＵの命
令をメモリインタフェースに変換するコントローラが介
在する。第１図に示すようにメモリの対ＣＰＵ動作を■
、対Ｃｉｔ Ｔ動作を■とするとこれらは同時に行なう
ことはできず現状時分割しなければならない。
リに貯えてＣＲＴ画面に表示するビデオシステムでの現
状の最大の問題は対ＣＰＵおよびＣＩ−ｔＴの各メモリ
動作におけるデータバスの競合である。以下図面を用い
て説明する。この柚のシステムは図１のように表わされ
メモリはＣＰＵとＣＲＴの間に置かれるが、ＣＰＵの命
令をメモリインタフェースに変換するコントローラが介
在する。第１図に示すようにメモリの対ＣＰＵ動作を■
、対Ｃｉｔ Ｔ動作を■とするとこれらは同時に行なう
ことはできず現状時分割しなければならない。
その方法は第２図に示すように大きく分けられる。
１本の水平走査ＩＨに対し、工はブランキング期間だけ
ＣＰＵがメモリアクセスできる、すなわち画面データを
操作できるという一般的なやυかたであ＃）ＣＰＵ動作
効率は低く抑えられる。■はおる型のＣＰＵ特性を生か
し表示期間においても■と■を交互に行なえるようにし
た方式であるが、これによってもＣＰＵ動作効率は半分
を少し越える程度で依然低いといわざるを得ない。
ＣＰＵがメモリアクセスできる、すなわち画面データを
操作できるという一般的なやυかたであ＃）ＣＰＵ動作
効率は低く抑えられる。■はおる型のＣＰＵ特性を生か
し表示期間においても■と■を交互に行なえるようにし
た方式であるが、これによってもＣＰＵ動作効率は半分
を少し越える程度で依然低いといわざるを得ない。
この問題を打開するため■と■を並行して行なえるよう
にすでに公知のＤｕａｌ Ｐｏｒｔ構成がメモリに導入
されている（ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ。
にすでに公知のＤｕａｌ Ｐｏｒｔ構成がメモリに導入
されている（ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ。
Ａｕｇ、 １８．１９８３ ： ｐｐ、 １６１〜１７
１ ）。 その基本構成は図３のように表わされ、ＲＡ
Ｍボートとシリアルボートの間にデータ転送ゲートが位
置する。
１ ）。 その基本構成は図３のように表わされ、ＲＡ
Ｍボートとシリアルボートの間にデータ転送ゲートが位
置する。
データ転送りロック（以下ＤＴと省略記号で表わす）と
いう入力端子があり、ＲＡＭボートの基本タロツクに指
定条件のタイミングで同期をとシ活性化するとデータ転
送ゲートが開いてＲＡＭボートで選択されたワード線上
のメモリセルのデータが、各ディジット線にあるデータ
転送ゲートを通しデータレジスタに一斉に貯えられる。
いう入力端子があり、ＲＡＭボートの基本タロツクに指
定条件のタイミングで同期をとシ活性化するとデータ転
送ゲートが開いてＲＡＭボートで選択されたワード線上
のメモリセルのデータが、各ディジット線にあるデータ
転送ゲートを通しデータレジスタに一斉に貯えられる。
このデータ転送サイクル以外の期間はデータ転送ゲート
は閉じてＲＡＭボートとシリアルボートは切シ離された
状態であり、ＲＡＭボートではＣＰＵの命令を受けたラ
ンダムアクセス動作を絶えず行なうことができる一方、
シリアルボートではシリアル読み出しコントロールクロ
ック（以下ＳＣと省略する）の活性化によりデータレジ
スタの内容をシリアルに読み出せる。単純なシリアル動
作であるから、ランダムアクセス動作に比べ著しく高速
にでき、ＣＲＴ表示に必要なりａｔａ Ｒａｔｅに一致
したシリアルデータ出力を得ることも可能である。
は閉じてＲＡＭボートとシリアルボートは切シ離された
状態であり、ＲＡＭボートではＣＰＵの命令を受けたラ
ンダムアクセス動作を絶えず行なうことができる一方、
シリアルボートではシリアル読み出しコントロールクロ
ック（以下ＳＣと省略する）の活性化によりデータレジ
スタの内容をシリアルに読み出せる。単純なシリアル動
作であるから、ランダムアクセス動作に比べ著しく高速
にでき、ＣＲＴ表示に必要なりａｔａ Ｒａｔｅに一致
したシリアルデータ出力を得ることも可能である。
ＣＰＵ動作効率は、データ転送サイクルを除くすべての
期間でメモリアクセス可能ということでは。
期間でメモリアクセス可能ということでは。
は１００％に近くなり、従来と比較して飛躍的な改善が
行なえる。
行なえる。
このＤｕａｌ Ｐｏ百メモリを画面表示がメモリマツプ
の単純な順次読み出しとなる最も一般的なビデオシステ
ムに適用しその周辺コントロールを考えてみる。簡単化
するためシステムを図４のように模式的に表わすと、表
示のＤａｔａ Ｒａｔｅと同じサイクルタイムのｄｏｔ
ｃｌｏｃｋが絶えずシステムの基本クロックとして発
生している。画面全体は９×１２の構成であるが、画面
消去のブランキング期間を水平および垂直にそれぞれと
って実際の表示画面は７×９と仮定する。表示画面のデ
ータはＤｕａｌ Ｐｏｒｔメモリのシリアルボートか
ら、第１Ｈから第７Ｈまでの各表示期間中ｄｏｔ ｃｌ
ｏｃｋと同じサイクルタイムでＳＣを９回活性化すると
とによ９１画面分が得られる。従ってこの場合のＳＣ入
力波形は図５のように表わされる。ｄｏｔｃｌｏｃｋを
カウントして、とのようなＳＣ波形を作シだすカウンタ
論理回路がまず必要になる。次に問題になるのは、デー
タレジスタの内容の入れ換え、すなわちデータ転送サイ
クルの発生である。
の単純な順次読み出しとなる最も一般的なビデオシステ
ムに適用しその周辺コントロールを考えてみる。簡単化
するためシステムを図４のように模式的に表わすと、表
示のＤａｔａ Ｒａｔｅと同じサイクルタイムのｄｏｔ
ｃｌｏｃｋが絶えずシステムの基本クロックとして発
生している。画面全体は９×１２の構成であるが、画面
消去のブランキング期間を水平および垂直にそれぞれと
って実際の表示画面は７×９と仮定する。表示画面のデ
ータはＤｕａｌ Ｐｏｒｔメモリのシリアルボートか
ら、第１Ｈから第７Ｈまでの各表示期間中ｄｏｔ ｃｌ
ｏｃｋと同じサイクルタイムでＳＣを９回活性化すると
とによ９１画面分が得られる。従ってこの場合のＳＣ入
力波形は図５のように表わされる。ｄｏｔｃｌｏｃｋを
カウントして、とのようなＳＣ波形を作シだすカウンタ
論理回路がまず必要になる。次に問題になるのは、デー
タレジスタの内容の入れ換え、すなわちデータ転送サイ
クルの発生である。
データレジスタのビット幅毎に、Ｄｕａｌ Ｐｏｒｔ
メモリ内部ではデータ転送サイクルが行ない、次の新し
いワード線上のメモリセルのデータをデータレジスタに
転送する必要がある。表示画面のＩＨ当シのｄｏｔ数（
第４図および第５図の例では９）がデータレジスタのビ
ット幅に等しいか整数分の１の場合はブランキング期間
で、そうでない場合は表示期間の途中でデータ転送サイ
クルを行なうことになる。後者の場合は表示のＤａｔａ
ＲａｔｅＯ内で、データレジスタの内容の入れ換えが
要求される。シリアルポートの動作としては第４図で第
１Ｈ，第２Ｈ，第３Ｈ，・・・・・・と左上から右下に
順次シリアルに読み出すという単純な内容であるのに、
このようなカウンタ論理およびデータ転送サイクル発生
のコントロール回路は煩雑であり、Ｄｕａｌ Ｐｏｒ
ｔ性によりシステム動作効率は大幅に向上するものの、
周辺コントロールは全く改善されないという問題はその
まま残る。
メモリ内部ではデータ転送サイクルが行ない、次の新し
いワード線上のメモリセルのデータをデータレジスタに
転送する必要がある。表示画面のＩＨ当シのｄｏｔ数（
第４図および第５図の例では９）がデータレジスタのビ
ット幅に等しいか整数分の１の場合はブランキング期間
で、そうでない場合は表示期間の途中でデータ転送サイ
クルを行なうことになる。後者の場合は表示のＤａｔａ
ＲａｔｅＯ内で、データレジスタの内容の入れ換えが
要求される。シリアルポートの動作としては第４図で第
１Ｈ，第２Ｈ，第３Ｈ，・・・・・・と左上から右下に
順次シリアルに読み出すという単純な内容であるのに、
このようなカウンタ論理およびデータ転送サイクル発生
のコントロール回路は煩雑であり、Ｄｕａｌ Ｐｏｒ
ｔ性によりシステム動作効率は大幅に向上するものの、
周辺コントロールは全く改善されないという問題はその
まま残る。
本発明の目的はシステムのｄｏｔ ｃｌｏｃｋをカウ
ントし間引く形で、画面データ対応のシリアル読み出し
コントロールクロックＳＣを作る論理回路およびデータ
転送サイクルを内部で自動的に行ないその動作期間を外
部に端子で知らせる機能回路を内蔵し、従来の周辺コン
トロール回路を大幅に削減するコントロール機能付きＤ
ｕａｌ Ｐｏｒｔメモリを提供することにある。Ｄｕ
ａｌ Ｐｏｒｔ性のメリットに加え、システムの部品
点数を減らして小型化を計ることができる。
ントし間引く形で、画面データ対応のシリアル読み出し
コントロールクロックＳＣを作る論理回路およびデータ
転送サイクルを内部で自動的に行ないその動作期間を外
部に端子で知らせる機能回路を内蔵し、従来の周辺コン
トロール回路を大幅に削減するコントロール機能付きＤ
ｕａｌ Ｐｏｒｔメモリを提供することにある。Ｄｕ
ａｌ Ｐｏｒｔ性のメリットに加え、システムの部品
点数を減らして小型化を計ることができる。
本発明の第１によると、ｍ行ｎ列に配置されたメモリセ
ルと選択された前記メモリセルに対し書き込みおよび読
み出しなどを行なうランダムアクセス回路と１行ｎ個の
前記メモリセルのデータを貯えるレジスタと選択行の前
記メモリセルのデータを前記レジスタに移すデータ転送
ゲートと前記レジスタの内容をシリアルコントロールク
ロックによりシリアルに読み出すシリアルコントロール
回路と前記データ転送ゲートを開いてデータ転送動作を
行なう転送タイミングコントロール回路から構成され、
前記データ転送動作のサイクル以外は前記メモリセルに
対するランダムアクセス動作と前記レジスタの内容のビ
リアル読み出し動作が互いに独立に非同期に行なわれ、
前記シリアル読み出し動作は前記データ転送動作によシ
前記メモリセルのデータがｍ行までの範囲で順次行単位
にシリアルに前記レジスタに送られる形で必要な数のメ
モリセルについて前記シリアルコントロールクロックに
同期して行なわれ、前記データ転送動作は前記転送タイ
ミングコントロール回路が前記シリアルコントロールク
ロックの活性化を計数して前記レジスタのデータ入れ換
えに必要なタイミングに内部で自動的に外部からは見え
ない形で行なわれかつその動作期間にあることを外部に
知らせる端子機能を有しランダムアクセス回路との衝突
を外部コントロールで防げるようにすることを特徴とす
る半導体メモリが得られる。
ルと選択された前記メモリセルに対し書き込みおよび読
み出しなどを行なうランダムアクセス回路と１行ｎ個の
前記メモリセルのデータを貯えるレジスタと選択行の前
記メモリセルのデータを前記レジスタに移すデータ転送
ゲートと前記レジスタの内容をシリアルコントロールク
ロックによりシリアルに読み出すシリアルコントロール
回路と前記データ転送ゲートを開いてデータ転送動作を
行なう転送タイミングコントロール回路から構成され、
前記データ転送動作のサイクル以外は前記メモリセルに
対するランダムアクセス動作と前記レジスタの内容のビ
リアル読み出し動作が互いに独立に非同期に行なわれ、
前記シリアル読み出し動作は前記データ転送動作によシ
前記メモリセルのデータがｍ行までの範囲で順次行単位
にシリアルに前記レジスタに送られる形で必要な数のメ
モリセルについて前記シリアルコントロールクロックに
同期して行なわれ、前記データ転送動作は前記転送タイ
ミングコントロール回路が前記シリアルコントロールク
ロックの活性化を計数して前記レジスタのデータ入れ換
えに必要なタイミングに内部で自動的に外部からは見え
ない形で行なわれかつその動作期間にあることを外部に
知らせる端子機能を有しランダムアクセス回路との衝突
を外部コントロールで防げるようにすることを特徴とす
る半導体メモリが得られる。
本発明の第２によると本発明の第１において外部からブ
イクルタイムの一定した連続クロックパルスおよび前記
シリアル読み出し動作のデータが必要になる時刻および
時間幅を定めるカウンタ回路のリセット用クロックが入
力され、前記カウンタ回路に指定される期間だけ前記連
続クロックパルスを前記シリアルコントロールクロック
として前記シリアルコントロール回路に伝えるゲートｅ
能および前記カウンタ回路の指定内容を使用に先立って
プログラム入力できる機能を備えたことを特徴とする半
導体メモリが得られる。
イクルタイムの一定した連続クロックパルスおよび前記
シリアル読み出し動作のデータが必要になる時刻および
時間幅を定めるカウンタ回路のリセット用クロックが入
力され、前記カウンタ回路に指定される期間だけ前記連
続クロックパルスを前記シリアルコントロールクロック
として前記シリアルコントロール回路に伝えるゲートｅ
能および前記カウンタ回路の指定内容を使用に先立って
プログラム入力できる機能を備えたことを特徴とする半
導体メモリが得られる。
〔実施例の説明」
本発明による具体的な実施例を図６に示す。図３の公知
のＤｕａｌ Ｐｏｒｔメモリでは図５に示すように画
面ザイズに合わせてＳＣを周辺で作る必要があるし、Ｄ
Ｔをデータレジスタの内容を出力し終わる適当なタイミ
ングに几ＡＭボートに同期させて発生しデータ転送サイ
クルを起こして、新しいワード線のデータに入れ換えな
ければならない。
のＤｕａｌ Ｐｏｒｔメモリでは図５に示すように画
面ザイズに合わせてＳＣを周辺で作る必要があるし、Ｄ
Ｔをデータレジスタの内容を出力し終わる適当なタイミ
ングに几ＡＭボートに同期させて発生しデータ転送サイ
クルを起こして、新しいワード線のデータに入れ換えな
ければならない。
図３と図６を比較してわかるようにＳＣおよびＤＴは本
発明によるメモリでは内部発生のタイミングとなって外
部からはみえず、システムクロックであるｄｏｔ ｃ
ｌ’ｏｃｋおよび１画面のスタート時点すなわち各■区
間の最初に活性化されるカウンタリ七ノドクロック（Ｃ
Ｒと略記する）を受けるだけで、シリアルボートのシリ
アルデータ出力に画面データがそのまま得られる。カウ
ンタ回路がｄｏｔ ｃｌｏｃｋを受けてＳＣを発生する
動作タイミングは図７のように表わされる。ｄｏｔ
ｃｌｏｃｋに同期させてＣＲを活性化すると、カウンタ
回路はリセットされその後のｄｏｔ ｃｌｏｃｋを計数
する。
発明によるメモリでは内部発生のタイミングとなって外
部からはみえず、システムクロックであるｄｏｔ ｃ
ｌ’ｏｃｋおよび１画面のスタート時点すなわち各■区
間の最初に活性化されるカウンタリ七ノドクロック（Ｃ
Ｒと略記する）を受けるだけで、シリアルボートのシリ
アルデータ出力に画面データがそのまま得られる。カウ
ンタ回路がｄｏｔ ｃｌｏｃｋを受けてＳＣを発生する
動作タイミングは図７のように表わされる。ｄｏｔ
ｃｌｏｃｋに同期させてＣＲを活性化すると、カウンタ
回路はリセットされその後のｄｏｔ ｃｌｏｃｋを計数
する。
水平表示期間および水平ブランキング期間をそれぞれ計
数してクロックφ、を発生し、水平ブランキング期間中
のｄｏｔ ｃｌｏｃｋをマスクするように働かせる。
数してクロックφ、を発生し、水平ブランキング期間中
のｄｏｔ ｃｌｏｃｋをマスクするように働かせる。
クロックφ２は、垂直方向表示期間を計数した結果発生
し垂直ブランキング期間中のｄｏｔ ｃｌｏｃｋをマ
スクする。φ１およびφ２でｄｏｔｃｌｏｃｋ入力をゲ
ートすることにより、画面表示期間のみデータレジスタ
の内容をシリアルに読み出すクロックＳＣが内部発生さ
れる。さらにカウンタ回路はこのＳＣについてデータレ
ジスタのビット幅に基づく計数を行ないあるラインのデ
ータのシリアル読み出しが終了するとデータ転送サイク
ル発生論理部に働きかけ、データ転送サイクルを発生さ
せてデータレジスタの内容を次の新しいラインに入れ換
えるようにもっていく。その具体的な方法を図８および
図９によシ説明する。図８において内部発生のＳＣの■
の位置が新しいラインに移るべきタイミングであると仮
定すると、これに先立ってカウンタ回路はデータ転送サ
イクルの事前通知信号Ｄ Ｔ Ａ ＣＫ （Ｄａｔａ
Ｔｒａｎｓｆｅｒ Ａｃｋ−ｎｏｗｌｅｄｇｅ）を発生
する。Ｒ，ＡＭポートでは通常シリアルボートと独立に
メモリアクセスが行なわれており、データ転送サイクル
では両ボート間で同期をとる必要があることからそれに
先立って図９に示すように％ＲＡＭアクセスとＤＴＡＣ
Ｋをアービタ論理に入力する。ＤＴＡＣＫが発生する時
点でＲＡＭアクセスとの競合関係を比較し、■ＲＡＭア
クセスが先行する場合あるいは■ＤＴＡＣＫが先行する
場合のいずれであるか判定する。図８に示すように■の
場合そのＲＡＭアクセス動作が実行された後データ転送
サイクル発生論理部でＲＥＡＤＹ端子を低レベルに移行
させ接続されるＣＰＵをＷＡＩＴ状態に置く。ＤＴＡＣ
Ｋを受はスタートとしこのＲＡＭアクセス動作を充分含
む遅延時間をｄｏｔ ｃｌｏｃｋを計数することによ
りとって図６０カウンタ回路が図８の内部ＤＴを発生す
る。
し垂直ブランキング期間中のｄｏｔ ｃｌｏｃｋをマ
スクする。φ１およびφ２でｄｏｔｃｌｏｃｋ入力をゲ
ートすることにより、画面表示期間のみデータレジスタ
の内容をシリアルに読み出すクロックＳＣが内部発生さ
れる。さらにカウンタ回路はこのＳＣについてデータレ
ジスタのビット幅に基づく計数を行ないあるラインのデ
ータのシリアル読み出しが終了するとデータ転送サイク
ル発生論理部に働きかけ、データ転送サイクルを発生さ
せてデータレジスタの内容を次の新しいラインに入れ換
えるようにもっていく。その具体的な方法を図８および
図９によシ説明する。図８において内部発生のＳＣの■
の位置が新しいラインに移るべきタイミングであると仮
定すると、これに先立ってカウンタ回路はデータ転送サ
イクルの事前通知信号Ｄ Ｔ Ａ ＣＫ （Ｄａｔａ
Ｔｒａｎｓｆｅｒ Ａｃｋ−ｎｏｗｌｅｄｇｅ）を発生
する。Ｒ，ＡＭポートでは通常シリアルボートと独立に
メモリアクセスが行なわれており、データ転送サイクル
では両ボート間で同期をとる必要があることからそれに
先立って図９に示すように％ＲＡＭアクセスとＤＴＡＣ
Ｋをアービタ論理に入力する。ＤＴＡＣＫが発生する時
点でＲＡＭアクセスとの競合関係を比較し、■ＲＡＭア
クセスが先行する場合あるいは■ＤＴＡＣＫが先行する
場合のいずれであるか判定する。図８に示すように■の
場合そのＲＡＭアクセス動作が実行された後データ転送
サイクル発生論理部でＲＥＡＤＹ端子を低レベルに移行
させ接続されるＣＰＵをＷＡＩＴ状態に置く。ＤＴＡＣ
Ｋを受はスタートとしこのＲＡＭアクセス動作を充分含
む遅延時間をｄｏｔ ｃｌｏｃｋを計数することによ
りとって図６０カウンタ回路が図８の内部ＤＴを発生す
る。
これがデータ転送サイクル発生論理部に伝えられ、デー
タ転送による古いラインが新しいラインへデータレジス
タの内容入れ換えが図８のように行なわれる。データ転
送サイクルが終了するとＲＥＡＤＹ端子を通常の高レベ
ルに戻しＣＰＵがＲＡＭアクセスを行なえる状態になる
。（地の場合はＤＴＡＣＫを受けて几ＥＡＤＹ端子が直
ちに低レベルに移行しＣＰＵｔ−ＷＡＩＴ状態に置く。
タ転送による古いラインが新しいラインへデータレジス
タの内容入れ換えが図８のように行なわれる。データ転
送サイクルが終了するとＲＥＡＤＹ端子を通常の高レベ
ルに戻しＣＰＵがＲＡＭアクセスを行なえる状態になる
。（地の場合はＤＴＡＣＫを受けて几ＥＡＤＹ端子が直
ちに低レベルに移行しＣＰＵｔ−ＷＡＩＴ状態に置く。
内部ＤＴ発生を待って０）と同様にデータ転送サイクル
が行なわれ、終了後ＲＥＡＤＹ端子が高レベルに戻され
てｆ（、ＡＭアクセスが再開される。このようにしてＣ
Ｒでカウンタ回路をリセットするまではワード線単位に
メモリセルのデータが順次データレジスタに移され、画
面表示データがシリアルデータ出力に自動的に得られる
。一方几ＥＡＤＹが低レベルの期間ＣＰＵは待ち状態に
なるだけで）ＲＡＭアクセスは絶えず行なえる。
が行なわれ、終了後ＲＥＡＤＹ端子が高レベルに戻され
てｆ（、ＡＭアクセスが再開される。このようにしてＣ
Ｒでカウンタ回路をリセットするまではワード線単位に
メモリセルのデータが順次データレジスタに移され、画
面表示データがシリアルデータ出力に自動的に得られる
。一方几ＥＡＤＹが低レベルの期間ＣＰＵは待ち状態に
なるだけで）ＲＡＭアクセスは絶えず行なえる。
ｄｏｔ ｃｌｏｃｋおよびＣＲを受けるだけで画面表
示データを自動的に出力するように働くカウンタ回路お
よびデータ転送サイクル発生論理部は、以上述べた説明
に基づいて図１０のように表わされる。（Ａ） ＝−（
Ｑは画面表示の時間パラメータ、（至）はシリアルに読
み出すレジスタのビット幅および但はデータ転送サイク
ル直前のＲＡＭアクセスを吸収する時間をそれぞれ計数
するカウンタ回路である。
示データを自動的に出力するように働くカウンタ回路お
よびデータ転送サイクル発生論理部は、以上述べた説明
に基づいて図１０のように表わされる。（Ａ） ＝−（
Ｑは画面表示の時間パラメータ、（至）はシリアルに読
み出すレジスタのビット幅および但はデータ転送サイク
ル直前のＲＡＭアクセスを吸収する時間をそれぞれ計数
するカウンタ回路である。
それぞれのカウンタの計数値は予め固定できればチップ
上の回路結線で定められる。複数の異なるビデオシステ
ムへの共用をねらって、カウンタの設定値を適宜変えた
いという場合は、プログラマブルに計数値を設定できる
レジスタを各カウンタ回路に導入する必要がある。この
場合、電源投入後通常のメモリ動作と区別できるタイミ
ングでプログラムサイクルを設定し、例えばアドレス入
力端子でカウンタを指定し、データ入力端子からカウン
タへのプログラム値を相当するレジスタに入れるとい、
う方法をとる。
上の回路結線で定められる。複数の異なるビデオシステ
ムへの共用をねらって、カウンタの設定値を適宜変えた
いという場合は、プログラマブルに計数値を設定できる
レジスタを各カウンタ回路に導入する必要がある。この
場合、電源投入後通常のメモリ動作と区別できるタイミ
ングでプログラムサイクルを設定し、例えばアドレス入
力端子でカウンタを指定し、データ入力端子からカウン
タへのプログラム値を相当するレジスタに入れるとい、
う方法をとる。
以上述べたように本発明によると１つのメモリセル配列
に対しＲＡＭアクセスとワード線単位のデータを含むレ
ジスタのシリアル読み出しを並行して非同期に行なうＤ
ｕａｌ Ｐｏｒｔ性を有し、システムクロック（ｄｏ
ｔ ｃｌｏｃｋ ）およびリセットクロックを入力する
だけでシリアル読み出し出力にＣＲＴでそのまま使える
形に時間軸変換された画面表示データを生じるコントロ
ール機能付きメモリが得られ、ＣＲＴへのデータ読み出
しがメモリマツプ上で単純なシリアル動作となる通常の
ビデオシステムにおいてｓ Ｄｕａｌ Ｐｏｒｔ性に
よ多動作効率が著しく向上すると共にＤｕａｌ Ｐｏ
ｒｔ性を実現するデータ転送サイクルおよび画面表示デ
ータコントロールがメモリ内部で自動的に行なわれ部品
点数が大幅に減少して小型化を計ることができ非常に有
効である。
に対しＲＡＭアクセスとワード線単位のデータを含むレ
ジスタのシリアル読み出しを並行して非同期に行なうＤ
ｕａｌ Ｐｏｒｔ性を有し、システムクロック（ｄｏ
ｔ ｃｌｏｃｋ ）およびリセットクロックを入力する
だけでシリアル読み出し出力にＣＲＴでそのまま使える
形に時間軸変換された画面表示データを生じるコントロ
ール機能付きメモリが得られ、ＣＲＴへのデータ読み出
しがメモリマツプ上で単純なシリアル動作となる通常の
ビデオシステムにおいてｓ Ｄｕａｌ Ｐｏｒｔ性に
よ多動作効率が著しく向上すると共にＤｕａｌ Ｐｏ
ｒｔ性を実現するデータ転送サイクルおよび画面表示デ
ータコントロールがメモリ内部で自動的に行なわれ部品
点数が大幅に減少して小型化を計ることができ非常に有
効である。
第１図はＣＰＵの発生するデータをメモリに貯えてＣ）
ｌ、Ｔ画面に表示するビデオシステムの基本構成を示し
、第２図は現状の図１のシステムでみられる対ＣＰＵ、
対ＣＲＴのメモリの時分割動作を示し、第３図はＤｕａ
ｌ Ｐｏｒｔメモリの基本構成を示し、第４図は画面
表示系の基本パラメータを模式的に示し、第５図は第４
図についての画面データ表示用のクセツク波形を示し、
第６図は本発明によるメモリの構成を具体的な実施例と
兼ねて示し、第７図はシステムクロックを受けて画面表
示用クロックを発生する動作タイミングを示し、第８回
および第９図はデータ転送サイクルが内部で自動的に行
なわれる動作タイミングおよびそれに先行するアービタ
論理をそれぞれ示し、第１０図はシステムクロックおよ
びリセットクロックを受けるだけで、画面表示データを
自動的に出力するように働くカウンタ回路およびデータ
転送サイクル発生＃ａ理部の全体ブロック図を示す。 ｆ ｐｌは 梱 皆 １ζ 蓑
ｌ、Ｔ画面に表示するビデオシステムの基本構成を示し
、第２図は現状の図１のシステムでみられる対ＣＰＵ、
対ＣＲＴのメモリの時分割動作を示し、第３図はＤｕａ
ｌ Ｐｏｒｔメモリの基本構成を示し、第４図は画面
表示系の基本パラメータを模式的に示し、第５図は第４
図についての画面データ表示用のクセツク波形を示し、
第６図は本発明によるメモリの構成を具体的な実施例と
兼ねて示し、第７図はシステムクロックを受けて画面表
示用クロックを発生する動作タイミングを示し、第８回
および第９図はデータ転送サイクルが内部で自動的に行
なわれる動作タイミングおよびそれに先行するアービタ
論理をそれぞれ示し、第１０図はシステムクロックおよ
びリセットクロックを受けるだけで、画面表示データを
自動的に出力するように働くカウンタ回路およびデータ
転送サイクル発生＃ａ理部の全体ブロック図を示す。 ｆ ｐｌは 梱 皆 １ζ 蓑
Claims (2)
- （１）ｍ行ｎ列に配置されたメモリセルと選択された前
記メモリセルに対し書き込みおよび読み出しなどを行な
うランダムアクセス回路と、１行ｎ個の前記メモリセル
のデータを貯えるレジスタと選択行の前記メモリセルの
データを前記レジスタに移すデータ転送ゲートと、前記
レジスタの内容をシリアルコントロールクロックにより
シリアルに読み出すシリアルコントロール回路と前記デ
ータ転送ゲートを開いてデータ転送動作を行なう転送タ
イミングコントロール回路から構成され、前記データ転
送動作のサイクル以外は前記メモリセルに対するランダ
ムアクセス動作と前記レジスタの内容のシリアル読み出
し動作が互いに独立に非同期に行なわれ、前記シリアル
読み出し動作は前記データ転送動作により前記メモリセ
ルのデータがｍ行までの範囲で順次行単位にシリアルに
前記レジスタに送られる形で必要な数のメモリセルにつ
いて前記シリアルコントロールクロックに同期して行な
われ、前記データ転送動作は前記転送タイミングコント
ロール回路が前記シリアルコントロールクロックの活性
化を計数して前記レジスタのデータ入れ換えに必要なタ
イミングに内部で自動的に外部からは見えない形で行な
われ、かつその動作期間にあることを外部に知らせる端
子機能を有し、ランダムアクセス動作との衝突を外部コ
ントロールで防げるようにすることを特徴とする半導体
メモリ。 - （２）特許請求範囲（１）において外部からサイクルタ
イムの一定した連続クロックパルスおよび前記シリアル
読み出し動作のデータが必要になる時刻および時間幅を
定めるカウンタ回路のリセット用クロックが入力され、
前記カウンタ回路に指定される期間だけ前記連続クロッ
クパルスを前記シリアルコントロールクロックとして前
記シリアルコントロール回路に伝えるゲート機能および
前記カウンタ回路の指定内容を使用に先立ってプログラ
ム入力できる機能を備えたことを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29414885A JPS62152051A (ja) | 1985-12-26 | 1985-12-26 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29414885A JPS62152051A (ja) | 1985-12-26 | 1985-12-26 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62152051A true JPS62152051A (ja) | 1987-07-07 |
Family
ID=17803929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29414885A Pending JPS62152051A (ja) | 1985-12-26 | 1985-12-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62152051A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244198A (ja) * | 1989-03-17 | 1990-09-28 | Nec Corp | Ｃｒｔ制御回路 |
| WO1997039453A1 (fr) * | 1996-04-16 | 1997-10-23 | Oki Electric Industry Co., Ltd. | Systeme de camera video et circuit de memoire d'images a semi-conducteur utilise dans ce systeme |
| US7529613B2 (en) | 2006-06-16 | 2009-05-05 | Denso Corporation | Controller for internal combustion engine |
-
1985
- 1985-12-26 JP JP29414885A patent/JPS62152051A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244198A (ja) * | 1989-03-17 | 1990-09-28 | Nec Corp | Ｃｒｔ制御回路 |
| WO1997039453A1 (fr) * | 1996-04-16 | 1997-10-23 | Oki Electric Industry Co., Ltd. | Systeme de camera video et circuit de memoire d'images a semi-conducteur utilise dans ce systeme |
| US6069639A (en) * | 1996-04-16 | 2000-05-30 | Oki Electric Industry Co., Ltd. | Video camera system and semiconductor image memory circuit applied to it |
| KR100339301B1 (ko) * | 1996-04-16 | 2002-07-18 | 사와무라 시코 | 화상용반도체메모리회로 |
| US7529613B2 (en) | 2006-06-16 | 2009-05-05 | Denso Corporation | Controller for internal combustion engine |
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