JPS61208553A

JPS61208553A - コンピユータ・アクセス制御方法及びコンピユータ・アクセス制御装置

Info

Publication number: JPS61208553A
Application number: JP5351786A
Authority: JP
Inventors: ニコラ　ジヨン　フエデーレ
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1985-03-11
Filing date: 1986-03-10
Publication date: 1986-09-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉この発明は、コンピュータ・メモリへのアクセスの制御
装置に関し、詳しくは、メモリがコンピュータ装置の少
なくとも２つの別個の構成部によシアクセスされる場合
のアクセス制＠ｊ装置に関する。

〈発明の背景〉パーソナル・コンピュータには、演算その他の機能を果
たす中央処理ユニットＣＣＰＵ）即ちマイクロ・プロセ
ッサが含まれている。更に、代表的々パーソナル・コン
ピュータには、映像情報をビデオ形式のモニタ上に表示
させるビデオ表示制御装置（ＶＤＣ）が含まれる。モニ
タに表示される映像を表わすデジタル形式のデータは、
パーソナル・コンピュータ内のランダム・アクセス・メ
モリ（ＲＡＭ　）に記憶される。特に上記他の機能の中
でＣＰＵはそのようなデータを発生しメモリに記憶させ
る。ＶＤＣは、メモリに記憶されたデータへのアクセス
と、アクセスされたデータのモニタに表示されるビデオ
信号への変換とを制御する。

このような構成によυ、　ＣＰＵとＶＤＣとの間に利害
の不一致による所謂衝突が生じる。１つの衝突は、ＣＰ
ＵとＶＤＣが動作する速度の違いにより生じる。ＶＤＣ
の速度はモニタの走査周波数によって決定される。一般
に、モニタの走査周波数は、　ＣＰＵの最高クロツタ周
波数よシ低い。この場合の衝突はしばしばＣＰＵのタロ
ツク周波数をＶＤＣの動作周波数（或すはその倍徐）に
まで低下させることにより解決されるが、このような解
決方法は、ＣＰＵがその機能を果たす場合の速度を犠牲
にすることに々る。

ＣＰＵとＶＤＣの両装置が同時にメモリをアクセスする
時にも衝突が生じる。この衝突は、ｖＤＣに。

ビデオ信号を発生するのに必要なデータをアクセスさせ
るために（これは、映像を生成するのに継続したビデオ
信号か必要であるために遅らせることが出来ない）　、
　ＶＤＣにメモリ・アクセスに関してＣＰＵに対する絶
対的な優先権を与えることにより解決してもよ−。ＶＤ
Ｃに絶対的な優先権を与えるこの方法もまた、ＶＤＣが
各アクセスを完了するまでＣＰＵがメモリ・アクセスを
待つために、　ＣＰＵの処理速度が低下する。

〈発明の概要〉この発明は、共用メモリが上記ＣＰＵのような第１の構
成部と上記ＶＤＣＯよう々第２の構成部とによってアク
セスされるコンピュータ装置に実施される。上記第２の
構成部は、繰り返し発生する期間の各々の期間内でメモ
リをアネセスしなければならず、この各期間は、上記第
１及び第２の構成部の両方が続けてメモリをアクセスす
るのに要する時間の合計よシ長くなっている。

この発明によれば、各所定期間内における上記第１の構
成部のアクセスの終了後の残りの時間か第２の構成部が
メモリ１アクセスを完了するのに十分である場合に、そ
の各所定期間内で上記第１の構成部にメモリ・アクセス
についての上記第２の構成部に対する優先権を与えるメ
モリ制御装置が設けられる。上記第１の構成部がメモリ
へのアクセスを要求しない場合、このメモリ制御装置は
上記第２の構成部にそのアクセスを行なわせる。

一方、上記第１と第２の構成部の両方がメモリ・アクセ
スを要求し、その両方かメモリへの逐次アクセスを完了
するのに十分な時間が残っていなｈ場合、このメモリ制
御装置は、上記第２の構成部にメモリ・アクセスについ
ての上記第１の構成部に対する優先権を与える。

〈実施例の詳細な説明〉まず纂１図を参照すると、このコンピュータ装置には、
マイクロプロセッサのような中央処理ユニット（ＣＰＵ
）１０及びビデオ表示制碑装誼（ＶＤＣ）１２カ含まれ
ておシ、これらの両装置はこのコンピュータ装置の他の
構成部へ情報を送りかつ他の構成部から情報を受は取る
２方向性データ・バス１５に接続されている。データ・
バスは、３２デジタル・ビットを並列的に搬送し、デー
タ・バッファ２４と共に動作する。ＣＰＵｌ０とＶＤＣ
１２は、それぞれアドレス・バス出力１４と１６を有し
、これらの各出力はスイッチ１８にその入力として接続
されている。

スイッチ１８は、適切に付勢されると、これら２つ（０
７に：ｖｙ、・バス出力１４及び１６の一方をこのコン
ピュータ装置の主アドレス・バス２０に接続する。この
システムのアドレス・バス２０とデータ・バス１５の両
方は他の装置、例えば、キーボード、付加メモリ、大容
量記憶装置及びコミュニケーション・インターフェース
などに接続されてｂてもよい。

ＣＰＵｌ０とＶＤＣ１２は、装置のクロック２６から別
個のクロッキング信号を受は取る。

このコンピュータ装置には、更に、第１図に示されるバ
ンクＯからバンク３まで表示された別個のメモリ・バン
クから成るランダム自アクセス・メモ！Ｊ　（ＲＡＭ　
）　２２が含まれている。このメモリ２２は、システム
・アドレス・バス２０及ヒデータ・バス１５に接続され
ている。メモリ２２は、スタティック或いはダイナミッ
ク・メモリ集積回路からなるものでもよい。各バンクは
、メモリ・バンク内の各アドレスが３２ビツトのデジタ
ル情報を含むように構成されている。３２ビツトの各メ
モリ位置は。

並列的に書き込み或いは読み出しが行われる。ＲＡＭ２
２の各バンクからの出力は、システム・データ・バス１
５の接続を介して、別個の並列入力・直列出力シフト・
レジスタ３ｏ乃至３３に送シ込まれる。

シフ）−レジスタ３０乃至３３からの組み合わされた直
列出力は、所定の画素（ピクセル）用のビデオ出力Ｃ例
えば、１つの色）を表わす４データ・ビットを形成する
。これらシフト・レジスタの出力は、出力がモニタ（図
示せず）に結合された通常のビデオ信号発生器（図示せ
ず）に送られる。メモリ２２には、読み出し専用メモリ
のよう々別の型を用いてもよいが、　　”　Ｖｉｄｅｏ
　Ｄｉｓｐｌａｙ　ＭｅｍｏｒｙＡｒｃｈｉｔｅｃｔｕ
ｒｅ　”とｂう名称で１９８５年３月１１日付けで本願
発明者により出願された米国特許出願第７１０２９５号
の明細書にはメモリ２２のもう１つの例が記載されてい
る。

メモリ２２とシフト・レジスタ３０乃至３３は１通常の
ランダム・アクセス・メモリ制御装置４２と、ＶＤＣ１
２或いはＣＰＵｌ０のいずれか一方を選択してメモリ２
２をアクセスできるようにする新規な優先制御装置４４
とから成るメモリ制御装置４０により制御される。また
ＲＡＭ制御装置４２にはＣＰＵ１Ｏから読み出し／４＃
き込み信号Ｒ／Ｗが供給される。当業者にとっては明ら
かなように、使用されるメモリの型によっては制御装置
４２にこれとＣＰＵｌ０とをつなぐ追加の制御線を設け
てもよい。ＲＡＭ制御装置４２は、ＲＡＭ制御バス上の
メモリ２２の各バンクに送られるＲＡＭ制御信号を発生
し、また、シフト・レジスタ３０乃至３３に接続された
レジスタ・アドレス拳バス上にシフト・レジスタ制御信
号も発生する。

以下の記載と第２．第３及び第４図に示される特定実施
例及びタイミング線図によシ、特殊々タイミング・シー
ケンスを伴うこの発明の詳細な説明する。特に、３２個
の画素クロック・パルスのビデオ−アクセス期間が、デ
ータを表示目的に間に合わせるためにビデオ表示制御装
置かメモリをアクセスし々ければならない期間として選
ばれている。このアクセス期間中、３２個の画素用デー
タがメモリから読み出される。ＣＰＵｌ０とＶＤＣ１２
の両方に対するメモリ拳アクセス時間は８クロツク・パ
ルスの長さである。特定のタイミング・シーケンスとそ
れに対応する回路装置か図示されているが。

各種のシーケンスと回路を用すてこの発明を実施するこ
とが出来る。

第２図には、第１図の優先制御装置４４の詳しい回路構
成が示されている。優先制御装置４４は、ＣＰＵ　１０
　トＶＤＣ１２（ｉＤ両方カラソｔＬｔ’１ｃＰＵ　−
ＲＢＱ線とＶＤＣ−ＲＢＱ線とを介してアクセス要求を
受は取る。ＶＤＣ−ＲＥＱ信号は、出力が回路点ｌを介
して第１のＡＮＤゲート１０２の非反転入力に接続され
た第１のフリップ・フロップ（Ｆ＠Ｆ）ｌｏｏをラツチ
する。第１のＡＮＤゲート１０２の他方の入力は、ＣＰ
Ｕ付勢信号を受は取る反転入力（即ち、これに反転器が
接続されている）である。ＣＰＵ付勢信号源につめては
後で述べる。

第１のＡＮＤゲート１０２の出力は、　ＶＤＣアドレス
ｅバス１６ヲシステム・アドレス・バス２０に結合スる
ために優先制御装置４４の１つの出力としてアドレス・
バス・スイッチ１８に送られるＶＤＣ付勢信号である。

ＶＤＣ付勢信号はまた、これを遅延させ。

出力線１０６上のラッチされた出力をＲＡＭ　ｌ［御装
置４２（第１図）に供給する第１の遅延回路１０４にそ
の入力として供給される。線１０６土のＶＤＣデータ・
ラッチ出力は、　ＲＡＭ２Ｑが既にアドレスされていて
、データがＲＡＭ２２から読み出されるための十分々時
間が経過したことを示す。

ＶＤＣ付勢信号はまた。第２のＡＮＤゲート１０８の一
方の入力に供給され、その他方の入力には装置のクロッ
ク２６（第１図）からの画素周波数のクロック信号が供
給される。第２のＡＮＤゲート１０８の出力は、８番目
のパルスごとに出力を供給するカウンタ１１０にその入
力として供給される。カウンタ１１０は、　ＶＤＣ付勢
パルスの立ち下がシ端によってリセットされる。カウン
タ１１０の出力は、線１１６にＶＤＣ肯定応答信号（Ｖ
ＤＣ−ＡＣＫ）を生成する第２のフリップ・フロップ（
ＦＦ）１１４のセット入力に結合される。線１１６土の
ＶＤＣ−ＡＣＫ信号は、第１のフリップ・フロップ１０
０のリセット入力に結合される。

クロック２６からの画素クロック信号は、１８個の画素
クロック・パルスが発生したことを示すラッチされた出
力を持つ第２のカウンタ１２４０入力に送られる。この
カウンタ１２４は、３２個の画素クロック・パルスのカ
ウントを示すラッチされていない第２の出力を持つ。こ
の３２個のカウント出力は、第２のフリップ・フロップ
１ｍ４とカウンタ１２４のリセット入力に供給される。

第２のカウンタ１２４０１８個のカウント出力は第４の
ＡＮＤゲート１２６の非反転入力に供給され、またこの
ＡＮＤゲート１２６の反転入力には第２のフリップ・フ
ロップ１１４からのＶＤＣ−ＡＣＫ信号が供給される。

第４のＡＮＤゲ−）　１２６の出力は第３のＡＮＤゲー
ト１２２０反転入力に結合される。ＣＰＵメモリ・アク
セス要求（ＣＰＵ−ＲＥＱ）は第３のフリップ・フロッ
プ（Ｆ−Ｆ’）１２０のセット入力として供給され、そ
の出力は回路点２を介して第３のＡＮＤゲート１２２の
非反転入力に供給される。

第３のＡＮＤゲート１２２の出力は、前述したように第
１のＡＮＤゲート１０２の反転入力に供給されるＣＰＵ
付勢信号を表わしている。このＣＰＵ付勢信号はまた、
画素クロック信号が供給される人力を有する第５のＡＮ
Ｄゲート１３４のもう一方の入力にも供給される。この
第５のＡＮＤゲート１３４の出力は第３のカウンタ１３
６の入力に接続されていて、ＣＰＵ付勢信号はカウンタ
１３６のリセット端子に供給される。８個の入力パルス
のカウントを示す第３０カウンタ１３６の出力は、第３
のフリップ会フロップ１２０のリセット入力と第４のフ
リップ−フロップ１３８のセット入力とに供給される。

ＣＰＵ要求信号（ＣＰＵ　−１’ＬＥＱ　）は第４のフ
リップ・フロップ１３８のリセット入力に供給され、こ
の第４０フリップ・フロップ１３８の出力信号は、　Ｃ
ＰＵメモリ・アクセスの完了を示すＣＰＵ肯定応答信号
（ＣＰＵ・ＡＣＫ　）としてＣＰＵｌ０に送り返される
。

更に、第３のＡＮＤゲート１２２からのＣＰＵ付勢信号
は、　ＣＰＵアドレス・バス１４ヲシステムφアドレス
・バス２０に接続するために、優先制御装置４４の出力
としてスイッチ１８に供給される。第２の遅延回路１３
０には入力としてＣＰＵ付勢信号が供給され、さらに出
力として線路１３２を経てＲＡＭ制御装置４２（第１図
）に供給されるラッチされた出力Ｃ図ではＣＰＵデータ
・ラッチと表示する）を発生し、ＣＰＵｌ０からのアド
レスが既にＲＡＭ２２に送られかつＲＡＭ２２からのデ
ータの読み出しの用意が出来ていることを示す。

ＣＰＵ及びＶＤＣデータ・ラッチ信号は共にＲＡＭバン
ク付勢回路１４０に送られ、このＲＡＭバンク付勢回路
１４０はまた、アドレス・バス２０から少なくとも２ピ
ツトを受は取る。このＲＡＭ付勢回路１４０は、４つの
ＲＡＭバンク（バンク０乃至３）の付勢入力に接続され
た４本の出力線のうちの少なくとも１本に付勢信号を発
生する。

この発明の動作は、第３図及び第４図のタイミング線図
を参照するとよく理解できる。これらの図は共に３２個
の画素クロック・パルス時間のフレームを示し、この間
にデータをメモリ２２からそれぞれのシフト・レジスタ
３０乃至３３に送ってビデオ出力信号を生成するために
、ビデオ表示制御装誇１２はメモリ２２をアクセスしな
ければならない。ＶＤｅ１２によるメモリ・アクセスは
、この３２個の画素期間内のどこで行なわれてもよいが
、シフト・レジスタ３０乃至３３がビデオ信号発生器（
図示せず）に与よるビデオ・データを持つようにするた
めに次の期間の開始までに完了しなければならない。

第３図に示す第１の例において、ビデオ表示制御装置（
ＶＤＣ）　１２が、第１の画素クロック・パルスの始ま
る時点でメモリ番アクセス（タイミング線Ｂ上のＭＶＤ
Ｃ）を開始する。タイミング線Ｃ上に示されるように、
　ＶＤＣ制御装置１２は、第１のフリップ・フロップ１
００（第２図）をトリガする第１のクロック・パルスの
開始時点でＶＤＣ要求（ＶＤＣ−ＲＥＱ　）を送る。フ
リップ・７０ツブ１００は、ＣＰＵ付勢信号がこの時点
で低レベルであるため。

（第３図のタイミング線Ｈ）、第１のＡＮＤゲート１０
２がＲＡＭ２２からのビデオ・データのＶＤＣアクセス
を開始する高レベルＶＤＣ付勢信号を生成するようにな
る高レベル入力を第１のＡＮＤゲー）　１０２に供給す
る。

ＶＤＣ付勢信号がスイッチ１８（第１図）に送られ、ス
イッチ１８ハｖｌ）ｃｙ　Ｆレス・バス１６ヲシステム
・アドレス・バス２０に接続し、これによシメモリ・ア
ドレスがＶＤＣ１２からＲＡＭ２２に供給される。第１
の遅延回路１０４によって与えられる遅延期間の後、Ｖ
ＤＣデータラッチ信号が線１０６を介してＲＡＭバンク
付勢回路１４０に供給され１次にこの回路１４０は別個
のＲＡＭバンク（バンクＯ乃至バンク３）に接続された
４本の出力線の各々にＲ，ＡＭ付勢信号を順次供給する
。線１０６上のＶＤＣラッチ信号はまた、通常のＲＡＭ
制御信号をメモリ２２に供給するＲＡＭ制御装置４２に
も供給される。ＲＡＭ制御装置４２はまた。

ＶＤＣデークラッチ信号に応答してレジスタ・アトレス
・バスを介してシフト・レジスタ３０乃至３３を順次ア
ドレスし、これによって上記各シフト・レジスタ３０乃
至３３を優先制御装置４４による個々のＲＡＭバンクの
付勢に対応する順序で付勢する。

上記のように、　ＲＡＭバンク（０乃至３）の各々ハ、
各アドレスで３２ビツトのデータを記憶する。

所定のデジタル・ビデオ画素語を決める各４ビツトは相
異なるそれぞれのバンクに記憶される。従って、各ＲＡ
Ｍバンクの所定のアドレスに記憶された３２ビツトは３
２個の画素を表わす。即ち、各ＲＡＭバンクの所定のア
ドレスに記憶された３２ビツトのうちの第１のビットは
第１の画素語の１つのビットを表わし、各バンクのその
所定のアドレスにおける第２のビットは、３２ビツトに
対する第２の画素語を表わし、以下同様に各ビットはそ
れぞれ画素語を表わす。３２ビツトを各ＲＡＭバンクか
らシフト・レジスタ（３０〜３３）に連送することによ
シ。

３２個の画素語のデータが表示される準備ができる。

第３図に示されるように、ＶＤＣメモリ・アクセスＭＶ
ＤＣは、ＲＡＭアクセス時間に依存して変化する可能性
があるか、８画素クロック・サイクルの間持続する。こ
の８サイクルの期間は、第２のフリップ・フロップ１１
４にセット信号を供給する第１のカウンタ１１０によっ
てカウントされる。このセット信号により、第２のフリ
ップ・フロップｎ４の出力は高レベルになＪ、ＶＤＣ１
２が３２画素クロック・パルス拳フレーム内でメモリの
アクセスヲ完了したことを示すＶＤＣ肯定応答（ＶＤＣ
−ＡＣＫ　）信号が発生する。ＶＤＣ−ＡＣＫ信号はま
た第１のフリップｅフロップ１００をリセットして、Ｖ
ＤＣ付勢信号を終了させる。

第３図のタロツク・パルス１２の開始時点で、ＣＰＵＩ
Ｑは、優先制御装置４４に送られるＣＰＵ　−ＲＥＱ信
号（タイミングｍＥ）を生成することによシメモリ・ア
クセス（ＭｃＰＵ、）を開始する。ＣＰＵ−Ｒ，ＥＱ倍
信号第３のフリップ・フロップ１２０をセットし。

ＣＰＵ１２がデータを要求していることを示す高レベル
信号を回路点２に発生させる（第３図のタイミング線Ｆ
）。この要求信号は、第３のＡＮＤゲート１２２の一方
の入力に供給される。第３のＡＮＤゲート１２２の他方
の入力には第４のＡＮＤゲート１２６からの出力が供給
される。ＡＮＤゲート１２６への２つの入力は、その反
転入力に供給される高レベルのＶＤＣ肯定応答信号と、
第２０カウンタ１２４の１８カウント出力から供給され
る低レベル信号である。

そのため、第４のＡＮＤゲート１２６はこの時点で。

第３のＡＮＤゲート１２２の反転入力に供給された時に
高レベルＣＰＵ付勢信号（第３図のタイミング線Ｈ）を
生成する低レベル出力信号を発生する。

上述のＶＤＣ付勢信号に類似した様態で、高レベルＣＰ
Ｕ付勢信号により、スイッチ１８がＣＰＵアドレス・バ
ス１４ヲシステム・アドレスのバス２０に接続して、遅
延回路１３０による適当な遅延後に、ＣＰＵ１０による
ＲＡＭ２２への書き込み或いはＲＡＭ２２からのデータ
の読み出しを可能にするＣＰＵデータ・ラッチ信号を線
路１３２上に発生させる。ＶＤＣアクセスと異なシ％Ｃ
ＰＵｌ０がＲＡＭ２２を１１読み出すＩ＋と、データは
シフト・レジスタ３０乃至３３には送られ々−０前述し
たように、ＣＰＵメモリ・アクセス期間ＭｃＰＵは８ク
ロツク・パルス分の幅を有し、その期間の終了時点では
第３のカウンタ１３６は８個（７）画素クロック・パル
スをカウントし終えていて、ＣＰＵ付勢信号を終了させ
る第３のフリップ・フロップ１２０にリセット信号を供
給する。第３のカウンタ１３６の出力はまた、第４のフ
リップ・フロップ１３８ヲセツトしてメモリ・アクセス
肯定応答信号をＣＰＵ１０に送る。

同様のＣＰＵメモリ・アクセスがタロツク・パルス２４
で生ずる。コンピュータ装置と、特に優先制御装置４４
の動作は、前述のＣＰＵアクセスと同じである。

第４図にはメモリ・アクセスの別のタイミング・シーケ
ンスが示されて層る。この例では、ビデオ表示制御装置
（ＶＤＣ）　１２が、第１の画素クロック・サイクルの
間に高レベルになるＶＤＣ−ＲＥＱ信号によって示され
るようにアクセス期間の始まる時点で要求を開始する。

しかし、この瞬間ＣＰＵ　１０も、同シクロツク・サイ
クルの間に高レベルになるＣＰＵ　−ＲＥＱ信号によっ
て示されるように、メモリへのアクセスを要求している
。第２図に示す優光制御装置４４を参照すると、第３の
フリップ・フロップ１２０に供給されるＣＰＵ要求信号
（ＣＰＵ−ＲＢＱ）吟、第３図のアクセス動作に関して
詳しく説明したように、第３のＡＮＤゲー）　１２２の
出力のＣＰＵ付勢信号を開始させる。高レベルになシ第
１のＡＮＤゲート１０２に供給されるこのＣＰＵ付勢信
号は、第４図のタイミング線Ｇ土に示されるように、　
ＶＤＣ要求が高レベルＣＰＵ付勢信号を生成するのを禁
止する。これにより、メモリのｖＤＣアクセスは禁止さ
れ、　ＣＰＵｌ０のみがアクセスできるようになる。

このようにＣＰＵｌ０はメモリ・アクセス優先権を持つ
。

８サイクルのＣＰＵメモリ・アクセスが終了した（画素
クロック・サイクル８の終了時点）後、第３０カウンタ
１３６からの出力はフリップ・フロップ１２０をリセッ
トして、ＣＰＵ付勢信号を終了させる。第９のＣＰＵク
ロック・サイクルの開始時点で。

まだ回路点１にある高レベルは、ＶＤＣ１２がメモリ２
２へのアクセス（或いは、まだ実現されてい々い前のア
クセス）を要求していることを示し、ＣＰＵ付！　信号
が低レベル（第４図のタイミング線Ｈ）であるため、第
１のＡＮＤゲート１０２がＶＤＣメモリ・アクセス（Ｍ
ｖＤｃ）を開始するＶＤＣ付勢信号を発生する。ＶＤＣ
１２は、ＣＰＵｌ０がメモリ要求を優先制御装置４４に
送る時点であるクロック・サイクル１２の開始時点まで
メモリ２２をアクセスし続ける。

このＣＰＵメモ１υを要、求、に、Ｌ１シ高ルベｘＣＰ
Ｕ付勢信号が発生し、これが第１のＡＮＩ）ゲート１０
２の入力に供給された時にＶＤＣ付勢信号及びＶＤＣメ
モリ・アクセスを終了させる。次にこの高レベルＣＰＵ
付勢信号は、画素クロック・パルス１２で新しいＣＰＵ
メモリ・アクセスを開始し、このアクセスはクロック・
パルス２０の開始時点まで８個のクロック・パルスの間
持続する。

第４図から明らか々ように、　ＣＰＵｌ０とＶＤＣ１２
の両方がメモリ２２をアクセスするには、３２個のクロ
ック・パルスの期間におけるクロック・パルス１８から
の残シ時間では不十分である（即ち、残り１５クロツク
・サイクルだけであり、１６クロツク・サイクルが必要
である）。この結果、クロック・パルス１８の時点で、
第２０カウンタ１２４が高レベル信号を第４のＡＮＤゲ
ート１２６に送る（第４図のタイミング線Ｊ）。従って
、現在性々われているＣＰＵメモリ・アクセスが終了す
るクロック・パルス２０の時点で、回路点１にある信号
がまだ高いレベルにあるため、　ＶＤＣ１２はメモリ・
アクセス期間う一度開始する。しかし、もう１つのＣＰ
Ｕ要求（ＣＰＵ・ＲＥ　Ｑ　）　パルスが送られるタロ
ツク・パルス２３の時点では、回路点２を介して第３の
ＡＮＤゲー）　１２２に供給される要求信号は、第３の
ＡＮＤゲ−）　１２２の出力にＣＰＵ付勢を発生させな
い。第４ノＡＮＤケー　ト１２６　Ｋ供給す；Ｉ’ｌｌ
低レヘルしＤＣ−ＡＣＫ信号とカウンタ１２４からのラ
ッチされた高レベルのカウンタ１８の信号とにより、第
３のＡＮＤゲート１２２の反転入力に供給された時に、
この第３のＡＮＤゲート１２２かＣＰＵ付勢信号を発生
するのを禁止する高レベル出力が発生する。これにより
、ＶＤＣメモリ・アクセスは、８個のクロック・パルス
からなる正規の持続期間中継続し、２７番目のタロツク
・サイクルの終了時点で終了することになる。従って、
画素クロック・サイクル１８の後、ＶＤｅ１２はメモリ
・アクセスについて優先権を持つ。

一旦このＶＤＣアクセスがクロック・サイクル２８で完
了すると、肯定応答信号ＶＤＣ−ＡＣＫは高レベルにな
り、これが第４のＡＮＤゲート１２６に供給されると低
レベル出力を発生する。第４のＡＮＤゲート１２６から
第３のＡＮＤゲート１２２の反転入力に供給される低レ
ベル出力は、回路点２より第３のＡＮＤゲート１２２の
他方の入力に供給される高レベル要求信号と共に、別の
ＣＰＵアクセスを開始するＣＰＵ付勢信号を発生する。

クロック・パルス３２の終了時点で、第２のカウンタ１
２４は第２のフリップ・フロップ１１４に対するリセッ
ト信号を発生してＶＤＣ肯定応答信号を発生する。しか
し、最後のＣＰＵアクセスが完了していないため、それ
は次の３２個の画素クロック・パルス時間フレームにま
で続く。

第４図に示すＣＰＵ及びＶＤＣアクセスに関する各種の
例から明らか々ように、１８番目のクロック・パルスに
々るまでＣＰＵｌ０はメモリをアクセスすることにおい
てビデオ表示制御装置１２に優先する。

しかし、１８番目のクロック・パルスから後では、ビデ
オ表示制御装置１２とＣＰＵｌ０の両方がアクセスする
のに十分な時間がメモリ・アクセス期間に残ってい々い
。従って、１８番目のクロック・パルス以後では、ＶＤ
Ｃ１２は、現在性われているＣＰＵアクセスをそれが自
然に完了するまで続けさせるとともにメモリへのどのよ
うな新しいアクセスよりも優先権を持つ。もし、ＶＤＣ
１２か１８番目のパルス以前にその定期的々メモリ・ア
クセスを既に完了しているならば、ＶＤＣ１’２は、た
とえ優先権を持っていても、１期間について１つのアク
セスだけしか行わないため、他に対して優先することは
決してない。この誕先構成によシ、メモリの最高のアク
セスが、ビデオ表示制御装置のアクセスに対してＣＰＵ
のアクセスが不必要に遅延させること々しに得られ、Ｃ
ＰＵ処理の最高の効率が得られる。さらに、この発明に
よれば、ビデオ表示装置に同期し、　　゛ないＣＰＵが使用でき、従って、より一層高いクロック
周波数で動作するものが使用できるので、最高のＣＰＵ
処理効率が得られる。

この発明が、最も広い意味で、２つのコンピュータ構成
部が所定の時間フレーム内で別の装置へのアクセスを求
める場合の慶先構成を扱っていることはこれまでの記載
で明らかである。一方のコンピュータ構成部が他方に対
して一般的な優先権を持っているが、もし第２の構成部
がその所定時間フレーム中に全くメモリへのアクセスか
与えられていなげれば、その時間フレームのある時点で
第２の構成部は第１の構成部に対する優先権が与えられ
る。そのある時点以後では、第２の構成部によるまだ実
現されてい々いアクセスの要求はすべて実現され、第２
の構成部による新し論アクセスの要求のすべてに、第１
の構成部からのアクセス要求に対する優先権か与えられ
る。この第１とｚ２ｏ構晟ｓは、例エバＣＰＵ、　ＶＤ
Ｃ，キーホー　Ｆ。

ディスク駆動機構及びコミュニケーション、インターフ
ェースのよう々メモリへのアクセスを代表的に要求する
装置であればどれでもよい。

【図面の簡単な説明】

第１図はこの発明を実施したコンピュータ装置の一部を
表わすブロック図、第２図は第１図に示されたメモリ制
御回路の一部を概略的に表わす回路図、第３図及び第４
図は相異なる２つのメモリ・アクセス状態における第１
及び第２図の回路中の各回路点における信号レベルを示
すタイミング図である。：ａ：ｏ−ＣＰＵ　（第１の構成ｇ（＜　）　、　ｌ’
２−、、　ＶＤＣ’　（ｉ　’２　）構成部）、２２・
・・メモリ、

Claims

【特許請求の範囲】

（１）第１の構成部と第２の構成部によるコンピュータ
装置メモリへのアクセスを制御する方法であつて、上記
第２の構成部によるメモリのアクセスは一連の繰り返し
期間の各々の期間内で行なう必要があり、上記各々の期
間は、上記第１と第２の構成部の両方がメモリへの順次
のアクセスを完了するのに必要な時間の合計よりも長く
、各所定期間における第１の構成部のアクセスの終了後の
残りの時間が、上記第２の構成部がメモリのアクセスを
完了するのに十分である場合に、その各所定期間内で上
記第１の構成部を付勢してメモリのアクセスについて上
記第２の構成部に対して優先させる段階と、上記第１の構成部がメモリへのアクセスを要求しない場
合に、各所定期間内で上記第２の構成部を付勢してメモ
リをアクセスさせる段階と、各所定期間において残りの
時間が、上記第１と第２の構成部の両方がその所定期間
内でメモリを順次にアクセスするのを完了するのに不十
分である場合に、その各所定期間内で上記第２の構成部
を付勢してメモリのアクセスについて上記第１の構成部
に対して優先させる段階とから成るコンピュータ・アク
セス制御方法。
（２）第１と第２の構成部によるメモリへのアクセスを
制御するコンピュータ装置用アクセス制御装置であつて
、上記第２の構成部によるメモリのアクセスは繰り返し
期間の各々の期間内で行なう必要があり、その各々の期
間は上記第１と第２の構成部の両方がメモリを順次アク
セスするのに必要な時間の合計よりも長く、各所定期間における、上記第１の構成部のアクセスの終
了後の残りの時間が、上記第２の構成部がメモリのアク
セスを完了するのに十分である場合に、その各所定期間
内で上記第１の構成部を付勢してメモリのアクセスにつ
いて上記第２の構成部に対して優先させる手段と、上記第１の構成部がメモリへのアクセスを要求しない場
合、各所定期間内で上記第２の構成部を付勢してメモリ
をアクセスさせる手段と、各所定期間において残りの時間が上記第１と第２の構成
部の両方がメモリを順次にアクセスするのを完了するの
に不十分である場合に、その各所定期間内で上記第２の
構成部を付勢してメモリのアクセスについて上記第１の
構成部に対して優先させる手段とを具備して成るコンピ
ュータ・アクセス制御装置。