JPH0877347A - 画像／グラフィックス処理用のデータ処理装置およびその操作方法 - Google Patents

画像／グラフィックス処理用のデータ処理装置およびその操作方法

Info

Publication number
JPH0877347A
JPH0877347A JP7085856A JP8585695A JPH0877347A JP H0877347 A JPH0877347 A JP H0877347A JP 7085856 A JP7085856 A JP 7085856A JP 8585695 A JP8585695 A JP 8585695A JP H0877347 A JPH0877347 A JP H0877347A
Authority
JP
Japan
Prior art keywords
address
transfer
packet transfer
memory
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7085856A
Other languages
English (en)
Inventor
Robert J Gove
ジェイ．ゴウブ ロバート
M Guttag Karl
エム．ガタッグ カール
Keith Balmer
ブラマー キース
Christopher J Read
ジェイ．リード クリストファー
Robertson Iain
ロバートソン イェイン
Ing Symons Nicholas
イング − シモンズ ニコラス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/209,123 external-priority patent/US5651127A/en
Priority claimed from US08/209,124 external-priority patent/US5487146A/en
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH0877347A publication Critical patent/JPH0877347A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
    • G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Image Processing (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)
  • Image Input (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 画像／グラフィックス処理用のデータ処理装
置において、メモリアクセスのアドレス制御方式を改善
する。 【構成】 データ処理装置１００は、メモリ１０、２
０、ガイドテーブル、及びアドレス発生回路を有し、制
御回路８０は、パケット転送リクエスト、及びパケット
転送パラメータを受け、該パケット転送パラメータは、
スタートアドレス、ガイドテーブルエントリ、及びテー
ブルポインタを含む。ガイドテーブルは、ガイドテーブ
ルエントリを含み、それぞれのエントリは、アドレス
値、アドレスのブロックを定義するディメンション値を
含む。アドレス発生回路は、スタートアドレス、及びガ
イドテーブルエントリのアドレス値から形成されるスタ
ートアドレスを有するそれぞれのガイドテーブルエント
リに対応するメモリアクセス用のアドレスのブロックの
集合を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタルデータ処理の
技術分野にあり、より詳細には特にデジタル画像／グラ
フィック処理のようなデジタルデータ処理を行うマイク
ロプロセッサ回路アーキテクチャおよび方法に関する。
【０００２】
【従来技術】本発明の実施例は用途が多く、そのうちの
いくつかは説明のための背景として本明細書に説明した
コンピュータグラフィックの分野に関する。ビットマッ
プグラフィックとして知られているコンピュータグラフ
ィックの分野では、コンピュータメモリは、画像のうち
の個々の画素すなわちピクセルのデータを画像内のその
ピクセルの位置に対応するメモリ位置に記憶するように
なっている。この画像はディスプレイすべき画像、また
は操作し、記憶し、ディスプレイし、または再送信する
取り込み画像とすることができる。ビットマップコンピ
ュータグラフィックの技術分野は、ダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）のコストが低下し、かつ
記憶容量が増加したこと、更にマイクロプロセッサのコ
ストが低下し、処理パワーが増大したことにより、大幅
に有利となった。これらの部品のコストおよび性能が有
利に変わったことにより、より大規模で、かつより複雑
なコンピュータ画像システムを経済的に実現することが
可能となった。
【０００３】
【発明が解決しようとする課題】ビットマップグラフィ
ックの分野は、画像データ操作に使用される処理タイプ
の変遷において、数回の段階を経験している。まず最初
に、ビットマップグラフィックをサポートするコンピュ
ータシステムは、すべてのビットマップ演算のためにシ
ステムプロセッサを使用していた。このタイプのシステ
ムには数種の欠点がある。第１の欠点として、コンピュ
ータシステムのプロセッサは、ビットマップグラフィッ
クの取り扱いのために特に設計されたものではないこと
が挙げられる。汎用計算に極めて妥当なデザイン選択
は、ビットマップグラフィックシステムには不適当であ
る。従って、ある種のルーチングラフィックのタスクは
低速でしか作動しない。更にビットマップグラフィック
の画像操作のために必要な処理は、他の演算も低速にす
るほど、システムのプロセッサの計算容量に負荷をかけ
ることが、すぐに判った。
【０００４】ビットマップグラフィック処理の革新にお
ける次の段階は、専用ハードウェアのグラフィックコン
トローラにあった。これらデバイスは、システムプロセ
ッサの制御により、簡単な図形、例えばライン、楕円お
よび円を描画できる。これらデバイスのうちで、ピクセ
ルブロック転送（ＰｉｘＢｌｔ）を行うこともできるデ
バイスもある。ピクセルブロック転送とは、メモリのあ
る部分から他の部分へ画像データをメモリ上で移動する
操作のことである。ピクセルブロック転送は、ディスプ
レイされていないメモリからビットマップディスプレイ
メモリに転送することにより、標準的画素、例えば特定
タイプのフォントのアルファニューメリックキャラクタ
をディスプレイ内に入れるのに有効である。最も頻繁に
使用されるグラフィック機能のうちのいくつかを行うた
めのビルトインアルゴリズムは、システム性能を改善す
る一つの方法を提供するものである。グラフィックコン
ピュータシステムは、かかるハードウェアのグラフィッ
クコントローラでほとんど実現されていないような他の
機能を有利に含むこともできる。これらの他の機能は、
システムプロセッサによりソフトウェアで実現できる。
これらのハードウェアグラフィックコントローラでは、
一般にシステムプロセッサのビットマップメモリへのご
く限られたアクセスを可能とし、これによりシステムソ
フトウェアがハードウェアのグラフィックコントローラ
の機能の固定された組の機能を拡張できる程度が制限さ
れている。
【０００５】グラフィックシステムプロセッサは、ビッ
トマップグラフィック処理の革新において、別の進歩に
寄与した。グラフィックシステムプロセッサとはマイク
ロプロセッサの属性のすべてを有し、更にビットマップ
グラフィックのための特殊機能を含むプログラマブルデ
バイスである。テキサスインスツルメンツ社によって製
造されたＴＭＳ３４０１０およびＴＭＳ３４０２０グラ
フィックシステムプロセッサは、このクラスのデバイス
の代表例である。これらグラフィックシステムプロセッ
サは、マイクロプロセッサと同様に、記憶されたプログ
ラムに応答するもので、演算論理ユニット、レジスタフ
ァイル内のデータ記憶装置ならびにプログラムフローお
よび外部データメモリの制御により、データを操作でき
る能力を有する。更にこれらデバイスは適当なプログラ
ム制御で作動する特殊グラフィックオペレーション用ハ
ードウェアを含む。これらシステムプロセッサのインス
トラクションセット内の付加インストラクションが、こ
の特殊グラフィック用ハードウェアを制御するようにな
っている。これらインストラクションおよびこれらをサ
ポートするハードウェアは多くのコンテクストで有効な
ベースレベルのグラフィック機能を実行するように選択
されている。従って特定の問題のために選択されたアル
ゴリズムを用いることにより、多くの異なるグラフィッ
クアプリケーションに対してプログラムできる。これに
より、ハードウェア用コントローラからプログラムマイ
クロプロセッサに変えることによって得られる有効性の
増大と同様に有効性が増す。かかるグラフィックシステ
ムプロセッサは、マイクロプロセッサと同様にプログラ
ム可能なデバイスであるので、これらはスタンドアロー
ングラフィックプロセッサ、システムプロセッサにスレ
ーブ制御されるグラフィックコプロセッサ、または密に
結合されたグラフィックコントローラとして作動でき
る。
【０００６】いくつかの分野では、経済的に実現できる
ように、よりコスト的に効果的であり、パワーのあるグ
ラフィックオペレーションを利用することが好ましい。
これらの例としては、ビデオ会議、フル動画ビデオによ
るマルチメディア計算、高品位テレビ、カラーファクシ
ミリ、スマートフォトコピー、画像認識システムおよび
デジタル写真がある。これらの分野の各々には固有の問
題がある。画像データ圧縮およびデコンプレッションの
問題はこれらアプリケーションのいくつかにおいて共通
のテーマとなっている。画像および特定のフルモーショ
ンのビデオに必要な送信バンド幅の値および記憶容量は
大きい。許容可能な最終画質を生じさせるような効率的
なビデオ圧縮およびデコンプレッションを用いない場
合、これらのアプリケーションは送信バンド幅および記
憶容量に関連するコストによって制限されてしまう。こ
の分野では、画像処理機能、例えば画像認識およびグラ
フィック機能、例えばディスプレイ制御の双方をサポー
トできる単一システムに対するニーズもある。
【０００７】
【課題を解決するための手段】本発明は、メモリアクセ
スのアドレスの制御様式に関する。本発明のデータ処理
装置は、メモリと、制御回路と、ガイドテーブルと、ア
ドレス発生回路と、を含む。該制御回路は、パケット転
送リクエストと、パケット転送パラメータとを受ける。
該パケット転送パラメータは、スタートアドレスと、あ
る数のガイドテーブルエントリと、テーブルポインタと
を含む。前記ガイドテーブルは、ガイドテーブルエント
リを含み、それぞれのガイドテーブルエントリは、アド
レス値およびアドレスのブロックを定義するディメンシ
ョン値を含む。前記テーブルポインタは、最初に前記ガ
イドテーブル内の第１ガイドテーブルエントリをポイン
トする。前記アドレス発生回路は、それぞれのガイドテ
ーブルエントリに対応するメモリアクセス用のアドレス
のブロックの集合を形成する。前記アドレス発生回路
は、前記スタートアドレスと、前記テーブルポインタに
よりポイントされた前記ガイドテーブルエントリの前記
アドレス値と、の所定の組合せから、ブロックスタート
アドレスを形成する。第１ブロックスタートアドレス
は、前記スタートアドレスである。前記アドレス発生回
路は、前記ブロックスタートアドレスと、前記テーブル
ポインタによりポイントされた前記ガイドテーブルエン
トリの前記ディメンション値と、からアドレスのブロッ
クを形成する。前記アドレス発生回路は、前記ブロック
スタートアドレスと、前記ガイドテーブルエントリの前
記ディメンション値と、からアドレスのブロックを形成
する。前記データ処理装置は、アドレスの該ブロックに
メモリアクセスを行う。該メモリアクセスに続いて、前
記アドレス発生回路は、前記ガイドテーブルの次のエン
トリをポイントするように前記テーブルポインタを更新
する。
【０００８】前記アドレス発生回路は、随意選択的に、
前記アドレス値を前記前のブロックスタートアドレスに
加算することにより、スタートアドレスと、ガイドテー
ブルエントリのアドレス値と、の前記所定の組合せを形
成しうる。これは、デルタガイデッドアドレッシングと
して公知である。前記アドレス発生回路は、随意選択的
に、前記ガイドテーブル値を前記スタートアドレスに加
算することにより、スタートアドレスと、ガイドテーブ
ルエントリのアドレス値と、の前記所定の組合せを形成
しうる。これは、オフセットガイデッドアドレッシング
として公知である。
【０００９】それぞれのガイドテーブルエントリの前記
ディメンション値は、画素のアレイの水平ディメンショ
ン値および垂直ディメンション値を含む。前記メモリア
クセスは、アドレスの前記ブロックからのメモリリード
でありうる。前記メモリアクセスは、アドレスの前記ブ
ロックへのメモリライトのものでありうる。実施例にお
いては、メモリと、データプロセッサと、上述のメモリ
アクセスを行うデータ転送制御装置とは、単一半導体チ
ップ内に構成されうる。該データ転送制御装置は、オン
チップメモリと同様に、外部メモリにアクセスしうる。
【００１０】
【実施例】図１は、本発明により画像およびグラフィッ
ク処理のために製造されたマルチプロセッサの集積回路
を含む画像データ処理システムのブロック図である。こ
のデータ処理システムは、ホスト処理システム１を含
む。このホスト処理システム１は、図１のデータ処理シ
ステムのうちのホストシステムに対しデータ処理を行
う。ホスト処理システム１にはプロセッサ、少なくとも
一つの入力デバイス、長期記憶デバイス、リードオンリ
ーメモリ、ランダムアクセスメモリおよびホストシステ
ムバスに結合された少なくとも一つのホスト周辺機器が
含まれる。ホスト処理システム１は、その処理機能によ
り画像データ処理システムの機能を制御する。
【００１１】マルチプロセッサ集積回路１００は、図１
の画像データ処理システムの画像演算のためのデータ操
作および計算を含むデータ処理のほとんどを行う。マル
チプロセッサ集積回路１００は、画像システムバスに双
方向に結合されており、この画像システムバスによりホ
スト処理システム１と通信するようになっている。図１
の回路配列では、マルチプロセッサ集積回路１００はホ
スト処理システム１と独立して作動する。しかしながら
マルチプロセッサ集積回路１００はホスト処理システム
１に応答できる。
【００１２】図１は２つの画像システムを示す。撮像デ
バイス３は画像入力デバイスとして働く文書スキャナ、
電荷結合デバイススキャナまたはビデオカメラを示し、
撮像デバイス３はこの画像を画像キャプチャコントロー
ラ４へ送り、コントローラ４はこの画像をデジタル化
し、画像をマスタースキャンフレームに変換するように
働く。このフレームキャプチャプロセスは、マルチプロ
セッサ集積回路１００からの信号により制御される。こ
うして形成された画像フレームは、ビデオランダムアク
セスメモリ５に記憶される。ビデオランダムアクセスメ
モリ５は、マルチプロセッサ集積回路１００により画像
処理のためのデータ転送を可能とする画像システムバス
を介してアクセスできる。
【００１３】 第２画像システムはビデオディスプレイ
をドライブする。マルチプロセッサ集積回路１００はピ
クセルマップを介して、ディスプレイされる画像を指定
するビデオランダムアクセスメモリ６と通信する。マル
チプロセッサ集積回路１００は画像システムバスを介
し、ビデオランダムアクセスメモリに記憶された画像デ
ータを制御する。この画像に対応するデータはビデオラ
ンダムアクセスメモリ６から再コールされ、ビデオパレ
ット７に供給される。ビデオパレット７は、この再コー
ルされたデータを別のカラースペースに変換し、ピクセ
ルごとのビット数等を拡張できる。この変換はルックア
ップテーブルによって行うことができる。ビデオパレッ
ト７はビデオディスプレイ８を駆動するための適当なビ
デオ信号も発生する。これらビデオ信号がアナログ信号
であれば、ビデオパレット７は適当なデジタルーアナロ
グ変換機能も含む。このビデオパレット７から出力され
るビデオレベル信号は、カラー、飽和および輝度情報を
含むことができる。マルチプロセッサ集積回路１００
は、ビデオパレット７内に記憶されたデータを制御し、
データ変換プロセスおよび画像フレームのタイミングを
制御する。マルチプロセッサ集積回路１００は、ビデオ
パレット７の制御によりビデオディスプレイ両像のうち
のフレーム当たりのライン長さおよびライン数、同期信
号およびリトレース信号およびブランキング信号を制御
できる。重要なことに、マルチプロセッサ集積回路１０
０は、グラフィックディスプレイ情報をビデオランダム
アクセスメモリ６内のどこに記憶するかを決定し、制御
する。その後ビデオランダムアクセスメモリ６からの読
み出しの間、マルチプロセッサ集積回路１００はビデオ
ランダムアクセスメモリ６からの読み出しシーケンス、
アクセスすべきアドレスおよびビデオディスプレイ８に
所望のグラフィック画像を発生するのに必要な制御情報
を決定する。
【００１４】ビデオディスプレイ８は、ユーザーによっ
て見ることがでいるように、指定されたビデオデータを
発生する。これには２つの技術が広く使用されている。
第１の技術は、各ピクセルにおける色、色合い、輝度お
よび飽和度の点でビデオデータを特定するものであり、
第２の技術では、各ピクセルに対し、赤、青および緑の
カラーレベルを指定する。ビデオディスプレイ８のため
のビデオパレット７は、所定の技術とコンパーチブルと
なるように設計され、製造されている。図１は、画像シ
ステムバスに結合された付加メモリ９を示している。こ
の追加メモリは、付加ビデオランダムアクセスメモリ、
ダイナミックランダムアクセスメモリ、スタッティック
ランダムアクセスメモリまたはリードオンリーメモリを
含むことができる。マルチプロセッサ集積回路１００は
その全体または一部をメモリ９に記憶されたプログラム
により制御できる。このメモリ９も、種々のタイプのグ
ラフィック画像データを記憶できる。更にマルチプロセ
ッサ集積回路１００は、ビデオランダムアクセスメモ
リ、ダイナミックランダムアクセスメモリおよびスタッ
ティックランダムアクセスメモリのためのメモリインタ
ーフェース回路を含むことが好ましい。このように、ビ
デオランダムアクセスメモリ５または６を用いることな
く、マルチプロセッサ集積回路１００を使用してシステ
ムを構築できる。
【００１５】図１はトランシーバ１６を示している。こ
のトランシーバ１６は、画像システムバスと通信チャン
ネルとの間で変換と双方向の通信とを行うものである。
このトランシーバ１６を用いたシステムの一例としてビ
デオ会議がある。図１に示された画像データ処理システ
ムは、第１地点にいる人物のビデオ画像を形成するの
に、撮像デバイス３と、画像キャプチャコントローラ４
を用いる。マルチプロセッサ集積回路１００はビデオ圧
縮を行い、トランシーバ１６および通信チャンネルを介
して別の地点にある同様な画像データ処理システムへこ
の圧縮したビデオ信号を送信する。トランシーバ１６
は、通信チャンネルを介して遠隔地の画像データ処理シ
ステムからの同じように圧縮されたビデオ信号を受信す
る。マルチプロセッサ集積回路１００はこの受信した信
号をデコンプレスし、ビデオランダムアクセスメモリ６
およびビデオパレット７を制御して、ビデオディスプレ
イ８上に対応するデコンプレスされたビデオ信号をディ
スプレイする。本発明は、画像データ処理システムがト
ランシーバ１６を利用するような例のみに限定されるも
のでないことに留意されたい。更に双方向の通信は同じ
タイプの信号である必要はないことに留意されたい。例
えば対話型ケーブルテレビ信号では、ケーブルシステム
のヘッドが圧縮ビデオ信号を通信チャンネルを介して画
像データ処理システムへ送り、画像データ処理システム
は制御およびデータ信号をトランシーバ１６および通信
チャンネルを介してケーブルシステムヘッドへ送り返す
ことができる。
【００１６】図１は、ホスト処理システム１を含むシス
テム内で具現化されたマルチプロセッサ集積回路１００
を示す。当業者であれば、マルチプロセッサ集積回路１
００を有効なシステムのうちの単なるプロセッサとして
も使用できるような本発明の好ましい実施例を、開示内
容から実現できよう。かかるシステムでは、マルチプロ
セッサ集積回路１００はシステムの機能すべてを実行す
るようプログラムされる。 このマルチプロセッサ集積
回路１００は画像処理に使用されるシステムで特に有効
である。マルチプロセッサ集積回路１００は複数の同一
プロセッサを含むことが好ましい。これらプロセッサの
各々をデジタル画像／グラフィックプロセッサと称す。
このような記載は、単に便宜的なものである。本発明を
実施したプロセッサは、一つの集積回路または複数の集
積回路上に別個に製造したプロセッサとすることができ
る。単一集積回路上に製造する場合、このような単一集
積回路はデジタル画像／グラフィックプロセッサにより
使用されるリードオンリーメモリおよびランダムアクセ
スメモリをオプションとして含むことができる。
【００１７】図２は、マルチプロセッサ集積回路１００
のアーキテクチャを示す。マルチプロセッサ集積回路１
００は、２つのランダムアクセスメモリ１０および２０
（その各々は複数の部分に別れている）と、クロスバー
５０と、マスタープロセッサ６０と、デジタル画像／グ
ラフィックプロセッサ７１、７２、７３および７４と、
システムメモリへのアクセスを仲介する転送コントロー
ラ８０と、独立した第１および第２画像メモリへのアク
セスを制御できるフレームコントローラ９０とを含む。
マイクロプロセッサ集積回路１００は、高度のオペレー
ションパラレリズム（並行性）を提供する。これは画像
処理およびグラフィックオペレーション、例えばマルチ
メディアの計算において有効である。これらプロセッサ
が有効となる画像およびグラフィック処理以外の計算ア
プリケーションもあるので、画像／グラフィックプロセ
ッサとしてプロセッサ７１、７２、７３および７４を参
考としたことは、単なる便宜的なものである。
【００１８】マイクロプロセッサ集積回路１００は２つ
のランダムアクセスメモリを含む。ランダムアクセスメ
モリ１０は、主にマスタープロセッサ６０の専用であ
る。このメモリは２つのインストラクションキャッシュ
メモリ１１および１２と、２つのデータキャッシュメモ
リ１３および１４と、パラメータメモリ１５を含む。こ
れらメモリ部分は物理的には同一とすることができる
が、異なるように接続し、使用することもできる。ラン
ダムアクセスメモリ２０はマスタープロセッサ６０およ
びデジタル画像／グラフィックプロセッサ７１、７２、
７３および７４の各々によってアクセスできる。各デジ
タル画像／グラフィックプロセッサ７１、７２、７３お
よび７４は、５つの対応するメモリ部分を有する。これ
らはインストラクションキャッシュメモリ、３つのデー
タメモリおよび１つのパラメータメモリを含む。従って
デジタル画像／グラフィックプロセッサ７１は対応する
インストラクションキャッシュメモリ２１、データメモ
リ２２、２３、２４およびパラメータメモリ２５を有
し、デジタル画像／グラフィックプロセッサ７２は対応
するインストラクションキャッシュメモリ２６と、デー
タメモリ２７、２８、２９およびパラメータメモリ３０
を有し、デジタル画像／グラフィックプロセッサ７３は
対応するインストラクションキャッシュメモリ３１と、
データメモリ３２、３３、３４およびパラメータメモリ
３５を有し、デジタル画像／グラフィックプロセッサ７
４は対応するインストラクションキャッシュメモリ３６
と、データメモリ３７、３８、３９およびパラメータメ
モリ４０とを有する。ランダムアクセスメモリ１０の部
分と同じように、これらメモリ部分は物理的に同一にで
きるが、異なるように接続し、使用することもできる。
メモリ１０および２０のうちのこれらメモリ部分の各々
は、例えば２０Ｋバイトを含み、マルチプロセッサ集積
回路１００内の総メモリは５０Ｋバイトとなる。
【００１９】マルチプロセッサ集積回路１００は、複数
の独立したパラレルデータ転送を用いることにより、プ
ロセッサとメモリとの間で高レートのデータ転送を行う
ように製造されている。クロスバー５０はこれらのデー
タ転送を可能にするものであり、各デジタル画像／グラ
フィックプロセッサ７１、７２、７３および７４は、サ
イクルごとに同時に作動できる３つのメモリポートを有
する。インストラクションポート（Ｉ）は対応するイン
ストラクションキャッシュから６４ビットのデータワー
ドをフェッチでき、ローカルデータポート（Ｌ）はデジ
タル画像／グラフィックプロセッサに対応するデータメ
モリまたはパラメータメモリから３２ビットのデータワ
ードを読み出したり、これに書き込みを行うことができ
る。グローバルデータポート（Ｇ）は、データメモリま
たはパラメータメモリまたはランダムアクセスメモリ２
０のいずれかから３２ビットのデータワードを読み出し
たり、書き込んだりできる。マスタープロセッサ６０
は、２つのメモリポートを含む。インストラクションポ
ート（Ｉ）はインストラクションキャッシュ１１および
１２のいずれかから３２ビットのインストラクションワ
ードをフェッチできる。データポート（Ｃ）はデータキ
ャッシュ１３または１４、ランダムアクセスメモリ１０
のうちのパラメータメモリ１５、またはデータメモリ、
パラメータメモリ、ランダムアクセスメモリ２０の任意
のものから３２ビットのデータワードを読み出したり、
これらに書き込みできる。転送コントローラ８０はデー
タポート（Ｃ）を介してランダムアクセスメモリ１０ま
たは２０の部分のいずれかにアクセスできる。従って一
つのメモリサイクルで１６のパラレルメモリアクセスを
リクエストできる。このような多数のパラレルアクセス
をサポートするように、ランダムアクセスメモリ１０お
よび２０は、２５のメモリに分割されている。
【００２０】クロスバー５０はマスタープロセッサ６
０、デジタル画像／グラフィックプロセッサ７１、７
２、７３および７４、および転送コントローラ８０とメ
モリ１０および２０との接続を制御する。クロスバー５
０は、列と行に配置された複数のクロスポイント５１を
含む。クロスポイント５１の各列は、単一メモリ部分お
よび対応するアドレスのレンジに対応する。プロセッサ
はこのプロセッサが出力するアドレスの最高位ビットに
よるメモリ部分のうちの一つへのアクセスをリクエスト
する。プロセッサにより出力されるこのアドレスは、行
に沿って進む。このアドレスを有するメモリ部分に対応
するクロスポイント５１は、メモリ部分へのアクセスを
許可または否定することによって応答する。それ以外の
いずれのプロセッサも、そのときのメモリサイクルの間
にそのメモリ部分へのアクセスをリクエストしない場
合、クロスポイント５１が行と列を結合することによ
り、アクセスを許可する。これによりそのメモリ部分に
アドレスが供給される。このメモリ部分はそのアドレス
におけるデータアクセスを可能にすることに応答する。
このデータアクセスはデータ読み出しオペレーションま
たはデータ書き込みオペレーションのいずれかでよい。
【００２１】２つ以上のプロセッサが同じメモリ部分へ
のアクセスを同時にリクエストする場合、クロスバー５
０はリクエスト中のプロセッサのうちの一つのアクセス
しか許可しない。クロスバー５０のうちの各列のうちの
クロスポイント５１は、優先階層に基づいて通信し、ア
クセスを許可する。同じランクを有するアクセスの２つ
のリクエストが同時に行われた場合、クロスバー５０は
最後に許可されたプロセッサが最も低い優先度を有する
ラウンドロビン法によりアクセスを許可する。リクエス
トにサービスする必要がある限り、各々の許可されたア
クセスが続く。プロセッサはメモリサイクルごとにアド
レスを変更できるので、クロスバー５０はサイクルごと
にプロセッサとメモリ部分との間の相互接続を変更でき
る。マスタープロセッサ６０は、マルチプロセッサ集積
回路１００のための主要制御機能を実行することが好ま
しい。マスタープロセッサ６０はハードウェアの浮動小
数点計算ユニットを含む３２ビットの縮小インストラク
ションセットコンピュータ（ＲＩＳＣ）プロセッサであ
ることが好ましい。ＲＩＳＣアーキテクチャによれば、
メモリへのすべてのアクセスは、ロードおよび記憶イン
ストラクションで実行され、ほとんどの整数および論理
演算はレジスタ上で１回のサイクルで実行される。しか
しながら整数および論理ユニットによって使用されるの
と同じレジスタファイルを用いる場合、一般に演算を実
行するには２サイクルがかかる。レジスタのスコアポー
ドは正しいレジスタアクセスシーケンスを維持するよう
に保証するものであり、画像処理における制御機能に対
してはＲＩＳＣアーキテクチャが適当である。浮動小数
点計算ユニットは画像回転機能の高速計算を可能にする
もので、このような機能は画像処理に重要である。
【００２２】マスタープロセッサ６０は、インストラク
ションキャッシュメモリ１１またはインストラクション
キャッシュメモリ１２からのインストラクションワード
をフェッチする。同じように、マスタープロセッサ６０
はデータキャッシュ１３またはデータキャッシュ１４の
いずれかからデータをフェッチする。各メモリ部分は２
Ｋバイトのメモリを含むので、１４Ｋバイトのインスト
ラクションキャッシュと４Ｋバイトのデータキャッシュ
があることになる。キャッシュ制御はマスタープロセッ
サ６０の不可欠な機能であり、上記のようにマスタープ
ロセッサ６０はクロスバー５０を介して他のメモリ部分
にもアクセスできる。４つのデジタル画像／グラフィッ
クプロセッサ７１、７２、７３および７４の各々は、高
度にパラレルなデジタル信号プロセッサ（ＤＳＰ）アー
キテクチャを有する。デジタル画像／グラフィックプロ
セッサ７１、７２、７３および７４は３つの別個のユニ
ット、すなわちデータユニットと、アドレスユニット
と、プログラムフロー制御ユニットを用いた高度なオペ
レーションのパラレリズムが得られる。これら３つのユ
ニットは、インストラクションパイプライン内の異なる
命令で同時に作動する、更にこれらユニットの各々は、
内部パラレリズムを含む。
【００２３】デジタル画像／グラフィックプロセッサ７
１、７２、７３および７４は、マルチインストラクショ
ンマルチデータモード（ＭＩＭＤ）で独立したインスト
ラクションストリームを実行できる。このＭＩＭＤモー
ドでは、各デジタル画像／グラフィックプロセッサは、
対応するインストラクションキャッシュからの個々のプ
ログラム（これは独立的でも協働的でもよい）を実行す
る。後者のケースでは、クロスバー５０は共用メモリと
共に、プロセッサ内通信を可能にする。デジタル画像／
グラフィックプロセッサ７１、７２、７３および７４
は、同期ＭＩＭＤモードでも作動できる。同期ＭＩＭＤ
モードでは、各デジタル画像／グラフィックプロセッサ
のプログラムフロー制御ユニット１３０は、すべての同
期したプロセッサが進む準備がなされるまで、次のイン
ストラクションのフェッチを禁止する。このような同期
ＭＩＭＤモードは密に結合されたオペレーションにおけ
るロックステップでデジタル画像／グラフィックプロセ
ッサの別々のプログラムを実行できるようにするもので
ある。
【００２４】デジタル画像／グラフィックプロセッサ７
１、７２、７３、７４は、単一インストラクションマル
チデータモード（ＳＩＭＤ）で異なるデータに対する同
じインストラクションを実行できる。このモードにおい
て、４つのデジタル画像／グラフィックプロセッサのた
めの単一インストラクションストリームは、インストラ
クションキャッシュメモリ２１から生じる。データユニ
ット画像／グラフィックプロセッサ７１は、フェッチオ
ペレーションおよびブランチオペレーションを制御し、
クロスバー５０は他のデジタル画像／グラフィックプロ
セッサ７２、７３および７４へ同じインストラクション
を供給する。デジタル画像／グラフィックプロセッサ７
１は、デジタル画像／グラフィックプロセッサ７１、７
２、７３および７４のすべてに対するインストラクショ
ンフェッチを制御するので、これらデジタル画像／グラ
フィックプロセッサは本来ＳＩＭＤモードでは同期化さ
れるものである。
【００２５】転送コントローラ８０は、マルチプロセッ
サ集積回路１００のための組み合わされたダイレクトメ
モリアクセス（ＤＭＡ）マシンと、メモリインターフェ
ースであり、この転送コントローラ８０は、インテリジ
ェントにキューイングし、優先度をセットし、５つのプ
ログラマブルプロセッサのデータリクエストおよびキャ
ッシュミスにサービスする。マスタープロセッサ６０お
よびデジタル画像／グラフィックプロセッサ７１、７
２、７３および７４のいずれも、転送コントローラ８０
を介してマルチブロセッサ集積回路１００の外部のメモ
リおよびシステムにアクセスする。データキャッシュま
たはインストラクションキャッシュミスは転送コントロ
ーラ８０によって自動的に取り扱われる。キャッシュサ
ービス（Ｓ）ポートは、かかるキャッシュミスを転送コ
ントローラ８０へ伝送し、キャッシュサービスポート
（Ｓ）はメモリからではなくプロセッサから情報を読み
出すマスタープロセッサ６０およびデジタル画像／グラ
フィックプロセッサ７１、７２、７３および７４は、リ
ンクされたリストパケット転送として転送コントローラ
８０からのデータ転送をリクエストできる。これらリン
クされたリストパケット転送は、ソースメモリアドレス
と宛て先メモリアドレスとの間で多次元ブロックの情報
の転送を可能にするものであり、これらアドレスはマル
チプロセッサ集積回路１００内にあってもよいし、また
はマルチプロセッサ集積回路１００の外部にあってもよ
い。転送コントローラ８０は、内部のデータを保持する
のに周期的なリフレッシュを必要とするダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）用のリフレッシュコ
ントローラも含むことが好ましい。
【００２６】フレームコントローラ９０はマルチプロセ
ッサ集積回路１００と、外部画像キャプチャおよびディ
スプレイシステムとの間のインターフェースである。こ
のフレームコントローラ９０は、キャプチャおよびディ
スプレイデバイスに対する制御を行い、これらデバイス
とメモリとの間のデータの移動を自動的に管理する。こ
のため、フレームコントローラ９０は、２つの独立した
画像システムに対して同時に制御を行う。これら画像シ
ステムは一般に画像キャプチャ（取り込み）用第１画像
システムと画像ディスプレイ用の第２画像システムとか
らなるが、フレームコントローラ９０の使用はユーザー
によって制御される。これら画像システムは、通常、フ
レームグラバーまたはフレームバッファ記憶装置のいず
れかに対して使用される独立したフレームメモリを含
む。フレームコントローラ９０はリフレッシュおよびシ
フトレジスタ制御により、ビデオダイナミックランダム
アクセスメモリ（ＶＲＡＭ）を制御するように作動する
ことが好ましい。
【００２７】マルチプロセッサ集積回路１００は、大規
模画像処理のために設計されている。マスタープロセッ
サ６０は埋め込み制御を行い、デジタル画像／グラフィ
ックプロセッサ７１、７２、７３、７４の活動を調和さ
せ、これらプロセッサの発生した結果を解釈する。デジ
タル画像／グラフィックプロセッサ７１、７２、７３、
７４は、ピクセル解析および操作に良好に適している。
ピクセルのデータが多く、情報が少ないとみなされる場
合、代表的なアプリケーションではデジタル画像／グラ
フイックプロセッサ７１、７２、７３、７４がピクセル
を良好に検査し、未加工データを情報とする。次にこの
情報は、デジタル画像／グラフィックプロセッサ７１、
７２、７３、７４またはマスタープロセッサ６０のいず
れかによって分析できる。クロスバー５０はプロセッサ
内通信を仲介する。更にこのクロスバー５０はマスター
プロセッサ集積回路１００を共用メモリシステムとして
実現できるようにする。このアーキテクチャでは、メッ
セージの通過は通信の主な形態となる必要はない。しか
しながら共用メモリをメッセージが通過するようにでき
る。各デジタル画像／グラフィックプロセッサ、クロス
バー５０の対応する部分およびメモリ２０の対応する部
分は、この実施例内で同じ幅を有する。これにより、同
じピン出力を維持しながら、モジュラー式のデジタル画
像／グラフィックプロセッサおよび対応するメモリの追
加または取り外しに適応できるようにすることにより、
アーキテクチャをフレキシブルにできる。
【００２８】ある実施例では、マルチプロセッサ集積回
路１００のすべての部品は、０．６μｍの特徴的寸法を
用いた相補的酸化金属半導体（ＣＭＯＳ）に形成された
単一集積回路に配置されている。マルチプロセッサ集積
回路１００は、２５６個のピンを有するピングリッドア
レイパッケージ内に適当に製造される。入出力端は、例
えばＴＴＬ論理電圧にコンパーチブルであり、マルチプ
ロセッサ集積回路１００は、約３００万個のトランジス
タを含み、５０ＭＨｚのクロックレートを使用してい
る。図３は、インタラプトイネーブルレジスタＩＮＴＥ
Ｎ１１０およびインタラプトフラグレジスタＩＮＴＦＬ
Ｇのためのフィールド定義を示す。ｒと表示されたビッ
トは、将来の使用に対して保留されており、−のついた
ビットは、好ましい実施例では使用されないが、別の実
施例では使用できる。インタラプト（割り込み）は、左
から右に優先度が決められている。各インタラプトソー
スは、インタラプトイネーブルレジスタＩＮＴＥＮ１１
０の対応するイネーブル（Ｅ）ビット内に１をセットす
ることによって、個々にイネーブルできる。インタラプ
トフラグレジスタＩＮＴＦＬＧ１１５のインタラプトソ
ースビットは、右から左へ、すなわち常時イネーブルに
されているエミュレーションインタラプトＥＴＲＡＰ、
ＸＹパッチインタラブト、タスクインタラプト、パケッ
ト転送ビジーインタラプトＰＴＢ、パケット転送エラー
インタラプトＰＴＥＲＲＯＲ、パケット転送成功インタ
ラプトＰＴＥＮＤ、マスタプロセッサ６０メッセージイ
ンタラプトＭＰＭＳＧ、デジタル画像／グラフィックプ
ロセッサ７１メッセージインタラプトＤＩＧＰＯＭＳ
Ｇ、デジタル画像／グラフィックプロセッサ７２メッセ
ージインタラプトＤＩＧＰ１ＭＳＧ、デジタル画像／グ
ラフィックプロセッサ７３メッセージインタラプトＤＩ
ＧＰ２ＭＳＧ、デジタル画像／グラフィックプロセッサ
７４メッセージインタラプトＤＩＧＰ３ＭＳＧの方向
に、優先度が低くなるようになっている。ビット３１〜
２８は、８個のデジタル画像／グラフィックプロセッサ
を含むマルチプロセッサ集積回路１００の実現の際に４
つの追加デジタル画像／グラフィックプロセッサからの
メッセージインタラプトのために保留されている。
【００２９】インタラプトイネーブルレジスタＩＮＴＥ
Ｎ１１０のＷビット（ビット０）はインタラプトフラグ
レジスチＩＮＴＦＬＧ１１５への書き込みを制御する。
通常このビットはエミュレーションインタラプトをイネ
ーブルするかどうかを制御する。好ましい実施例では、
エミュレーションインタラプトはディスエープルできな
いので、インタラプトイネーブルレジスタＩＮＴＥＮ１
１０内で、このインタラプトに対するイネーブルビット
の必要はない。インタラプトイネーブルレジスタＩＮＴ
ＥＮ１１０のビット０は、インタラプトフラグレジスタ
ＩＮＴＦＬＧ１１５の作動を変えるものである。インタ
ラプトイネーブルレジスタＩＮＴＥＮ１１０のＷビット
が１であると、インタラプトフラグレジスタＩＮＴＦＬ
Ｇ１１５へのソフトウェアの書き込みはビットを１にセ
ットできるだけである。これらの条件では、インタラプ
トフラグレジスタＩＮＴＦＬＧ１１５のビットへの０の
書き込みは全く効果はない。このようなＷビットが０で
ある場合、インタラプトフラグレジスタＩＮＴＦＬＧ１
１５のいずれかのビットへの１の書き込みは、そのビッ
トを０にクリアする。インタラプトフラグレジスタＩＮ
ＴＦＬＧ１１５の任意のビットへの０への書き込みは全
く効果がない。これにより、他のステートを乱すことな
くインタラプトフラグレジスタＩＮＴＦＬＧ１１５内の
個々のインタラプトフラグをクリアできる。各インタラ
プトサービスルーチンは、リターン前に対応するインタ
ラプトフラグを適当にクリアするが、その理由は好まし
い実施例ではハードウェアによってこれらフラグをクリ
アしていないからである。この唯一の例外として、エミ
ュレーションインタラプトＥＴＲＡＰハードウェアによ
ってクリアされるが、この理由は、このようなインタラ
プトが常時イネーブルされているからである。特定のイ
ンタラプトソースがソフトウェアの書き込みによってこ
れをクリアするのと同じように、インタラプトフラグレ
ジスタＩＮＴＦＬＧ１１５内のビットを同時にセットし
ようとしている場合、ロジックによりこのビットはセッ
トされる。
【００３０】ＥＴＲＡＰインタラプトフラグ（インタラ
プトフラグレジスタＩＮＴＦＬＧ１１５のビット０）
は、解析論理またはＥＴＲＡＰインストラクションのい
ずれかからセットされる。このインタラプトはディスエ
ーブルされないので、通常は即座にサービスされるが、
インタラプトサービスはパイプラインストール条件、例
えばクロスバー５０を介するメモリの競合が解決される
まで待機する。ＥＮＴＲＡＰインタラプトフラグは、イ
ンタラプトサービスがされる際にハードウェアによって
クリアされるインタラプトフラグレジスタＩＮＴＦＬＧ
１１５内の単なるインタラプトビットである。ＸＹ Ｐ
ＡＴＣＨインタラプトフラグ（インタラプトフラグレジ
スタＩＮＴＦＬＧ１１５のビット１１）は、ＸＹアドレ
ス指定をするのにグローバルアドレスユニット６１０
と、ローカルアドレスユニット６２０との組み合わせを
用いる際に、所定の条件でセットされる。ＸＹパッチさ
れたアドレス指定は所定の条件でインタラプトを発生で
きる。ＸＹパッチされたアドレス指定のためのインスト
ラクションワードの呼び出しは、かかるインタラプトを
発生できるかどうか、更に指定されたパッチの内外でア
ドレス上で許可されたインタラプトを行うかどうかを示
している。
【００３１】マスタプロセッサ６０からのコマンドを受
信した際に、ＴＡＳＫインタラプトフラグ（インタラプ
トフラグレジスタＩＮＴＦＬＧ１１５内のビット１４）
がセットされる。このインタラプトによりデジタル画像
／グラフィックプロセッサ７１がそのＴＡＳＫインタラ
プトベクトルをロードする。このインタラプトは、例え
ばマスタプロセッサ６０の制御により、選択されたデジ
タル画像／グラフィックプロセッサ７１、７２、７３、
７４をスイッチングさせることができる キューアクティブビットが１のとき、ソフトウェアが通
信用レジスタＣＯＭＭ１２０のパケット転送ビットに１
を書き込む場合、パケット転送ビジーインタラプトフラ
グＰＴＢ（インタラプトフラグレジスタＩＮＴＦＬＧ１
１５のビット１７）がセットされる。これにより先のパ
ケット転送が終了したかどうかをチェックすることなく
パケット転送を送ることができる。先のパケット転送が
まだ待機中であれば、このインタラプトフラグはセット
状態となる。これについては通信用レジスタＣＯＭＭ１
２０の説明と関連して後に詳細に述べる。
【００３２】デジタル画像／グラフィックプロセッサに
より送られるパケット転送を実行する間に、転送用コン
トローラ８０がエラー条件に遭遇すれば、パケット転送
エラーインタラプトフラグＰＴＥＲＲＯＲ（インタラプ
トフラグレジスタＩＮＴＦＬＧ１１５のビット１８）が
セットされる。転送コントローラ８０がデジタル画像／
グラフィックプロセッサのリンクされたリストの終了部
に遭遇するか、または終了時にリクエスト中のデジタル
画像／グラフィックプロセッサをインタラプトするよ
う、転送コントローラ８０に命令するパケット転送を完
了した際に、パケット転送エンドインタラプトフラグＰ
ＴＥＮＤ（インタラプトフラグレジスタＩＮＴＦＬＧ１
１５のビット１９）が転送コントローラ８０によってセ
ットされる。
【００３３】マスタプロセッサ６０がそのデジタル画像
／グラフィックプロセッサにメッージインタラプトを送
ると、マスタプロセッサメッセージインタラプトフラグ
ＭＰＭＳＧ（インタラプトフラグレジスタＩＮＴＦＬＧ
１１５のビット２０）がセット状態となる。インタラプ
トフラグレジスタＩＮＴＦＬＧ１１５のビット２７〜２
４は、デジタル画像／グラフィックプロセッサ７１、７
２、７３、７４からのメッセージインタラプトをログす
る。デジタル画像／グラフィックプロセッサ７１、７
２、７３または７４は、インタラプトフラグレジスタＩ
ＮＴＦＬＧ１１５の対応するビットを介してそれ自体に
メッセージを送ったり、それ自体をインタラプトでき
る。デジタル画像／グラフィックプロセッサ７１が、デ
ジタル画像／グラフィックプロセッサにメッセージイン
タラプトを送ると、デジタル画像／グラフィックプロセ
ッサ０のメッセージインタラプトフラグＤＩＧＰＯＭＳ
Ｇ（インタラプトフラグレジスタＩＮＴＦＬＧ１１５の
ビット２４）がセットされる。同様に、デジタル画像／
グラフィックプロセッサ７２が、メッセージインタラプ
トを送ると、デジタル画像／グラフィックプロセッサ１
のメッセージインタラプトフラグＤＩＧＰ１ＭＳＧ（イ
ンタラプトフラグレジスタＩＮＴＦＬＧ１１５のビット
２５）がセットされる。デジタル画像／グラフィックプ
ロセッサ７３が、メッセージインタラプトを送ると、デ
ジタル画像／グラフィックプロセッサ２のメッセージイ
ンタラプトフラグＤＩＧＰ２ＭＳＧ（インタラプトフラ
グレジスタＩＮＴＦＬＧ１１５のビット２６）がセット
される。デジタル画像／グラフィックプロセッサ７４
が、メッセージインタラプトを送ると、デジタル画像／
グラフィックプロセッサ３のメッセージインタラプトフ
ラグＤＩＧＰ３ＭＳＧ（インタラプトフラグレジスタＩ
ＮＴＦＬＧ１１５のビット２７）がセットされる。先に
述べたように、インタラプトフラグレジスタＩＮＴＦＬ
Ｇ１１５のビット３１〜２８は、８個のデジタル画像／
グラフィックプロセッサを含むマルチプロセッサ集積回
路１００を実現する際の４つの付加的デジタル画像／グ
ラフィックプロセッサからのメッセージインタラプトの
ために保留されている。
【００３４】イネーブルされたインタラプトが起きる
と、小ステートマシンにすることができるインタラプト
疑似インストラクションユニットがインストラクション
レジスターアドレスステージでパイプラインに次の疑似
インストラクションの組を注入する。
【００３５】
【数１】
【００３６】これら疑似インストラクションをそれぞれ
ＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４およびＰＳ５と称す。
このシーケンスによってはサブルーチンＩＰＲＳからの
インストラクションポインタリターンはセーブされな
い。インタラプトサービスルーチンがなんらかのブラン
チを実行する場合、インタラプトサービスルーチンによ
ってまず最初にサブルーチンＩＰＲＳからのインストラ
クションポインタリターンをプッシュし、リターン前に
レストアしなければならない。ベクトルフェッチは保護
されているサブルーチンＩＰＲＳからのインストラクシ
ョンポインタリターンを全プログラムカウンタＰＣ７０
１にロードすることである。これによりプログラムカウ
ンタＰＣ７０１のＳ、ＧおよびＬビットがロードされる
ので、すべてのインタラプトベクトルの３つの最小位ビ
ットが０にされる。この説明の例外は、リセット後にフ
ェッチされるタスクベクトルは、ルーピングをディスエ
ーブルするようにＬビット（プログラムカウンタＰＣ７
０１のビット０）をセットさせなければならないことで
ある。
【００３７】インタラプトフラグレジスタＩＮＴＦＬＧ
１１５内に示されたインタラプトのためのインタラプト
サービスルーチンの開始ポイントのそれぞれのアドレス
のデジタル画像／グラフィックプロセッサインタラプト
ペクトルと称す。これらアドレスはソフトウェアによっ
て発生され、表１に示されるそれぞれのインタラプトさ
れたデジタル画像／グラフィックプロセッサ７１、７
２、７３、７４に対応するパラメータメモリ２５、３
０、３５、４０にデータとしてロードされる。インタラ
プト疑似インストラクションＰＳ３は、対応するパラメ
ータメモリ２５、３０、３５または４０における表示さ
れたアドレスに記憶された３２ビットのアドレスを取り
出し、これをプログラムカウンタＰＣ７０１に記憶す
る。インタラプト疑似インストラクションユニット７７
０はインタラプトイネーブルレジスタによってイネーブ
ルされた最高優先度のインタラプトに基づき、対応する
パラメータメモリのためにアドレスを計算する。インタ
ラプト疑似インストラクションユニット７７０は各デジ
タル画像／グラフィックプロセッサのためのユニークな
アドレスを発生するよう、通信レジスタＣＯＭＭ１２０
からのデジタル画像／グラフィックプロセッサ番号を含
むように作動する。インタラプト疑似インストラクショ
ンＰＳ４およびＰＳ５は、インタラプトサービスルーチ
ンへのブランチの後のディレイスロット内にあることに
留意されたい。
【００３８】
【表１】
【００３９】各アドレスにて＃は通信レジスタＣＯＭＭ
１２０から得られたデジタル画像／グラフィックプロセ
ッサ番号と置換される。
【００４０】インタラプトサービスルーチンの最後の４
つのインストラクションは、次の（３２ビットデータの
シフトされていないインデックス）オペレーションを含
んでいなければならない。
【００４１】
【数２】
【００４２】これらインストラクションをそれぞれＲＥ
ＴＩ１、ＲＥＴＩ２、ＲＥＴＩ３およびＲＥＴＩ４と称
す。他のオペレーションは希望すればこれらオペレーシ
ョンとパラレルにコード化できるが、これらのオペレー
ションのいずれもステータスレジスタ２１１を変えては
ならない。
【００４３】新しいタスクをデジタル画像／グラフィッ
クプロセッサ上で実行すべきであり、新しいタスクを終
了した後に最初のステートに復帰すべき場合インタラプ
トステートをセーブできる。インタラプトイネーブルレ
ジスタＩＮＴＥＮ１１０上のＷビットにより制御される
書き込みモードにより、セービングまたはレストアオペ
レーション中にインタラプトを失うことなくこれを行う
ことができる。これは次のインストラクションシーケン
スで実行できる。まずＤＩＮＴインストラクションによ
りインタラプトをディスエーブルし、次にインタラプト
イネーブルレジスタＩＮＴＥＮ１１０およびインタラプ
トフラグレジスタＩＮＴＦＬＧ１１５の双方をセーブ
し、インタラプトイネーブルレジスタＩＮＴＥＮ１１０
のＷビット（ビット０）を０にセットし、１６進数ＦＦ
ＦＦＦＦＦＦをインタラプトフラグレジスタＩＮＴＦＬ
Ｇ１１５に書き込む。イネーブリングインタラプトを含
むことができる新しいタスクを実行する。新しいタスク
の完了後、元のタスクをリカバーし、最初にＤＩＮＴイ
ンストラクションによりインタラプトをディスエーブル
し、インタラプトイネーブルレジスタＩＮＴＥＮ１１０
のＷビットを１にセットする。メモリからインタラプト
フラグレジスタＩＮＴＦＬＧ１１５のステータスをレス
トアし、次にメモリからインタラプトイネーブルレジス
タＩＮＴＥＮ１１０のステータスをレストアする。最後
にＥＩＮＴインストラクションによりインタラプトをイ
ネーブルする。
【００４４】各デジタル画像／グラフィックプロセッサ
７１、７２、７３、７４は、他のデジタル画像／グラフ
ィックプロセッサおよびマスタプロセッサ６０にコマン
ドワードを送信できる。レジスタＡ１５の宛て先、グロ
ーバルアドレスユニットのうちの０値のアドレスレジス
タによるレジスタ間の移動により、宛て先プロセッサへ
のコマンドワードの転送が開始される。このようなレジ
スタ間の転送は、後述するように、一つのインストラク
ションでデータユニット１１０のオペレーションおよび
ローカルデータポート１４４を介したアクセスと組み合
わせることができる。このようなコマンドワードは特別
コマンドワード信号に伴われてグローバルデータポート
１４８を介してクロスバー５０へ送信される。これによ
りマスタプロセッサ６０およびデジタル画像／グラフィ
ックプロセッサ７１、７２、７３、７４はマルチプロセ
ッサ集積回路１００の他のプロセッサとの通信が認めら
れる。
【００４５】図４は、これらコマンドワードのフィール
ド定義を略図で示している。好ましい実施例では、コマ
ンドワードはグローバルデータポート１４８を介して送
信されるデータと同一の３２ビット長さを有する。各コ
マンドワードの最小位のビットは、コマンドワードがア
ドレス指定される一つ以上のプロセッサおよび他の回路
を定義している。各受け入れ側回路は、これらビットが
コマンドワードをその回路に向けることを表示している
場合に限り、受信したコマンドワードに応答する。各コ
マンドワードのビット３〜０はそれぞれデジタル画像／
グラフィックプロセッサ７４、７３、７２、７１をそれ
ぞれ指定している。好ましい実施例ではビット７〜４は
使用されず、８個のデジタル画像／グラフィックプロセ
ッサを有するマルチプロセッサ集積回路１００内で使用
するために保留されている。ビット８はマルチプロセッ
サ６０にコマンドワードをアドレス指定することを表示
している。ビット９はコマンドワードを転送コントロー
ラ８０に向けることを表示しており、ビット１０はコマ
ンドワードをフレームコントローラ９０へ向けることを
表示している。ここですべての回路はすべてのコマンド
ワードを他のすべての回路に送ることを許可されている
わけではないことに留意されたい。例えばシステムレベ
ルのコマンドワードはデジタル画像／グラフィックプロ
セッサから他のデジタル画像／グラフィックプロセッサ
またはマスタプロセッサ６０へ送ることはできない。マ
スタプロセッサ６０しか、転送コントローラ８０または
フレームコントローラ９０へコマンドワードを送ること
ができない。どの回路がどのコマンドワードを他のどの
回路に送ることができるかの制限について、各コマンド
ワードフィールドの説明と関連させて後に説明する。
【００４６】コマンドワードのＲビット（ビット３１）
は、リセットビットである。マスタプロセッサ６０はこ
のワードをデジタル画像／グラフィックプロセッサに対
して発生したり、またはあるデジタル画像／グラフィッ
クプロセッサがこのコマンドワードを自己に発生したり
できる。意図している実施例は、いずれのデジタル画像
／グラフィックプロセッサの他のデジタル画像／グラフ
ィックプロセッサをリセットできない。下記のリセット
シーケンスの説明全体で、アドレス内の各数字の＃はコ
マンドレジスタＣＯＭＭ１２０のビット１〜０に記憶さ
れたデジタル画像／グラフィックプロセッサの番号と置
換すべきであることに留意されたい。指定されたデジタ
ル画像／グラフィックプロセッサがリセットコマンドワ
ードを受けると、まずホールトラッチをセットし、リセ
ットリクエスト信号を転送コントローラ８０へ送る。転
送コントローラ８０はリセットアクノーリッジ信号をデ
ジタル画像／グラフィックプロセッサへ送る。リセット
中のデジタル画像／グラフィックプロセッサは、転送プ
ロセッサ８０からリセットアクノーリッジ信号が受信さ
れるまで、別の動作は実行しない。リセットアクノーリ
ッジの受信時にデジタル画像／グラフィックプロセッサ
は次のシーケンスのオペレーションを開始する。すなわ
ち既にセットされていなければホールトラッチをセット
し、通信レジスタＣＯＭＭ１２０のＦ、Ｐ、ＱおよびＳ
ビットを０にクリア（これらビットの使用については後
述する）し、アドレスユニット１２０によりペンディン
グ中のメモリアクセスをクリアし、インストラクション
キャッシュサービスリクエストをリセットし、インスト
ラクションレジスター実行ステージＩＲＥ７５２に次の
インストラクションをロードする。
【００４７】
【数３】
【００４８】このインストラクションはプログラムカウ
ンタＰＣ７０１に対して１ビット左にシフトされたスタ
ックポインタＡ１４の内容に対して変化しないようにさ
れている否定、桁上げ、オーバーフローおよび０ステー
タスビット、更にＲビットセットを無条件にロードし、
スタックポインタＡ１４のロードと並行にスタックポイ
ンタＡ１４をリセットし、インストラクションレジスタ
アドレスステージＩＲＡに下記のインストラクションを
ロードする。
【００４９】
【数４】
【００５０】このインストラクションはアドレスＰＢＡ
と１６進数ＦＣの合計によって表示されるアドレスにプ
ログラムカウンタＰＣ７０１の内容を記憶させ、インタ
ラプト疑似インストラクションユニット７７０をセット
して、次にインタラプト疑似インストラクションＰＳ３
をロードし、タスクインタラプトを表示するインタラプ
トフラグレジスタＩＮＴＦＬＧ１１５のビット１４をセ
ットし、インタラプトフラグレジスタＩＮＴＦＬＧ１１
５のビット０をクリアしてエミュレータトラップインタ
ラプトＥＴＲＡＰをクリアし、ループ制御レジスタＬＣ
ＴＬのビット１１、７および３をクリアして、よってす
べてのループをディスエーブルする。
【００５１】マスタプロセッサ６０がアンホールトコマ
ンドワードを送信すると、デジタル画像／グラフィック
プロセッサによる実行が開始する。この実行によってデ
ジタル画像／グラフィックプロセッサの作動が開始する
と１６進数０１０＃７ＦＣをアドレス指定するよう、プ
ログラムカウンタＰＣ７０１に記憶されていたアドレス
をセーブする。これにより１２ビットだけ左にシフトさ
れていたスタックポインタＡ１４の前の内容およびプロ
グラムカウンタＰＣ７０１の制御ビット（ビット２〜
０）の現在の値がセーブされ、アドレス１６進数０１０
０＃７Ｆ０をスタックポインタＡ１４にロードし、プロ
グラムカウンタＰＣ７０１に制御ビット２〜０が０００
となっているタスクインタラプトベクトルをロードし、
アドレス１６進数０１００＃７Ｆ８に制御ビット２〜０
を含むインストラクションレジスタアドレスステージＩ
ＰＡの内容を記憶し、アドレス１６進数０１００＃７Ｆ
４に制御ビット２〜０を含むインストラクションレジス
タ実行ステージＩＰＥの内容を記憶し、タスクインタラ
プトによって示されたアドレスにおいてプログラムの実
行を開始する。表２にリセット後のスタックステートが
示されている。
【００５２】
【表２】
【００５３】インストラクションレジスターアドレスス
テージＩＲＡおよびインストラクションレジスタ実行ス
テージＩＲＥの先のステートは、制御ビット２〜０を含
む。スタックポインタＡ１４はアドレス１６進数０１０
０＃７Ｆ０を含むことに留意のこと。
【００５４】コマンドワードのうちのＨビット（ビット
３０）はホールトビットである。マスタプロセッサ６０
はこのコマンドワードを任意のデジタル画像／グラフィ
ックプロセッサに発生することもできるし、あるデジタ
ル画像／グラフィックプロセッサはこのコマンドを自ら
に発生することもできる。意図している実施例では、い
ずれのデジタル画像／グラフィックプロセッサも他のデ
ジタル画像／グラフィックプロセッサを停止することは
できない。指定されたデジタル画像／グラフィックプロ
セッサがこのコマンドワードを受信すると、デジタル画
像／グラフィックプロセッサはホールトラッチをセット
し、パイプラインを停止させる。この後のデジタル画像
／グラフィックプロセッサは無限にクロスバーメモリが
競合しているかのように働く。何もリセットされず、何
もインタラプトは起きないか、またはそのように認識さ
れる。あるデジタル画像／グラフィックプロセッサはコ
マンドワードを送ることにより自身を停止させると、ホ
ールトコマンドワードを送るインストラクションの後の
２つのインストラクションは、そのインストラクション
パイプライン内にあることに留意されたい。ホールトコ
マンドワードを発生したインストラクションの後の第１
インストラクションのアドレスパイプラインステージが
インストラクションパイプラインの性質により、すでに
そのアドレスパイプラインステージを実行することにな
ることに留意されたい。このようなホールトステートは
マスタプロセッサ６０からのアンホールトコマンドワー
ドを受信することによってしか反転できない。
【００５５】ホールト条件は変わらないので、デジタル
画像／グラフィックプロセッサ内のパワー消費量を減少
させる。デジタル画像／グラフィックプロセッサがこの
モードになっている間、クロックを停止することにより
更にパワーを節約できる。
【００５６】コマンドワードのＵビット（ビット２９）
は、アンホールトビットである。このコマンドワードは
マスタプロセッサ６０から一つ以上のデジタル画像／グ
ラフィックプロセッサ７１、７２、７３、７４によって
しか発生できない。アンホールトコマンドワードは宛て
先デジタル画像／グラフィックプロセッサのホールトラ
ッチをクリアし、デジタル画像／グラフィックプロセッ
サは次に、何も起こらなかったがごとくホールトの後に
コードの実行を再開する。これはハードウェアまたはコ
ードリセットの後でデジタル画像／グラフィックプロセ
ッサをスタートさせる好ましい方法である。アンホール
トコマンドワードの実行時に宛て先デジタル画像／グラ
フィックプロセッサは、そのタスクインタラプトベクト
ルによって示されたアドレスでもコードの実行を始め
る。Ｕビットの優先度は単一コマンドワードのＨビット
よりも高い。したがってＨビットとＵビットとの双方を
備えた単一コマンドワードを受信する結果、アンホール
トコマンドが実行される。マスタプロセッサ６０からの
アンホールトコマンドワードとデジタル画像／グラフィ
ックプロセッサ自体により送信されるホールトコマンド
ワードを同時に受信することにより、マスタプロセッサ
６０のアンホールトコマンドワードに優先権が与えられ
る。これによりＲビットはＵビットより優先度が高くな
る。従って、ＲビットとＵビットセットの双方を有する
マスタプロセッサ６０からの単一コマンドワードが受信
される結果、デジタル画像／グラフィックプロセッサは
ホールト状態にリセットされる。
【００５７】コマンドワードのＩビット（ビット２８）
は、インストラクションキャッシュフラッシュビットで
ある。マスタプロセッサ６０がこのコマンドワードをい
ずれかのデジタル画像／グラフィックプロセッサに送っ
てもよいし、一つのデジタル画像／グラフィックプロセ
ッサがかかるコマンドワードを自身に発生してもよい。
意図している実施例では、いずれのデジタル画像／グラ
フィックプロセッサも他のデジタル画像／グラフィック
プロセッサによるインストラクションキャッシュフラッ
シュを命令できない。このコマンドワードを受信する指
定されたデジタル画像／グラフィックプロセッサはその
インストラクションキャッシュをフラッシュする。イン
ストラクションキャッシュフラッシュは、キャッシュタ
グの値フィールドをキャッシュタグレジスタ自身の番号
にセットさせ、存在するビットのすべてをクリアし、
Ｌ、Ｒ、Ｕビットをタグレジスタ自身の番号にセットす
る。
【００５８】コマンドワードのＤビット（ビット２７）
は、データキャッシュフィールドを表示する。デジタル
画像／グラフィックプロセッサ７１、７２、７３、７４
は、データキャッシュを使用しないので、このコマンド
ワードはデジタル画像／グラフィックプロセッサに適用
されず、これらに無視される。マスタプロセッサ６０は
このコマンドワードを自らに送り、そのデータキャッシ
ュメモリ１３および１４をフラッシュさせることができ
る。
【００５９】コマンドワードのＫビット（ビット１４）
は、タスクインタラプトを表示している。マスタプロセ
ッサ６０はこのコマンドワードをいずれのデジタル画像
／グラフィックプロセッサ７１、７２、７３または７４
にも送ることができるが、いずれのデジタル画像／グラ
フィックプロセッサも他のデジタル画像／グラフィック
プロセッサまたはマスタプロセッサ６０にこのコマンド
ワードを送ることはできない。
【００６０】コマンドワードのＧビット（ビット１３）
は、メッセージインタラプトを表示する。いずれのデジ
タル画像／グラフィックプロセッサもこのメッセージイ
ンタラプトを他のデジタル画像／グラフィックプロセッ
サまたはマスタプロセッサ６０に送ることができる。か
かるコマンドワードで指定されたデジタル画像／グラフ
ィックプロセッサは、そのメッセージインタラプトフラ
グをセットし、メッセージインタラプトがインタラプト
イネーブルレジスタＩＮＴＥＮ１１０のビット２０によ
りイネーブルされると、メッセージインタラプトを取り
込む。好ましい実施例では、このコマンドワードは転送
コントローラ８０に送られることはない。
【００６１】デジタル画像／グラフィックプロセッサが
自身にコマンドワードを発生し、Ｈビットにより自らを
停止させたり、またはＩビットによってインストラクシ
ョンキャッシュをフラッシュさせると、このコマンドを
実行するには、このコマンドワードは対応するデジタル
画像／グラフィックプロセッサの指定ビットセットを有
していなければならない。これは一貫性を持たせ、かつ
コマンドワード機能を将来的に拡張できるようにするた
めである。
【００６２】図５は通信レジスタＣＯＭＭのフィールド
定義を略図で示す。Ｆ、Ｓ、ＱおよびＰビット（ビット
３１〜２８）は、デジタル画像／グラフィックプロセッ
サ７１、７２、７３または７４および転送コントローラ
８０からのパケット転送の通信に使用される。Ｆおよび
Ｓビットは通常の読み出し／書き込みビットであり、Ｐ
ビットはＳビットが０であるか、または同時に０にクリ
アされる場合に限り書き込みが可能である。９ビット
は、読み出し専用であり、パケット転送は転送コントロ
ーラ８０によるデータ移動のためのデジタル画像／グラ
フィックプロセッサ７１、７２、７３または７４による
リクエストである。これらデータ移動ではマイクロプロ
セッサ集積回路１００の内部のメモリ１１〜１４および
２１〜４０だけを必要とする場合もあれば、内部メモリ
と外部メモリの双方を必要とする場合もある。パケット
転送はリンクされたリスト構造として記憶され、各デジ
タル画像／グラフィックプロセッサに対しては、１度に
一つのパケット転送しかアクティブにできない。リクエ
スト中のデジタル画像／グラフィックプロセッサ７１７
２、７３または７４に対応するパラメータメモリ２５、
３０、３５または４０内の専用アドレスにおけるリンク
されたリストポインタは、アクティブなリンクされたリ
ストの開始点をポイントする。リンクされたリストにお
ける各エントリーは、次のリストエントリーに対するポ
インタを含む。
【００６３】パケット転送の初期化を行うには次のステ
ップが必要である。まずデジタル画像／グラフィックプ
ロセッサは、対応するパラメータメモリに所望するパケ
ット転送パラメータをセットする。次にデジタル画像／
グラフィックプロセッサは対応するパラメータメモリに
所定のアドレスの１６進数０１００＃０ＦＣにリンクさ
れたリストの第１リンクのアドレスを記憶し、ここで＃
はデジタル画像／グラフィックプロセッサの番号と置換
される。Ｐビット（ビット２８）の１へのセットによ
り、パケット転送の転送コントローラ８０に警告が与え
られる。デジタル画像／グラフィックプロセッサはＦビ
ット（ビット３１）を１にセットすることにより高い優
先度をリクエストしたり、またはＦビットをクリアする
ことにより低い優先度をリクエストできる。
【００６４】転送コントローラ８０はＰビットがセット
されたことを認識し、Ｆビットのステートに基づきパケ
ット転送への優先度を割り当てる。転送コントローラ８
０はＰビットをクリアし、Ｑビットをセットすることに
よりパケット転送が待ち行列内にあることを表示する。
次に転送コントローラ８０は対応するパラメータメモリ
内の所定のアドレス、すなわち１６進数の０１００＃０
ＦＣにアクセスし、リンクされたリストに基づくパケッ
ト転送のサービスを行う。パケット転送が完了すると、
転送コントローラ８０はＱビットを０にクリアし、待ち
行列がもはやアクティブでないことを表示する。デジタ
ル画像／グラフィックプロセッサは、パケット転送が完
了したかどうかを表示するため、このビットを周期的に
読み出すことができる。これとは別に、パケット転送自
体がパケット転送終了時にリクエスト中のデジタル画像
／グラフィックプロセッサをインタラプトするように転
送コントローラ８０に命令することもできる。この場
合、転送コントローラ８０はビット１９すなわちパケッ
ト転送エンドインタラプトビットＰＴＥＮＤをインタラ
プトフラグレジスタＩＮＴＦＬＧ１１５にセットするこ
とにより、インタラプトをデジタル画像／グラフィック
プロセッサへ送る。パケット転送サービス中に転送コン
トローラ８０がエラーを生じると、ビット１８、すなわ
ちパケット転送エラーインタラプトビットＰＴＥＲＲＯ
ＲをインタラプトフラグレジスタＩＮＴＦＬＧ１１５に
セットすることにより、デジタル画像／グラフィックプ
ロセッサにインタラプト信号を送る。デジタル画像／グ
ラフィックプロセッサは表１および適当なインタラプト
サービスルーチンに記載された位置に記憶されている適
当なインタラプトベクトルを有する。
【００６５】デジタル画像／グラフィックプロセッサ
は、転送コントローラ８０が先のリクエストにサービス
している間、別のパケットをリクエストできる。この場
合、デジタル画像／グラフィックプロセッサはＱビット
が１である間にＰビットを１にセットする。これが行わ
れると、転送コントローラ８０はインタラプトフラグレ
ジスタＩＮＴＦＬＧ１１５のビット１７をセットするこ
とにより、デジタル画像／グラフィックプロセッサにパ
ケット転送ビジーインタラプトＰＴＢを送る。転送コン
トローラ８０はＰビットを０にクリアする。リクエスト
中のデジタル画像／グラフィックプロセッサのインタラ
プトサービスルーチンは、第１パケット転送が待ち行列
内にある間、第２パケット転送を一時中止し、パケット
転送をキャンセルしたり、他のある訂正措置をとること
ができる。このような特徴により、デジタル画像／グラ
フィックプロセッサは通信レジスタＣＯＭＭ１２０のＱ
ビットを最初にチェックすることなく、パケット転送を
送ることができる。
【００６６】デジタル画像／グラフィックプロセッサ
は、Ｓビットを１にセットすることによりパケット転送
のサービスを一時中止にできる。転送コントローラ８０
は、Ｓビットが１であることを検出する。パケット転送
が待ち行列内にある間このことが起きると、転送コント
ローラ８０はＱビットをＰビットにコピーし、Ｑビット
をクリアする。これによりＰビットは一般に１にセット
される。リクエスト中のデジタル画像／グラフィックプ
ロセッサ内のソフトウェアは、ＳおよびＰビットのステ
ータスを変えることができる。転送コントローラ８０は
一時中断されたパケット転送のリンクされたリスト内の
位置をメモリに保持する。Ｓビットが０であり、Ｐビッ
トが同時に１であると、転送コントローラ８０が判断す
ると、一時中止されていたパケット転送は再開される。
【００６７】通信レジスタＣＯＭＭ１２０の同期ビット
フィールド（ビット１５〜８）は、同期したマルチイン
ストラクション、マルチデータモードで使用される。こ
のフィールドは、同期したマルチインストラクション、
マルチデータモードを可能にするロックインストラクシ
ョンＬＣＫおよびこのモードをディスエーブルするアン
ロックインストラクションＵＮＬＣＫによって境界が定
められたインストラクションのために作動する。ビット
１１〜８は、インストラクションのフェッチをデジタル
画像／グラフィックプロセッサ７４、７３、７２および
７１とそれぞれ同期化すべきかどうかを表示している。
これらビットのいずれかにおける１は、対応するデジタ
ル画像／グラフィックプロセッサが先のインストラクシ
ョンの実行を完了したことを表示するまでのデジタル画
像／グラフィックプロセッサがインストラクションフェ
ッチを遅延することを示している。このデジタル画像／
グラフィックプロセッサを同期すべき他のデジタル画像
／グラフィックプロセッサは、同様にして通信レジスタ
ＣＯＭＭ１２０内の対応するビットをセットすることに
ある。デジタル画像／グラフィックプロセッサが同期し
たマルチインストラクション、マルチデータモードにあ
る場合、それ自身に対応する同期ビットをセットする必
要はないが、セットしても害はない。ビット１５〜１２
は、８つのデジタル画像／グラフィックプロセッサまで
拡張する場合に保留したものである。
【００６８】通信レジスタＣＯＭＭ１２０のＤＩＧＰ＃
フィールド（ビット２〜０）は、マルチプロセッサ集積
回路１００上の各々の特定のデジタル画像／グラフィッ
クプロセッサに対してユニークとなっている。これらビ
ットは読み出し専用であり、これらビットに書き込もう
とする試みは不可能である。これは同地つでないデジタ
ル画像／グラフィックプロセッサ７１、７２、７３およ
び７４の一部にすぎないからであり、ビット１〜０は表
３に示すような特定のデジタル画像／グラフィックプロ
セッサを識別する２ビットのコードに配線で発生でき
る。
【００６９】
【表３】
【００７０】ビット２は８個のデジタル画像／グラフィ
ックプロセッサを有するマルチプロセッサ集積回路１０
０で使用するために保留されていることに留意された
い。現在好ましい実施例は、このビットは、４つのデジ
タル画像／グラフィックプロセッサ７１、７２、７３お
よび７４のすべてに対し０となるように、配線で発生さ
れる。
【００７１】通信レジスタＣＯＭＭ１２０のこの部分は
特定のデジタル画像／グラフィックプロセッサを識別す
るように働き、デジタル画像／グラフィックプロセッサ
の識別番号は通信レジスタＣＯＭＭ１２０と７（１６進
数００００００７）とＡＮＤ論理演算することによって
抽出できる。例えば、インストラクションＤ０＝ＣＯＭ
Ｍ＆７がこれを行う。このインストラクションは通信レ
ジスタＣＯＭＭ１２０のビット２〜１０内のデータだけ
をリターンさせる。このインストラクションは８個のデ
ジタル画像／グラフィックプロセッサを有する実施例に
対して適しており、各デジタル画像／グラフィックプロ
セッサに対応するデータメモリおよびパラメータメモリ
のアドレスは、そのデータ画像／グラフィックプロセッ
サの識別に依存するので、識別番号によりソフトウェア
がこれら対応するメモリのアドレスを計算できる。この
ような識別番号を使用することにより、プログラムを実
行する特定のデジタル画像／グラフィックプロセッサと
独立したソフトウェアを書き込むことが可能となる。デ
ジタル画像／グラフィックプロセッサと独立したプログ
ラムが、対応するパラメータメモリのベースアドレス
と、データメモリのベースアドレスに対しレジスタＰＢ
ＡおよびＤＢＡを使用することもできる。
【００７２】マルチプロセッサ集積回路１００は小エン
ディアンまたは大エンディアンフォーマットで作動でき
る。特に表記しなければ、図および表は大エンディアン
フォーマットでのオペレーションを示す。内部レジスタ
および外部データバスのためのビットナンバリングは、
常に右側にビット０を有する小エンディアンの規定に従
う。６４ビットのＷワード内のバイトは、小エンディア
ンモードでは右側からアドレス指定され、大エンディア
ンモードでは左側からアドレス指定される。常に３２ビ
ットオペレーションを用いて内部レジスタにアクセスす
ることにより混乱を受けることができる。他の実施例で
バス幅を広くしたり狭くしたりすることもできる。１６
ビットの整数倍であるバス幅が最も有効であると信じら
れる。
【００７３】転送コントローラ８０は、マルチプロセッ
サ集積回路１００のうちのマスタプロセッサ６０および
デジタル画像／グラフィックプロセッサ７１、７２、７
３、７４と外部メモリ、例えばビデオＲＡＭ５および６
並びにメモリ９との間のインターフェースとなってい
る。転送コントローラ８０は、いくつかの自律的メモリ
オペレーションのみならずプロセッサによってリクエス
トされるメモリオペレーションを実行する。これらにつ
いては後述する。転送コントローラ８０はすべてのメモ
リ１１、１２、１３、１４、１５、２１、２２、２３、
２４、２５、２６、２７、２８、２９、３０、３１、３
２、３３、３４、３５、３６、３７、３８、３９および
４０にアクセスをするクロスバー５０に、６４ビットの
バス接続をしている。従って転送コントローラ８０はイ
ンストラクションキャッシュ、データメモリおよびパラ
メータメモリのすべてにアクセスできる。第２の６４ビ
ットのバスは、画像システムバスに接続し、オフチップ
アクセスを行う。
【００７４】転送コントローラ８０はそのホールド／ホ
ールドアクノーリッジ機構を使用することにより、画像
システムを介する外部メモリへのアクセスを外部ホスト
が行うことを可能にしている。転送コントローラ８０は
キャッシュミスおよびパケット転送リクエストを行い、
外部ＤＲＡＭ／ＶＲＡＭのリフレッシュを行い、フレー
ムコントローラ９０が必要とするシリアルレジスタ転送
サイクルを実行し、ＶＲＡＭをベースとするディスプレ
イ／キャプチャバッファを更新する。メモリ２２、２
３、２４、２７、２８、２９、３２、３３、３４、３
７、３８および３９を用いる転送コントローラ８０のメ
モリオペレーションは、通常、デジタル画像／グラフィ
ックプロセッサ７１、７２、７３、７４またはマスタプ
ロセッサ６０からのパケット転送リクエストに応答して
行われる。パケット転送は、オンチップメモリとオフチ
ップメモリとの間でデータを転送する極めてフレキシブ
ルな方法を提供するものである。転送コントローラ８０
は直接外部アクセス（ＤＥＡ）サイクルを用いることに
より、プロセッサに直接データを送ることもできる。直
接外部アクセスサイクルはデジタル画像／グラフィック
プロセッサ７１、７２、７３、７４がオフチップメモリ
にアクセスできるようにすると共に、外部メモリにアク
セスする際にマスタプロセッサ６０がそのデータキャッ
シュメモリをバイパスできるようにする。転送コントロ
ーラ８０は種々のリクエストの優先権を定め、必要であ
ればパケット転送リクエスト間で外部メモリインターフ
ェースをタイムシェアする。マスタプロセッサ６０、デ
ジタル画像／グラフィックプロセッサ７１、７２、７
３、７４、フレームコントローラ９０およびホスト処理
システム１からのリクエストのすべては固定された優先
度（順位）決定方法によりサービスされる。同じ優先度
の多数のリクエストがペンディングであると、転送コン
トローラ８０はラウンドロビン方法に基づいてこれらに
サービスを行う。
【００７５】転送コントローラ８０はプロセッサからの
多くの異なるタイプのリクエストを処理しなければなら
ない。最適なシステムの性能を保つには、これらリクエ
ストは緊急度および重要性によって優先度が定められ
る。転送コントローラ８０はこれらの異なる優先度に基
づいて作動するので、クロスバー５０に対する自己の優
先度はサイクルごとに変わり得る。
【００７６】図６は、画像システムバス上での転送コン
トローラ８０のオペレーションの優先度を示す。これは
階層２００として示されている。同じ優先度の多数のリ
クエストが受信されると、転送コントローラ８０はこれ
らをラウンドロビン法で処理する。これについては図６
に示されている。いずれのプロセッサもパケット転送に
対して一つのアクティブな優先度しか有することができ
ない。マスタプロセッサ６０が緊急優先度、高い優先度
および低い優先度のパケツト転送リクエストを送ること
ができるが、デジタル画像／グラフィックプロセッサ７
１、７２、７３７４は、高低優先度のパケット転送に限
定されている。
【００７７】最高優先度２０１はホスト処理システム１
による外部バスリクエスト（ＨＲＲＱ）のサービスであ
る。転送コントローラ８０はホストリクエストライン上
の信号に応答し、画像システムバスの制御をホスト処理
システム１の下に置くことができる。
【００７８】次に低い優先度２０２は、フレームコント
ローラ９０からのメモリリクエストのサービスである。
次に低い優先度２０３は、緊急なダイナミックランダム
アクセスメモリ（ＤＲＡＭ）のリフレッシュリクエスト
のサービスである。更に下に述べるように、ＤＲＡＭリ
フレッシュリクエストの所定のバックログが形成された
際に、これら緊急ＤＲＡＭリフレッシュリクエストが生
じる。
【００７９】次の優先度２０４は、マスタプロセッサ６
０のインストラクションキャッシュメモリ１１および１
２、データキャッシュメモリ１２および１３のサービス
並びにインタラプトがディスエーブルされたときのマス
タプロセッサ６０の緊急パケットリクエストである。各
プロセッサに含まれる関連するキャッシュロジックによ
り、キャッシュに関連する転送コントローラ８０のすべ
てのオペレーションが自動的にリクエストされる。リク
エストされたデータは外部メモリ位置からリクエスト中
のプロセッサのデータキャッシュメモリ内の適当なサブ
ブロックへ移動される。転送コントローラ８０はマスタ
プロセッサ６０が必要とする際に、マスタプロセッサ６
０のためにデータキャッシュメモリ１３および１４のダ
ーティサブブロックもセーブする。緊急パケット転送リ
クエストはマスタプロセッサ６０によってリクエストで
きるだけであり、パケット転送リクエスト内の特定のビ
ットのセッティングを含む。これについては後述する。
マスタプロセッサ６０がインタラプトをイネーブルする
場合、これらデータ転送は優先度が低いことに留意され
たい。
【００８０】次に低い優先度は、デジタル画像／グラフ
ィックプロセッサ７１、７２、７３７４またはマスタプ
ロセッサ６０のインストラクションキャッシュメモリ１
１および１２、データキャッシュメモリ１２および１３
のインストラクションキャッシュリクエストまたはダイ
レクト外部アクセス（ＤＥＡ）リクエストのサービス、
並びにインタラプトがイネーブルされている時のマスタ
プロセッサ６０の緊急パケット転送リクエストを行うこ
とである。ここで、同じレベルの同時のアクセスリクエ
ストは、リクエストしているプロセッサに応じてラウン
ドロビン法により処理されることに留意されたい。同じ
プロセッサに対するキャッシュサービスリクエストおよ
びダイレクト外部アクセスリクエストは、次のプロセッ
サにトークンを送る前にサービスされる。
【００８１】次の優先レベル２０６は、高い優先度のパ
ケット転送である。図６に示すように、種々のプロセッ
サから生じたパケット転送は、ラウンドロビン法で処理
される。マスタプロセッサ６０またはデジタル画像／グ
ラフィックプロセッサ７１、７２、７３または７４のう
ちの一つがリクエストされたデータを待っている場合、
通常、高い優先度のパケット転送を用いる。転送コント
ローラ８０は次の優先レベル２０７を有する低い優先度
のパケット転送に対して同様なラウンドロビン法を用い
る。マスタプロセッサ６０またはデジタル画像／グラフ
ィックプロセッサ７１、７２、７３または７４のうちの
一つが、リクエストされたデータを待っていない場合、
このプロセッサは低い優先度のパケット転送を通常用い
る。後述するように、リクエスト中のプロセッサはパケ
ット転送を緊急にするか、高い優先度にするか、または
低い優先度にするかを表示する。
【００８２】各リクエストの優先原理について、下に説
明する。外部デバイス、例えばホスト処理システム１
は、欲する場合、迅速なアクセスを行うことができなけ
ればならない。外部デバイスは後述するように、ＲＥＱ
［１：０］をモニタすることにより、必要であれば高い
優先度のリクエストに対し転送コントローラ８０に画像
システムバスを戻すことができる。フレームコントロー
ラ９０のリクエストはビデオディスプレイまたはビデオ
キャプチャを悪化することなく、タイムクリティカルな
ＶＲＡＭ転送サイクルが生じるように、第２の優先度を
受け入れる。ホストリクエストサイクルおよびフレーム
コントローラ９０のリクエストは、間欠的にしか発生し
ないので、高い優先度を必要とする緊急ＤＲＡＭリフレ
ッシュはその下の優先度が与えられる。次の優先度はマ
スタプロセッサ６０のキャッシュサービス、ダイレクト
外部アクセスおよびマスタプロセッサ６０のインタラプ
トがディスエーブルされている際に生じる緊急優先度の
パケット転送サイクルである。これにより、通常インタ
ラプトをディスエーブルするマスタプロセッサ６０のイ
ンタラプトサービスルーチンは、システム性能を最大に
するようにできるだけ迅速に実行することができる。デ
ジタル画像／グラフィックプロセッサ７１、７２、７
３、７４のキャッシュサービスおよびダイレクト外部ア
クセスリクエストは次の優先度である。リクエストのサ
ービスがなされるまで、プロセッサはアイドル状態であ
るので、これらを迅速にサービスすることが重要であ
る。マスタプロセッサ６０のキャッシュサービス、ダイ
レクト外部アクセスリクエストおよび緊急パケット転送
も、インタラプトがイネーブルされている場合のこの優
先度にある。その理由は、マスタプロセッサ６０はシス
テム内の他の場所からのインタラプトリクエストにサー
ビスしていないからである。高い優先度のパケット転送
はリクエスト中のプロセッサが転送を終了するのにデー
タを待っていること、または転送コントローラ８０が外
部バスバンド幅を最適にするよう、クロスバーアクセス
のためにデジタル画像／グラフィックプロセッサ７１、
７２、７３および７４よりも高い優先度とすることが必
要であることを意味している。低い優先度のパケット転
送は、プロセッサがデータを待っていないことを意味し
ているので、これらには極めて低い優先度が与えられ
る。意図する実施例では、トリックルリフレッシュサイ
クルに最下位の優先度が与えられる。これらサイクル
は、外部バスがアイドル状態であり、リフレッシュバッ
クログが０でない場合に実行されるだけである。これ
は、バックログを小さくし、後の時間に高い優先度の緊
急リフレッシュがリクエストされる可能性を少なくする
のに役立っている。
【００８３】転送コントローラ８０が同じ優先度の異な
るプロセッサから多数のリクエストを受けるときはいつ
も、これらの間でラウンドロビン法を行う。このラウン
ドロビン法は、固定された周期的な優先方法である。す
なわちこのことは、ラウンドロビンからいずれのプロセ
ッサも除くことができず、サイクル内のプロセッサの順
序を変えることができないことを意味している。特定の
プロセッサのリクエストが完了すると、常にチェーン内
でペンディング中のリクエストを有する次のプロセッサ
にラウンドロビントークンが渡される。他のプロセッサ
からの等しい優先度のリクエストをサービスする必要が
あるときは、これによって一つのプロセッサが転送コン
トローラ８０を独占することが防止される。
【００８４】転送コントローラ８０のサービスを行うリ
クエストレベルに応じ、転送コントローラ８０のクロス
バーの優先度はダイナミックに変わる。これについて
は、図７において階層２１０として示されている。転送
コントローラ８０には次の優先度が割り当てられる。緊
急優先度のパケット転送リクエスト、キャッシュサービ
スリクエスト、ダイレクト外部アクセスリクエストのサ
ービスを行っているとき、またはそのパイプラインをフ
ラッシングしているときに、転送コントローラ８０はマ
スタプロセッサ６０の優先度２１２の上の優先度で作動
する。転送コントローラ８０が、緊急ＤＲＡＭリフレッ
シュリクエスト、フレームコントローラ９０からのリク
エスト、ホストインターフェースリクエストまたはソフ
トリセットを受けるときはいつも、そのパイプラインを
フラッシュする。これらは完了を待っている待機中の外
部サイクルで開始することはできない。パイプラインの
フラッシングは、ときどき生じるか、または短期間の間
マスタプロセッサ６０をロックアウトするだけである。
【００８５】転送コントローラ８０にはデジタル画像／
グラフィックプロセッサ７１、７２、７３、７４の優先
度２１４よりも高く、かつ高優先度のパケット転送用マ
スタプロセッサ６０よりも低い優先度２１３が与えられ
る。これにより、マスタプロセッサ６０をロックアウト
することなく転送コントローラ８０に最大の可能な優先
度が与えられる。マスタプロセッサ６０は一般にコント
ローラとして使用されるので、長期間これをロックアウ
トすることは、システムに好ましくない影響が及ぶ。
【００８６】転送コントローラ８０が低い優先度のパケ
ット転送を行う場合、このコントローラの優先度２１４
はデジタル画像／グラフィックプロセッサ７１、７２、
７３、７４のラウンドロビンの優先度２１４よりも低
い。これによってパケット転送の優先度が低い際に転送
コントローラ８０がデジタル画像／グラフィックプロセ
ッサ７１、７２、７３、７４からのクロスバンド幅をス
チールすることが防止される。デジタル画像／グラフィ
ックプロセッサ７１、７２、７３、７４のローカルメモ
リアクセスは異なるメモリに向けられ、干渉できないこ
とに留意すべきである。従ってこれらローカルメモリア
クセスはラウンドロビン法で同じステージを有する。
【００８７】転送コントローラ８０によってより高い優
先度のリクエストが受け入れられる場合、このコントロ
ーラは新しいリクエストのクロスバーの優先度で現在の
オペレーションを完了したり、一時中断したりする。こ
れによりシステム内でのブロックが発生しないよう保証
される。従って例えば高い優先度のパケット転送リクエ
ストが受け入れられる場合、高い優先度で低い優先度の
パケット転送の一時中断が生じる。
【００８８】転送コントローラ８０はデジタル画像／グ
ラフィックプロセッサ７１、７２、７３、７４のインス
トラクションキャッシュミス、マスタプロセッサ６０の
インストラクションおよびデータキャッシュミスに自動
的にサービスを行う。多数のキャッシュサービスリクエ
ストが受信されると、転送コントローラ８０は図６に示
すように、ラウンドロビン法に基づき、これらの優先度
を定める。キャッシュミスのサービスが完了すると、転
送コントローラ８０はリクエスト中のプロセッサにシグ
ナルを送る。マスタプロセッサ６０はラウンドロビンで
の順番内にサービスされるインストラクションおよびデ
ータキャッシュの双方を有することができる。
【００８９】デジタル画像／グラフィックプロセッサ７
１、７２、７３、７４のインストラクションキャッシュ
は、各々４つの１２８バイト（１６インストラクショ
ン）のサブブロックを含む４つのブロックから成る１方
向の組の関連（完全関連）キャッシュである。他の実施
例では、他方向の組の関連キャッシュを用いることもで
きる。デジタル画像／グラフィックプロセッサがキャッ
シュミスを経験すると、このプログラムフロー制御ユニ
ットは転送コントローラ８０に信号を送ってキャッシュ
ミスサービスをリクエストする。デジタル画像／グラフ
ィックプロセッサ７１、７２、７３または７４は、イン
ストラクションを入れるキャッシュブロックを決定し、
この情報のみならずアドレスも転送コントローラ８０へ
送る。転送コントローラ８０は、外部メモリからの完全
サブブロック（１２８バイト）をフェッチし、これをリ
クエスト中のデジタル画像／グラフィックプロセッサ７
１、７２、７３、７４の適当なキャッシュサブブロック
へ入れる。次に転送コントローラ８０はリクエストのサ
ービスが完了し、プロセッサがそのプログラムの実行を
続けることができる旨を、デジタル画像／グラフィック
プロセッサ７１、７２、７３または７４へ知らせる。
【００９０】マスタプロセッサ６０は、各々４ブロック
から成る４方向の関連する組である。各ブロックは４つ
の６４バイトのサブブロックを含む。マスタプロセッサ
６０はインストラクションキャッシュまたはデータキャ
ッシュ、または双方に対するサービスをリクエストでき
る。マスタプロセッサ６０のインストラクションキャッ
シュサービスリクエストは、転送コントローラ８０によ
りフェッチされるサブブロックの大きさがわずか６４バ
イトであることを除けば、デジタル画像／グラフィック
プロセッサ７１、７２、７３、７４のキャッシュリクエ
ストと同様に取り扱われる。
【００９１】マスタプロセッサ６０のデータキャッシュ
メモリ１３および１４は、転送コントローラ８０がその
内容を外部メモリに書き戻すようにリクエストできる点
でインストラクションキャッシュ１１および１２と異な
っている。転送コントローラ８０はマスタプロセッサ６
０のデータキャッシュミスに対し、マスタプロセッサ６
０のインストラクションキャッシュを用いる場合と同じ
ように、６４バイトのサブブロックをフェッチする。し
かしながら一致するタグアドレスが発見できず、すべて
のブロックを使用したことによりマスタプロセッサ６０
がブロックミスを起こす場合、このプロセッサはまず最
初に転送コントローラ８０にブロックを置換する前に、
最後に使用したブロック内にダーティサブブロックを書
き戻すことをリクエストする。ダーティサブブロックの
書き戻しは、ラウンドロビン優先度内の単一マスタプロ
セッサ６０の順番内で行うことができる。転送コントロ
ーラ８０は特殊キャッシュインストラクションに応答し
てダーティサブブロックを書き戻すようにもリクエスト
できる。
【００９２】転送コントローラ８０はマスタプロセッサ
６０およびデジタル画像／グラフィックプロセッサ７
１、７２、７３、７４からのすべてのダイレクト外部ア
クセス（ＤＥＡ）リクエストを処理する責任を負ってい
る。ダイレクト外部アクセスサイクルはデジタル画像／
グラフィックプロセッサ７１、７２、７３、７４が外部
メモリ内のデータに直接アクセスできるようにすると共
に、マスタプロセッサ６０がそのデータキャッシュをバ
イパスできるようにする。ダイレクト外部アクセスには
高い優先度が与えられているので、これらアクセスは長
さが１バイト、半ワード（１６ビット）、１ワード（３
２ビット）、またはダブルワード（６４ビット）となり
得る単一アクセスに限られる。これにより、一つのプロ
セッサが多数のダイレクト外部アクセスサイクルで外部
バスを独占することが防止され、これによりダイレクト
外部アクセスリクエストおよび他のプロセッサのキャッ
シュミスのサービスが行われるのが防止される。単一の
オフチップメモリ位置への高速アクセス、例えばプログ
ラム可変またはオフチップレジスタが必要なときに、ダ
イレクト外部アクセスサイクルが使用される。
【００９３】デジタル画像／グラフィックプロセッサ７
１、７２、７３、７４は、それらのパラメータメモリ２
５、３０、３５および４０、並びにそれらのデータメモ
リ２２、２３、２４、２６、２８、２９、３２、３３、
３４、３７、３８および３９に通常アクセスする。１６
進数０２００００００以上のアドレスへのアクセスによ
り、ダイレクト外部アクセスリクエストは自動的に転送
コントローラ８０へ送られる。このリクエストはキャッ
シュダイレクト外部アクセスラウンドロビンにおけるリ
クエスト中のデジタル画像／グラフィックプロセッサ７
１、７２、７３、７４の順番に達したときにサービスを
受ける。キャッシュミスリクエストおよびダイレクト外
部アクセスリクエストの双方は、継続中の場合に１回で
サービスを行うことができる。クロスバーを介してアク
セスできないオンチップメモリ領域、例えばマスタプロ
セッサ６０のパラメータメモリ１６へのデジタル画像／
グラフィックプロセッサ７１、７２、７３、７４のアク
セスは、転送コントローラ８０へのダイレクト外部アク
セスリクエストに変換される。しかしながらこのダイレ
クト外部アクセスはフォールトとなる。フォールトを生
じさせるようなデジタル画像／グラフィックプロセッサ
７１、７２、７３、７４のダイレクト外部アクセスサイ
クルは、フォールトしたデジタル画像／グラフィックプ
ロセッサ７１、７２、７３、７４のキャッシュサイクル
と同じように取り扱われる。
【００９４】マスタプロセッサ６０はデジタル画像／グ
ラフィックプロセッサ７１、７２、７３、７４と若干異
なる態様でダイレクト外部アクセスサイクルを用いる。
マスタプロセッサ６０は、データキャッシュメモリ１３
および１４により通常外部メモリにアクセスする。マス
タプロセッサ６０はダイレクト外部アクセスサイクルを
利用し、データキャッシュメモリ１３および１４および
アクセスメモリを直接バイパスする。特殊メモリロード
または記憶インストラクションを用いることにより、ダ
イレクト外部アクセスサイクルが明瞭に指定される。マ
スタプロセッサ６０にアクセスできないオンチップアド
レス、例えばデジタル画像／グラフィックプロセッサ７
１、７２、７３、７４のインストラクションキャッシュ
メモリ２１、２６、３１および３６に対するかかる特別
ロードまたは記憶インストラクションを、マスタプロセ
ッサ６０が実行しようとする場合、このオペレーション
はダイレクト外部アクセスリクエストに変換され、次に
変換コントローラ８０によってフォールトされる。アク
セス可能なオンチップメモリ領域、例えばオンチップレ
ジスタまたはデジタル画像／グラフィックプロセッサ７
１、７２、７３、７４のデータメモリ２２、２３、２
４、２７、２８、２９、３２、３３、３４、３７、３
８、３９への特別メモリロードまたは記憶オペレーショ
ンは、通常のロードまたは記憶オペレーションに変換さ
れ、転送コントローラ８０を介してダイレクト外部アク
セスリクエストは行われない。
【００９５】図８は、転送コントローラ８０の高度なブ
ロック図を示す。下記に、各主要ブロックを簡単に説明
する。転送コントローラ８０は内部メモリインターフェ
ース３０１と、外部メモリインターフェース３０２と、
リクエスト待ち行列化および優先度決定回路３０３と、
キャッシュ、ＶＲＡＭおよびリフレッシュコントローラ
３１０と、パケット転送用先入れ先出し（ＦＩＦＯ）バ
ッファ３１１と、キャッシュバッファ３１２と、ソース
レジスタ３２１およびソース制御ロジック３２２から成
るソースマシン３２０と、ソースマルチプレクサおよび
アライメントロジック３３０と、宛て先レジスタ３４１
および宛て先制御ロジック３４２から成る宛て先マシン
３４０と、宛て先マルチプレクサおよびアライメントロ
ジック３０２とから成る。
【００９６】転送コントローラ８０はマルチプロセッサ
集積回路１００による外部メモリへのすべてのアクセス
に対して責任を負っている。外部メモリインターフェー
スは多数の異なるタイプや大きさのメモリデバイスおよ
び周辺機器に合わせるように設計されている。アクセス
されるメモリのタイプは、ダイナミックに決定されるの
で、各メモリサイクルのタイミングはアクセスされるデ
バイスに対して最適にすることができる。
【００９７】次は、外部メモインターフェース３０２を
介して外部データアクセスのために使用されるマルチプ
ロセッサ集積回路１００の信号のリストである。
【００９８】アドレスバスＡ［３１：０］。これはマル
チプロセッサ集積回路１００からの３２ビットのバイト
アドレスを外部メモリに送るためのものである。このア
ドレスはＤＲＡＭアクセスに対して多重化できる。
【００９９】アクセスシフト選択ＡＳ［２：０］。これ
らの入力は転送プロセッサ８０による別アドレスへ与え
られるシフト量を決定する。表４ａおよび４ｂに示すよ
うに、０を含む８つのシフト量がサポートされている。
表４ａはアドレスバスビットＡ［３１：１６］上の出力
を示し、表４ｂはアドレスバスビットＡ［１５：０］上
の出力を示す。
【０１００】
【表４】
【０１０１】行アドレス時間の間、アドレスバスＡ［３
１：０］は、通常のアドレス値を出力する。列アドレス
時間の間、アドレスバスＡ［３１：０］は表４ａおよび
４ｂに示すようにアドレスシフト選択ＡＳ［２：０］に
従ってシフトされたアドレス値を出力する。Ｘと表示さ
れたアドレスライン出力は、ドライブされず、高インピ
ーダンス状態にセットされたものであることに留意され
たい。
【０１０２】バスサイズ選択ＢＳ［１：０］。これは６
４ビット幅よりも狭いデータバスに対するダイナミック
なバスの大きさの決定を可能とする。下記の表５に、こ
れら入力信号のコード化を示す。
【０１０３】
【表５】
【０１０４】出力ブロックＣＬＫＯＵＴ。このクロック
出力は外部ロジックがマルチプロセッサ集積回路１００
の作動に同期できるようにするものである。別タイミン
グ選択ＣＴ［１：０］。これらの入力信号は転送コント
ローラ８０によって与えられる現在のメモリサイクルの
どのタイミングであるかを決定する。下記の表６にこれ
ら入力信号のコード化を示す。
【０１０５】
【表６】
【０１０６】列アドレスストローブＣＡＳ′［７：
０］。これら出力は、ＤＲＡＭ／ＶＲＡＭの反転ＣＡＳ
をドライブする。個々のバイトアクセスを可能にするよ
うに、８個のストローブが達成される。エンディアンモ
ードにかかわらず、反転ＣＡＳ［０］は、Ｄ［７：０］
でのデータ転送に対応し、ＣＡＳ′［１］は、Ｄ［１
５：９］上の転送に対応する。トランスペアレンシーで
はこれら信号はバイト書き込みストローブとして使用さ
れる。データバスＤ［６３：０］。この入出力バスは、
マルチプロセッサ集積回路１００の内外にメモリサイク
ル当たり６４ビットまでのアクセスを可能とする。
【０１０７】データバッファ出力イネーブルＤＢＥ
Ｎ′。この出力はデータトランシーバをオンにするのに
用いることができる。データ方向インディケータＤＤＩ
Ｎ′。この出力は、データトランシーバに対する方向イ
ンディケータとなる。特別機能ピンＤＳＦ１およびＤＳ
Ｆ２。これら出力は特別ＶＲＡＭ機能を選択するのに使
用される。フォールト反転ＦＡＵＬＴ。この入力はメモ
リフォールトが生じたことを、マルチプロセッサ集積回
路１００に知らせる。
【０１０８】ページサイズ選択ＰＳ［２：０］。これら
入力は現在アクセスされているメモリのページ選択をマ
ルチプロセッサ集積回路１００に示す。これら入力の使
用については、後に更に詳細に説明する。行アドレスス
トローブ反転ＲＡＳ。これら出力はＤＲＡＭ／ＶＲＡＭ
の反転ＲＡＳ入力をドライブする。
【０１０９】ＲＥＡＤＹ。この入力は完了すべきメモリ
サイクルに対して外部デバイスがレディー状態となって
いることを表示する。これはメモリサイクル内に待機ス
テートを挿入するのに、転送コントローラ８０によって
使用される。
【０１１０】リトライＲＥＴＲＹ′。この入力はメモリ
がビジーとなっており、転送コントローラ８０が再びメ
モリサイクルを開始すべきことをマルチプロセッサ集積
回路１００に表示するものである。行ラッチＲＬ′。こ
の出力はアドレスバス上に有効な３２ビットアドレスが
存在していることを表示するものである。
【０１１１】ステータスコードＳＴＡＴＵＳ［４：
０］。この出力は現在の転送コントローラのメモリサイ
クルのタイプと、起点についての詳細な説明を与える。
表７に示すように、行アクセスの開始から列アクセスの
開始までに、ＳＴＡＴＵＳ［４：１］の出力がコード化
される。下記のＵＴＩＭＥ′と共にこれらをコーディン
グすることにより、マルチプロセッサ集積回路１００の
タイミングに発生するメモリタイミングを外部デバイス
が発生することができるようなっている。
【０１１２】
【表７】
【０１１３】行時間ステータスコードの詳細は次のとお
りである。パケット転送、キャッシュミスまたはダイレ
クト外部アクセスリクエストに対しては通常の読み出し
コードが出力される。パケット転送、データキャッシュ
書き戻しまたはダイレクト外部アクセスリクエストによ
って発生される通常の書き込みサイクルに対しては通常
の書き込みコードが出力される。トリックルリフレッシ
ュサイクルおよびリフレッシュコントローラからの緊急
リフレッシュリクエストにより発生されるバーストリフ
レッシュサイクルの間にリフレッシュコードが出力され
る。
【０１１４】下記に周辺デバイスパケット読み出しおよ
び書き込みについて更に説明する。周辺デバイスのパケ
ット転送の結果として生じるメモリ読み出しサイクルに
対しては、周辺デバイスパケット転送読み出しコードが
出力される。このことは、後の列アクセス上のメモリか
ら読み出されるデータを、転送を開始させた周辺デバイ
スによってラッチすべきことを示している。周辺デバイ
スのパケット転送の結果として生じるメモリ書き込みサ
イクルに対しては、周辺デバイスパケット転送書き込み
コードが出力される。このことは、周辺デバイスがメモ
リ内に入れるべきデータでバスをドライブできるよう
に、後の列アクセスの間にマルチプロセッサ集積回路１
００がデータバスを高インピーダンスにすることを意味
している。
【０１１５】ブロック書き込みは特別なＶＲＡＭサイク
ルである。ブロック書き込みアクセスモードでパケット
転送によって発生されたＶＲＡＭに対し、ブロック書き
込みサイクル中にブロック書き込みコードが出力され
る。アクセスモードとしてブロック書き込みを指定した
パケット転送のカラーレジスタロード部分の間でロード
カラーレジスタコードが出力される。このサイクルはシ
ステムＶＲＡＭのカラーレジスタにデータを入れるのに
使用され、このカラーレジスタデータは部分書き込みサ
イクル中にメモリに書き込まれる。
【０１１６】シリアルレジスタ転送アクセスモードを使
用してパケット転送のソースサイクルの間にパケット転
送シフトレジスタ読み出しコードが出力される。このサ
イクルはシステムのＶＲＡＭ上で読み出しメモリからレ
ジスタへの転送を行うものである。シリアルレジスタ転
送アクセスモードを指定したパケット転送の宛て先サイ
クルの間に出力される。このサイクルシステムＶＲＡＭ
上での書き込みレジスタからメモリへの転送を実行す
る。
【０１１７】このフレームサイクルはフレームコントロ
ーラ９０によって必要とされるメモリアクセスである。
シフトレジスタの読み出しおよび書き込みは特別シルア
ルレジスタのＶＲＡＭサイクルとなっている。位置読み
出し転送コードのうちのフレーム０は、フレームコント
ローラ９０によってリクエストされるそれぞれのフル読
み出し転送サイクルの間に出力される。これらサイクル
はシステムＶＲＡＭ上でのフル読み出し転送サイクルを
実行し、ＳＴＡＴＵＳ［２］信号はフレーム０のリクエ
ストサイクルでは０であり、フレーム１のリクエストサ
イクルでは１である。フレームコントローラ９０によっ
てリクエストされるフル書き込み転送サイクルの間にフ
レーム０または１の書き込み転送コードが出力される。
これらサイクルは、システムＶＲＡＭ上でのフル書き込
み転送サイクルを実行する。ＳＴＡＴＵＳ［２］信号は
フレーム０のリクエストサイクルに対しては０であり、
フレーム１のリクエストサイクルに対しては１である。
フレームコントローラ９０はスプリット読み出し転送サ
イクルをリクエストするとフレーム０または１のスプリ
ット読み出し転送コードが出力される。これらサイクル
はＶＲＡＭメモリの行からシリアルレジスタの半分への
転送を行う。ＳＴＡＴＵＳ［２］信号はフレーム０のリ
クエストサイクルに対しては０であり、フレーム１のリ
クエストサイクルに対しては１である。フレームコント
ローラ９０によってリクエストされるスプリット書き込
み転送サイクルの間に、フレーム０または１のスプリッ
ト書き込み転送コードが出力される。これらサイクルは
ＶＲＡＭシリアルレジスタの半分からメモリアレイ内へ
転送を行う。ＳＴＡＴＵＳ［２］信号はフレーム０のリ
クエストサイクルに対しては０であり、フレーム１のリ
クエストサイクルに対しては１である。
【０１１８】別アクセスからのスタートから行アクセス
のスタートまでに、表８に示すように、ＳＴＡＴＵＳ
［４：１］の出力がコード化される。この情報は、転送
コントローラ８０を介してマルチプロセッサ集積回路１
００により出力され、メモリサイクルをリクエストする
モジュールを示す。これら信号は、システム解析および
デバッグのため発生されるが、外部メモリシステムには
不要である。
【０１１９】
【表８】
【０１２０】転送／出力イネーブル反転ＴＲ。転送コン
トローラからのこの出力は、ＤＲＡＭ出力ドライバおよ
びＶＲＡＭシフトレジスタ転送サイクルをイネーブルす
る。ユーザータイミング選択反転ＵＴＩＭＥ。この入力
は転送コントローラが反転ＲＡＳおよび反転ＣＡＳ
［７：０］のタイミングを変え、ユーザーが自らのメモ
リタイミングを発生できるようにするものである。この
入力はマルチプロセッサ集積回路１００が作動するエン
ディアンモードを決定するようにリセットでも使用され
る。書き込みイネーブル反転ＷＥ。これは通常は書き込
みまたは書き込み転送サイクルが生じていることをメモ
リに表示する出力である。内部メモリテストモードで
は、この信号は内部メモリへの書き込みを行うよう、外
部デバイスによってドライブされる入力となっている。
【０１２１】マルチプロセッサ集積回路１００により発
生される各外部メモリサイクルは、ページモードサイク
ルを除く期間中の少なくとも５つのマシンステートであ
る。マシンステートは１クロック期間の長さにあり、Ｃ
ＬＫＯＵＴの降下エッジで始まる。各メモリサイクルは
２つの部分、すなわちアドレスサブサイクルとデータサ
ブサイクルとを有する。ページモードサイクルは、アク
セスが一つのアドレスサブサイクルとマルチデータサブ
サイクルを有するこのフォームの拡張である。
【０１２２】アドレスサブサイクルは外部メモリサイク
ルの第１マシンステートで開始し、少なくとも４つのマ
シンステート長さである。このときにアクセスのための
アドレスおよびステータスコードが出力される。この時
間にＤＲＡＭおよびＶＲＡＭのための行アドレスがラッ
チされるので、このサイクル部分は、行アドレス時間と
も称される。
【０１２３】アドレスバスＡ［３１：０］は、現在アク
セス中の６４ビットワードの開始バイトをポイントする
３２ビットのアドレスを出力する。このアクセスは転送
すべきスタートバイトおよびデータ量に応じて１〜８バ
イトのいずれでもよい。このアドレスはマルチプロセッ
サ集積回路１００の外部メモリスペースをデコードする
のに使用される。次に外部デコードロジックは多数の信
号をマルチプロセッサ集積回路１００へ戻し、アドレス
シフト選択ＡＳ［２：０］によりアクセスされているデ
バイスのタイプ、列タイミング選択ＣＴ［１：０］によ
り速度、ページサイズ選択ＰＳ［２：０］によりページ
サイズ、バスサイズ選択ＢＳ［１：０］によりデータバ
ス幅を表示する。この情報はアドレスサブサイクルの長
さのみならず、データサブサイクルの長さ、アドレス指
定およびその数を決定するのに使用される。アドレスお
よびステータスはＲＬ′またはＲＡＳ′によりラッチで
きる。
【０１２４】アドレスサブサイクルは、実行されるアク
セスのタイプが必要とするような４つのマシンステート
を越えるマシンステートの整数だけ自動的に延長され
る。このサブサイクルは更に待機ステートの挿入によっ
ても延長される。このサブサイクルは少なくとも１つの
マシンステートの長さであり、アドレスサブサイクルの
直後に続く。この時には、ＤＲＡＭおよびＶＲＡＭのた
めの別アドレスが出力され、マルチプロセッサ集積回路
１００を外部メモリとの間でデータが転送される。この
メモリサイクル部分は、列アドレス時間と称される。
【０１２５】データバスＤ［６３：０］は、マルチプロ
セッサ集積回路１００と外部メモリの間でデータを転送
する。これらデータは書き込みサイクルでドライブされ
るか、または読み出しサイクルでラッチされるかのいず
れかである。バス上の有効データの位置はマルチプロセ
ッサ集積回路１００のエンディアンモード、転送データ
量およびメモリ幅により決定される。
【０１２６】この時間の間に出力される列アドレスは、
３２ビットバイトのアドレスのシフトされた変形例であ
る。アドレスバスＡ［３１：０］バス上のアドレスのア
ライメントはアドレスサブサイクル中にマルチプロセッ
サ集積回路１００へ入力されるアドレスシフト選択ＡＳ
［２：０］によって決定される。
【０１２７】データサブサイクルの長さは、通常、アド
レスサブサイクル中にマルチプロセッサ集積回路１００
へ入力される列タイミング選択ＣＴ［１：０］により決
定されるような１つ、２つまたは３つのマシンステート
である。より長いアクセス時間を必要とするデバイス
は、アドレスまたはデータサブサイクルのいずれかに待
機ステートを挿入できる。
【０１２８】現在のメモリアクセスは、行時間における
ページサイズ選択ＰＳ［２：０］入力に基づく先のアク
セスと同一方向で、かつ同一メモリページ内にあるとき
はいつも、転送コントローラ８０はページモードサイク
ルを使用する。ページモードサイクルは後にマルチデー
タサイクルが続く一つのアドレスサブサイクルから成
り、データは同じメモリページ内に限り隣接している必
要はない。
【０１２９】アドレスおよびデータサブサイクルの双方
の間で、マルチプロセッサ集積回路１００はＳＴＡＴＵ
Ｓ［４：０］ピン上にステータスコードを出力する。こ
れらステータスコードは実行中の外部サイクルに関する
情報を与えるものである。アドレスサブサイクルの行時
間の間、ＳＴＡＴＵＳ［４：０］ピンは表７に示すよう
なコードを出力し、実行中のサイクルのタイプを表示す
る。その行時間ステータスコードは反転ＲＬまたは反転
ＲＡＳ信号によってラッチでき、メモリバンクデコーデ
ィングを行ったり、特別ハードウェア機能をイネーブル
するように外部ロジックによって使用される。データサ
ブサイクルの列時間の間、ＳＴＡＴＵＳ［４：０］ピン
に関する情報が変化し、そのサイクルおよびそのリクエ
スト中のプロセッサについての詳細が与えられる。表８
にはこれらアクティビティコードが示されている。これ
らコードはサイクル自体のタイプに関する情報を与える
ものでないので、システムのデバッグを容易にするよう
に、主として使用されるものである。
【０１３０】転送コントローラ８０が外部メモリと正し
く通信できるようにするため、アクセス中のメモリがど
のタイプであるかを知る必要がある。これはマルチプロ
セッサ集積回路１００のアドレスシフト選択ＡＳ［２：
０］、バスサイズ選択ＢＳ［１：０］、列時間選択ＣＴ
［２：０］およびページサイズ選択ＰＳ［２：０］入力
を用いることにより、行時間でメモリタイプを識別する
ことにより行われる。マルチプロセッサ集積回路１００
は外部メモリアドレスおよび行時間ステータスコードを
出力し、これら入力をサンプリングし、メモリタイプを
決定する。これによりアドレスをデコードし、メモリ識
別信号を適当なレベルにドライブするための外部ロジッ
ク時間が与えられる。選択されたメモリタイプは、次の
アドレスサブサイクルまで有効な状態に留まる。
【０１３１】マルチプロセッサ集積回路１００はＤＲＡ
ＭのみならずＳＲＡＭもサポートしているので、アドレ
スバス上に多重化された行および列アドレスを発生しな
ければならない。マルチプロセッサ集積回路１００は常
に行時間にフルの３２ビットバイトのアドレスを出力す
る。列時間で、この回路はバス上のアドレスをシフトし
てＤＲＡＭによってすでにラッチされている行アドレス
に列アドレスを一致させなければならない。アレイサイ
ズはデバイスの行／列アドレスビットの数を決定するの
で、列アドレスを正しく合わせるにはマルチプロセッサ
集積回路１００はアクセスするＤＲＡＭのアレイサイズ
に知っている必要がある。これはアドレスシフト選択Ａ
Ｓ［２：０］入力を使用して行われる選択である。外部
論理は行時間においてマルチプロセッサ集積回路１００
によって出力されるアドレスをデコードし、アドレスシ
フト選択ＡＳ［２：０］入力に３ビットのシフトコード
を供給する。転送コントローラ８０はこの値をサンプリ
ングし、ラッチし、これを使ってダイナミックメモリに
必要なようにアドレスを多重化するか、またはスタティ
ックメモリおよび周辺機器と使用するため、多重化しな
でおくかを決定する。
【０１３２】表４ａおよび４ｂは、サンプルされたアド
レスシフト選択ＡＳ［２：０］の値が列時間に出力され
るアドレスにどのように影響するかを示している。値が
０００である場合、各々の後の列アドレスにたいしてシ
フトされていない３２ビットのアドレスが出力される。
値が０でない場合、表４ａおよび４ｂが示すように、そ
の後の別アドレスがシフトされる。シフト値は８〜１４
ビットの範囲であるが、このことは６４Ｋ×Ｎ個〜２５
６Ｍ×Ｎ個のアレイサイズに対応する８〜１４個のアド
レスピンを備えたダイナミックメモリがサポートされる
ことを意味している。アドレスバスＡ［２：０］はシフ
ト量に関係なくバイトアドレスビット０〜２を常に出力
する。これはダイナミックバスのサイジングをサポート
するため行われる。
【０１３３】例えば１Ｍ×４個のＤＲＡＭが６４ビット
ワイドのコンフィギュレーションでデータバスに接続さ
れていると仮定する。これらメモリは各々１０ビットの
行および列アドレスを必要とする。マルチプロセッサ集
積回路１００のアドレスシフト選択ＡＳ［２：０］はバ
イトアドレスを示しており、メモリバンクは６４ビット
幅であり、ここのバイトは反転ＣＡＳ［７：０］ストロ
ーブにより制御されるので無視できる。このことは、メ
モリはビットＡ［３］で始まる２０個の隣接するアドレ
スビットを必要とする。表４ａおよび４ｂを検討する
と、０１１アドレスシフト選択のＡＳ［１：０］の値は
１６ビットの多重化されたアドレスを与えることが判
る。ビットＡ［３］の開始アドレスが列時間におけるア
ドレスピンＡ［１３］に対応しているので、Ａ［１３］
で開始する１０個のマルチプロセッサ集積回路１００の
アドレスピンにはＤＲＡＭアドレスピンが接続されてい
る。
【０１３４】可能であれば転送コントローラ８０はペー
ジモードサイクルを実行するので、コントローラは現在
アクセス中のメモリのためのページまたは行境界を、い
つクロスして新しいページ上の行のアクセスを行うこと
ができるかを知る必要がある。現在のアクセスに対する
ページサイズは、外部ロジックによりページサイズ選択
ＰＳ［２：０］ピンに置かれる３ビットの値により表示
される。転送コントローラ８０は行時間でこれらピンを
サンプリングし、これらを使用して変化しているどのア
ドレスピンがページの変化を表示しているかを決定す
る。サンプリングされた値は、次の行アクセスまでに転
送コントローラ８０によって保持される。ページサイズ
選択ＰＳ［２：０］に表示されたページサイズは、必ず
しもアドレスシフト選択ＡＳ［２：０］上に表示された
シフト量に対応しているわけではないが、この理由は、
多数のバンクをインターリーブすることができるからで
ある。
【０１３５】外部メモリアクセスが起きるといつも、転
送コントローラ８０はアドレスの２１個の最高位ビット
を内部ＬＡＳＴＰＡＧＥレジスタ３６０に記録する。各
々のその後の列アクセスのアドレスは、この値と比較さ
れる。これは図９にプログラムされている。ページサイ
ズ選択ＰＳ［２：０］に入力された値は、比較中にＬＡ
ＳＴＰＡＧＥレジスタ３６０の６個の最小位ビットを選
択的に無視するのに使用される。この比較において、ペ
ージサイズ選択ＰＳ［２：０］−１の値に等しいビット
番号よりも低いＬＡＳＴＰＡＧＥレジスタは無視され
る。常に１５個の最高位ビットが比較され、常に次のア
ドレスの１１の最小位ビットが無視される。ＬＡＳＴＰ
ＡＧＥレジスタ１３６のイネーブルされたビットと次の
メモリアドレスとが一致しない場合、ページが変わり、
行アドレスサイクルと共に次のメモリアドレスが始ま
る。ページサイズ選択ＰＳ［２：０］＝００であれば、
ページモードがディスエーブルされ、別の行アクセスと
共にその後のサイクルが開始される。
【０１３６】例えばアクセスされているメモリが他のバ
ンクとインターリーブされない６４ビットのデータバス
として接続されている１６個の１Ｍ×４個のＤＲＡＭか
ら成ると仮定する。各メモリデバイスは２の１０乗ビッ
トの行サイズを有する。ＤＲＡＭのページモードサイク
ルの間に、単一行内の任意の位置にアクセスできるの
で、コンフィギュレーションのためのページサイズは２
の１０乗個の位置／ページ×８バイト／位置＝８Ｋバイ
ト／ページとなる。図９が示すように、これは０１１の
ページサイズ選択ＰＳ［２：０］に対応する。転送コン
トローラ８０が行時間でページサイズ選択ＰＳ［２：
０］＝０１１をサンプリングすると、コントローラはペ
ージ境界がクロスされたかどうかを判断するため、その
後のアクセスのビット３１〜１３をチェックする。これ
はこのような特殊コンフィギュレーションに対するＤＲ
ＡＭの行アドレスビットおよびバンクデコードビットに
対応する。図９に、８個の可能なページサイズ選択ＰＳ
［２：０］のための比較されたアドレスビットおよびペ
ージサイズが示されている。
【０１３７】
【表９】
【０１３８】ＬＡＳＴＰＡＧＥレジスタ３６０は関連す
る有効ビット３６１を有する。この有効ビット３６１
は、ＬＡＳＴＰＡＧＥレジスタに記憶されたデータが有
効なものとして処理されたか、または無効なものとして
みなされたかを示す。ＬＡＳＴＰＡＧＥレジスタ３６０
はリセット、ホストアクセス、フォールトおよび再試行
の後、またはアクセス方向の切り替え、例えば読み出し
と書き込みとの切り替えの後に、有効なものとみなされ
る。これにより、その後のアクセス前に常に行アクセス
が強制的に行われる。更にＬＡＳＴＰＡＧＥレジスタ３
６０はリフレッシュサイクル、フレームコントローラ９
０のリクエストしたサイクルおよびパケット転送の発生
したシリアルレジスタ転送サイクルの前後で無効とみな
されるので、これらサイクルは常にシングルのノンペー
ジモードサイクルとして生じる。周辺デバイスのパケッ
ト転送の特殊な例では、周辺デバイス転送ステータスコ
ードが出力されるように、常に行アクセスで転送が開始
する。新しいステータスコードが出力できるように、転
送の終了時にＬＡＳＴＰＡＧＥレジスタ３６０のデータ
は無効とみなされる。しかしながら転送中はＬＡＳＴＰ
ＡＧＥレジスタ３６０は周辺デバイス転送が可能な限り
ページモードサイクルを利用するように、通常作動す
る。
【０１３９】現在のアクセスのためのバスサイズを決定
するように、行時間でバスサイズ選択ＰＳ［１：０］ピ
ンがサンプリングされる。転送コントローラ８０は表５
に示すように、８、１６、３２または６４ビットのバス
サイズをサポートする。バスサイズをセットすることに
より、各列アクセス中に転送コントローラ８０が転送で
きるバイトの最大数が決定される。リクエストされたバ
イト数がバスサイズを越える場合、転送コントローラ８
０は転送を完了するように自動的にマルチアクセスを実
行する。選択されたバスサイズは、転送にデータバスの
どの部分が必要となるかも決定する。６４ビットのメモ
リに対しては、全バスを利用できる。３２ビットメモリ
に対しては、ビッグエンディアンモードでデータバスＤ
［６３：３２］ピンを使用し、リトルエンディアンモー
ドではデータバスＤ［３１：０］ピンを用いる。ビッグ
エンディアンモードおよびリトルエンディアンモードで
はそれぞれ１６ビットバスはデータバスＤ［６３：４
８］ピンおよびデータバスＤ［１５：０］ピンを利用
し、８ビットバスはデータバスＤ［６３：５６］ピンお
よびデータバスＤ［７：０］ピンを用いる。どのような
バスサイズを使用するにせよ、転送コントローラ８０は
常にデータをバスの適当な部分に一致させ、適当な反転
ＣＡＳストローブを附勢し、有効なバイトしか転送され
ないように保証する。
【０１４０】転送コントローラ８０はメモリタイミング
の４つの基本的組をサポートしている。これにより待機
ステートを使用することなく、１列アクセス当たり１、
２または３クロックサイクルを選択することができる。
すべてのタイプは性質がＤＲＡＭに類似しているが、各
々は特定タイプのＤＲＡＭまたはＳＲＡＭに適してい
る。使用するタイミングは表６に示すように、列タイミ
ング選択ＣＴ［１：０］入力によって決定される。現在
アクセス中のメモリタイプを決定するため、アドレスを
デコードした後に外部デコードロジックはこれらピンを
適当なレベルまでドライブする。パイプライン化されて
いない１サイクル／列タイミングは、極めて高速のアク
セス時間を有するデバイスと共に使用されるよう設計さ
れている。パイプライン化された１サイクル／列タイミ
ングは、アクセスがパイプライン化されていることを除
けば１サイクル／列タイミングに類似している。１サイ
クルで１つのアドレスを出力し、次のサイクルでそのア
ドレスに対応するデータがアクセスされる。このタイミ
ングはパイプライン化されたページモードサイクルをサ
ポートするＤＲＡＭ／ＶＲＡＭと共に使用するためのも
のであるが。同期式ＳＲＡＭデバイスと共に使用するこ
ともできる。パイプライン化されていない２サイクル／
列タイミングサイクルは、ＳＲＡＭおよび高速ＤＲＡＭ
デバイスに対して列アクセス時間の２クロックサイクル
を発生する。更にこれらタイミングサイクルは、行アド
レス時間に１サイクルを加えることも行う。パイプライ
ン化されていない３サイクル／列サイクルは、ＤＲＡＭ
およびその他の低速デバイスに用いるためのものであ
る。このサイクルは列アクセス時間の３クロックサイク
ルを発生する外に、行アクセス時間に２つのクロックサ
イクルを加える。更に選択された列タイミングは全ペー
ジの間、すなわち次の行アクセスが行われるまで有効な
ままである。外部デバイスの役割は、発生されたアドレ
スに基づき、適当な列タイミング選択ＣＴ［１：０］を
供給することである。
【０１４１】ブロック書き込みサイクルおよびロードカ
ラーレジスタサイクルの間、バスサイズ選択ＢＳ［１：
０］ピンは異なる目的に対して使用される。ブロック書
き込みは６４ビットバスに対してしかサポートされてい
ないので、バスサイズ情報は不要である。その代わり
に、アドレス指定されたメモリがサポートするブロック
書き込みのタイプを表示するように、バスサイズ選択Ｂ
Ｓ［１：０］が使用される。表２３には、これらサイク
ルの間のＢＳ［１：０］の値が示されている。ブロック
書き込みについては後に詳細に説明する。
【０１４２】図８に示した意図する実施例では、転送コ
ントローラ８０の外部メモリインターフェース３０２に
よりマルチプロセッサ集積回路１００の外部メモリサイ
クルが発生される。外部メモリインターフェース３０２
はメモリインターフェース信号の変化を制御するよう、
一連のステートを発生する複雑なステートマシンを含ん
でいる。発生されるステートおよびそれらのシーケンス
は、実行されるサイクルのタイプ、アクセスされるメモ
リの列タイミング、次に実行すべきアクセスおよびフォ
ールト等のような外部または内部事象に基づき変わる。
意図する実施例では、マシンステートを含むが、当業者
であればリードオンリーメモリに固定プログラムを有す
るマイクロコントローラまたはプログラマブルマイクロ
プロセッサによって、これら機能を実行できることは理
解できよう。
【０１４３】図１０は、外部メモリインターフェース３
０２のための方法を定めた完全ステート図を示す。多数
のステートとステート遷移が存在するが、これらのシー
ケンスは基本的には、実行されるメモリアクセスに対し
て選択される列タイミングに依存する。更にステートは
２つのグループ、すなわち行時間ステートと列時間ステ
ートとに分解できる。
【０１４４】行時間ステートは、各メモリアクセスのア
ドレスサブサイクルすなわち行時間を構成し、外部メモ
リインターフェース３０２は新しいページアクセスが開
始する時はいつもこれらステートに入る。アドレスされ
るメモリタイプが決定されるのは、これらステートの間
である。各行アクセスの間には、最低４つの行ステート
が生じる。これらは次のように定義される。
【０１４５】すべてのメモリアクセスに対する開始ステ
ートはｒ１ステート３７０である。ステート３７０中、
転送コントローラ８０は行アドレスＡ［３１：０］およ
びサイクルタイプＳＴＡＴＵＳ［４：０］を出力し、す
べての制御信号を不作動ステートにドライブする。
【０１４６】すべてのメモリアクセスに共通な次のステ
ートは、ｒ２ステート３７１である。ステート３７１中
では、転送コントローラ８０は反転ＲＬハイをアサート
し、データ転送方向に従ってＤＤＩＮ′をドライブす
る。ステート３７１中に、転送コントローラ８０はアド
レスシフト選択ＡＳ［２：０］、バスサイズ選択［１：
０］、列タイミング選択ＣＴ［１：０］、ページサイズ
選択ＰＳ［２：０］および反転ＵＴＩＭＥ入力をサンプ
リングする。
【０１４７】外部メモリインターフェース３０２は、ブ
ロック書き込みおよびロード色レジスタを含む読み出し
および書き込みのために、ｒ３ステート３７２となる。
ステート３７３中、転送コントローラ８０はＤＢＥ
Ｎ′、ＤＳＦ１、ＤＳＦ２、反転ＴＲＧおよびＷＥ′を
アクティブ行時間レベルにドライブし、ＦＡＵＬ′Ｔ、
ＲＥＡＤＹおよびＲＥＴＲＹ′入力をサンプリングす
る。
【０１４８】外部メモリインターフェース３０２は、リ
フレッシュの間に限りｒｆ３ステート３７３にとなるス
テート３７３中、転送コントローラ８０は、すべてのＣ
ＡＳ′［７：０］ストローブを附勢し、ＦＡＵＬＴ′、
ＲＥＡＤＹおよびＲＥＴＲＹ′入力をサンプリングす
る。
【０１４９】外部メモリインターフェース３０２は、シ
フトレジスタ転送サイクルに限り、ｔｒ３ステート３７
４となる。ステート３７４は外部的にはｒ３ステート３
７２と同一である。
【０１５０】外部メモリインターフェース３０２は、列
タイミング選択ＣＴ［１：０］＝１１のときに、３サイ
クル／列アクセスの間に限り、ｒ４ステート３７５とな
る。信号遷移は生ぜず、転送コントローラ８０はＲＥＴ
ＲＹ′入力をサンプリングする。
【０１５１】列タイミング選択ＣＴ［１］＝１のとき
に、ｒ５ステート３７６は２および３サイクル／列アク
セスと共通である。ステート３７６中、転送コントロー
ラ８０は、ＲＡＳ′出力を低レベルにドライブし、ＲＥ
ＴＲＹ′入力をサンプリングする。
【０１５２】外部メモリインターフェース３０２はリフ
レッシュを除くすべてのアクセスの間でｒ６ステート３
７７となる。ステート３７７中、転送コントローラ８０
はＲＡＳ′が既に低レベルでなければこれを低レベルに
ドライブし、ＤＢＥＮ′、ＤＳＦ１、ＤＳＦ２、ＴＲ
Ｇ′およびＷＥ′をそれらの適当な行時間レベルにドラ
イブする。転送コントローラ８０はＲＥＡＤＹおよびＲ
ＥＴＲＹ′入力もサンプリングする。ステート３７７
は、多数回繰り返すことができる。
【０１５３】外部メモリインターフェース３０２は、リ
フレッシュサイクルに限り、ｒｆ６ステート３７８とな
る。ステート３７８中、転送コントローラ８０はＲＡ
Ｓ′出力を低レベルにドライブし、ＲＥＴＲＹ′入力を
サンプリングする。
【０１５４】ｒｆ７ステート３７９は列タイミング選択
ＣＴ［１］＝１のとき、２および３サイクル／列リフレ
ッシュと共通である。ステート３７９中、転送コントロ
ーラ８０はＳＴＡＴＵＳ「４：０］に関するプロセッサ
アクティビティコードを出力し、ＲＥＴＲＹ′入力をサ
ンプリングする。
【０１５５】外部メモリインターフェース３０２は列タ
イミング選択ＣＴ［１：０］＝１１のとき、３サイクル
／列リフレッシュの間に限り、ｒｆ８ステート３８０と
なる。信号の遷移は生じない。転送コントローラ８０は
ＲＥＴＲＹ入力をサンプリングする。
【０１５６】ｒｆ９ステート３８１は、すべてのリフレ
ッシュに対する最終ステートである。ステート３８１
中、転送コントローラ８０はＳＴＡＴＵＳ［４：０］に
関するプロセッサのアクティビティコードを出力し、Ｒ
ＥＴＲＹ′入力をサンプリングする。
【０１５７】ｒｈｉｚステート３８２は、高インピーダ
ンスステートである。外部メモリインターフェース３０
２は、外部バスホストリクエスト中にステート３８２と
なる。バスレリースを介する画像システムバスの復帰ま
でに外部メモリインターフェース３０２はステート３８
２を繰り返す。
【０１５８】列時間ステートは各メモリアクセスのデー
タサブサイクルまたは行時間を含む。これらステートの
間にすべてのデータ転送が行われる。外部メモリインタ
ーフェース３０２は２つの基本シーケンスの列ステー
ト、すなわちパイプライン化された、またはパイプライ
ン化されていない１サイクル／列アクセスに対するシー
ケンスと、２および３サイクル／列アクセスに対するシ
ーケンスをとる。ページモードオペレーションの間、マ
ルチ列アクセスが生じ得るので、外部メモリインターフ
ェース３０２はシングルページモードアクセスが進行す
る間、何回もこれらステートシーケンスを繰り返すこと
がある。
【０１５９】ｃ１、２ステート３８２は、列タイミング
選択ＣＴ［１：０］＝１０の際の２サイクル／列アクセ
スのための第１列ステートである。ステート３８２の
間、転送コントローラ８０はアドレスバスＡ［３１：
０］上の列アドレスおよびＳＴＡＴＵＳ［４：０］に関
するプロセッサアクティビティコードを出力する。転送
コントローラ８０は、書き込みサイクルであればデータ
出力をドライブし、適当なＣＡＳ′［７：０］ストロー
ブをアサートする。
【０１６０】ｃ１、３ステート３８４は、列タイミング
選択ＣＴ［１：０］＝１１の際の３サイクル／列アクセ
スのための第１列ステートである。ステート３８４の
間、転送コントローラ８０はアドレスバスＡ［３１：
０］上の列アドレスおよびＳＴＡＴＵＳ［４：０］に関
するプロセッサアクティビティコードを出力する。転送
コントローラ８０は、書き込みサイクルであればデータ
出力をドライブする。
【０１６１】ｃ２、３ステート３８５は、列タイミング
選択ＣＴ［１：０］＝１１の際の３サイクル／列アクセ
スのための第２列ステートである。ステート３８５の
間、転送コントローラ８０は、適当なＣＡＳ′［７：
０］ストローブをアサートする。
【０１６２】ｃ３ステート３８６は、列タイミング選択
ＣＴ［１］＝１の際の２および３サイクル／列アクセス
のための最終列ステートである。ステート３８６の間、
転送コントローラ８０は、ＲＥＡＤＹ入力をサンプリン
グし、そのときのサイクルが読み出しサイクルであれ
ば、入力データをラッチする。
【０１６３】ｃｓ１ステート３８７は、列タイミング選
択ＣＴ［１］＝０の際の１サイクル／列読み出しのため
の開始列ステートである。ステート３８７の間、転送コ
ントローラ８０は、アドレスバスＡ［３１：０］上の列
アドレス、ＳＴＡＴＵＳ［４：０］に関するプロセッサ
のアクティビティコードを出力し、すべての反転ＣＡＳ
［７：０］ストローブをアサートする。転送コントロー
ラ８０は入力データをラッチしない。
【０１６４】ｃｓ２ステート３８８は第２開始列ステー
トである。外部メモリインターフェース３０２は、列タ
イミング選択ＣＴ［１：０］＝００のときに限り、パイ
プライン化された１サイクル／列読み出しのためにｃｓ
１ステート３８７の後に、常にステート３８８を挿入す
る。ステート３８８中、転送コントローラ８０は列アド
レスおよび次の列アクセスのプロセッサアクティビティ
コードを出力する。転送コントローラ８０はステート３
８８中に入力データをラッチしない。
【０１６５】ｃｐステート３８９は、列タイミング選択
ＣＴ［１］＝０のとき、すべての１サイクル／列アクセ
スに対する基本的列ステートである。外部メモリインタ
ーフェース３０２は、必要な開始ステートの完了後に各
ページモード列アクセスのためにステート３８９を繰り
返す。ステート３８９中、転送コントローラ８０はアド
レスバスＡ［３１：０］上の列アドレスおよびＳＴＡＴ
ＵＳ［４：０］上のプロセッサアクティビティコードを
出力し、適当なＣＡＳ′［７：０］ストローブをアサー
トする。転送コントローラ８０は有効データの書き込み
のためにドライブアウトし、有効データの読み出しのた
めにラッチインする。
【０１６６】ｃｄｒステート３９０は、列タイミング選
択ＣＴ［１］＝０のときの１サイクル／列アクセスのた
めの読み出しドレインステートである。外部メモリイン
ターフェース３０２は、最終ｃｐステート３８９の後の
ステート３９０またはページ変化またはパイプラインバ
ブルのため、またはインターフェースがアイドル状態と
なったために、他の列アクセスがペンディング中でない
場合、ｃｓ１ステート３８７を有する。ステート３９０
中、転送コントローラ８０は反転ＣＡＳ［７：０］スト
ローブをアサートしないが、先のｃｐステート３８９ま
たはｃｓ１ステート３８７によりアドレス指定される入
力データをラッチする。
【０１６７】外部メモリインターフェース３０２は、列
タイミング選択ＣＴ［１：０］＝００のとき、パイプラ
イン化された１サイクル／列書き込みドレインサイクル
のためのｃｄｗステート３９１となる。外部メモリイン
ターフェース３０２は新しいページの開始時にｒ１ステ
ート３７０に復帰する直前に、ステート３９１となる。
ステート３９１中、転送コントローラ８０はすべてのＣ
ＡＳ′［７：０］ストローブをスタートし、最終書き込
みされたデータでパイプライン化されたメモリアレイを
更新する。
【０１６８】ｃｉステート３９２は、アイドル列ステー
トである。必要なドレインステートの後にそれ以上の列
アクセスがペンディング中でなければ、外部メモリイン
ターフェース３０２はステート３９２となる。これはパ
イプラインバブルによって生じ得るか、またはそれ以上
のサイクルがリクエストされておらず、ページ変化が生
じないためインターフェースがページモードに留まって
いるからである。
【０１６９】図１０に示したステート遷移インディケー
タは、どの条件によって別のステートへの遷移が生じる
かを決定する。この場合、所定のステートへの遷移が生
じるには、多数の条件を満たさなければならない。これ
らステート遷移条件および事象のリストは次の通りであ
る。
【０１７０】ＣＴ＝ＸＸｒ３ステート３７２の間にラッ
チされた表示列タイミング選択ＣＴ［１：０］の値に対
してステート変化が生じる。
【０１７１】 ｒ、読み出し−読み出しサイクルが生じる。 ｗ、書き込み−書き込みサイクルが生じる。 ｒｔ−読み出し転送サイクルが生じる。 ｗｔ−書き込み転送サイクルが生じる。 フォールト−ｒ３ステート中に低レベルにサンプリング
されたＦＡＵＬＴ′入力は、メモリアクセスがフォール
トであることを表示する。 再試行−ｒ３ステート３７２に低レベルにサンプリング
されたＲＥＴＲＹ′入力は、行時間再試行をリクエスト
する。 待機−ｒ３ステート３７２、ｒ６ステート３７７または
ｃ３ステート３８６中に低レベルにサンプリングされた
ＲＥＡＤＹ入力は、そのときのステートの繰り返しをリ
クエストする。 スピン−これは転送コントローラ８０のパイプラインが
ロードできるように、別のｒ３スピン３７７を加えるた
め内部で発生されたリクエストである。外部メモリイン
ターフェース３０２は、先のページアクセスからバスサ
イズが変わると、各２サイクル／列書き込み中に１回、
各１サイクル／列各中に２回、１サイクル／列アクセス
中に１回、ステート３７２となる。 新しい列−このときのメモリサイクルは同じメモリペー
ジの次の別アクセスである。 ドレイン−このときのメモリサイクルは１サイクル／列
読み出しサイクルである。このときの読み出しステート
の後には、ペンディングとなっている列アクセスはな
い。 アイドル−そのときのステートの後にペンディングであ
る列アクセスは無く、すべてのドレインステートは完了
している。 新ページ−次のメモリアクセスはページの変更および新
しい行アクセスを必要とする。
【０１７２】転送コントローラ８０は内部メモリインタ
ーフェース３０１および外部メモリインターフェース３
０２の双方のうちにパイプラインを含む。そのときのア
クセスがまだ完了していないとき、これらパイプライン
は転送コントローラ８０が必要とするメモリアクセスを
待つことができる。例えばパケットリクエストがオンチ
ップメモリからオフチップメモリに転送中である場合、
宛て先サイクルはアクセス当たり２サイクルを必要とす
ることがある。必要とされるデータがパケット転送ＦＩ
ＦＯバッファ３１１にあると仮定すると、アクセス当た
り１サイクルでパケット転送ＦＩＦＯバッファ３１１か
らデータを抽出できるので、第１サイクルが完了する前
に、パイプラインに別の宛て先サイクルを挿入できる。
【０１７３】これらパイプラインは通常ユーザーに対し
て完全にトランスペアレントである。作動に対するこの
効果は、パイプラインがドレイン状態となっているとき
に見えるだけである。外部メモリインターフェース３０
２の外部メモリパイプラインに１サイクルをロードする
には、パイプラインに既に含まれている他のサイクルと
同じメモリページ内にこのサイクルが入っていなければ
ならない。パイプラインに一旦１つのサイクルを挿入す
ると、これを除くことはできず、このサイクルを発生し
なければならない。従って新しいメモリページへのアク
セスがリクエストされると、まず最初にパイプライン内
のサイクルを完了しなければならない。転送コントロー
ラ８０が外部メモリへのパケット転送を行い、フレーム
コントローラがメモリリクエストを発生する場合、フレ
ームコントローラサイクルがより高い優先度を有してい
たとしても、フレームコントローラ９０がリクエストし
たサイクルを発生する前に、現にパイプライン内にある
列サイクルを完了しなければならない。キャッシュおよ
び外部メモリアクセス、ホストアクセスおよび緊急リフ
レッシュ前、パケット転送一時中断中、および列時間再
試行後にも、パイプラインのドレインを行うことができ
る。緊急リクエストがペンディングのとき、パイプライ
ンのドレインには最高の優先度が与えられる。
【０１７４】外部メモリアクセス中、作動サイクルが存
在していてもよく、この間にアクティブな列アクセスは
生じない。これらの期間は転送コントローラ８０の内部
パイプライン内のバブルの結果である。転送コントロー
ラ８０がこのサイクル中に実行される動作がないときに
バブルが生じる。これは転送コントローラ８０が書き込
みサイクルのための次のアクセスを実行するのに十分な
データを有していないこと、パケット転送ＦＩＦＯバッ
ファ３１１がフル状態であり、読み出しサイクルでそれ
以上データをロードできないこと、また、端にアクティ
ビティのリクエストはないことを理由とする、クロスバ
ーの競合の結果として生じ得る。これら条件のいずれも
生じない場合、バブルも発生しない。
【０１７５】バブルの一例は、転送コントローラ８０が
内部ソースおよび外部宛て先のパケット転送のサービス
をしているときである。転送コントローラ８０があると
きにソースデータの１バイトにしかアクセスできず、そ
のときに書き込み宛て先データの８バイトしか書き込み
できないように、パケット転送がセットされている場
合、転送コントローラ８０は８回の内部サイクルごとに
１回、宛て先アクセスを行うことができるだけである。
この結果、転送コントローラ８０は次の列アクセスを実
行するのに十分なデータの８バイトを持つのを待ちなが
ら、外部メモリ宛て先サイクル内にバブルを挿入する。
挿入されるバブルサイクルの回数は、外部メモリサイク
ルのタイミングに依存する。
【０１７６】広範なメモリのタイプおよび組み合わせ、
更に周辺機器をサポートするため、マルチプロセッサ集
積回路１００は外部メモリサイクルの拡張、再試行およ
び終了のための種々の方法を提供する。これらの各々に
ついて次の章でより詳細に説明する。
【０１７７】転送コントローラ８０がパイプライン内で
ペンディング中の列アクセスのすべてを完了すると、メ
モリアクセスの終了の準備ができる。しかしながら新し
い行アクセスが必要となるまで終了は行われない。次の
メモリアクセスまでｃｉステート３９２において外部メ
モリ信号はアクティブ状態のままである。これによりＤ
ＲＡＭデバイスはページモードステートの状態に維持で
きる。次のアドレスが先のメモリアクセスと同じメモリ
ページ内に入り、同一方向である場合、行アクセスサイ
クルは不要である。次のメモリアクセスが行アクセスを
必要とする場合、そのときのページモードアクセスは終
了し、新しい行アクセスが開始する。それ以外の外部バ
スアクティビティがほとんどない場合、新しい行アクセ
スの発生を必要とするトリックルリフレッシュサイクル
の発生により、最終列アクセスの終了後にすぐにほとん
どのメモリサイクルが終了される。
【０１７８】マルチプロセッサ集積回路１００はメモリ
サイクル時間を延長するように、待機ステートの挿入を
サポートする。これはＲＥＡＤＹ入力を用いることによ
って行われる。このＲＥＡＤＹ入力は、ＣＬＫＯＵＴの
効果エッジで適当な時間にサンプリングされたものであ
り、ＲＥＡＤＹがハイレベルでサンプリングされた場
合、サイクルは通常の態様で続行する。ＲＥＡＤＹが低
レベルでサンプリングされた場合、現在のマシンステー
トが繰り返され、次のＣＬＫＯＵＴで再びＲＥＡＤＹが
サンプリングされる。このメモリサイクルは転送コント
ローラ８０がハイレベルのＲＥＡＤＹをサンプリングす
るまで、そのときのステートを繰り返すように続く。
【０１７９】転送コントローラ８０は多数の待機ステー
トによりホールドアップされるメモリアクセスを終了さ
せるようなタイムアウトまたはアボート機構を有してい
ない。サービスを待つことができる高い優先度の外部メ
モリアクセスのロックアウトを防止するため、適当な時
間に完了できないメモリアクセスはフォールトとする
か、または再試行すべきである。
【０１８０】任意のタイプのメモリサイクルに対する行
時間の間に、待機ステートを加えることができる。列ア
クセス当たり２サイクルおよび３サイクルの双方の間
で、列時間において待機ステートを挿入することもでき
る。待機ステートは反転ＲＡＳの降下の前後の行時間の
間に２つの位置で待機ステートを挿入できる。適当なコ
ントローラ８０は、まずｒ３ステート３７２またはｒｆ
３ステート３７３またはｔｒ３ステート３７４の開始時
に、ＲＥＡＤＹ信号をサンプリングできる。これにより
この時間で行アドレスおよび／またはサイクルタイプを
デコードし、反転ＲＡＳの降下前にアドレス指定された
デバイスが、更なるアクセス時間を必要とするかを判断
できる。転送コントローラ８０がハイレベルのＲＥＡＤ
Ｙをサンプリングするまで、ｒ３ステート３７２が繰り
返される。ＲＥＡＤＹが低レベルでサンプリングされる
とき、ｒ３ステート３７２が繰り返されるが、反転ＦＡ
ＵＬＴおよび反転ＲＥＴＲＹ入力は再サンプリングされ
ない。待機ステートが挿入される前の第１ｒ３ステート
３７２サイクル中にアクセスをフォールトするか、また
は再試行しなければならない。ｒ６ステート３７７中で
ＲＥＡＤＹ入力を再びサンプリングする。これはＲＡ
Ｓ′の降下後に起きるので、必要とし得るデバイスに対
し、追加ＲＡＳ′アクセスタイムを発生できる。ＲＥＡ
ＤＹが低レベルでサンプリングされる場合、このＲＥＡ
ＤＹが再びハイレベルでサンプリングされるまでｒ６ス
テート３７７が繰り返される。
【０１８１】転送コントローラ８０は２および３サイク
ル／列書き込みおよびバスサイズを変更する１サイクル
／列アクセスの間に自動的に付加的ｒ６ステート３７７
を挿入する。転送コントローラ８０はこれらｒ６ステー
ト３７７の各々の間で通常の態様でＲＥＡＤＹをサンプ
リングする。従って、低レベルでサンプリングされるＲ
ＥＡＤＹから生じる余分なｒ６ステート３７７は、転送
コントローラ８０によって既に挿入されたステートに加
えられる。
【０１８２】列アクセス当たり１サイクルの間では、列
時間待機ステートはサポートされていないので、これら
サイクルの間でｒ６ステート３７７を越えてＲＥＡＤＹ
はサンプリングされない。転送コントローラ８０は、列
アクセス当たり２および３サイクルに対しｃ３ステート
３８６の間でＲＥＡＤＹピンをサンプリングする。これ
は列アドレスおよび反転ＣＡＳの降下後に生じるので、
必要とするデバイスに対し延長されたＣＡＳアクセス時
間を与えることができる。ＲＥＡＤＹがハイレベルでサ
ンプリングされる場合、ｃ３ステート３８６は列アクセ
スを完了させる。そうでない場合、ｃ３ステート３８６
が繰り返され、ハイレベルでサンプリングされるまで転
送コントローラ８０はその後のＣＬＫＯＵＴ降下エッジ
ごとにＲＥＡＤＹをサンプリングする。
【０１８３】マルチプロセッサ集積回路１００は２つの
タイプの再試行機構、すなわち行時間再試行および列時
間再試行をサポートしている。行われる再試行のタイプ
は、マルチプロセッサ集積回路１００の反転ＲＥＴＲＹ
入力がアクティブ低レベルとなるメモリアクセスのどの
点にあるかによって決まる。
【０１８４】行時間再試行は、現在のアクセスが完了で
きず、再試行が必要なことを外部ロジックがマルチプロ
セッサ集積回路１００に伝えることができる方法を提供
する。この行時間再試行は、ｒ３ステート３７２の開始
点でまずサンプリングされる際、ＲＥＴＲＹ′入力を低
レベルにドライブすることによって発生される。発生Ｒ
ＥＴＲＹが低レベルでサンプリングされる場合、転送コ
ントローラ８０はｒ３ステート３７２の終了点で現在の
アクセスを終了する。次により高い優先度のリクエスト
がペンディング中でなければ、再試行されるアクセスは
新しいｒ１ステート３７０と共にすぐに再スタートす
る。この場合、再試行されるサイクルは、より高い優先
度のリクエストのサービスが完了するまで再スタートさ
れない。
【０１８５】パケット転送サイクル中に行時間再試行が
行われ、同等以上の優先度のパケット転送リクエストが
ペンディング中であれば、行われている再試行が一時中
断され、ＰＴＭＩＮによって定義されるインターバルが
終了したとみなされる。パケット転送が優先度／ラウン
ドロビンチェーン内の順番に再び達し、パケット転送が
再開されるまで、転送コントローラ８０は、この一時中
断されたパケット転送を再試行することはない。
【０１８６】列時間再試行は従来の意味では実際には再
試行ではない。むしろこれらは行アクセスリクエストと
考えることができる。列再試行が生じると、転送コント
ローラ８０はそのパイプライン内でペンディング中のす
べての列アクセスを完了し、行アクセスと共に次のアク
セスを開始する。従って再試行がリクエストされた後に
多数の列アクセスが行われることがある。行アクセスが
再スタートされた後にはこれら行アクセスは繰り返され
ることはない。ｒ３ステート３７２の後で反転ＲＥＴＲ
Ｙ入力が低レベルでサンプリングされる時間に列時間の
再試行が行われる。転送コントローラ８０は各ＣＬＫＯ
ＵＴ降下エッジでｒ３ステート３７２の後の各ステート
の終了点で、ＲＥＴＲＹ′をサンプリングするので、反
転ＲＥＴＲＹは各サンプリング期間中で有効な高レベル
または低レベルとなっていなければならない。転送コン
トローラ８０が低レベルの反転ＲＥＴＲＹをサンプリン
グする場合、転送コントローラ８０のパイプライン内に
現在あるすべての列アクセスが完了するとすぐに、その
ときのページモードが終了する。再試行が一旦リクエス
トされると、反転ＲＥＴＲＹ入力に入力された値はそれ
以上の効果がなくなる。しかしながら転送コントローラ
８０は残りの列アクセスの各々の間で反転ＲＥＴＲＹを
サンプリングし続けるので、ＲＥＴＲＹ′は各サンプリ
ング期間中に高または低レベルに維持されていなければ
ならない。通常のオペレーションは、システムがＲＥＴ
ＲＹ′を低レベルにドライブし、現在の行アクセスの終
了時までこれを低レベルに維持させるためである。
【０１８７】外部メモリインターフェース３０２のパイ
プラインにロードする方法により、読み出しサイクル中
にｒ３ステート３７５またはｒ５ステート３７６でＲＥ
ＴＲＹ′をアサートすることは全く効果がない。ＲＥＴ
ＲＹ′入力はまだサンプリングされており、有効な高ま
たは低レベルになければならない。このため、列時間再
試行が望まれる場合、行アクセスの終了時までにＲＥＴ
ＲＹ′を低レベルにアサートしなければならない。フレ
ームコントローラ９０のＶＲＡＭアクセスサイクルおよ
びリフレッシュサイクルは、列時間によって影響されな
いが、その理由は、性質上、新しい行アクセスは単一列
アクセスの後に続くからである。
【０１８８】システムエラーのため、システムがメモリ
アクセスを完了できない場合、システムはメモリサイク
ルをフォールトすることによりマルチプロセッサ集積回
路１００に通知できる。これによりメモリサイクルを再
試行する前にマスタプロセッサ６０はエラーを訂正でき
る。メモリフォールトは行時間で発生できるだけであ
り、ｒ３ステート３７２の開始時にＦＡＵＬＴ′入力を
低レベルにドライブすることにより開始される。転送コ
ントローラ８０はメモリサイクルの他の部分の間で反転
フォールトをサンプリングすることはない。フォールト
機構はフォールトを生じさせたアクセスのタイプに多少
依存して変わる。これについては後により詳細に説明す
る。異なるタイプのサイクルリクエストに対するメモリ
フォールトは次のようにサポートされている。
【０１８９】フレームコントローラ９０のサイクル。フ
レームコントローラ９０のサイクルの間にフォールトは
サポートされておらず、反転ＦＡＵＬＴピンは無視され
る。リフレッシュサイクル。リフレッシュサイクル中に
フォールトはサポートされず、反転ＦＡＵＬＴピンは無
視される。
【０１９０】デジタル画像／グラフィックプロセッサキ
ャッシュおよびダイレクトメモリアクセスリクエスト。
これらサイクルの間にフォールトはサポートされる。リ
クエスト中のプロセッサはフォールトがクリアされるま
で完了されるリクエストは見ない。他のデジタル画像／
グラフィックプロセッサ７１、７２、７３、７４からの
リクエストはサービスされ続ける。
【０１９１】マスタプロセッサのインストラクションま
たはデータキャッシュリクエスト。これらサイクル中に
サポートされるフォールトはサポートされる。フォール
トされたキャッシュリクエストは即座にキャンセルさ
れ、マスタプロセッサ６０はインタラプトされる。その
他のキャッシュはペンディング中のリクエストをサービ
スすることができる。
【０１９２】マスタプロセッサ６０のダイレクトメモリ
アクセスリクエスト。これらサイクル中にはフォールト
がサポートされる。外部アクセスリクエストが即座にキ
ャンセルされ、マスタプロセッサ６０がインタラプトさ
れる。
【０１９３】パケット転送。パケット転送なかにはフォ
ールトがサポートされる。このパケット転送は一時中断
され、そのステートはリクエスト中のプロセッサのパラ
メータメモリにセーブされる。他のプロセッサからのパ
ケット転送リクエストはまだサービス可能である。セー
ブされたパラメータ内には転送コントローラ８０の内部
パケット転送ステートが含まれる。パケット転送が外部
メモリ間で外部メモリなされる場合、外部メモリ間の転
送バッファのステートもセーブされる。バッファ自体は
変わらない。セーブされたパケット転送オプションフィ
ールド内のパケット転送ステートビットは、フォールト
がソースへの転送または宛て先への転送で生じたかどう
かを示すのにセットされる。
【０１９４】一旦、パラメータがセーブされると、転送
コントローラ８０はマスタプロセッサ６０のうちのＦＬ
ＴＳＴＳレジスタ内の適当なビットをセットし、どのプ
ロセッサのパケット転送がフォールトしたかを表示す
る。下記の表１３にはＦＬＴＳＴＳレジスタのコーディ
ングが示されている。ＦＬＴＳＴＳレジスタ内のプロセ
ッサビットもマスタプロセッサ６０に対し、パケット転
送フォールトインタラプトを発生する。マスタプロセッ
サ６０はどのプロセッサがフォールトされたパケット転
送をリクエストしたかを探すため、ＦＬＴＳＴＳレジス
タを読み出すことができる。一旦プロセッサが識別され
れば、マスタプロセッサ６０は一時中断されているパケ
ット転送パラメータを検査し、フォールトを生じさせた
メモリアクセスを決定できる。
【０１９５】パケット転送中にフォールトが生じたこと
は、デジタル画像／グラフィックプロセッサ７１、７
２、７３または７４は知らない。このプロセッサは、パ
ケット転送がまだ完了していないことを知っているだけ
である。フォールトを訂正したり、またはリクエスト中
のデジタル画像／グラフィックプロセッサ７１、７２、
７３または７４に、そのパケット転送リクエストのキャ
ンセルを求めるのは、マスタプロセッサ６０の役割であ
る。
【０１９６】マスタプロセッサ６０がフォールトを訂正
できる場合、ＦＬＴＳＴＳレジスタ内のビットをクリア
することができ、パケット転送リクエストは自動的に再
送信される。フォールトしたパケット転送は、ラウンド
ロビン優先法における順番を受けると、その内部ステー
トがパラメータメモリ内のセーブされたパラメータから
レストアされ、転送コントローラ８０はフォールトされ
たアクセスでパケット転送を続ける。
【０１９７】デジタル画像／グラフィックプロセッサが
リクエストしたキャッシュサービスまたはダイレクト外
部メモリアクセスリクエスト中にフォールトが生じた場
合、リクエスト中のプロセッサのパラメータメモリのキ
ャッシュフォールトアドレス位置に、フォールトの生じ
たアドレスがセーブされる。マスタプロセッサ６０のＦ
ＬＴＳＴＳレジスタにおける適当なビットがセットさ
れ、インタラプトがマスタプロセッサ６０に送られる。
マスタプロセッサ６０がパラメータメモリを検査し、フ
ォールトしたアドレスを決定できる。マスタプロセッサ
６０がフォールトを訂正できる場合、このプロセッサは
ＦＬＴＳＴＳレジスタ内のビットをクリアし、リクエス
トは再スケジュールされる。フォールトが訂正できず、
マスタプロセッサ６０がリクエスト中のデジタル画像／
グラフィックプロセッサにキャッシュミスまたはダイレ
クト外部アクセスリクエストをアボートすることを求め
る場合、デジタル画像／グラフィックプロセッサにリセ
ットリクエストを送らなければならない。これによりそ
のタスクがアボートされる。
【０１９８】デジタル画像／グラフィックプロセッサ７
１、７２、７３または７４は、キャッシュまたはダイレ
クト外部アクセスリクエスト中にフォールトが生じたこ
とを知らず、そのリクエストが完了していないことを知
っているにすぎない。フォールトを訂正したり、リクエ
スト中のデジタル画像／グラフィックプロセッサをリセ
ットするのは、マスタプロセッサ６０の役割である。
【０１９９】マスタプロセッサ６０がキャッシュフィル
またはダイレクト外部アクセスサイクルのフォールトを
リクエストした場合、このリクエストは即座にキャンセ
ルされ、マスタプロセッサ６０にメモリフォールトイン
タラプトが送られる。このメモリフォールトインタラプ
トはフォールトがデータキャッシュフォールトまたはイ
ンストラクションキャッシュフォールトであったことを
表示する。データキャッシュフォールトが生じた場合、
そのアドレスがセーブされ、データがセーブされる。
【０２００】オンチップアドレスへの所定のアクセス
は、反転ＦＡＵＬＴ入力と独立したフォールトを生じさ
せ得る。不法なオンチップアクセスが行われると、これ
が生じる。試みられたサイクルに対する通常のフォール
ト機構が適応される。オンチップフォールトとは次のと
おりである。
【０２０１】データメモリまたはデジタル画像／グラフ
ィックプロセッサパラメータメモリでない１６進数０２
００００００以下のアドレスとの間でのデジタル画像／
グラフィックプロセッサのパケット転送。
【０２０２】データメモリまたはデジタル画像／グラフ
ィックプロセッサパラメータメモリでない１６進数０２
００００００以下のアドレスとの間でのデジタル画像／
グラフィックプロセッサのキャッシュサービス、または
マスタプロセッサ６０のキャッシュサービス、またはダ
イレクト外部アクセス。データメモリまたはデジタル画
像／グラフィックプロセッサパラメータメモリでない１
６進数０２００００００以下のマスタプロセッサ６０の
パケット転送。
【０２０３】マルチプロセッサ集積回路１００によって
発生されるメモリタイミングと異なるメモリタイミング
の発生を望むユーザーを補助するために、ＵＴＩＭＥ′
が発生される。このＵＴＩＭＥ′が行時間において低レ
ベルでサンプリングされると、現在のページの残りに対
して、反転ＲＡＳおよびＣＡＳ′［７：０］出力のタイ
ミングが変えられる。列アクセスが開始したことを表示
するように、ＲＡＳ′信号が変えられる。従ってＲＡ
Ｓ′の降下によってユーザーがタイミングを決めたＣＡ
Ｓ′信号をトリガできる。実際の列アクセスが開始され
たときに、マシンステートのみにおいてＲＡＳ′をアク
ティブ低レベルにアサートできるにすぎないので、転送
コントローラ８０のパイプライン内のバブルを理解する
ことができる。行アドレスと同時に列アドレスストロー
ブＣＡＳ′［７：０］が出力される。これにより、これ
らストローブはどのバイトがアクセスされたかを表示す
るのに使用でき、外部ＣＡＳ′の発生が容易となる。Ｒ
ＡＳ′のタイミングは変わっているので、必要な場合に
は外部ロジックが自らのＲＡＳ′タイミングを発生しな
ければならない。外部から発生されたＲＡＳ′は、Ｒ
Ｌ′の降下エッジによってトリガできる。サイクルの開
始時点で出力されたステータスコードは、そのときのサ
イクルの間にてＴＲＧ′、ＷＥ′等のエモリタイミング
を発生するのに必要なすてべの情報を提供することに留
意されたい。
【０２０４】転送コントローラ８０の内部メモリインタ
ーフェース３０１は、クロスバー５０を介し、オンチッ
プメモリにアクセスする。６４ビットの内部データバス
は、１サイクルにつき０〜８バイトを転送できる。外部
メモリインターフェース３０２は、オフチップメモリお
よび周辺機器のすべてにアクセスする。外部メモリイン
ターフェース３０２は、種々のメモリおよび周辺機器の
タイプにインターフェースするのに必要なサイクルおよ
び制御信号を発生する。６４ビットの外部データバスは
１サイクルにつき０〜８バイトを転送し、８、１６、３
２および６４ビットのデータ幅を有する画像システムバ
スに接続されたデバイスに対し、ダイナミックバスサイ
ズのサポートをする。
【０２０５】外部メモリインターフェース３０２は、転
送コントローラ８０が外部デバイスとバスを共用できる
ようにする簡単なハンドシェイク機構を含む。このハン
ドシェイク機構は４つの同期信号を活用する。すなわち
ホストリクエスト入力ＨＲＥＱ′、ホストアクノーリッ
ジ出力ＨＡＣＫ′および内部リクエスト出力ＲＲＥＱ
［１：０］である。
【０２０６】外部デバイスが画像システムバスの制御を
望む際、ホストリクエスト入力ＨＲＥＱ′は、マルチプ
ロセッサ集積回路１００に信号を送る。外部デバイスは
バスのオーナーシップを持ちたい場合、ホストリクエス
ト入力ＨＲＥＱ′を低レベルにドライブする。これは転
送コントローラ８０が受けることもできる最高優先度の
リクエストであり、転送コントローラ８０は、最も初期
に起こり得る時間にバスのドライブを停止させる。その
ときのオペレーションが終了し、転送コントローラ８０
のパイプラインが空になると、転送コントローラ８０の
バスオーナーシップが終了する。外部デバイスはバスを
望む限り、ＨＲＥＱ′を低レベルアクティブにドライブ
し続けなければならない。ＨＲＥＱ′がハイレベルで非
アクティブとなると、転送コントローラ８０はバスを所
有し、これをドライブする。ＨＲＥＱ′入力は内部的に
マルチプロセッサ集積回路１００の内部ブロックに同期
している。
【０２０７】ホストアクノーリッジ出力ＨＡＣＫ′は、
転送コントローラ８０が画像システムバスの制御信号を
発生する準備が完了した信号を発生する。転送コントロ
ーラ８０はアクティブなＨＲＥＱ′の後に、ＨＡＣＫ′
を低レベルにドライブし、その信号を高インピーダンス
にドライブし、バスを放棄していること表示する。反転
ＨＡＣＫが低レベルアクティブであると、ＣＬＫＯＵＴ
を除くすべての外部メモリインターフェース３０２のバ
ス出力が、高インピーダンスとされる。内部リクエスト
出力ＲＥＱ［１：０］、ＨＡＣＫ′およびフレームコン
トローラ９０の出力は、ドライブされ続ける。外部デバ
イスは必要に応じて画像システムバスをドライブでき
る。転送コントローラは、ＨＲＥＱ′が非アクティブと
なったことが検出された後に、非同期的に、ＨＡＣＫ′
をハイレベルで非アクティブにドライブし、バスのドラ
イブを再開する。
【０２０８】内部リクエスト出力ＲＥＱ［１：０］は、
転送コントローラ８０によって受信される最高優先度の
内部リクエストの２つのビットコード化を形成する。表
３にリクエストコードおよびそれらの関連するサイクル
を示す。
【０２０９】
【表１０】
【０２１０】外部ロジックはいつバスを放棄して転送コ
ントローラ８０に戻すかを決定するため、内部リクエス
ト出力ＲＥＱ［１：０］をモニタできる。転送コントロ
ーラ８０によってホストリクエストには最高の優先度が
与えられているので、システムデザイナーは、ホストが
バスの所有権を放棄して転送コントローラ８０に返すの
はどのＲＥＱ［１：０］の値にするかを決定することに
より、外部デバイスが作動するレベルを決定できる。
【０２１１】転送コントローラ８０は外部メモリシステ
ムが必要とするＤＲＡＭリフレッシュサイクルを自動的
に発生するためのプログラマブルリフレッシュコントロ
ーラを含む。リフレッシュレジスタ３１３に、このリフ
レッシュのためのパラメータが記憶される。キャッシュ
制御ロジックは、マスタプロセッサ６０およびデジタル
画像／グラフィックプロセッサ７１、７２、７３および
７４がリクエストするようなキャッシュフィルおよび書
き込みバックを実行するのに必要なアドレスを発生す
る。フレームコントローラ９０のリクエストはＶＲＡＭ
制御論理によって処理される。
【０２１２】転送コントローラ８０はパケット転送を処
理するための２つの独立したコントローオラを有する。
ソースレジスタ３２１とソースコントローラ３２２から
成るソースマシンは、ソースメモリからデータをフェッ
チするのに必要なアドレスを発生する。転送コントロー
ラ８０にパケット転送リクエストを送る際、このリクエ
ストはソースデータをどのようにアクセスすべきかを指
定する多数のパラメータを含む。これらパラメータはソ
ースレジスタ３２２にロードされ、ソースアドレスを発
生するようソース制御ロジック３２３によって使用され
る。同様なパラメータの組が宛て先レジスタ３４１にロ
ードされ、宛て先制御ロジック３４２によって使用さ
れ、宛て先メモリ領域にパケットデータを書き込むのに
必要なアドレスを発生する。宛て先レジスタ３４１と宛
て先制御ロジック３４２の組み合わせにより宛て先マシ
ン３４０を形成している。ソースマシン３２０および宛
て先マシン３４０は各々オンチップメモリ１０および２
０とオフチップメモリとの双方のアドレス指定が可能で
ある。
【０２１３】図１１は、ソースマシン３２０の構造を示
す。ソースマシン３２０の内部構造と宛て先マシン３４
０の構造は同一である。転送コントローラ８０の他に対
する接続のいくつかが異なっているにすぎない。ソース
マシンは次のようなレジスタを含む。ＣＡＣＨＥＡＤＲ
レジスタ４０１は転送方向に応じて内部アドレスまたは
外部アドレスのいずれかを含む。このアドレスは、キャ
ッシュサブブロックのアドレスと共に、転送コントロー
ラ８０の内部Ｓポートからロードされる。オンチップア
ドレスの上部ビットを発生するのに、マルチプレクサを
使用できる。
【０２１４】ＡＢＰＩＴＣＨレジスタ４０２は、次のラ
インのための開始アドレスを発生するため、開始アドレ
スに加算される（または減算される）ピッチを含む。Ｇ
ＴＰＩＰＥレジスタ４０３は実際には３つの部分に分割
されている。第１部分は、ＡＳＴＡＲＴが宛て先となっ
ている３２ビットアドレスである。第２部分はＢＣＯＵ
ＮＴが宛て先となっている１６ビットのラインカウント
であり、第３部分はＡＣＯＵＮＴが宛て先となっている
１６ビットのバイトカウントである。このレジスタは、
関連するレジスタにフェッチしたガイドテーブルを即座
に記憶できないとき、ガイドテーブルオペレーション中
の一時レジスタとして働く。
【０２１５】ＡＳＴＡＲＴレジスタ４０４は、現在のラ
インの開始アドレスの記録を記憶し、ＡＳＴＡＲＴレジ
スタ４０４は、ガイドされた転送を実行する際にガイド
テーブルアドレス／オフセット入力に対して倍になる。
ＢＳＴＡＲＴレジスタ４０５は、現在のバッチの開始ア
ドレスの記録を記憶する。ＢＳＴＡＲＴレジスタ４０５
は、また、オフセットガイドされた転送に対しベースア
ドレスを含み、デルタガイドされた転送に対しては最終
バッチ開始アドレスを含む。
【０２１６】ＣＲＮＴＡＤＲレジスタ４０６はパケット
サービスの現在のアドレスを記憶する。このアドレスは
次のアクセスを実行する場所のアドレスである。次のア
ドレスを発生するよう転送されるバイト数がこの値に加
算されたり、またはこれより減算される。ラインまたは
ピッチが完了すると、ＣＲＮＴＡＤＲレジスタ４０６に
は次のラインまたはバッチの開始アドレスがロードされ
る。
【０２１７】ＢＣＰＩＴＣＨレジスタ４０７は、次のバ
ッチのための開始アドレスを発生するよう、現在のバッ
チの開始アドレスに加算もしくはこれより減算されるピ
ッチを記憶している。ガイドされた転送を行うとき、こ
のＢＣＰＩＴＣＨレジスタ４０７は、ガイドテーブルポ
インタとして使用される。ＡＣＯＵＮＴレジスタ４０８
はライン内のバイト数を記憶している。このバイト数は
定数であるか、または可変バッチガイドされた転送のた
めのガイドテーブル入力からロードされる。ＡＣＵＲＲ
ＥＮＴレジスタ４０９はライン内に残っているそのとき
のバイト数を記憶する。
【０２１８】ＢＣＯＵＮＴはバッチ内のライン数を記憶
する。この数は定数であるかまたは可変バッチのガイド
された転送のためのガイドテーブル入力からロードされ
る。ＢＣＵＲＲＥＮＴレジスタ４１１は、バッチ内に残
っている１未満のラインの現在の数を記憶する。ＣＣＵ
ＲＲＥＮＴレジスタ４１２は、パケット内に残っている
１未満のバッチの現在の数を記憶する。ガイドされた転
送を行うとき、これはその変わりにガイドテーブル内に
残っている入力の数を表示する。
【０２１９】ＣＢＹＴＥＳレジスタ４１３はダイレクト
メモリアクセスまたはキャッシュサービスにより転送す
べき残っているバイトの現在の数を記憶する。ＢＵＦＰ
ＴＲレジスタ４１４は、ソースマシン３２０と宛て先マ
シン３４０によって共用されるレジスタである。ＢＵＦ
ＰＴＲレジスタ４１４は、外部メモリ間でのパケット転
送中にバッファとして使用されるパラメータメモリの部
分をポイントする。マルチプレクサはオンチップアドレ
スの上部ビットを発生するのに使用できる。
【０２２０】ＦＣＯＵＮＴレジスタ４３１（図１２に示
す）は、パイプライン内に現在あるすべてのインストラ
クションが完了した後、パケット転送用ＦＩＦＯバッフ
ァ３１１内にどれだけ多くのバイトが残るかを示す５ビ
ットの値（１６〜０のみ）を記憶する。
【０２２１】ＢＵＦＣＯＵＮＴレジスタ４４１（図１３
に示す）は、外部メモリ間バッファ内にどれだけ多くの
スペアバイトが残るかを示す８ビットの値（１２８〜０
のみ）を記憶する。ソースマシン３２０の中心は、マシ
ンが転送したいバイト数を決定するための計算用ハード
ウェアと方法である。これはバイト計算回路４１５の数
で行われる。これは次元内に残っているバイト数、アド
レスの一致、バスサイズおよび次元が前方にアドレス指
定されているか、または後方にアドレス指定されている
かどうかに応じて決まる。エンディアンはこの計算には
重要ではない。次元内に残っているバイト数が８以上で
あると一時的に仮定すると、表１１は異なっているアラ
インメントのためにマシンが転送を望んでいるバイト
数、バスサイズおよびアドレス指定の方向（前方または
後方）を示している。
【０２２２】
【表１１】
【０２２３】バスが６４ビット幅であり、アドレス指定
が前方であれば、３つの最小位のアドレスビットの２の
補数をとることにより、上記の値を推定する。４番目の
アドレスビットは桁上げ用である。次元が後方にアドレ
ス指定される場合、３つの最小位のアドレスビットの値
に１を加えるだけでバイト数を計算する。バスが３２ビ
ット幅で、アドレス指定が前方であれば、２つの最小位
のアドレスビットの２の補数をとることにより、上記の
値を推定する。桁上げにより第３ビットとなる。次元が
後方にアドレス指定される場合、２つの最小位アドレス
ビットの値に１を加えるだけで、バイト数を計算でき
る。これらの場合、計算に通常含まれる次の最高位ビッ
トの影響は無視しなければならない。バスが１６ビット
幅で前方にアドレス指定される場合、最小位アドレスビ
ットだけの２の補数をとることにより、上記値が推定さ
れる。桁上げは第２ビットとなる。次元が後方にアドレ
ス指定される場合、最小位ビットの値に１を加えるだけ
でバイト数が計算される。これらの場合、通常計算に含
まれる次の２つの最高位ビットの影響は無視しなければ
ならない。
【０２２４】上記の説明は、マシンがそれ自体を現在の
バスサイズに一致させるため、転送を望むバイトの数に
ついて述べたものである。このオペレーションが行われ
た後に、連続する転送は自動的に現在のバスサイズによ
って可能なバイトの最大数となる。このバスサイズを変
更する場合、これも自動的に処理される。次にアドレス
レジスタはバイト数だけインクリメントまたはデクリメ
ントされ、次のデータの開始点をポイントする。現在の
次元カウントの残りのバイトの新しい数を示すように、
同じ数だけデクリメントされる。マシンが転送を望むバ
イト数が、次元内に残っているバイト数よりも大きくな
るまでこのプロセスが続き、残りのバイト数よりも転送
を望むバイト数が大きくなった時点まで、実際に転送さ
れるバイト数を低い値にしなければならず、こうして次
元の転送を完了する。このような条件は、転送を望むバ
イト数から残っているバイト数を減算することにより検
出され、借りが起こらない場合は次元の最終転送に達
し、転送すべきバイト数のためにバイトカウントを用い
る。借り条件に基づくこれら２つの値の選択のためにマ
ルチプレクサが使用される。
【０２２５】転送が次元内の最終であり、パケットリク
エストが実行中であれば、通常の第１次元計算を行う代
わりに、次の次元パラメータを計算する。ＢＣＵＲＲＥ
ＮＴレジスタ４１１内の値が０であるかどうかにより、
ＢＣＵＲＲＥＮＴレジスタ４１１またはＣＣＵＲＲＥＮ
Ｔレジスタ４１２のいずれかをデクリメントする。いず
れの場合にせよ、ｘＣＯＵＮＴレジスタから小さい次元
のｘＣＵＲＲＥＮＴカウントをロードし、次の第１次元
を開始する。
【０２２６】ＢＣＵＲＲＥＮＴレジスタ４１１の値が０
となるかどうかに応じて、ＡＳＴＡＲＴレジスタ４０４
にＡＢＰＩＴＣＨレジスタ４０２に記憶されていた値を
加算（または減算）するか、またはＢＳＴＡＲＴレジス
タ４０４にＢＣＰＩＴＣＨレジスタ４０７に記憶されて
いた値を加算（または減算）することにより、次の次元
のためのアドレスも計算される。計算された値は、ＣＲ
ＮＴＡＤＲレジスタ４０６およびＡＳＴＡＲＴレジスタ
４０４に書き込まれＢＣＵＲＲＥＮＴレジスタ４１１内
の値が０であれば、ＢＳＴＡＲＴレジスタ４０５にも書
き込まれる。
【０２２７】第１次元の最終転送が実行され、ＢＣＵＲ
ＲＥＮＴレジスタ４１１およびＣＣＵＲＲＥＮＴレジス
タ４１２内の値がいずれも０であれば、ソースマシン３
２０はパケットサービスを完了する。ソースマシン３２
０および宛て先マシン３４０の双方がこの状態に達する
と、全パケットサービスが完了する。パケット転送オプ
ションフィールドのソースおよび宛て先更新モードに応
じ、ステージで追加次元計算を行うことができ、ＣＲＮ
ＴＡＤＲレジスタ４０６に記憶されていたデータが下の
パケットリクエスト位置にセーブされる。これにより残
されている点でのパケット転送の後における再送信が可
能となる。
【０２２８】これらアドレス計算は２つの３２ビット加
算器４２０および４２３で行われる。マルチプレクサ４
２１および４２２は、加算器４２０への入力を選択し、
同様にマルチプレクサ４２４および４２５は加算器４２
３への入力を選択する。加算器４２０は、ＣＡＣＨＥＡ
ＤＲレジスタ４０１、ＡＢＰＩＴＣＨレジスタ４０２、
ＡＳＴＡＲＴレジスタ４０４、ＢＳＴＡＲＴレジスタ４
０５、ＣＲＮＴＡＤＲレジスタ４０６およびＢＣＰＩＴ
ＣＨレジスタ４０７のサービスを行う。加算器４２３
は、ＡＣＯＵＮＴレジスタ４０８、ＡＣＵＲＲＥＮＴレ
ジスタ４０９、ＢＣＯＵＮＴレジスタ４１０、ＢＣＵＲ
ＲＥＮＴレジスタ４１１、ＣＣＵＲＲＥＮＴレジスタ４
１２およびＣＢＹＴＥＳレジスタ４１３に対するサービ
スを行う。
【０２２９】上記説明は、パケット転送について簡単に
触れたものであるが、同様な方法がキャッシュサービス
およびバッファ操作に対しても適用されることに留意さ
れたい。キャッシュサービスの場合、アドレスは常に一
致した境界上で開始し、アドレスがキャッシュサブブロ
ックの終了点に達するとサービスが終了するので、バイ
トカウンタはない。このことは、ソースマシン３２０が
デジタル画像／グラッフィックプロセッサのインストラ
クションキャッシュまたはマスタプロセッサ６０のデー
タまたはインストラクションキャッシュにサービスする
かどうかに応じて変わる。
【０２３０】上記説明は、転送するバイト数の計算を常
に実行できることを示唆している。パケット転送用ＦＩ
ＦＯバッファ３１１は、マシンがその数のバイトを転送
するには、過度に満杯または空状態となり得るので、こ
のことは当てはまらない。したがってパイプライン内に
オペレーションをロードする前にさらに計算を行う必要
がある。
【０２３１】ソースマシン３２０がパケット転送用ＦＩ
ＦＯバッファ３１１内に残されている余裕よりも多いバ
イトを転送したい場合、待機する必要がある。宛て先マ
シン３４０がパケット転送用ＦＩＦＯバッファ３１１内
にあるバイト数よりも多いバイトを転送したい場合も待
機する必要がある。宛て先マシン３４０が読み出しをす
るのに、パケット転送用ＦＩＦＯバッファ３１１内に十
分なバイトをソースマシン３２０がロードしようとする
場合、双方の転送を続けることができる。
【０２３２】これら計算は図１２に示されたロジックで
実行される。ＦＣＯＵＮＴレジスタ４３１は既にパイプ
ライン内にあるオペレーションが完了した場合、パケッ
ト転送用ＦＩＦＯバッファ３１１内に入るデータのバイ
ト数を記録する。加算器４３４はソースマシン３２０が
パケット転送用ＦＩＦＯバッファ３１１に転送したいバ
イト数にこの値を加える。合計値が１６を越える場合、
ソースマシン３２０は続けることはできないが、宛て先
マシン３２０がいくらかのデータを空にすることを待た
なければならない。加算器４３４は、１７個以上の出力
を発生し、この出力はソースマシン３２０に供給され、
このマシンをストールさせる。現在の値または加算器３
４３の１７以上の出力により選択された加算の結果のい
ずれかであるパケット転送用ＦＩＦＯバッファ３１１内
の新しいバイト数がマルチプレクサ４３５を通して減算
器４３６へ送られる。減算器４３６は宛て先マシン３４
０が転送したいバイト数からパケット転送用ＦＩＦＯバ
ッファ３１１内の新しいバイト数を減算する。減算器４
３６が借り信号を発生しなければ、宛て先マシン３４０
は続行できる。減算器４２６が借り信号を発生すると、
この借り信号はマルチプレクサ４３７を制御して、差ま
たは減算前の値を選択してＦＣＯＵＮＴレジスタ４３１
にセーブする。
【０２３３】キャッシュサービスのためにキャッシュバ
ッファ３１２を使用するときは、同様な組の計算が必要
である。マルチプレクサ４３３に対するモード信号がＦ
ＣＯＵＮＴレジスタ４３１が計算のソースとして働く
か、またはキャッシュバッファ３１２に記憶されていた
バイト数を記憶する同様なＣＨＣＯＵＮＴレジスタ４３
２として働くかを選択する。
【０２３４】外部メモリ間転送を実行するとき、転送プ
ロセッサ８０は、リクエスト中のプロセッサのパラメー
タメモリの一部をバッファとして使用する。この外部メ
モリ間バッファのステートおよびその内容は管理が必要
である。バッファポインタＢＵＦＰＴＲレジスタ４１４
は、ソースマシン２４０と宛て先マシン３４０とによっ
て共用されるが、その理由は、このバッファは１度に一
つしかアクセスできないからである。ＢＵＦＰＴＲレジ
スタ４１４は、ソースマシン３２０および宛て先マシン
３４０の通常のロジックを使用して、バッファとの間で
転送されたバイト数だけインクリメントされる。ＢＵＦ
ＰＴＲレジスタ４１４は長さが８ビットだけでよい。こ
のアドレスの最高位ビットは、各プロセッサに対して固
定されており、リクエスト中のプロセッサに基づき、一
定のマルチプレクサから供給される。通常の一致／残留
スペースロジックを用いて、転送されたバイト数が計算
される。外部メモリ間バッファを空にするソースマシン
３２０は、ＢＵＦＣＯＵＮＴレジスタ４４１を使用して
そのバイトに残っている値を記憶する。外部メモリ間バ
ッファを満たす宛て先マシン３４０は、ＦＣＯＵＮＴレ
ジスタ４３１を使用してバイトに残っている値を記憶す
る。
【０２３５】図１３は、バッファカウント演算を示して
いる。ＢＵＦＣＯＵＮＴレジスタ４４１は、転送方向に
応じて外部メモリ間バッファ内のスペアバイトの数また
は空にすべき残っているデータバイトの数の８ビットカ
ウントである。ソースマシン３２０は、外部メモリ間バ
ッファを満たしたとき、パケット転送用ＦＩＦＯバッフ
ァ３１１にロードするバイト数だけＢＵＦＣＯＵＮＴレ
ジスタ４４１をデクリメントする。ＢＵＦＣＯＵＮＴレ
ジスタ４４１が７以下になるとソースマシン３２０が停
止し、パケット転送用ＦＩＦＯバッファ３１１が外部メ
モリ間バッファ内に空にされるまで、宛て先マシン３４
０の作動が続く。従ってソースマシン３２０は外部メモ
リ間バッファ内に入るデータよりも多いデータをフェッ
チできない。外部メモリ間バッファは、少なくとも１２
０バイトで満杯になる。
【０２３６】外部メモリ間バッファが満杯になる状態と
空になる状態の間で、ＢＵＦＣＯＵＮＴレジスタ４４１
は１２８から減算し、これを外部メモリ間バッファ内に
残っているデータバイトの数にしなければならない。外
部メモリ間バッファを空にすると、ソースマシン３２０
はＢＵＦＣＯＵＮＴレジスタ４４１が０となるまで、こ
れをデクリメントする。宛て先マシン３４０はパケット
転送用ＦＩＦＯバッファ３１１を空にし続け、再び方向
を反転させる。外部メモリ間バッファの充填が開始する
前に、ＢＵＦＣＯＵＮＴレジスタ４４１は１２８にリセ
ツトされる。マルチプレクサ４４２および４４３、およ
びフル（全）加算器４４４は、このような必要な演算を
行う。
【０２３７】パケット転送が一時中断されているとき、
ＢＵＦＣＯＵＮＴレジスタ４４１およびＢＵＦＰＴＲレ
ジスタ４１４は、他のパケットパラメータがセーブされ
る。レストレーション時にオペレーションを正しく再開
できるように、外部メモリ間バッファを空にするか、ま
たは満たす、現在の方向を表示するビットもセーブされ
る。
【０２３８】図１４ａおよび１４ｂは、小エンディアン
および大エンディアン係数のための、それぞれのポイン
タＦＤＰＴＲおよびＦＳＰＴＲとパケット転送用ＦＩＦ
Ｏバッファ３１１との関係を示している。パケットリク
エストはソースおよび宛て先の形状を実質的に任意また
は従属的にできるので、宛て先に対して常に一致するわ
けではない。図８において、ソースと宛て先の整列がコ
ンスタントに互いに変化した状態で、０バイトのサイク
ルと８バイトのサイクルとの間でソースマシン３２０は
記憶し、宛て先マシン３４０はフェッチが可能である。
従ってパケット転送用ＦＩＦＯバッファ３１１は１６バ
イトのバイト幅のＦＩＦＯであり、このＦＩＦＯはソー
スからの０〜８バイトをロードできるのと同時に、宛て
先への０〜８バイトを空にできる。ソースマルチプレク
サおよび整列ロジック３３０はソースから適当なバイト
を抽出し、これらバイトをパケット転送用ＦＩＦＯバッ
ファ３１１の隣接するＦＩＦＯデータを維持する位置に
記憶する。宛て先マルチプレクサおよび整列ロジック３
５０は、パケット転送用ＦＩＦＯバッファ３１１からの
最も古いバイトを抽出し、宛て先に書き込む前に正しい
位置に８バイトワードでこれらバイトを一致させる。ソ
ースマルチプレクサおよび整列ロジック３３０、並びに
宛て先マルチプレクサおよび整列ロジック３５０は、そ
れらの転送を一致でき、できるだけ長くこの状態に留め
ることができるようになるとすぐに、６４ビットのダブ
ルワードの境界にこれらの転送を一致させる。従ってソ
ースマルチプレクサおよび整列ロジック３３０並びに宛
て先マルチプレクサおよび整列ロジック３５０は、変動
する整列状態をサポートする。
【０２３９】パケット転送用ＦＩＦＯバッファ３１１
は、サーキュラバッファとして１６ビットを取り扱う。
データの開始点を任意のバイト位置とすることができ
る。宛て先マルチプレクサおよび整列ロジック３５０が
データを抽出する点は、４ビットのＦＤＰＴＲレジスタ
によって表示され、ＦＤＰＴＲレジスタはデータを抽出
する同じサイクルで変更され、ポインタを新しいデータ
の開始点に移動する。宛て先マルチプレクサおよび整列
ロジック３５０は、抽出されたバイトを取り込み、宛て
先ダブルワード内の正しい位置へこれらを整列させる。
パケット転送用ＦＤＰＴＲバッファ３１１からの抽出お
よび整列は宛て先マルチプレクサおよび整列ロジック３
５０内の８つのパラレルな１６ビットバレルシフタから
成る１６ポジションバイトローテータを使用した１工程
で行われる。周辺のバイトをスワップするように、ガン
のようなデータの操作を実行し、次に別の回転を行う。
宛て先マルチプレクサおよび整列ロジック３５０も、宛
て先に適当なバイトだけが書き込まれるように、同様に
バイトストローブを操作する。
【０２４０】ソースマルチプレクサおよび整列ロジック
３３０からのパケット転送用ＦＩＦＯバッファ３１１へ
のローディングは、実質的に同様なオペレーションであ
る。ソースマルチプレクサおよび整列ロジック３３０
は、４ビットのＦＳＰＴＲレジスタによってマークされ
た最初の空いている位置にそのデータを書き込み、新し
い最初の空いた位置を有するＦＳＰＴＲレジスタを更新
する。パケット転送用ＦＩＦＯバッファ３１１がフル状
態のとき、ＦＳＰＴＲレジスタは、一旦宛て先マルチプ
レクサおよび整列ロジック３５０があるデータを抽出す
れば、空となる最初の位置を実際にポイントする。
【０２４１】宛て先マシン３４０は、クロックサイクル
のスレーブ位相に関するデータを抽出する。ソースマシ
ン３２０はクロックサイクルの次のマスタ位相時にロー
ドする。大エンディアンおよび小エンディアン作動モー
ドをサポートするため、いずれの方向にもデータ回転を
行う必要がある。データの連続性が常に正しくなるよう
にパケット転送用ＦＩＦＯバッファ３１１の外側から見
た場合、小エンディアンモードではデータ回転は時計回
り方向にし、大エンディアンモードでは反時計回り方向
にする。従って操作マルチプレクサおよび整列ロジック
３３０、宛て先マルチプレクサおよび整列ロジック３５
０、ポインタＦＳＰＴＲおよびＦＤＰＴＲおよびパケッ
ト転送用ＦＩＦＯバッファ３１１のレジスタは、双方の
エンディアンに合わせるように設計しなければならな
い。
【０２４２】図１２のＦＣＯＵＮＴレジスタ４３１は、
パケット転送用ＦＩＦＯバッファ３１１にどれだけ多く
のバイトが保持されているかの表示を記憶する。このＦ
ＣＯＵＮＴレジスタ４３１は、１７以上の値を決して含
むことができない。このレジスタはこのレジスタ内に記
憶された値がパイプライン内に現在あるインストラクシ
ョンのすべてが完了した後に、パケット転送用ＦＩＦＯ
バイト３１１内にどれだけ多くのバイトが入るかを表示
するように、パイプラインのローディング前にソースマ
シン３２０および宛て先マシン３４０によって操作され
る。これによって、パケット転送用ＦＩＦＯバッファ３
１１のブロッキングを生じさせるようなパイプラインへ
のオペレーションのローディングができなくなる。従っ
て、宛て先マシン３４０は常に十分なバイトを有し、ソ
ースマシン３２０は常に十分な余裕を有することとな
る。この結果、ＦＤＰＴＲまたはＦＳＰＴＲが互いにオ
ーバーテイクをする危険がなくなる。新しいパケットリ
クエストを開始すると、ＦＤＰＴＲおよびＦＳＰＴＲが
０にリセットされるので、これらの双方は同じ位置をポ
イントし、ＦＣＯＵＮＴレジスタ４３１は０にリセット
される。これによりパケット転送用ＦＩＦＯバッファ３
１１の正しい初期化が保証される。
【０２４３】パケット転送が一時中断されると、ＦＤＰ
ＴＲ、ＦＳＰＴＲおよびＦＣＯＵＮＴレジスタ４３１の
みならず、パケット転送用ＦＩＦＯバッファ３１１レジ
スタ自身も制御される。これによりパケット転送用ＦＩ
ＦＯバッファ３１１の全ステートが保持され、よってこ
のステートはパケット転送の再開時にレストアできる。
【０２４４】値で満杯にされたパケット転送は、満杯に
している値をパケット転送用ＦＩＦＯバッファ３１１の
最下位のダブルワードにロードし、ＦＣＯＵＮＴレジス
タ４３１を１６にセットし、ＦＤＰＴＲをエンディアン
のための正しいデータ開始点にセットする。小エンディ
アンに対してはバイト０であり、大エンディアンに対し
てはバイト７である。値で満杯にされたパケット転送中
では、ＦＣＯＵＮＴレジスタ４３１の値は変更されな
い。従って宛て先マシン３４０は、満杯になったパケッ
ト転送用ＦＩＦＯバイト３１１を常時見ているので、こ
の満杯にしている値をフェッチし、整列する。ソースマ
シン３２０も満杯にされたパケット転送用ＦＩＦＯバイ
ト３１１を常時見ているので、必要に際し、停止する。
値で満杯にされたパケット転送を一時中断またはレスト
アする際には、パケット転送ＦＩＦＯバッファ３１１の
ステートは一時中断の別の形態に対する場合のように、
セーブされ、レストアされるだけである。従って値で満
杯にされたパケット転送を一時中断するためには特別な
考慮は不要である。
【０２４５】ソースマシン３２０は、２つのパイプライ
ンを含み、宛て先マシン３４０と別のパイプラインを共
用する。パイプラインは内部メモリインターフェース３
０１および外部メモリインターフェース３０２とインタ
ーフェースされ、４つの方向のデータ転送、すなわちオ
ンチップからオンチップへ、オフチップからオンチップ
へ、オンチップからオフチップへ、オフチップからオフ
チップへのデータ転送を可能とする。ソースマシン３２
０のアドレスパイプライン４２７およびバイトパイプラ
イン４２８は、宛て先マシン３４０のパイプラインから
分離されているが、共通のパイプラインの進行を行うよ
うに連動されている。これにより、ステップ状に維持し
ながら内部メモリインターフェース３１０および外部イ
ンターフェース３２０上での独立した行動が可能となっ
ている。あるインターフェースへの不連続性は、他のイ
ンターフェースを停止させることもある。アドレスパイ
プライン４２０はソースマシン３２０によってアクセス
されるアドレスを記憶し、バイトパイプライン４２８は
バイトストローブおよび整列情報を記憶する。この情報
はどのバイトが対応しており、パケット転送用ＦＩＦＯ
バッファ３１１またはキャッシュバッファ３１２にどれ
だけ多くのバイトをロードしたり、これらから除くかを
表示している。転送コントローラ８０のレジスタの転送
にあたり、バイトパケット４２８はレジスタ番号を記憶
する。サービスを受けた情報もバイトパイプラインを下
方に移働し、オペレーションがいつ完了したかを表示す
る。
【０２４６】ソースマシン３２０と宛て先マシン３４０
は、リクエストパイプライン４２９を共用する。リクエ
ストパイプライン４２９はステータス情報、例えば低優
先度パケット転送、ダイレクト外部アクセス等の実行中
のオペレーションのタイプ、およびリクエスト中のプロ
セッサの表示を記憶する。リクエストパイプライン４２
９は、ステータス事象が生じるときを表示するパラレル
制御情報も記憶する。
【０２４７】一つ以上のアクセスが停止する際には、と
きどき内部パイプラインにバブルが生じる。転送コント
ローラ８０は、ガイドされた転送中にガイドテーブルの
値をフェッチするのに、これらバブルを使用する。これ
により、転送コントローラ８０の転送中バンド幅をより
効率的に使用できる。宛て先レジスタがフリーでない場
合、このようなフェッチされたガイドテーブルの値は、
ＧＴＰＩＰＥレジスタ４０３の関連部分に記憶される。
【０２４８】転送コントローラ８０はバイト配列された
パケット転送のみにおいて、データ配列を行うことがで
きる。ソースマシン３２０と宛て先マシン３４０とは独
立しているので、これらマシンの各々は０バイトの各サ
イクルと８バイトの各サイクルとの間でフェッチしたり
記憶することができる。このことは、ソースアドレスと
宛て先アドレスとの相互の整列はコンスタントに変化し
得ることを意味している。変動する整列をサポートする
ため、転送コントローラ８０はパケット転送用ＦＩＦＯ
バッファ３１１とソース配列ロジック３３２と、宛て先
整列ロジック３５２を含んでいる。パケット転送ＦＩＦ
Ｏバッファ３１１は、１６バイトのＦＩＦＯレジスタで
あり、このレジスタはソースからの０〜８バイトのロー
ドと、宛て先への０〜８バイトを空にすることを同時に
行うことができる。ソースマルチプレクサ３３１および
ソース配列ロジック３３２は、ソースから適当なバイト
を抽出し、これらを先のソースバイトに隣接するパケッ
ト転送用ＦＩＦＯバッファ３１１に記憶する。宛て先配
列ロジック３５２および宛て先マルチプレクサ３５１
は、パケット転送用ＦＩＦＯバッファ３１１から最も古
いバッファを抽出し、現在アドレス指定されている宛て
先の８バイトのダブルワードで、正しい位置にこれらを
配列する。パケット転送配列およびＦＩＦＯ操作は自動
的であり、意図する実施例ではプログラマーに対してト
ランスペアレントである。
【０２４９】キャッシュバッファ３１２にはパケット転
送用ＦＩＦＯバッファ３１１に対して作動が類似する８
バイトのバッファであり、キャッシュおよびダイレクト
外部アクセスオペレーション中に使用される。キャッシ
ュの内外への転送は常に８バイト幅である。キャッシュ
バッファ３１２には外部メモリバスが６０ビット幅より
も狭い場合にデータを配列するのを助ける。キャッシュ
バッファ３１２をパケット転送用ＦＩＦＯ場合に３１１
と別個に設けたことにより、現在パケット転送用ＦＩＦ
Ｏバッファ３１２にあるパケットデータを最初に空にす
ることなく、パケット転送の途中でより高い優先度のキ
ャッシュおよびダイレクト外部アクセスリクエストをサ
ービスすることが可能となっている。
【０２５０】転送コントローラ８０はオンチップメモリ
にマッピングされる４つの、ユーザーがアクセス可能な
レジスタを有する。これらレジスタはロードおよび記憶
インストラクションによりマスタプロセッサ６０によっ
てアクセス可能である。これらレジスタはデジタル画像
／グラフィックプロセッサ７１、７２、７３、７４に対
してはアクセスできない。表１２はこれらレジスタをリ
ストアップしたものである。
【０２５１】
【表１２】
【０２５２】ＲＥＦＣＮＴＬレジスタは、システムのＤ
ＲＡＭリフレツシュサイクルを制御するのに使用される
２つの１６ビットの値を含む。１６ビットＲＥＦＲＡＴ
Ｅフィールド（ビット１５〜０）は、ＤＲＡＭリフレッ
シュサイクルを発生するインターバルを決定する。ＲＥ
ＦＲＡＴＥにおける値は、各リフレッシュリクエストの
間に生じるマルチプロセッサ集積回路１００のクロック
サイクル数を示す。ＲＥＦＲＡＴＥにおける３２（１６
進数００２０）未満の値は、ＤＲＡＭリフレッシュをデ
ィスエープルする。ＲＥＦＲＡＴＥフィールドはリセッ
ト時に３２（１６進数００２０）にセットされる。ＤＲ
ＡＭリフレッシュ中、１６ビットの疑似アドレスが外部
アドレスバス上に出力され、リフレッシュバンクデコー
ディングまたはＲＡＳ′だけのリフレッシュとともに使
用される。１６ビットＲＰＡＲＬＤフィールド（ビット
３１〜１６）は、リフレッシュサイクル中に出力される
最大値を含む。現在のリフレッシュアドレスのトラック
を維持するのに、リフレッシュアドレスカウンタが使用
される。このカウンタはリフレッシュサイクルが起きる
たびにデクリメントされ、このカウンタが０に達する
と、ＲＰＡＲＬＤにおける値が再ロードされる。ＲＰＡ
ＲＬＤフィールドはリセット時に１６進数０ＦＦＦＦに
セットされる。
【０２５３】パケット転送用最小レジスタＰＴＭＩＮ５
１１およびパケット転送用最大レジスタＰＴＭＡＸ５１
２は、パケット転送の作動時間を制御するようになって
いる。これらレジスタは、図３１に示されており、以
下、更に説明する。パケット転送用最小レジスタＰＴＭ
ＩＮ５１１は、より高い優先度のパケット転送によって
パケット転送をインタラプトできる前に、転送コントロ
ーラ８０によってパケット転送のサービスを行わなけれ
ばならないクロックサイクルの最小数を記憶する。好ま
しい実施例では、パケット転送用最小レジスタＰＴＭＩ
Ｎ５１１の２４の最小位のビットしか実行されない。よ
り高い位のビットからの読み出しは、常に０に復帰し、
これらビットへの書き込みは全く効果がない。リセット
時にパケット転送用最小レジスタＰＴＭＩＮ５１１には
１６進数１００００（６４Ｋサイクル）がロードされ
る。パケット転送用最大レジスタＰＴＭＡＸ５１２は、
タイムアウト前にパケット転送用最小レジスタＰＴＭＩ
Ｎ５１１により指定される時間の後にパケット転送を続
けることができる最大時間を決定する。本実施例では、
パケット転送用最大レジスタＰＴＭＡＸ５１２は２４の
最小位のビットを実行する。より高い位のビットからの
読み出しは０に復帰し、これらビットへの書き込みは何
らの効果もない。従ってＰＴＭＩＮサイクルの後により
高い優先度のパケット転送によりパケット転送をインタ
ラプトでき、ＰＴＭＩＮ＋ＰＴＭＡＸサイクルの後に同
じ優先度の別のパケット転送を実行するため、このパケ
ット転送を一時中断できる。より高い優先度のパケット
転送のため、あるパケット転送を一時中断できるとき、
パケット転送用最大レジスタＰＴＭＡＸ５１２内に記憶
された値は、影響しない。リセット時にＰＴＭＡＸに１
６進数の値１００００（１６Ｋサイクル）がロードされ
る。
【０２５４】パケット転送またはデジタル画像／グラフ
ィックプロセッサ７１、７２、７３、７４のインストラ
クションキャッシュフィルサイクルまたはダイレクト外
部アクセスサイクル中にフォールトが生じたことを表示
するステータスビットを含む。表１３は、ＦＬＴＳＴＳ
レジスタ上の特定のビットの意味を示す。
【０２５５】
【表１３】
【０２５６】転送コントローラ８０は、所定のメモリフ
ォールトの検出に基づき、ＦＬＴＳＴＳレジスタの個々
のビットをセットする。マスタプロセッサ６０のリクエ
ストしたパケット転送中にフォールトが生じると、Ｍビ
ット（ビット０）は１にセットされる。ビット１９〜１
６はデジタル両像／グラフィックプロセッサ７１、７
２、７３、７４によってリクエストされるパケット転送
フォールトを表示するのに使用される。ＤＩＧＰ３（ビ
ット１９）は、デジタル画像／グラフィックプロセッサ
７４のパケット転送フォールトを表示し、ＤＩＧＰ２
（ビット１８）はデジタル画像／グラフィックプロセッ
サ７３のパケット転送フォールトを表示し、ＤＩＧＰ１
（ビット１７）はデジタル画像／グラフィックプロセッ
サ７２のパケット転送フォールトを表示し、ＤＩＧＰＯ
（ビット１６）はデジタル画像／グラフィックプロセッ
サ７１のパケット転送フォールトを表示する。８つのデ
ジタル画像／グラフィックプロセッサを含む実施例で、
パケット転送フォールトをレポートするのにビット２３
〜２０が保留される。対応するデジタル画像／グラフィ
ックプロセッサによりリクエストされるパケット転送中
にフォールトが生じると、これらビットの各々が１にセ
ットされる。
【０２５７】ＤＩＧＰＣ３ビット（ビット２７）は、キ
ャッシュフィルまたはデジタル画像／グラフィックプロ
セッサ７４によりリクエストされるダイレクト外部アク
セスオペレーション中にフォールトが生じると１にセッ
トされ、同様に、ＤＩＧＰＣ２ビット（ビット２６）に
おける１は、キャッシュフィルまたはデジタル画像／グ
ラフィックプロセッサ７３によりリクエストされるダイ
レクト外部アクセスオペレーション中のフォールトを表
示する。ＤＩＧＰＣ１ビット（ビット２５）における１
は、キャッシュフィルまたはデジタル画像／グラフィッ
クプロセッサ７２によりリクエストされるダイレクト外
部アクセスオペレーション中のフォールトを表示する。
ＤＩＧＰＣ０ビット（ビット２４）における１は、キャ
ッシュフィルまたはデジタル画像／グラフィックプロセ
ッサ７１によりリクエストされるダイレクト外部アクセ
スオペレーション中のフォールトを表示する。８つのデ
ジタル画像／グラフィックプロセッサを使用する実施例
では、付加的デジタル画像／グラフィックプロセッサに
よりリクエストされるキャッシュフィルまたはダイレク
ト外部アクセスオペレーションを表示するのに、ビット
３１〜２８が保留される。
【０２５８】Ｍ、ＤＩＧＰ３〜０、またはＤＩＧＰ３〜
０ビットのうちのいずれかをセットすると、マスタプロ
セッサ６０がインタラプトされる。セットされているＦ
ＬＴＳＴＳビットをクリアすると、関連するパケット転
送、キャッシュフィルまたは外部アクセスが再スケージ
ュール化される。適当なビットに１を書き込むと、ＦＬ
ＴＳＴＳビットがクリアされ、１つのビットに０を書き
込んでも何の効果もない。
【０２５９】マスタプロセッサ６０のレジスタは、スコ
アボード化されているので、フォールトを生じたダイレ
クト外部アクセスリクエストは必ずしもこのプロセッサ
のインストラクションパイプラインを停止するわけでは
ない。マスタプロセッサ６０はデータアクセスの別の試
みを行う場合に限り、ダイレクト外部アクセス記憶装置
のフォールトにより停止する。フォールトの生じたダイ
レクト外部アクセスロードは、同じ条件下またはダイレ
クト外部アクセスによりロードされるレジスタを使用す
る試みをなす場合に、マスタプロセッサ６０を停止させ
る。デジタル画像／グラフィックプロセッサ７１、７
２、７３または７４によりリクエストされるフォールト
の生じたダイレクト外部アクセスは、リクエストされた
ダイレクト外部アクセスが完了するまでに、常にリクエ
スト中のプロセッサを停止させる。
【０２６０】パケット転送はメモリのうちの２つの領域
間でのデータのブロック転送である。ソース（Ｓｒｃ）
メモリエリアから宛て先（Ｄｓｔ）メモリエリアまで、
転送コントローラ８０によってデータが転送される。ソ
ースおよび宛て先エリアは、オンチップまたはオフチッ
プメモリのいずれでもよい。パケット転送は、転送コン
トローラ８０への領域としてマスタプロセッサ６０また
はデジタル画像／グラフィックプロセッサ７１、７２、
７３、７４のうちの１つによって開始される。転送コン
トローラ８０は、図６および７に示すように、リクエス
ト待ち行列化および優先度決定ロジック３０３により、
固定された優先度決定方法およびラウンドロビン優先度
決定方法を用いてリクエストをサービスする。一つのプ
ロセッサがリクエストを送信すると、このプロセッサは
プロセッサの実行を続けることができる。パケット転送
はプロセッササイクルを追加することなく、転送コント
ローラ８０によって完了される。パケット転送は、異な
る優先度レベルに基づいて送信できるので、より高い優
先度の転送は低い方の優先度の転送をインタラプトでき
る。このようなことが生じると、優先度の低い方の転送
は転送コントローラ８０によって一時中断され、転送内
の現在位置が制御される。より高い優先度の転送が完了
すると、インタラプトされたポイントで一時中断された
転送が自動的に再開される。
【０２６１】パケット転送の理解を容易とするため、パ
ケット転送を説明するのに用いる用語の簡単な定義を順
に説明する。ラインとはメモリにおける多数の隣接する
バイトのことであり、パッチとは開始アドレスが等距離
離間しているライングループのことであり、パケットと
はパッチの組であり、ピッチとは２つのライン間または
２つのパッチの開始点の間のアドレスの差であり、パラ
メータテーブルとはデータのパケットおよびどのように
ソースから宛て先に移動すべきかを記述するパラメータ
の、８ダブルワード長の組であり、リンクされたリスト
とはパラメータテーブルの組であり、テーブルの各々は
リスト内の次のテーブルをポイントするものである。ガ
イドテーブルとは、パケット転送における個々のパッチ
を記述するパラメータのテーブルであり、ソース転送と
は、ソースメモリ位置からのデータの転送のことであ
り、宛て先転送とは、宛て先メモリ位置へのデータの転
送のことである。
【０２６２】各プロセッサは関連するパラメータメモリ
を有し、転送コントローラがプロセッサからのパケット
転送リクエストにサービスする際、転送コントローラ８
０が使用するため、関連するパラメータメモリ内に多数
の位置が別個にセットされている。図１５にはこれらエ
リアが示されている。転送コントローラ８０により使用
されるパラメータメモリエリアは、転送コントローラ８
０の使用のみに限定されているわけではない。しかしな
がら、これら位置に入れられるデータはパケット転送オ
ペレーション中、転送コントローラ８０によってオーバ
ーライトされる可能性があることを知っておく必要があ
る。パケット転送リクエストがアクティブである時、こ
れら位置に書き込みを行ってはならない。その理由は、
このような書き込みによってパケット転送またはそのデ
ータが破壊されるからである。
【０２６３】プロセッサがパケット転送を初期化するた
めのプロセス、方法またはシーケンスの一例は次のとお
りである。対応するパラメータメモリ内にパケット転送
パラメータテーブルを作成する。必要であれば、オンチ
ップメモリ内にパケット転送用ガイドテーブルを作成す
る。ガイドテーブルの性質については後に更に説明す
る。第１パラメータテーブルの開始点をポイントするよ
うに、パラメータメモリ内のリンクされたリストの開始
アドレスをセットする。図１５は、このリンクされたリ
ストの開始アドレスを記憶すべき対応するパラメータメ
モリ内の位置を示す。マスタプロセッサ６０に対し、こ
のリンクされたリストの開始アドレスは、１６進数０１
０１００ＦＣから１６進数０１０１００ＦＦのアドレス
に記憶しなければならない。デジタル両像／グラフィッ
クプロセッサ７１、７２、７３、７４に対しては、この
ようなリンクされたリストの開始アドレスは１６進数０
１００＃０ＦＣ〜１６進数０１００＃０ＦＦ（ここで＃
はデジタル画像／グラフィックプロセッサの数である）
のアドレスに記憶しなければならない。次に適当なパケ
ット転送優先ビットおよびＰビットをセットして、転送
コントローラ８０にリクエストを送る。マスタプロセッ
サ６０のためのＰＫＴＲＥＱ制御レジスタ内およびデジ
タル画像／グラフィックプロセッサ７１、７２、７３、
７４のＣＯＭＭレジスタ内に、これらビットが位置す
る。転送コントローラ８０は、これらレジスタのステー
タスを検出し、図６および７に示された優先度に従って
パケット転送リクエストのサービスをする。
【０２６４】パケット転送リクエストはリンクされたリ
スト構造のように送られる。リンクされたリストは単に
パケット転送パラメータテーブルの集合であり、ここで
は各パケット転送は、リスト上の次の入力の入力ポイン
トに対するポインタを含む。パケット転送はオンチップ
またはオフチップメモリ上で作動できるが、パラメータ
テーブル自体のリンクされたリストはオンチップメモリ
に記憶しなければならない。各プロセッサはメモリに記
憶された多数のリンクされたリストを有することができ
るが、一時にそのうちの一つしかアクティブになれな
い。リクエスト中のプロセッサのパラメータメモリ内の
専用のリンクされたリストの開始アドレス位置に、アク
ティブなリンクされたリストの開始点が記憶される。リ
ンクされたリスト内の各入力パラメータテーブルは、リ
スト上の次の入力の位置に対するポインタを含む。リス
トの終了部はパケット転送パラメータテーブルのパケッ
ト転送オプションフィールド内のストップビットによっ
てマークされているので、リスト内の最終入力は、いず
れの位置もポイントできる。
【０２６５】図１６は、簡単なリンクされたリスト構造
を示す。このリストは２つのパケット転送パラメータテ
ーブルを含む。リスト開始ポインタは、第１パケット転
送パラメータテーブルの開始アドレスを記憶し、第１パ
ケット転送パラメータテーブル内の第１データは、第２
の、すなわち本例では最終のパケット転送パラメータテ
ーブルのアドレス内にある。本例は、２つのパケット転
送パラメータテーブルしか含まないが、リンクされたリ
ストは、オンチップメモリに合わせるよう、できるだけ
長くすることができる。
【０２６６】あるプロセッサがＰビットをセットするこ
とによりパケット転送を送った場合、転送コントローラ
８０は対応するプロセッサのＱビットをセットすること
によって応答する。このことは、そのプロセッサのリン
クされたリストがパケットコントローラ８０内に待ち行
列状になっていることを表示する。パケット転送優先レ
ベルに適当なラウンドロビントークンがリクエスト中の
プロセッサに達すると、転送コントローラ８０はリクエ
ストのサービスをアクティブに開始する。転送コントロ
ーラ８０がリクエスト中のプロセッサのパラメータメモ
リ内のリンクされたリストの開始位置を読み出す。転送
コントローラ８０は第１パケット転送パラメータテーブ
ルの内容を、そのソースマシン３２０および宛て先マシ
ン３４０内のレジスタに読み出す。次に転送コントロー
ラ８０はソースマシン３２０および宛て先マシン３４０
を使用して、パラメータテーブル内に表示されたように
データを転送する。パケット転送が完了すると、転送コ
ントローラ８０はリンクされたリスト内の次のアドレス
と共に、パラメータメモリ内のリンクされたリストの開
始アドレスを更新する。このアドレスは、ちょうど完了
したパケット転送パラメータテーブルの第１入力から読
み出される。転送コントローラは次に、リンクされたリ
スト上の最後の入力に達するまで、この手順を繰り返
す。
【０２６７】本明細書に述べたパケット転送デバイス、
プロセスおよび方法は、データの移動のフレキシビリテ
ィを最大にできるよう、多数の異なるフォーマットおよ
びオプションを提供するものである。これらフォーマッ
トを検討する際、パケット転送のソース転送と宛て先転
送とは互いに独立していることに留意することが重要で
ある。これにより読み出し時のフォーマットと完全に異
なるフォーマットを利用してパケットデータを書き込む
ことができ、これにより任意の数のスプレッド機能また
はマージ機能を自動的に達成できる。これら２つの基本
的パケット転送フォーマットは、次元が決定され、ガイ
ドされている。これらフォーマットはソース転送または
ソース転送を記述しているかまたは宛て先転送を記述し
ているかに応じて、どのようにデータを読み出すか、ま
たは書き込むかを決定できる。ソース転送と宛て先転送
に対して異なるフォーマットを規定することが可能であ
ることに留意されたい。
【０２６８】次元の定められた転送は、最もシンプルな
タイプであるが、最も硬直したタイプでもある。このよ
うな次元の定められた転送はデータバイトの簡単な隣接
するリニアシーケンスでもよいし、または多数のかかる
領域から構成できるソースまたは宛て先を記述する。ア
ドレス指定機構は三次元までのアレイの指定を可能とす
る。この機構は、単一パケット転送による多数の二次元
状パッチの転送を可能とする。第１またはＡ次元に沿う
データは、常に１バイトだけ離れている。第２すなわち
Ｂ次元および第３すなわちＣ次元に沿う間隔は任意であ
るが、パッチ全体に対して固定されている。宛て先次元
が完了すると、転送が完了する。
【０２６９】図１７は、次元の定められた転送がどのよ
うにソースメモリまたは宛て先メモリにアクセスするか
の例を示している。この図は３ラインの２パッチから成
るパケットを示しており、各パッチは５１２個の隣接す
る８ビットピクセルから成る。例えば２つのデジタル画
像／グラフィックプロセッサ７１、７２、７３、７４が
３×３の畳み込み（各々はラインのパッチの１つに作用
する）を実行しようとしている場合、これが必要となり
得る。第１パッチ（ＰＱＲ）は、デジタル画像／グラフ
ィックプロセッサ７１と関連するデータメモリ２２に転
送すべきデータを示し、第２パッチ（ＳＴＵ）データは
デジタル画像／グラフィックプロセッサ７２に関連する
データメモリ２７に転送すべきデータを示す。本例はソ
ースメモリエリアから転送コントローラ８０がデータを
どのように読み出すべきかを指定しているので、ソース
転送を示していることになる。データパケットは、次の
パラメータ、すなわちＡカウント、Ｂカウント、Ｃカウ
ント、開始アドレス、ＢピッチおよびＣピッチによって
特定される。Ａカウントとは、第１次元内の隣接するデ
ータバイトの数であり、図１７の例ではこの数は５１２
である。Ｂカウントとは、パッチを形成する工程の数ま
たは１未満のライン数である。図１２はＢカウントが２
である場合を示す。Ｃカウントは１未満のパケットを形
成するためのパッチ工程の数である。図１７はＣカウン
ト数が１である場合を示す。開始アドレスとは、パケッ
トの開始点のリニアアドレスである。このアドレスはＰ
と表示されるバイトのアドレスである。Ｂピッチとは第
２次元のリニアピッチのことである。すなわちバイトＰ
とＱとのアドレスの差またはバイトＱとＲとのアドレス
の差である。Ｃピッチとは第３次元のリニアピッチ、す
なわちバイトＰとＳとのアドレスの差のことである。ソ
ース転送および宛て先転送のいずれも、このように定義
できるが、ソースと宛て先の形状を全く異なるようにで
きるように、パラメータは独立したものである。
【０２７０】次元の定められた転送のすべての次元をア
クティブにする必要はない。Ｂカウントおよび／または
Ｃカウントを０にセットすることにより、転送を個々の
バイト、ピクセルの倍数バイト、ラインまたはパッチに
限定できる。０のＡカウント値は転送されるデータを０
にするので、エラーを発生し得る。
【０２７１】ガイド転送とは次元アドレスのシーケンス
をパケット転送パラメータ内の値のみから計算するので
はなく、オンチップメモリ内のテーブルからガイドする
転送のことである。これらのオペレーションは次元の定
められた転送よりも複雑であるが、よりフレキシブルで
ある。ガイド転送には２つのクラス、すなわち固定パッ
チ転送と可変パッチ転送とがある。固定パッチガイド転
送は次元の定められた転送の場合のようにパケット転送
パラメータ内に記述された第１次元および第２次元を有
するが、第３次元はオンチップガイドテーブル内のエン
トリーからガイドされる。可変パッチガイドテーブルで
はガイドテーブルは各パッチに対しＡ次元およびＢ次元
のサイズも決定する。いずれの形態でも、２つの１次元
は次元の定められたテーブルと同じようにアクティブで
ある。従つて各ガイドテーブルエントリーが２つの第１
次元のサイズに従って個々のバイト、倍数バイトの個々
のピクセル、ラインまたは２次元パッチを移動できる。
これによりルックアップテーブルによるライン描きまた
はデータ処理の際に生じるような多数のイレギュラーな
オペレーションが可能となる。
【０２７２】特に表示しない限り、ガイド転送について
の次の記載における情報は、ソース転送および宛て先転
送の双方にも同じように当てはまる。ガイドテーブルは
単なるエントリーのブロックであり、これは転送のタイ
プに応じて３２ビットまたは６４ビットとなり得る。こ
のガイドテーブルは、オンチップメモリ内に位置してい
なければならない。ガイドテーブルは固定パッチ転送に
対しては、３２ビットワードのアドレスに整列していな
ければならず、可変パッチ転送に対しては６４ビットの
ダブルワードアドレスに整列していなければならない。
ガイドテーブルが含むガイドテーブルの開始アドレスお
よびエントリーの数は、対応するパケット転送パラメー
タテーブル内に表示される。各ガイドテーブルエントリ
ーはパケット転送内の２次元パッチに対応しており、転
送コントローラ８０がパケット転送サービスをする際、
このコントローラはパケット転送内の次のパッチの処理
をするのに必要なように、ガイドテーブルエントリーを
一つずつフェッチする。ガイドテーブルエントリーの詳
細については、下記のガイド転送の詳細な説明で述べ
る。
【０２７３】固定パッチガイド転送は、３２ビットエン
トリーを含むオンチップガイドテーブルを使用する。こ
のテーブルは、ワード整列されていなければならないの
で、テーブルのエントリーアドレスの最小位の２つのビ
ットは００でなければならない。各エントリーは３次元
の転送のためのアドレスを計算するのに使用される情報
を含む。固定パッチ転送は３つのタイプがある。すなわ
ち固定パッチデルタガイド転送、固定パッチオフセット
転送および固定パッチオフセットガイドルックアップテ
ーブル転送がある。これらタイプについては、下記によ
り詳細に説明する。
【０２７４】固定パッチデルタガイド転送に対し、ガイ
ドテーブルは現在のパッチの開始アドレスを形成するの
に、先の２次元パッチの開始アドレスに追加すべき３２
ビットのデルタ値を含む。パッチサイズはＡカウントお
よびＢカウントパケット転送パラメータによって固定さ
れ、定義される。
【０２７５】図１８に、固定パッチデルタガイドパケッ
ト転送のプロセスおよび方法の一例が示されている。こ
こで、第１パッチすなわちパッチＡの開始アドレスを形
成するため、パケット転送パラメータ内に示された開始
アドレスに値デルタＡが加算される。この開始アドレス
は最終パッチ開始レジスタ４０３に記憶され、パッチＢ
の開始アドレスを形成するのに最終パッチ開始点４０３
に記憶されたパッチＡの開始アドレスに、デルタＢが加
算され、同様に、その後同じような加算が行われる。こ
こで加算値は次のパッチの開始アドレスのベースを形成
するよう、最終パッチ開始レジスタ４０３に常時記憶さ
れることに留意されたい。図１８に示すように、テーブ
ルポインタ５０１は、ガイドテーブル５０２内の次のエ
ントリーをポイントするように、各パッチの後に４バイ
トだけインクリメントされる。多数のエントリーカウン
タ５０３には、最初パケット転送パラメータテーブルか
らのエントリー値の数がロードされており、エントリー
カウンタ５０３の数は各パッチの後で一つだけデクリメ
ントされる。エントリー各５０３の数が０に達するとパ
ケット転送が終了する。
【０２７６】固定パッチオフセットガイドパケット転送
は、ガイドテーブル５０２を使用し、このテーブル５０
２は各パッチの開始アドレスを形成するため、パケット
転送パラメータ内に示されるベースアドレスに加算すべ
き３２ビットの値を含む。パッチサイズはＡカウントお
よびＣカウントパケット転送パラメータにより固定さ
れ、定義される。
【０２７７】図１９は固定パッチオフセットガイドパケ
ット転送のためのアドレス指定機構プロセスおよび方法
を示す。ガイドテーブル５０２における第１エントリー
からの値デルタＡは、パッチＡの開始アドレスを形成す
るため、パケット転送パラメータテーブルに特定され、
ベースアドレスレジスタ５０５に記憶されたベースアド
レスに加算される。次に、パッチＢの開始アドレスを形
成するよう、ベースアドレスレジスタ５０５内に記憶さ
れたアドレスにデルタＢが加算され、ガイドテーブル５
０２内の最終エントリーまでに同様な加算が行われる。
ここで、パケット転送パラメータテーブル内に特定され
たベースアドレスが０になると、ガイドテーブル５０２
は絶対アドレスを指定する。デルタガイド転送の場合と
同じように、テーブルポインタ５０１は現在のガイドテ
ーブルエントリーをポイントし、エントリーカウンタ５
０３の数は実行するパッチの数をトラッキングする。
【０２７８】ガイドテーブル５０２は、固定パッチオフ
セットガイドルックアップテーブルパケット転送に対
し、３２ビットのオフセット値を含む。この値はオフセ
ットレジスタ５０６内で０フィルの状態で０、１、２ま
たは３ビットだけ左にシフトしベースアドレスレジスタ
５０５内に記憶されたアドレスに加算されるべきもので
ある。ベースアドレスレジスタ５０５に記憶されたベー
スアドレスは、パケット転送パラメータに示されてお
り、これによりルックアップテーブルのデータサイズと
独立したルックアップテーブルのオペレーションのため
に転送を利用できる。固定パッチオフセットガイドルッ
クアップテーブルフォーマットは、ソース転送に対して
使用できるだけである。シフト量はパケット転送パラメ
ータのＡカウントフィールドのビット１〜３のうちの最
も左側のビットの位置によって表示されている。ビット
３のうちの１は、左にシフトされた３つの場所を示し、
ビット２は２つの場所を示し、ビット１は１つの場所を
示す。ビット１〜３の中に１がない場合は、０シフトを
示す。このような左シフトにより、８、１６、３２およ
び６４ビットのサポートが可能となる。ルックアップテ
ーブル転送のためのパッチサイズは、固定された１次元
であり、１、２、４または８バイトにセットされる。
【０２７９】図２０は、固定パッチオフセットガイドル
ックアップテーブルパケット転送のためのアドレス計算
の一例を示す。ここでオフセットＡはＡカウントフィー
ルド内の値によって示されるようなルックアップテーブ
ルのデータサイズに従って、０、１、２または３ビット
だけ左にシフトされる。オフセットレジスタ５０５内の
このようなシフトされたアドレスは、パッチＡの開始ア
ドレスを形成するため、ベースアドレスレジスタ５０５
内に記憶されたベースアドレスに加算される。次に、オ
フセットＢ値がシフトされ、ベースアドレスレジスタ５
０５内のベースアドレスに加算され、パッチＢの開始ア
ドレスを形成し、同様な操作が次々に実行される。ガイ
ドテーブル５０２からオフセット値がロードされる際に
シフトが行われる。先の実施例で述べたように、テーブ
ルポインタ５０１およびエントリーレジスタ５０３の数
は、ガイドテーブル５０２内の現在位置およびパッチの
数のトラッキングを維持する。
【０２８０】可変パッチガイド転送は、パケット転送パ
ラメータ内でなく、ガイドテーブル内のすべてのパッチ
サイズ情報を特定する。これによりパケット転送内の各
パッチが異なる次元を有することができる。転送はデル
タガイドまたはオフセットガイドのいずれでもよい。ガ
イドテーブルは可変ガイドパッチ転送に対し６４ビット
のダブルワードエントリーから成る。図２１にガイドテ
ーブル用の小エンディアンフォーマットが示されてい
る。ダブルワードの下方の半分は第１の２つの次元に対
するＡカウント値およびＢカウント値を含む。上方の３
２ビットは第３次元のアドレスを計算するのに使用され
る値を含む。図２２は、大エンディアンガイドテーブル
フォーマットを示し、このフォーマットでは、上方の３
２ビットがＡカウント値およびＢカウント値を含み、下
方の３２ビットがオフセットまたはデルタを含む。
【０２８１】３２ビットの書き込みを用いることによ
り、エンディアンフォーマットから独立したガイドテー
ブルを作成するためのソフトウェアが適当に与えられ
る。ＡおよびＢカウントはワード１のアドレスに現れ、
オフセット／デルタアドレスはワード０のアドレスに現
れる。ここでワード１はワード０よりも大きいアドレス
の４バイトにある。転送コントローラ８０は６４ビット
のアクセス中に一時に双方の３２ビットワードをアクセ
スし、そのとき選択されているエンディアンモードに従
って正しい内部オペレーションをするのに必要なワード
順序を調節する。可変パッチ転送のためのガイドテーブ
ルエントリーはダブルワードに整列すべきである。すな
わちバイトアドレスの３つの最小位ビットを０００とし
なければならない。
【０２８２】図２３は、可変パッチのデルタガイドパケ
ット転送の一例を示す。可変パッチデルタガイドパケッ
ト転送に対し、ガイドテーブルエントリーの第１ワード
は、最後のパッチ開始レジスタ５０４内に記憶された先
のパッチの開始アドレスに加算すべき３２ビットのデル
タ量を含む。パケット転送パラメータには第１パッチの
ための開始アドレスが示されている。パッチサイズは可
変であり、各ガイドテーブルエントリーの第２ワード内
に指定される。ここで、パッチＷの開始アドレスを形成
するのに、パケット転送パラメータ内に特定された開始
アドレスにデルタＷが加算される。Ａカウントは第１次
元のバイトの数の長さを決定し、Ｂカウントは第２次元
のサイズ（これはライン−１の数である）を決定する。
次にパッチＸの開始アドレスを発生するよう、最終パッ
チ開始レジスタ５０４内に記憶されたパッチＷ開始アド
レスにデルタＸが加算される。先に固定パッチ転送の場
合に述べたように、テーブルポインタ５０１およびエン
トリーカウンタ５０３の数は、ガイドテーブル５０２内
の位置のトラッキングを維持する。各ガイドテーブルエ
ントリーは、６４ビットすなわち８バイトであるので、
テーブルポインタ５０１は、８バイトよりも大きいアド
レスをポイントするようにインクリメントされる。
【０２８３】図２４には、可変パッチオフセットガイド
パケット転送の一例が示されている。可変パッチオフセ
ットガイドパケット転送のための各ガイドテーブルエン
トリーの１ワードは、３２ビットオフセット値を含む。
この３２ビットのオフセット値は、各パッチの開始アド
レスを計算するよう、ベースアドレスレジスタ５０５内
に記憶されたベースアドレスに加算される。このベース
アドレスはパケット転送パラメータ内で特定される。パ
ッチサイズは可変であり、各ガイドテーブルエントリー
の他方の半分内に特定される。パッチＷの開始アドレス
を発生するように、ベースアドレスレジスタ５０５内に
記憶されているベースアドレスに、アドレスＷの値が加
算される。Ａカウント値およびＢカウント値はパッチの
サイズを決定する。パッチＸのための開始アドレスを得
るよう、ベースアドレスレジスタ５０５内に記憶された
下のベースアドレスにオフセットＸが加算される。テー
ブルポインタ５０１およびエントリーカウンタ５０３の
数は、ガイドテーブル５０２内の位置のトラッキングを
維持しながらテーブルポインタ５０１が８だけインクリ
メントされる。
【０２８４】ルックアップテーブルパケット転送に類似
する、値でフィルする（ｆｉｌｌ−ｗｉｔｈ−ｖａｌｕ
ｅ）パケット転送は、ソース転送に対して指定できるに
すぎない。この値でフィルするパケット転送は実際には
ソースメモリからデータを転送するのではなく、むしろ
パケット転送パラメータ内にソースの値を特定するよう
になっている。２つの３２ビットフィールド、最大位の
フィル値のワードおよび最小位のフィル値のワードが、
宛て先メモリを満たすのに使用される６４ビットの値を
特定する。フィルパターンが６４ビット未満であれば、
最小値のフィル値のワードおよび最大位のフィル値のワ
ードにわたって、このパターンを再現しなければならな
い。フィル値では整列オペレーションが実行されず、宛
て先ダブルワードに書き込まれるバイトはフィル値のダ
ブルワードからの対応するバイトとなっている。値でフ
ィルするパケット転送に対して、ソース開始アドレスま
たはソース次元カウントは特定されない。パケット転送
のサイズは宛て先転送パラメータによって決定される。
【０２８５】種々の転送フォーマットによりソース転送
と宛て先転送の多数の組み合わせが可能となっている。
これら組み合わせを特定するため、パケット転送パラメ
ータテーブル内のパラメータのフォーマットは、必要な
ソース転送および宛て先転送のタイプに応じて変わる。
パラメータテーブルの内容の説明を補助するため、図２
５〜２９に種々の可能なパラメータの例が示されてい
る。
【０２８６】パケット転送パラメータテーブルは、オン
チップメモリすなわちマスタプロセッサ６０のパラメー
タメモリ１５、デジタル画像／グラフィックプロセッサ
７１、７２、７３、７４のパラメータメモリ２５、３
０、３５または４０、もしくは、デジタル画像／グラフ
ィックプロセッサ７１、７２、７３、７４のデータメモ
リ２２、２３、２４、２７、２８、２９、３２、３３、
３４、３７、３８または３９内にあることが好ましい。
パケット転送パラメータテーブルは、整列された６４バ
イトでなければならない。すなわち６つの最小位アドレ
スビットが００００００となる。どのメモリがこのテー
ブルを含むかについては、制限はない。従ってマスタプ
ロセッサ６０はデジタル画像／グラフィックプロセッサ
７１に対応するパラメータメモリ２５にあるパラメータ
テーブルを使用することができる。リクエスト中のプロ
セッサはパケット転送リクエストを送る前に自己のパラ
メータメモリ内のリンクされたリストの開始アドレス位
置に適当な開始アドレスを入れるだけである。
【０２８７】図２５〜２８に関連して、次の章はパケッ
ト転送パラメータ内の種々のフィールドについて述べ
る。ＰＴによって表示されるパケット転送パラメータの
開始アドレスに対する各フィールドのアドレスは、フィ
ールドが有効な転送タイプと同じように示される。多く
の場合、２つの同じフィールドがあり、１つはソース転
送用であり、他方は宛て先転送用である。これらの場
合、１つのコンテクストでフィールドの記述が示され
る。あるフィールドは、転送のタイプに応じて使用しな
い。これらのケースではフィールドはプログラムしない
ままにできる。表１４は可能なオプションのすべてをリ
ストアップしたものである。以下、これらのオプション
について詳細に説明する。
【０２８８】
【表１４】
【０２８９】パケット転送パラメータ内の第１データワ
ードは、次のパラメータテーブルの次のパケット転送開
始アドレスである。このワードはすべてのパケット転送
タイプに存在し、パケット転送用のリンクされたリスト
上の次のエントリーの開始点に対する３２ビットのポイ
ンタである。このワードは６４バイトの整列したオンチ
ップアドレスをポイントするので、このアドレスの６つ
の最小位のビットは００００００とならなければならな
い。パケット転送用オプションフィールド内の停止ビッ
トは、リンクされたリストを終了させるのに使用される
ので、リンクされたリストの最終エントリーは、次の特
別なアドレスエントリーを必要としない。パケット転送
が成功裏に終了するときはいつも、リクエスト中のプロ
セッサのパラメータメモリ内のリンクされたリストの開
始アドレス位置に、次のパケット転送エントリーアドレ
スワード内の値が書き込まれる。これによりポインタは
次のパケット転送に自動的に進む。このポインタは、リ
ンクされたリストに実行を休止するのに停止ビットが使
用される場合に、このポインタがリンクされたリストが
イネーブルされた際にリンクされたリスト上の次のパケ
ット転送をポイントするように、リンクされたリスト上
の最終パケットが完了した後にも、更新される。
【０２９０】第２ワードは、パケット転送オプションフ
ィールドとなっている。これはＰＴ＋４に位置する。こ
のパケット転送オプションフィールドは、データを転送
する方法で種々のオプションを指定するようにすべての
パケット転送タイプで使用される。以下、このパケット
転送オプションフィールドについて詳細に説明する。
【０２９１】次元が定められたパケット転送およびデル
タガイドパケット転送で使用される第３および第４デー
タワードは、ソースおよび宛て先開始アドレスとなって
いる。ＰＴ＋８にはソース開始アドレスがあり、ＰＴ＋
１２には宛て先アドレスがある。これらフィールドは次
元の定められたパケット転送およびデルタガイドパケッ
ト転送で使用される。次元の定められたパケット転送に
対し、各々はソースまたは宛て先のための開始バイトア
ドレスを表示する３２ビットのワードであり、デルタガ
イド転送に対し、各々はソースまたは宛て先転送のため
に第１デルタオフセット値を加算する開始アドレスを示
す。
【０２９２】オフセットガイドパケット転送で使用され
る第３および第４データワードは、ＰＴ＋８にはソース
開始アドレスがあり、ＰＴ＋１２には宛て先アドレスが
ある。これらフィールドは、オフセットガイド転送モー
ドを使用する際に、ソースおよび宛て先開始アドレスの
場所をとる３２ビットのオフセット値である。
【０２９３】第５および第６データワードは、ソースお
よび宛て先のＡおよびＢカウントであり、ＰＴ＋１６バ
イトにおける第５データワードはビット１５〜０にソー
ス用のＡカウントを有し、ビット３１〜１６にソース用
のＢカウントを有する。同様に、ＰＴ＋２０における第
６データワードは、ビット１５〜０に宛て先用Ａカウン
トを有し、ビット３１〜１６に宛て先用Ｂカウントを有
する。このＡカウントの１６ビットフィールドは、次元
の決められた、すなわち固定パッチ転送のためのソース
または宛て先の対応する第１次元において、転送すべき
バイトの数を指定する。可変パッチガイド転送に関して
は、Ａカウントフィールドは使用されない。更に値でフ
ィルされたパケット転送に関してはソースＡカウントは
使用されない。Ｂカウントの１６ビットフィールドは、
次元の定められた、または固定されたパッチ転送用のソ
ースまたは宛て先の対応する第２の次元で発生すべきス
テップ数を特定する。これはライン−１の数に等しい。
従って０の値は第２の次元をディスエーブルし、その結
果パッチ当たり１本のラインしか転送しない。ソースＢ
カウントは値でフィルされたパケット転送中には使用さ
れない。
【０２９４】次元の定められたパケット転送内のＰＴ＋
２４およびＰＴ＋２８に位置する第７および第８データ
ワードは、それぞれソースＣカウントおよび宛て先Ｃカ
ウントである。これら３２ビットのフィールドはソース
または宛て先の第３次元におけるパッチ工程数を特定す
る。従って０の値は第３次元をディスエーブルし、一つ
のパッチしか転送しない。フィル転送に対してはソース
Ｃカウントフィールドを使用されない。
【０２９５】デルタまたはオフセットガイドパケット転
送における第７および第８データワードはエントリーの
数である。これらの３２ビットフィールドにおける値
は、それぞれソースおよび宛て先のためのガイドテーブ
ルのエントリーの数を指定する。従ってこれらフィール
ドは、転送される情報のパッチ数を表示する。値が０で
あればデータ転送は行われない。
【０２９６】ＰＴ＋３２およびＰＴ＋３６には第９およ
び第１０データワードがある。次元の定められた固定パ
ッチパケット転送では、これら３２ビットのフィールド
はソースおよび宛て先の第２次元のピッチを特定する。
このピッチの値はソースまたは宛て先ラインの開始アド
レスに加算され、次のラインの開始アドレスを得る。対
応するＢカウントフィールドにおける値は、０である
が、このフィールドはプログラムされない状態のままに
できる。
【０２９７】ＰＴ＋４０およびＰＴ＋４４にはそれぞれ
第１１および第１２データワードがある。次元の定めら
れたパケット転送では、これら３２ビットフィールドで
は、ソースまたは宛て先の第３次元のピッチを特定す
る。次のパッチの開始アドレスを得るのに、ソースまた
は宛て先パッチの開始アドレスにこのピッチの値が加算
される。対応するＣカウントフィールド内の値が０であ
れば、このフィールドはプログラムされない状態のまま
にできる。
【０２９８】デルタまたはオフセットガイド転送におい
て、第１１および第１２データワードは、ガイドテーブ
ルアドレスである。これらフィールドにはそれぞれのガ
イドテーブル内の第１エントリーをポイントする整列さ
れたアドレスがロードされる。これらデータワードの値
は、ガイドテーブルからエントリーが取り出されるたび
に固定パッチ転送に対しては４だけ、または可変パッチ
転送に対しては８だけ自動インクリメントされる。これ
らガイドテーブル開始アドレスは、固定パッチパケット
転送に対しては３２ビットワードアドレスに対して整列
し、可変パッチパケット転送に対しては６４ビットダブ
ルワードアドレスに整列しなければならない。ガイドテ
ーブルはオンチップメモリ内になければならず、いずれ
かの条件が真でなければ、イリーガルなアドレスエラー
インタラプトが生じる。
【０２９９】第９および第１１データワードは、値で満
たされたパケット転送において特別な用途がある。これ
ら２つの３２ビットフィールドは６４ビットフィルパタ
ーンを構成する。宛て先のダブルワードに書き込まれた
バイトはフィル値のダブルワード内の対応するバイトか
ら取り出される。従ってフィルパターンが６４ビット未
満であれば、これら２つのデータワード内でデータ値を
繰り返さなければならない。値でフィルするパケット転
送に対し、このフィル値はソースに対してのみ可能であ
るが、他方、宛て先は次元の定めれられた、固定または
可変パッチのデルタまたはオフセットガイドにできる。
【０３００】パケット転送がソーストランスペアレンシ
ーを利用する場合、第１３および第１４データワードは
トランスペアレンシー値をホールドする。この６４ビッ
トのダブルワードはＰＴ＋４８で開始する。この６４ビ
ットフィールドはトランスペアレンシーを選択した場
合、比較すべき値を表示するのに使用される。パケット
転送オプションフィールドのパケットアクセスモードフ
ィールドは、このフィールド内に含まれる値のトランス
ペアレンシーサイズまたは数を表示する。宛て先ダブル
ワードにすぐに書き込まれるバイトは、トランスペアレ
ンシー値内の対応するバイトと比較され、一致が見つか
ればバイトストローブが非アクティブにドライブされ
る。ピクセルサイズが６４ビット未満であれば、データ
値を再現しなければならない。このフィールドはブロッ
クの書き込みを除くすべての非トランスペアレンシー転
送に対しては用いられない。ソーストランスペアレンシ
ー値は、エンディアンモードにかかわらず、メモリに書
き込まれるのとまさに同じように、転送コントローラ８
０によって使用されるので、ワードスワップは生じな
い。これは図２５に示されている。パケット転送パラメ
ータテーブル開始アドレスに続く４８バイトをアドレス
指定するダブルワード書き込みとして常にこの値を書き
込むことにより、混乱を避けることができる。
【０３０１】パケット転送はブロック書き込みモードを
使用する場合、第３および第４データワードはカラーレ
ジスタのデータをホールドする。６４ビットのカラーレ
ジスタフィールドはブロック書き込みサイクルの準備の
際にビデオランダムアクセスメモリ（ＶＲＡＭ）をロー
ドするのに使用される値を含む。この値は、シミュレー
トされたブロック書き込みを実行する際にも使用され
る。転送コントローラ８０はエンディアンモードにかか
わらず、トランスペアレンシー値に関してこれまで述べ
たのとまったく同じ態様で書き込まれるカラーレジスタ
値を使用する。これは図２９に示されている。以下、こ
のフィールドの使用について詳細に説明する。
【０３０２】パケット転送パラメータの最終ダブルワー
ドを形成するＰＴ＋５６で開始する第１５および第１６
データワードは、すべての転送モードに対してそのとき
は使用されず、プログラムされない状態のままにでき
る。これらデータワードはマルチプロセッサ集積回路１
００を未来バージョンで使用できる。
【０３０３】図２５〜２９は、パケット転送パラメータ
テーブルの少数の可能なフォーマットを示す。図２５
は、ソーストランスペアレンシーを有するソースおよび
宛て先用の次元の定められたパケット転送用のパラメー
タのテーブルの一例を示し、ＰＴ＋４８にトランスペア
レンシーワード０が記憶され、ＰＴ＋５２にトランスペ
アレンシーワード１が記憶される。図２６は、値でフィ
ルする宛て先用の次元の定められたパケット転送用パラ
メータテーブルの一例を示す。ＰＴ＋４０にフィル値の
最大のビットが記憶される。ＰＴ＋３２にフィル値の最
小位のビットが記憶される。図２７は、次元の定められ
たソースおよび固定パッチガイド宛て先パケット転送用
のパラメータテーブルの一例を示す。ＰＴ＋１２におけ
るデータワードは、ベースアドレスを記憶し、ＰＴ＋２
８におけるデータワードはガイドテーブル内のエントリ
ー数を記憶し、ＰＴ＋４４におけるデータワードはガイ
ドテーブルの開始アドレスを記憶する。図２８は、次元
の定められたソースおよび可変パッチガイド宛て先パケ
ットのためのパラメータテーブルの一例を示す。通常Ｐ
Ｔ＋２２に記憶される宛て先ＡおよびＢカウントはプロ
グラムされないが、その理由は、これらカウントが宛て
先ガイドテーブルの一部であるからである。図２９は、
次元の定められたブロック書き込みパケット転送用の一
例を示す。ＰＴ＋４８で開始するダブルワードは、カラ
ーレジスタワード０および１を含むことに留意された
い。
【０３０４】パケット転送オプションフィールドはソー
スおよび宛て先転送のためにどんなフォームの転送を用
いるかを選択し、現在のパケットがリンクされたリスト
を終了させるかどうかを決定する。更に特殊転送モー
ド、パケット転送終了時の付加的アドレス計算の実行、
次元アドレス計算の方向変化またはソース転送と宛て先
転送の反転のような多数の付加的特徴の選択を可能にす
る。図３０にパケット転送オプションフィールドのフォ
ーマットが示されている。オプションフィールドにすべ
て０をロードすることにより、特殊アドレスモードを用
いないで、ソースおよび宛て先で次元の定められた転送
を利用するデフォールトパケット転送を行うことにな
る。
【０３０５】パケット転送オプションフィールドのビッ
ト１〜０は、宛て先更新モードフィールドを形成する。
これら２つのビットは、元のパケット転送パラメータテ
ーブル内の宛て先開始アドレスが、パケット転送が完了
した場合にどのように更新されるかを表示する。これら
ビットが０でなければ、パケット転送完了後に余分なア
ドレス計算を行う。パケット転送パラメータテーブルに
指定された元の宛て先開始アドレス上にこの値が書き込
まれる。これによりパケット転送を更に送ることが可能
となり、オフ状態から続けることが可能となる。これは
特に２つのメモリエリア間でピンポン操作するのに有効
である。
【０３０６】表１５に、宛て先更新モードがリストアッ
プされている。下記のような宛て先反転アドレス指定ビ
ットの反転宛て先Ｃまたは反転宛て先Ｂの一方がセット
されると、加算よりも減算を行う。
【０３０７】
【表１５】
【０３０８】宛て先更新モードは、使用中の最大次元の
追加ステップを実行するのに使用できるが、他の有効な
オペレーションも実行できる。転送は２次元だけにする
ことができたが、Ｃピッチを加えるよう、モード１０も
使用できる。これにより最終パケットに対し次の２次元
パケットを位置させることができる。２つの１次元また
は２次元パッチ間で、例えばオンチップデータメモリ上
でピンポン動作するパケット転送を再送信するのにモー
ド１１が特に有効である。完了時にパケット転送パラメ
ータを更新するたびに、第３次元のアドレス指定方向が
反転されるので、この方向はメモリエリア間で交互に変
わる。
【０３０９】この機能は、主に次元の定められた転送と
共に使用することを意図するものである。この機能は、
ガイド転送で指定できるが、注意が必要である。ガイド
転送に対しては、宛て先Ｃピッチは宛て先ガイドテーブ
ルポインタと置換されていることを思い出していただき
たい。
【０３１０】パケット転送オプションフィールドのビッ
ト６〜４は、宛て先転送モードフィールドを形成する。
これら３つのビットは宛て先アドレス指定のためにどの
フォームの転送を使用すべきかを表示する。ソース指定
モードルックアップテーブルおよび値によるフィル操作
は宛て先アドレス指定のために定義されていない（保留
されている）。
【０３１１】
【表１６】
【０３１２】パケット転送オプションフィールドのビッ
ト９〜８は、ソース更新モードフィールドを形成する。
表１７に、このソース更新モードが示されている。適当
なソース反転アドレス指定ビット、反転ソースＣまたは
反転ソースＢがセットされる場合、加算よりも減算を実
行する。
【０３１３】
【表１７】
【０３１４】これら２つのビットはパケット転送が完了
した際に元のパケット転送パラメータ内のソース開始ア
ドレスをどの値で更新すべきかを表示する。これらビッ
トが０でなければパケット転送完了後に追加的ソースア
ドレス計算を実行する。次にパケット転送パラメータに
指定された元のソース開始アドレス上にこの値を書き込
む。これによりパケット転送を再び送ることができ、先
の時間に残っていた場所より続けることができる。この
ような転送は、２つのメモリエリア間でピンポン操作す
るのに特に有効である。これらモードは先に宛て先アド
レスの発生で述べたように、操作アドレスの発生でも同
じような用途がある。
【０３１５】パケット転送オプションフィールドのビッ
ト１４〜１２は、ソース転送モードフィールドを形成す
る。これら３つのビットは、ソースアドレス指定のため
どのフォームの転送を使用すべきかを表示する。表１８
にこれらのコーディングを示す。
【０３１６】
【表１８】
【０３１７】パケット転送オプションフィールドのビッ
ト１８〜１６は、パケット転送アクセスモードフィール
ドを形成する。これら３つのビットは表１９に示される
ような特別なアクセスモードをエンコードするのに用い
られる。これらモードは宛て先にソースデータを書き込
む方法を変えるものであり、オンチップメモリの宛て先
に対し、モード０００の通常の転送しか許可されない。
【０３１８】
【表１９】
【０３１９】０００のコーディングは、外部メモリに対
する通常のアクセスモードまたはページモードアクセス
を可能にする。ソースまたは宛て先上では特別なアドレ
ス指定モードは使用されない。変更をすることなく、ソ
ースから宛て先にデータが転送される。
【０３２０】００１のコーディングは、周辺デバイス転
送モードを可能にする。周辺デバイスモードはメモリコ
ントローラとして転送コントローラ８０を使用するマル
チプロセッサ集積回路１００の外部のメモリを、他のデ
バイスが読み出したり書き込んだりするのを可能にす
る。デバイスのメモリの読み出しはソースをプログラム
することによって達成され、デバイスのメモリへの書き
込みは宛て先をプログラムすることによって達成され
る。いずれの場合にせよ、転送コントローラ８０は通常
は転送パラメータに従って発生されたアドレスによりメ
モリアドレスおよび制御ラインをドライブするが、周辺
デバイスがデータを読み出したりドライブしたりできる
ように、データバスをハイインピーダンスモードとす
る。周辺デバイスモードは値でフィルする転送を除き、
任意の形態のソースまたは宛て先転送と共に使用でき
る。
【０３２１】０１０のコーディングはパケット転送がＶ
ＲＡＭブロック書き込みを使用できるようにする。これ
により、転送コントローラ８０はＶＲＡＭカラーレジス
タにロードし、ＶＲＡＭブロック書き込みモードを使っ
て外部メモリへの宛て先書き込みを実行する。このモー
ドでは、ＶＲＡＭカラーレジスタデータがＶＲＡＭ内の
どの位置に書き込まれるかを指定する、ブロック書き込
みアドレスマスクビットをソースデータが表示する。こ
れらビットは通常のアドレス指定を用いてソースからフ
ェッチされ、その後、ブロック書き込みモードを用いて
宛て先ＶＲＡＭに書き込まれる。ＶＲＡＭカラーレジス
タにロードされる値は、パケット転送パラメータのカラ
ーレジスタ値として指定される。
【０３２２】ブロック書き込みオペレーションはオフチ
ップの宛て先だけにサポートされている。オンチップ宛
て先アドレスへのブロック書き込みの試みは、エラー条
件によりパケット転送を一時中断させる。
【０３２３】０１１のコーディングはシリアルレジスタ
転送モードを可能にする。一般に、ＶＲＡＭのバルク初
期化を行うために、シリアルレジスタ転送モードが使用
される。ＶＲＡＭの行をＶＲＡＭシリアルシフトレジス
タにコピーするのに、ソースアドレスが使用される。次
にシフトレジスタを多数のＶＲＡＭメモリの行にコピー
するのに、宛て先アドレスが使用される。通常のオペレ
ーションはソースへのカウントに１バイトをロードし、
宛て先に１のＡカウントおよびｎ−１（ここでｎは書き
込みを行う行の数）のＢカウントをロードすることであ
る。このモードでは、データバスまたはクロスバー５０
上でのデータ転送は行われず、ＶＲＡＭによりすべての
データ転送が行われることに留意されたい。すべてのソ
ースアクセスおよび宛て先アクセスは非ページモードと
なる。シリアルレジスタ転送オペレーションは、オフチ
ップのソースおよび宛て先だけにサポートされている。
【０３２４】１ＸＸフォームのコーディングはトランス
ペアレンシーを可能にする。通常、ソースおよび宛て先
の次元の定められた転送またはガイド転送が実行され
る。しかしながら宛て先データを書き込む前に、このデ
ータはパケット転送パラメータ内に示されたトランスペ
アレンシー値を比較される。このトランスペアレンシー
の比較は、トランスペアレンシーおよびバイト書き込み
回路３５３で行われる。パケットアクセスモードの２つ
の最小位のビットはトランスペアレンシーデータのサイ
ズを表示する。従って、１回の６４ビットの比較、２回
の３２ビットの比較、４回の１６ビットの比較または８
回の８ビットの比較がなされる。比較のいずれかが真で
あれば、トランスペアレンシーおよびバイト書き込み回
路３５３は。宛て先バイトが書き込まれないように対応
するバイトストローブをディスエーブルする。オンチッ
プソースまたは宛て先アドレスによるトランスペアレン
シーの試みにより、パケット転送はエラー条件で一時中
断される。
【０３２５】パケット転送オプションフィールドのビッ
ト１９は、交換用ソースおよび宛て先パラメータビット
である。ビット１９のセットにより、ソースおよび宛て
先パラメータをマチュアルでスワップすることなく、パ
ケット転送方向を反転できる。これは元の位置にデータ
を戻す際に有効である。交換用ビットがセットされる
と、転送コントローラ８０はパケット転送パラメータを
ロードする際に、すべてのソースおよび宛て先値の開始
アドレス、ピッチ、カウント、ガイドテーブルポインタ
およびフィル値のすべてをスワップする。表２０は、こ
のビットがセットされる場合の３２ビットのスワップを
示す。ＰＴはパケット転送パラメータテーブルの次のエ
ントリーアドレスのアドレスを表示する。
【０３２６】
【表２０】
【０３２７】ＰＴにおける次のエントリーアドレスデー
タおよびＰＴ＋０４におけるパケット転送オプションフ
ィールドは、これらの値がソースまたは宛て先に関連し
ていないので、それらの先の位置に止まることに留意さ
れたい。更にトランスペアレンシーデータまたはカラー
レジスタデータを記憶するＰＴ＋４８およびＰＴ＋５２
は、スワップされないことにも留意されたい。これによ
り、６４ビットのトランスペアレンシーまたはカラーレ
ジスタパラメータはその値を維持できる。転送コントロ
ーラ８０はソースおよび宛て先に関連したパラメータワ
ードのスワップのほかに、パケット転送オプションフィ
ールド内でソースおよび宛て先に関連したビットもスワ
ップする。これについては表２１に示されている。
【０３２８】
【表２１】
【０３２９】スワップのいずれかの結果、機能がサポー
トされなくなると、パケット転送はエラー条件により一
時中断する。パケット転送パラメータがロードされると
きはいつも、ソースパラメータと宛て先パラメータとの
交換が実行される。パケット転送が一時中断されている
場合、そのときのパラメータはリクエスト中のプロセッ
サのパラメータメモリにセーブされる前に、元の位置へ
スワップし戻される。一時中断されたパケット転送がレ
ストアされる場合、パラメータは転送コントローラ８０
によりロードされる際に再びスワップされる。
【０３３０】パケット転送オプションフィールド内で更
新モードのうちの一つが指定される場合、パケット転送
の完了時に通常のオペレーションが行われる。例えばソ
ース更新オペレーションが選択される場合、元のパケッ
ト転送パラメータ内ソース開始アドレスは、パケット転
送中に宛て先開始アドレスとして実際に使用されても更
新されることになる。同様に、更新モードとしてトグル
反転ソースＣアドレス指定ビットを指定すると、元のパ
ケット転送オプションフィールドのビット２２がトグリ
ングされ、これにより実際にパケット転送が再送信され
た場合、宛て先Ｃのアドレス指定が反転される。
【０３３１】上記例が示すようにＸビットを使用する際
には注意が必要である。例えば次元の定められた宛て先
パケット転送に対する値で満たされたソースのために指
定する場合、値によるフィルオペレーションは宛て先オ
ペレーションとして指定できないので、パケット転送は
エラーにより一時中断される。エラーが発生しない場合
でも、宛て先開始アドレスおよびカウントには、一般に
プログラムされないソース値がロードされる。同様に、
フィル値のワードには宛て先ピッチがロードされる。こ
の結果、極めて無意味なパケット転送となる。
【０３３２】パケット転送オプションのビット２１は反
転ソースＢアドレス指定ビットである。このビットを１
にセットすると、ソースの第２の次元が後方にアドレス
指定される。加算よりもむしろ先のライン開始アドレス
からＢピッチが減算される。このビットが０であれば、
通常はパケット転送ソースアドレス指定が行われる。
【０３３３】パケット転送オプションフィールドのビッ
ト２２は、反転ソースＣアドレス指定ビットである。こ
のビットを１にセットすると、ソースの第３次元が後方
にアドレス指定される。加算よりもむしろ先のパッチ開
始アドレスからＣピッチが減算される。このビットが０
であれば、通常はパケット転送ソースアドレス指定が行
われる。このビットはガイド転送に対しては意味がな
く、ガイドテーブルを介してＣのアドレス指定を特定す
る。
【０３３４】パケットテーブルオプションフィールドの
ビット２３は、反転ソースＡアドレス指定ビットであ
る。このビットを１にセットすると、ソースおよび宛て
先の第１次元は後方にアドレス指定される。ダブルワー
ドアドレスはインクリメントされる代わりにデクリメン
トされる。このことは、Ｂピッチが加算（または減算）
される値は、第１の次元における最も大きなアドレスで
あることを意味している。ダブルワード内でのバイトに
よるアドレス指定は反転されず単なるダブルワードのア
ドレス指定であることに留意されたい。
【０３３５】パケットテーブルオプションフィールドの
ビット２４は、反転宛て先Ｂの宛て先指定ビットであ
る。このビットを１にセットすると、宛て先の第２の次
元が後方にアドレス指定される。Ｂピッチは加算される
よりもむしろ先のライン開始アドレスから減算される。
このビットが０であれば、通常はパケット転送ソースア
ドレス指定が行われる。
【０３３６】ビット２５は反転宛て先Ｃのアドレス指定
ビットである。このビットを１にセットすると、宛て先
の第３の次元が後方にアドレス指定される。Ｃピッチは
加算されるよりもむしろ先のパッチ開始アドレスから減
算される。このビットが０であれば、通常はパケット転
送ソースアドレス指定が行われる。このビットはガイド
転送に対しては意味がなく、ガイドテーブルを介してＣ
アドレス指定を特定する。
【０３３７】パケットテーブルオプションフィールドの
ビット２８は、ビットを終了した際のインタラプトであ
る。このビットを１にセットすると、リンクされたリス
ト上のこのエントリーを終了した後にすぐに、パケット
転送を開始しているプロセッサに通常のインタラプトが
送られる。リンクされたリストは更にエントリーを含む
ことができる。これによりリンクされたリスト内の特定
のポイントに達したときに、リクエスト中のプロセッサ
にフラグを立てることができる。このビットが０であれ
ば、リンクされたリスト内の対応するパケットエントリ
ーが終了した際には、プロセッサにはインタラプトは送
られない。従って、このビットセットを有するエントリ
ーが生じて完了するか、またはリンクされたリストの終
わりにあるパケット転送が完了するかのいずれかまで
に、インタラプトが発生されることはない。しかしなが
らエラーがある時間に生じた場合、転送コントローラ８
０はリクエスト中のプロセッサに即座にエラーインタラ
プトを送る。
【０３３８】パケット転送オプションフィールドのビッ
ト３０〜２９は、パケット転送ステータスフィールドを
形成する。パケット転送ステータスフィールドはパケッ
ト転送リクエストのステートを表している。プロセッサ
がリクエストを送る際には、これらビットは常に００と
セットされていなければならない。リンクされたリスト
内のパケット転送が一時中断状態の場合、転送コントロ
ーラ８０は、これが中断中のパケットパラメータエリア
にセーブしているパケット転送オプションフィールド内
の適当なパケット転送ステータスビットをセットする。
中断されたパケット転送がフレッシュなパケット転送よ
りも多くのパケットを含んでおり、従って異なる態様で
セーブされ、レストアされるので、このような操作が必
要である。転送コントローラ８０がパケット転送パラメ
ータをロード中に、これらビットのいずれかが１とみな
されると、転送コントローラはパケット転送を一時中断
し、よって余分なパラメータのすべてをレストアする。
このフィールドは、表２２にリストされているようにコ
ード化される。
【０３３９】
【表２２】
【０３４０】次の条件のうちの１つが生じたためにパケ
ット転送が一時中断されると、転送コントローラ８０は
これらビットに０１を書き込む。すなわち転送コントロ
ーラ８０により、より高い優先度のパケット転送リクエ
ストが受信される場合、パケット転送が多くタイムアウ
トしてしまった場合、パケット転送をリクエストしたプ
ロセッサがパケット転送の一時中断を求めた場合、また
はエラー条件が生じた場合、ビット３０は実際にフォー
ルトが生じたことによりパケット転送を一時中断したこ
とを表示する。ビット２９は、フォールトがソースにあ
るのか宛て先にあるのかを表示する。フォールト条件を
解決するため、この情報はマスタプロセッサ６０が必要
とする。このことは、フォールトの生じたパケット転送
のパラメータを再ロードする際の転送コントローラ８０
には関係がない。その理由は、一時中断プロセスとレス
トアプロセスとはすべてのタイプの一時中断パケット転
送に対して同じであるからである。
【０３４１】交換用ソースおよび宛て先パラメータビッ
ト（ビット１９）が中断されたパケット転送オプション
フィールド内で１であれば、フォールトの生じたパケッ
ト転送に対するビット２９の意味は反転する。従って１
０が宛て先上でのフォールトを示し、１１がソース上で
のフォールトを示す。従ってマスタプロセッサ６０のソ
フトウェアはフォールトの生じたアドレスーを決定する
際に、ビット２９と１９の双方を検査しなければならな
い。
【０３４２】転送コントローラ８０はパケット転送中に
フォールトが生じた場合に数種の措置をとる。転送コン
トローラ８０は、ビット２９と３０を適当にセットし、
この適当なビットをＦＬＴＳＴＳレジスタ内にセットす
る。転送コントローラ８０がマスタプロセッサ６０にフ
ォールトインタラプトを発生する。デジタル画像／グラ
フィックプロセッサ７１、７２、７３または７４のうち
の一つがパケット転送を発生する場合、このプロセッサ
はフォールトが生じていることについて認識していな
い。マスタプロセッサ６０は、このフォールト条件をク
リアし、ＦＬＴＳＴＳレジスタ内のフォールトフラグを
クリアしなければならない。ＦＬＴＳＴＳレジスタ内の
対応するフォールトフラグをクリアする際に転送コント
ローラ８０はパケット転送を自動的に再送信する。
【０３４３】パケット転送オプションフィールドのビッ
ト３１はストップビットである。このビットはリンクさ
れたリストの終了部をマークするのに使用されている。
このビットが１であるパケット転送に会うと、パケット
転送は完了され、リンクされたリストが終了される。終
了前にリクエスト中のプロセッサのパラメータメモリ内
のリンクされたリストの開始アドレス位置に、次のエン
トリーアドレスフィールドがコピーされる。従ってリン
クされたリストが再イネーブル化されると、リンクされ
たリスト内の次のエントリーで実行が開始する。これに
より、ピンポンオペレーションのような繰り返しオペレ
ーションに特に有効な円形状のリンクされたリストが形
成できる。ストップビットは所望の位置でリンクされた
リストをブレークするのにも使用できる。
【０３４４】転送コントローラ８０がパラメータテーブ
ルからのパケット転送パラメータを一旦読み出すと、デ
ータの転送を開始する準備が完了する。これを行うた
め、転送コントローラ８０はクロスバーアクセスまたは
外部メモリアクセスのいずれかまたは双方を発生しなけ
ればならない。ソースから宛て先へのデータの基本的フ
ローには４つの可能性がある。すなわちオンチップから
オンチップへ、オンチップからオフチップへ、オフチッ
プからオンチップへ、更にオフチップからオフチップへ
のフローがある。最初の３つは通常取り扱われている
が、最後のケースは特別なケースである。
【０３４５】ソースマシン３２０は、正常なパケットデ
ータ転送フロー中に、転送パラメータに基づきソースア
ドレスを発生し、これを用いて適当なオンチップまたは
オフチップメモリからデータをフェッチする。クロスバ
ーまたは外部メモリバスからデータが受け取られると、
必要なバイトは抽出され、ソース整列ロジック３３２に
よって整列され、次にパケット適当なＦＩＦＯバッファ
３１２に入れられる。これと同時に宛て先マシン３４０
は宛て先メモリのためのアドレスも発生する。パケット
転送ＦＩＦＯバッファ３１１が一旦次の宛て先メモリア
クセスに必要なバイト数を含むと、宛て先マシン３４０
は必要なクロスバーまたは外部メモリサイクルを発生す
る。
【０３４６】パケット転送ＦＩＦＯバッファ３１１は、
データフローを制御し、ソースマシン３２０と宛て先マ
シン３４０との同期を維持するように働く。あるとき
に、パケット転送ＦＩＦＯバッファ３１１が次の宛て先
アクセスのための十分なソースバイトを含んでいない場
合、データが利用可能となるまで宛て先マシン３４０は
停止する。これと同じように、パケット転送ＦＩＦＯバ
ッファ３１１がフル状態となれば、宛て先マシン３４０
が次のソースアクセスを完了させるのに十分なバイトを
引き出すまで停止する。これにより、ソース転送が宛て
先転送をオーバーランさせることが防止される。特殊な
パケット転送アクセスモードに対しては、このデータフ
ローは多少変えることができる。
【０３４７】クロスバー５０と外部メモリインターフェ
ースは独立しているので、ソース転送は外部バス上で行
われ、クロスバー上で宛て先転送を行うことができ、ま
た、パラレル状態で外部バス上で宛て先転送を行い、ク
ロスバー上でソース転送を行うこともできる。オンチッ
プからオンチップへの転送に対してはソースと宛て先と
は必要に応じてクロスバーインターフェースを共用し、
サイクルをインターリーブすることになる。
【０３４８】キャッシュサービスリクエスト、ダイレク
ト外部アクセスリクエスト、フレームコントローラ９０
のリクエスト、緊急リフレッシュおよびホストリクエス
トは、パケット転送を一時中断させることはない。これ
らリクエストがパケット転送よりも優先度が高い場合に
のみ、ソースマシン３２０および宛て先マシン３４０の
一方または双方を停止できる。フレームコントローラ９
０および緊急リフレッシュサイクルは、外部メモリイン
ターフェースだけを使用する。従ってパケット転送クロ
スバーアクセスは続いて行うことができる。ソースマシ
ン３２０または宛て先マシン３４０のいずれかが、外部
メモリインターフェースを使用している場合、パケット
転送ＦＩＦＯバッファ３１１は、最終的にフル状態また
は空状態となる。従ってクロスバーを用いるコントロー
ラは外部メモリインターフェースが再び利用できるまで
停止していなければならない。オンチップからオンチッ
プへの転送である場合、ソースマシン３２０および宛て
先マシン３４０の双方は、障害を受けない状態を続ける
ことができる。キャッシュおよびダイレクト外部アクセ
スサービスは、クロスバーと外部インターフェースの双
方を使用するので、これらは一般に、必要とするサイク
ル数の間でパケット転送を停止する。
【０３４９】オンチップソースからオフチップの宛て先
へのパケット転送は、他の３つのパケット転送の例と異
なって取り扱われる。ＤＲＡＭまたはＶＲＡＭ上でペー
ジモードの利点を活用するため、転送コントローラ８０
はオフチップソースからオンチップへの列アクセスのペ
ージモードバーストを実行し、次にオンチップからオフ
チップの宛て先への別のページモードバーストを実行す
る。これを行うにはオンチップバッファを使用しなけれ
ばならない。各プロセッサは図１５に示すように、この
目的のために保留された対応するパラメータメモリ内の
１２８バイトのエリアを有する。図１５に示すように、
マスタプロセッサ６０によってリクエストされるオフチ
ップからオフチップへのパケット転送は、アドレスの１
６進数０１０１０１００から１６進数０１０１０１７Ｆ
を使用する。デジタル画像／グラフィックプロセッサ７
１、７２、７３、７４のうちの一つによってリクエスト
されるオフチップからオフチップへのパケット転送が、
アドレスの１６進数０１００＃１００から１６進数０１
００＃１７Ｆ（ここで＃は表３にリストされているよう
なデジタル画像／グラフィックプロセッサの番号に対応
する）を利用する。このパラメータメモリバッファの内
外へのデータの転送は、転送コントローラ８０のハード
ウェアにより処理され、ユーザーに対しトランスペアレ
ントである。
【０３５０】パケット転送パラメータの組み合わせは、
完了するのに極めて長い時間を必要とする、極めて大き
な転送の指定を可能とする。更により高い優先度のパケ
ット転送リクエストが、パケット転送をインタラプトし
続け、パラメータのロードに長い時間がかかるの防止す
る。このような状況のいずれかの発生を防止するため、
転送コントローラ８０は図３１に示されている２つの２
４ビットレジスタのパケット転送最小レジスタＰＴＭＩ
Ｎ５１１とパケット転送最大レジスタＰＴＭＡＸ５１２
を含むタイマーを有する。これらレジスタはパケット転
送の最小長さと最大長さとを指定する。パケット転送カ
ウンタＰＴＣＯＵＮＴ５１３は、パケット転送を実行す
るクロックサイクル数を表示する。
【０３５１】パケット転送最小レジスタＰＴＭＩＮ５１
１は、より高い優先度のパケット転送リクエストによっ
て中断できる前に、パケット転送が実行しなければなら
ないクロックサイクルの最小数を示す。パラメータがロ
ードされた後にパケット転送が開始すると、タイマーシ
ーケンサ５１５はパケット転送最小レジスタＰＴＭＩＮ
５１１に記憶されていた値を、パケット転送カウンタＰ
ＴＣＯＵＮＴ５１３にロードする。パケット転送カウン
タＰＴＣＯＵＮＴ５１３は、パケット転送が転送コント
ローラ８０によってアクティブにサービスされるクロッ
クサイクルごとに、１だけデクリメントする。パケット
転送カウンタＰＴＣＯＵＮＴ５１３は、パケット転送中
に生じ得るキャッシュサービスサイクル、フレームコン
トローラ９０サイクル、ホストサイクルまたはリフレッ
シュサイクル中にはデクリメントしないが、アクティブ
なパケット転送サービス中に生じる再試行または待機ス
テート中にデクリメントする。しかしながら、クロスバ
ーのパケット転送アクセスがまだ行われている場合、外
部バス上でのフレームコントローラ９０、ホストまたは
リフレッシュ活動中にデクリメントされる。パケット転
送はＰＴＣＯＵＮＴが０に達したことを０検出器５１４
がタイマーシーケンサ５１５に信号を送るまで、優先度
の高いパケット転送リクエストによってインターラプト
することはできない。またパケット転送はエラーまたは
フォールト条件によって一時中断することもできる。パ
ケット転送最小レジスタＰＴＭＩＮ５１１には、リセッ
ト時に１６進数１００００（６５，５３６サイクル）が
ロードされる。
【０３５２】パケット転送最小レジスタＰＴＭＩＮ５１
１の重要な用途は、すでに中断したパケット転送のパラ
メータを別のメモリエリアに転送するための停止不能な
パケット転送を行うことである。別の一時中断によりデ
ータを転送するパラメータメモリエリアにオーバーライ
トされるので、パケット転送最小レジスタＰＴＭＩＮ５
１１はパケット転送を完了できるように保証するために
使用される。かかる転送はフォールト状態にならないこ
とが重要である。その理由は、この状態になるとパラメ
ータメモリエリアもオーバーライトされるからである。
このような特徴により、最小時間前により高い優先度の
メモリアクセスがパケット転送をアボートすることが防
止され、従って最小の数のデータ転送が行われる。
【０３５３】パケット転送最大レジスタＰＴＭＡＸ５１
２は、１つのパケット転送によるデータの転送の独占を
防止するのに使用される。ＰＴＭＩＮ時間が経過し、パ
ケット転送カウンタＰＴＣＯＵＮＴ５１３が０検出器５
１４に検出されるように、０にデクリメントされると、
タイマーシーケンサ５１５はパケット転送最大レジスタ
ＰＴＭＡＸ５１２内に記憶されていた値をパケット転送
カウンタＰＴＣＯＵＮＴ５１３にロードする。これによ
り、タイムアウトするまでに転送を進めることができる
残りの時間が決まる。従ってインタラプトされないパケ
ット転送のための最大期間は、ＰＴＭＩＮ＋ＰＴＭＡＸ
クロックサイクルとなる。パケット転送カウンタＰＴＣ
ＯＵＮＴ５１３は、リフレッシュのような非パケット転
送サイクルを除く、パケット転送が連続的にアクティブ
となるサイクルごとにデクリメントされる。パケット転
送完了前にパケット転送カウンタＰＴＣＯＵＮＴ５１３
内の値が０に達したことを、０検出器５１４が検出する
と、パケット転送はタイムアウトしたものと見なされ
る。タイマーシーケンサ５１５は、パケット転送を一時
中断し、転送コントローラ８０はラウンドロビン状に同
じ優先度の次のリクエストに移る。同じ優先度の他のリ
クエストがペンディング中となっていなければ、このよ
うな同じ優先度のリクエストまたは優先度のより高いリ
クエストが生じるまで、または転送が完了するまで、０
のＰＴＣＯＵＮＴと共に転送を続行できる。パケット転
送最小レジスタＰＴＭＩＮ５１１内に指定されたサイク
ル数が経過した後に、優先度のより高いパケット転送リ
クエストが受信されると、ＰＴＭＡＸに達したか否かに
係わらず、アクティブなパケット転送が一時中断され
る。パケット転送最大レジスタＰＴＭＡＸ５１２にはリ
セットで１６進数１００００（６５，５３６サイクル）
がロードされる。
【０３５４】パケット転送が一時中断状態となると、リ
ンクされたリスト全体も一時中断される。ラウンドロビ
ントークンはリンクされたリスト内の次のパケット転送
でなくて、ペンディング中のリクエストと共に次のプロ
セッサに進む。パケット転送がタイムアウトすると、一
時中断された転送のステートはリクエスト中のプロセッ
サのパラメータメモリにセーブされる。ラウンドロビン
の優先度がそのプロセッサに戻されると、転送コントロ
ーラ８０は連続のためのこのリクエストを自動的に再送
信する。一時中断されたパケット転送が再開されるとき
はいつも、フル状態のＰＴＭＩＮおよびＰＴＭＡＸ値が
有効となる。
【０３５５】好ましい実施例では、パケット転送最小レ
ジスタＰＴＭＩＮ５１１およびパケット転送最大レジス
タＰＴＭＡＸ５１２は、２４ビットしか含まない。従っ
てタイムアウトすることなく、パケット転送サービスが
続くことのできる最大時間は５０ＭＨｚの目標作動周波
数で約０．６７秒である。
【０３５６】パケット転送用のリンクされたリストは、
次のように転送コントローラ８０によって管理される。
緊急優先度を除くパケット転送中にリフレッシュ、フレ
ームコントローラ９０、ホストインターフェースまたは
キャッシュサービスリクエストが受信される場合、パケ
ット転送パラメータのステートは転送コントローラ８０
の内部レジスタに保持され、必要であればソースおよび
／または宛て先転送が停止される。優先度のより高いリ
クエストのサービスが完了すると、パケット転送が開始
される。
【０３５７】優先度のより高いパケット転送リクエス
ト、タイムアウト、リクエスト中のプロセッサからの一
時中断リクエスト、フォールトまたはエラーによってパ
ケット転送がインタラプトされると、パケット転送が一
時中断される。リクエスト中のプロセッサのパラメータ
メモリ内のリンクされたリストの開始アドレスが、セー
ブされたパケット転送パラメータをポイントするように
変更される。このインタラプトが優先度のより高いパケ
ット転送によるものである場合、ラウンドロビントーク
ンはインタラプトされたパケット転送と共に留まるの
で、優先度のより低いリクエストが再開されると、その
サービスが再開される。パケット転送パラメータのロー
ディング中に優先度のより高いリクエストが生じると、
ローディングが停止される。一時中断は行われない。優
先度のより高いパケット転送が完了すると、元のパラメ
ータリストからパケット転送パラメータがロードされ
る。パケット転送がタイムアウト、フォールト、エラー
または一時中断リクエストにより一時中断されている場
合、優先度決定チェーンの終了部にインタラプトされた
パケット転送を送るように、ラウンドロビントークンが
進められる。
【０３５８】パケット転送が完了し、パケット転送オプ
ションフィールドのインタラプトビットが１となると、
転送コントローラ８０はリクエスト中のプロセッサにパ
ケットの終了部のインタラプト信号を発生する。リンク
されたリスト内に１のパケット転送オプションフィール
ドの停止ビットを有する最終パケット転送が完了する
と、転送コントローラ８０がリクエスト中のプロセッサ
にパケットの終了部インタラプト信号を発生する。パケ
ット転送が完了すると、パケット転送のパケット転送オ
プションフィールドストップビットがセットされていて
も、リクエスト中のプロセッサのパラメータメモリ内の
リンクされたリストの開始アドレス位置に、パケット転
送パラメータからの次のアドレスフィールドが書き込ま
れる。
【０３５９】パケット転送パラメータがロードされる
と、転送コントローラ８０はパケット転送オプションフ
ィールドのパケット転送ステータスビットをチェックす
る。パケット転送が一時中断されたことをこれらビット
が表示する場合、一時中断された転送を付加的ステート
情報がロードされる。これらについては後に更に説明す
る。
【０３６０】パケット転送がエラー状態を経験すると、
転送コントローラ８０は即座にデータの転送を停止し、
一時中断を実行する。転送コントローラ８０はリクエス
ト中のプロセッサのＰＴＥＲＲＯＲフラグをセットす
る。転送コントローラ８０はリンクされたリストが終了
したことを表示するため、リクエスト中のプロセッサの
ＣＯＭＮレジスタ１２０のＱビットもセットする。リク
エスト中のプロセッサは、セーブされたパラメータから
のエラーの原因を決定するようにプログラムすることが
できる。
【０３６１】パケット転送中に多数の条件のいずれかが
エラーを生じさせる。試みられたＶＲＡＭアクセスモー
ド、例えばオンチップメモリ内のソースまたは宛て先に
よるブロック書き込み宛て先転送またはシリアルレジス
タ転送がエラーを生じさせる。トランスペアレンシーを
利用して試みられるオンチップ宛て先アクセスもエラー
を生じさせる。値でフィルされた場合を除くソース転
送、シフトレジスタ転送または周辺デバイス転送の長さ
よりも、パケット転送リクエスト宛て先転送のバイトの
総数の長さが長くなると、エラーが生じる。ルックアッ
プテーブルの宛て先オペレーションを試みる際にエラー
が生じる。このようなエラーは、交換用ソースおよび宛
て先パラメータのオペレーションから生じる。リンクさ
れたリストの開始アドレスまたはリンクされたリストの
次のエントリーがアドレスのオフチップをポイントする
際にエラーが生じる。パケット転送パラメータテーブル
およびリンクされたリストの開始アドレスが６４バイト
の境界に整列していないときにも、エラーが生じる。ソ
ースまたは宛て先ガイドテーブルポインタがオフチップ
メモリをポイントしたり、これらが正しく整列されてい
ないときに試みられるパケットリクエストの際にエラー
が生じる。実際のエラー状態を表示するようにステータ
スビットはセーブされず、このエラー状態は一時中断パ
ラメータのステートから推定しなければならない。
【０３６２】リンクされたリストの開始アドレスまたは
リンクされたリストのアドレスのオフチップの次のエン
トリー、整列状態のパケット転送パラメータテーブルま
たはオフチップメモリへのガイドテーブルポインタによ
って生じたエラーは、パケット転送パラメータをリクエ
スト中のプロセッサのパラメータメモリの一時中断エリ
アにセーブしない。これはデータを転送する前にパケッ
ト転送がアボートし、実際に開始することがないからで
ある。従って、エラーの原因を診断しようとすると、リ
ンクされたリストのアドレスの有効性をチェックして、
一時中断されたパラメータが有効であることを保証しな
ければならない。
【０３６３】転送コントローラ８０は多くの条件下でパ
ケット転送を一時中断する。優先度のより高いパケット
転送リクエストを受けると、現在のパケット転送のため
にＰＴＭＩＮに指定されていたサイクル数がなくなる場
合に、パケット転送を一時中断する。転送コントローラ
８０はサイクル数がＰＴＭＩＮ＋ＰＴＭＡＸを越え、タ
イムアウトし、別のプロセッサからの同じ優先度のパケ
ット転送リクエストがペンディング中である場合、パケ
ット転送を一時中断する。転送コントローラ８０がリク
エスト中のプロセッサがこのコントローラにＣＯＭＭレ
ジスタ１２０のＳビットにより一時中断することを求め
る場合、パケット転送を一時中断する。ソースアドレス
指定または宛て先アドレス指定中にメモリフォールトが
生じる場合、転送コントローラ８０はパケット転送を一
時中断する。エラー状態が検出される場合、転送コント
ローラ８０はパケット転送を一時中断する。また、外部
メモリアクセス中に再試行が行われ、別のプロセッサか
らの同じ優先度のパケット転送リクエストが待機中であ
り、現在のパケット転送のためのＰＴＭＩＮ内に指定さ
れたサイクル数がなくなる場合、転送コントローラ８０
はパケット転送を一時中断する。
【０３６４】これらケースの各々における一時中断機構
は同一である。転送コントローラ８０は現在のパケット
転送パラメータおよび転送コントローラ８０の内部ステ
ートをセーブする。この情報により、パケット転送を将
来続行できる。これらパラメータはリクエスト中のプロ
セッサのパラメータメモリの一時中断エリアにセーブさ
れる。図１５に示すように、マスタプロセッサ６０がパ
ケット転送をリクエストした場合、このエリアは１６進
数０１０１００００から１６進数０１０１００７Ｆとな
る。デジタル画像／グラフィックプロセッサ７１、７
２、７３、７４の一つにリクエストされたパケット転送
のための一時中断されたパケットパラメータエリアは、
アドレスの１６進数０１０１＃０００から１６進数０１
００＃０７Ｆ（ここで＃は表３にリストしたようなデジ
タル画像／グラフィックプロセッサ番号に対応する）を
使用する。図３２および３３には、これらパラメータの
ためのフォーマットが示されている。図３２における％
のマークのついたダブるワードは、現在のエンディアン
のためには調節されないことに留意されたい。
【０３６５】一時中断条件が生じ、ペンディング中の外
部メモリ行アクセスが完了した直後に、一時中断が開始
する。リクエスト中のプロセッサのパラメータメモリ上
の外部間バッファは空ではないが、パケット転送ＦＩＦ
Ｏバッファ３１１の現在ステートがセーブされる。この
方法により、原因にかかわらず、パケット転送は一貫し
て中断できる。パケット転送ＦＩＦＯバッファ３１１の
空状態は生じないので、この一時中断は高速となるよう
にも保証されている。従ってパケット転送ＦＩＦＯバッ
ファ３１１を空にするのに潜在的に低速のパケット転送
を待つことなく、緊急優先度のパケット転送リクエスト
を急速にサービスできる。
【０３６６】パラメータメモリが一時中断の原因となっ
ている場合、より高い優先度の転送コントローラ８０の
クロスバーの優先レベルで実行される。従って一時中断
が完了するまでデジタル画像／グラフィックプロセッサ
７１、７２、７３、７４またはマスタプロセッサ６０は
一時的な競合を経験することがある。一時中断がタイム
アウト、フォールト、エラーまたはリクエスト中のプロ
セッサからの一時中断リクエストによるものであるとき
は、パケット転送の元の転送コントローラ８０のクロス
バーの優先度で、この一時中断が実行される。
【０３６７】新しいアドレスをポイントするように、リ
ンクされたリストの開始アドレスポインタが変えられる
ことを条件に、一時中断されたパケット転送パラメータ
を他の場所でコピーし、その新しい位置から再送信する
ことができる。パケット転送オプションフィールドのパ
ケット転送ステータスピットは、パケット転送が一時中
断されたことを表示するので、一時中断されたパラメー
タの全組は、その位置がどこであれ、再送信時にロード
される。一時中断されたパラメータの新しい開始アドレ
スは、偶数の１２８バイトの境界上で整列していなけれ
ばならず、従って７つの最小位アドレスビットは、再送
信すぺき一時中断されているパケット転送に対し０００
００００とならなければならない。
【０３６８】パケット転送一時中断エリアにセーブされ
た最初の８つの６４ビットダブルワードは、通常のパケ
ット転送パラメータを示す。これらは、少数の例外を除
き、ユーザーによってプログラムされたパラメータと同
じである。最初の３２ビットワードは、リンクされたリ
スト上の次のエントリーのアドレスでなく、一時中断さ
れたパケット転送の元のエントリーアドレスを含む。Ｃ
カウントフィールドは、次元の定められた転送のための
現在のＣカウントを含む。ガイド転送に対し、Ｃカウン
トフィールドはガイドカウントとガイドテーブルポイン
タフィールドを含み、ガイドテーブルポインタフィール
ドはガイドテーブルポインタの現在位置を含む。更にパ
ケット転送オプションフィールドはパラメータが一時中
断されたパケット転送を表示することを示すように変え
られた、そのパケット転送ステータスフィールドを有す
る。
【０３６９】一時中断エリアは通常のユーザーがプログ
ラムしたパケット転送パラメータの他に８個の保留され
た内部ステートのダブルワードも含む。これらワードは
一時中断されたパケット転送が再スタートされる際に自
動的にロードされるフィールドである。これらは一時中
断した際のパケット転送の次元内ステートに関する情報
を含む。これらの値は、これらが再送信される際に残さ
れる場所で正確に一時中断されたパケット転送を正しく
開始できるようにセーブされる。１６進数０４０で終了
するアドレスにおけるデータワードは、現在のソースＡ
およびＢのカウントを記憶する。これらはソースマシン
３２０のＡＣＵＲＲＥＮＴおよびＢＣＵＲＲＥＮＴから
の１６ビットの値である。Ｂのカウントはビット３１〜
１６に記憶され、Ａのカウントはビット１５〜０に記憶
される。１６進数０４４で終了するアドレスにおけるデ
ータワードは、現在の宛て先ＡおよびＢのカウントを記
憶する。これらは宛て先マシン３４０のＡカウントおよ
びＢカウントレジスタからの１６ビットの値である。Ｂ
のカウントはビット３１〜１６に記憶され、Ａのカウン
トはビット１５〜０に記憶される。１６進数０４８で終
了するアドレスにおけるデータワードは、現在のソース
Ａ開始アドレスまたは現在のガイドテーブルアドレスで
ある。一時中断されたパケットサービスバラメータ内の
対応するＰビットは、どのデータがここに記憶されたか
を表示する。元のＢのカウントが０に達するまでガイド
テーブルのフェッチは行われないので、ガイドパケット
転送でもここにソースＡの開始アドレスを記憶できるこ
とに留意されたい。１６進数０４Ｃで終了するアドレス
におけるデータワードは、現在の宛て先Ａの開始アドレ
スまたは現在のガイドテーブルフェッチ値であり、その
識別は一時中断されたパケットサービスパラメータの対
応するＰビットによって決定される。１６進数０５０お
よび０５６で終了するアドレスにおけるデータワード
は、現在の宛て先Ｂの開始アドレスまたは対応するガイ
ドテーブルフェッチ値である。
【０３７０】１６進数０５８で終了するアドレスで開始
する１６ビットのダブルワードは、一時中断されたパケ
ットサービスパラメータを記憶する。一時中断されたパ
ケットサービスパラメータのフォーマットは図３２およ
び３３に示されている。上部データワードのビット３１
〜３０はＰビットである。ビット３１における１は、ガ
イドテーブルからフェッチされたソースマシン３２０の
ＡＳＴＡＲＴレジスタおよびＢＳＴＡＲＴレジスタの値
を記憶する。これと異なり、これらレジスタは次元の定
められた転送からの値を記憶する。同様にビット３０に
おける１は、一時中断されたパケット転送パラメータが
ガイドテーブルからフェッチされたソースマシン３２０
のＡＳＴＡＲＴレジスタおよびＢＳＴＡＲＴレジスタ値
を記憶し、０はこれら値が次元の定められた転送からの
ものであることを表示する。これらビットは一時中断さ
れたパケット転送がガイドソースまたは宛て先アドレス
指定を含んでいたことを、パケット転送オプションフィ
ールドが表示している場合に意味があるにすぎない。こ
れとは異なり、データは次元の定められた転送からのも
のであると見なされる。
【０３７１】Ｅビット（上方データワードのビット２
９）は、一時中断されたパケット転送がオフチップから
オフチップへのパケット転送であることを表示する。か
かるオフチップからオフチップへのパケット転送は、リ
クエスト中のプロセッサのパラメータメモリ内のバッフ
ァを利用する。このＥビットが１であれば、一時中断さ
れたパケット転送はオフチップからオフチップへのパケ
ット転送である。このＥビットが０であれば、一時中断
されたパケット転送は他の３つのタイプのうちの一つで
あり、リクエスト中のプロセッサのパラメータメモリは
外部から外部へのバッファ化されたデータを記憶しな
い。
【０３７２】Ｓビット（上部データワードのビット２
８）は、パラメータメモリの外部間バッファがソースマ
シン３２０によってアクセスされているか、宛て先マシ
ン３４０でアクセスされているかどうかを表示する。Ｅ
ビットが１であって、リクエスト中のプロセッサのパラ
メータメモリ内の外部間でバッファ化されたデータの記
憶を表示している場合にかぎり意味がある。Ｓビットが
１である場合、ソースマシン３２０はパケット転送が一
時中断されているときに、外部間バッファにアクセス中
である。Ｓビットが０であれば宛て先コントローラは外
部間バッファにアクセス中である。
【０３７３】上部データワードのビット２０〜１６は、
ＢＵＦＰＴＲレジスタ４１４の値を記憶する。ＢＵＦＰ
ＴＲレジスタ４１４は、パラメータメモリの外部間バッ
ファへのポインタである。このポインタを記憶すると、
パラメータメモリの外部間バッファのステータスをリカ
バーすることにより、外部間パケット転送の再使用が可
能となる。当然ながらこのフィールドは、一時中断パケ
ット転送が外部間パケット転送である場合にのみ意味が
ある。
【０３７４】上部データワードのビット１４〜８は、Ｂ
ＵＦＣＯＵＮＴレジスタ４４１の値を記憶する。このＢ
ＵＦＣＯＵＮＴレジスタ４４１の値は、Ｓビットのステ
ータスに基づいて解釈される。Ｓビットが１であって、
パラメータメモリの外部間パッファのソースアドレス指
定が一時中断していることが表示されると、ＢＵＦＣＯ
ＵＮＴレジスタ４４１はバッファ内に残っているバイト
数を表示する。Ｓビットが０であり、パラメータメモリ
の外部間アドレスの宛て先アクセスの一時中断を表示し
ている場合、ＢＵＦＣＯＵＮＴレジスタ４４１はバッフ
ァ内に記憶されたバイト数を表示する。このフィールド
は一時中断された外部間パケット転送にしか意味がな
い。上部データワードのビット３〜０は、ＦＣＯＵＮＴ
である。これはパケット転送ＦＩＦＯバッファ３１１に
このとき保持されているデータのバイト数である。
【０３７５】一時中断されたパケットサービスパラメー
タの下部データワードは、２つのＦＩＦＯポインタを保
持する。下部データワードのビット１１〜８は、ＦＤＰ
ＴＲすなわち宛て先ポインタを記憶する。下部データワ
ードのビット３〜０は、ＦＳＰＴＲすなわちソースポイ
ンタを記憶する。これらポインタは、一時中断点におけ
る一時中断バケット転送の再開を可能にする。
【０３７６】１６進数０６０で終了するアドレスで開始
する４つのデータワードは、パケット転送ＦＩＦＯバッ
ファ３１１の内容を記憶している。パケット転送ＦＩＦ
Ｏバッファ３１１を空にするかわりに、このデータを記
憶することにより、より高い優先度のパケット転送を早
期にスタートできる。将来、より大きなバッファを使用
する場合に、このような大きなパケット転送用ＦＩＦＯ
バッファ３１１の内容の記憶をサポートするために、１
６進数０７０で終了するアドレスで開始する４つのデー
タワードが保留されていることに留意されたい。
【０３７７】転送コントローラ８０は、多数の標準的で
ないパケット転送アクセスモードをサポートする。これ
らにはブロックライト、シリアルレジスタ転送、トラン
スペアレンシーおよび周辺デバイス転送が含まれる。こ
れら非標準的パケット転送アクセスモードは、パケット
転送パラメータのパケット転送オプションフィールドに
よりイネーブルされる。
【０３７８】パケット転送パラメータのパケットアクセ
スモードが０１０に等しいとき、このモードはブロック
書き込みパケットアクセスモードを可能にする。転送コ
ントローラ８０は３つの異なるブロック書き込み機構、
すなわち８ｘ、３ｘおよびシミュレート機構をサポート
する。システムハードウェアは、ブロックの書き込みが
開始する時間にブロック書き込み機構を決定する。これ
によりソフトウェアはシステムが使用するブロック書き
込みのタイプがどのタイプであるかとは無関係に、また
はこれをアドレス指定されたメモリがサポートするか否
かとは無関係に、ソフトウェアがブロック書き込みを利
用できるようにする。しかしながらブロック書き込みモ
ードの各々は、６４ビットのバスサイズおよび８ビット
の値（１〜８）に対してしかサポートされていない。ブ
ロック書き込みのための宛て先スタートアドレスはオフ
チップであり、６４ビットに整列していなければならな
い。すなわち最小位の６つのアドレスビットは００００
００でなければならない。
【０３７９】転送コントローラ８０によって使用される
ブロック書き込みモードは、外部回路によりマルチプロ
セッサ集積回路１００のＢＳ［１：０］ピンに入力され
た値によって選択される。好ましい実施例では、ブロッ
ク書き込みは６４ビットのデータバスに対してのみサポ
ートされているので、これらバスサイズ入力はブロック
書き込みおよび負荷カラーレジスタサイクル中にブロッ
ク書き込み選択として使用される。表２３は、ＢＳ
［１：０］により選択されたブロック書き込みモードを
示す。
【０３８０】
【表２３】
【０３８１】種々のＶＲＡＭサイズおよびアーキテクチ
ャのために、多数の異なるブロック書き込み方法があ
る。以下の表記法は、種々のブロック書き込み方法；す
なわちＣ×Ｌ×Ｒ（ここでＣはカラーレジスタ当たりの
列位置の数、Ｌはビットによるカラーレジスタの長さ、
Ｒはカラーレジスタの数である）を示すのに使用されて
いる。たいていの１ＭビットのＶＲＡＭは、２５６Ｋビ
ット×７ビットデータアレイを有し、４×４×１のブロ
ック書き込みをサポートしている。これらは１つの４ビ
ットカラーレジスタを有し、各ブロック書き込みサイク
ルは、４メモリアレイ平面での４つの隣接する列位置へ
のカラーレジスタの書き込みを制御している。
【０３８２】８×（倍の）ブロック書き込みは、位置当
たり８ビットに、アクセス当たり８つの行位置を（すな
わち８×８×１または８×８×２）書き込みできるＶＲ
ＡＭと共に使用するようになっている。ソースデータの
各ビットは、データバスＤ［６３：０］上の１ビットに
出力され、このサイクルでアクセスされる６４個の列の
うちの１つに対する８ビットＶＲＡＭカラーレジスタの
書き込みをイネーブルしたりディスエーブルしたりす
る。各列は各ＶＲＡＭ内の８つのメモリアレイ平面の各
々における列位置を表示している。従って１回のアクセ
スで６４までのバイトのカラーレジスタデータを書き込
みできる。
【０３８３】８×ブロック書き込みをサポートするビデ
オＲＡＭは、ブロック書き込みサイクル中に最小位の３
つの列のアドレスを無視する。従って、データバスは６
４ビット（８バイト幅）であるので、ブロック書き込み
サイクルは常に６４バイトの境界上で開始する。６４バ
イトに整列されていない宛て先アドレスに対し、転送コ
ントローラ８０はソースビットを整列し、書き込みされ
ていない６４バイトのアクセス内の位置に対して喪失し
た０を発生する。次に転送コントローラ８０は、ビット
がデータバス上のＶＲＡＭの各々内の適当な列位置をア
ドレス指定するように、ビットを再マップ化する。
【０３８４】図３４は、小エンディアンモードにおける
８×ブロック書き込みのためのデータ再マップ化プロセ
スを示す。最初の８つのソースビットは宛て先のうちの
最初の８バイトを制御する。これらバイトは実際は、ア
クセスされている８個の８平面ＶＲＡＭアレイの各々に
おける最小位の列位置である。最小位バイトはブロック
書き込み中にＶＲＡＭのＤ０入力（および１６ビットＶ
ＲＡＭのためのＤ８入力）によって制御されるので、ソ
ースビット０〜７はデータバスのそれぞれのビット０、
８、１６、２４、３２、４０、４８および５６にマップ
化され、これらは、アクセスされたＶＲＡＭのＤ０入力
（１６ビットデバイスのためのＤ０およびＤ８入力）を
表示する。ソースビットの残りは同様にマップ化され
る。転送コントローラ８０は、大エンディアン８×ブロ
ック書き込みのための同様なマッピングを行う。大エン
ディアンモードではソース画像のうちの最小位ビットは
左側の最大ビットであり、最高位ビットは右側の最大ビ
ットである。マッピング機構は小エンディアンモードの
ために使用されているものと同じであるので、ソースビ
ット０〜７はそれぞれビット６３、５５、４７、３９、
３１、２３、１５および７にマップ化されている。これ
らビットはＶＲＡＭアレイ内でアクセスされている最小
位列位置を表示する。これらバイトは、ＶＲＡＭのＤ０
入力（１６ビットデバイスのためのＤ０およびＤ８入
力）によって制御されているので、ブロック書き込みが
正しく作動できるように、逆の順にＶＲＡＭに接続しな
ければならない。
【０３８５】データは逆の順に書き込みされ、読み出さ
れるので、データバスを逆の順に接続しても通常の読み
出しおよび書き込みに影響しない。ＶＲＡＭのシリアル
ポートの内外にシフトされるビットは、逆の順となるこ
とをユーザーは認識しなければならない。このようにす
るには、適当なオペレーションを保証するため、出力デ
バイスまたは入力デバイスを接続する際にシリアルデー
タバスの順を反転しなければならないことがある。
【０３８６】４×ブロック書き込みモードは、アクセス
当たり４列の位置、すなわち位置当たり４または８ビッ
トのいずれかで、４×４×１、４×４×４、４×８×
１、４×８×２を書き込みできるＶＲＡＭと共に使用す
るように設計されている。４×４のブロック書き込みの
場合、ソースデータの各ビットは、データバスＤ［６
３：０］上の２ビットに出力され、このサイクルでアク
セスされる６４列のうちの２つに対する４ビットＶＲＡ
Ｍカラーレジスタのうちの２つの書き込みをイネーブル
またはディスエーブルする。各列はアレイのうちの４つ
の平面上の列位置を表示する。各カラーレジスタは４ビ
ット幅しかないので、８ビットのピクセルを表示するの
に２つのレジスタが必要である。従って各ソースビット
は８ビットの書き込みが生じるように、隣接するニブル
に書き込む２つのカラーレジスタを制御しなければなら
ない。これにより１回のアクセスでカラーレジスタデー
タのうちの３２バイトまでを書き込みできる。
【０３８７】４×ブロック書き込みをサポートするＶＲ
ＡＭは、ブロック書き込みサイクル中に最小位の２つの
列アドレスを無視する。従ってブロック書き込みは常に
３２バイト境界上で始まる。８×ブロック書き込みと同
じように、転送コントローラ８０は３２バイトブロック
内の宛て先開始アドレスのダブルワードによって指定さ
れたデータにソースデータを整列し、書き込まれていな
いダブルワードに対し、喪失した０を満たす。
【０３８８】図３５は、小エンディアンモードにおける
４×ブロック書き込みのためのデータ再マップ化プロセ
スを示す。最初の８つのソースビットは宛て先の最初の
８つのバイトを制御する。しかしながら４×４ブロック
書き込みでは、各データ入力では４ビットしか書き込み
しないので、完全なバイトを書き込みするように２つの
データバスピンに各ソースビットをマップ化しなければ
ならない。従ってソースビット０〜７はビット０と４、
８と１２、１６と２０、２４と２８、３２と３６、４０
と４４、４８と５２ならびに５６と６０にそれぞれマッ
プ化される。
【０３８９】４×８×１または４×８×２のブロック書
き込みの場合、ＶＲＡＭカラーレジスタは８ビット幅で
ある。しかしながら書き込むべきバイトを選択するの
に、ＶＲＡＭの８個のデータ入力のうちの４つしか使用
しない。従ってデータバスのうちの半分は使用せず、１
回のアクセスで３２バイトしか書き込みできない。しか
しながら、Ｄ［６３：０］上に実際に入力されるデータ
は同じであり、ＶＲＡＭは他のどのニブルも無視するだ
けであることに留意されたい。大エンディアンモードで
は、ソースビット０〜７は外部データバスのうちのビッ
ト６３と５９、５５と５１、４７と４３、３９と３５、
３１と２７、２３と１９、１５と１１ならびに７と３に
マップ化される。８×大エンディアンブロック書き込み
と同じように、正しいオペレーションを保証するように
ＶＲＡＭにデータバスを逆の順序で接続しなければなら
ない。
【０３９０】ブロック書き込みをサポートしないメモリ
デバイスに対し、転送コントローラ８０はシミュレート
されたブロック書き込みモードを提供する。このモード
では、データバス上にパケット転送パラメータ内に含ま
れていた６４ビットのカラーレジスタ値が出力され、サ
イクル中にアドレス指定される８バイトのうちの１つを
イネーブルまたはディスエーブルするよう、ＣＡＳ′列
アドレスストローブピンを制御することにより、各ソー
スデータビットはバイト選択信号として機能する。従っ
てブロック書き込みは実質的にはカラーレジスタ値がフ
ィル値となるような、値でフィルするタイプの転送に変
換される。次に、宛て先アクセスは、ソースデータによ
って指定されるように、あるバイトへの書き込みをディ
スエーブルする通常のページモードの６４ビットの書き
込みサイクルとなる。
【０３９１】４×および８×ブロック書き込みサイクル
を実行する前に、ＶＲＡＭのカラーレジスタに正しい値
をロードしなければならない。転送コントローラ８０は
パケット転送パラメータに含まれるカラーレジスタ値を
使用するロードカラーレジスタＬＣＲサイクルを実行す
ることによりこれを行う。ブロック書き込みパケット転
送は、より高い優先度のリクエスト、例えばＶＲＡＭカ
ラーレジスタを変え得るホストアクセスまたは他のブロ
ック書き込みパケット転送によってインタラプトできる
ので、ブロック書き込みパケット転送が再開するときは
いつも、ロードカラーレジスタサイクルも実行しなけれ
ばならない。従って４×または８×ブロック書き込みパ
ケット転送が始まるとき、一時中断からブロック書き込
みパケット転送が再開するとき、ホストが画像システム
バスを使用し、これを戻した後ブロック書き込みパケッ
ト転送が続くときはいつも、ロードカラーレジスタが始
まる。アクセスされているメモリがシミュレートされた
ブロック書き込みを必要とする場合には、ロードカラー
レジスタサイクルは実行されない。
【０３９２】一旦カラーラッチがロードされると、上記
条件のうちの１つが発生しなければ、別のロードカラー
レジスタサイクルを実行することはない。例えば８×モ
ードでブロック書き込みが開始し、次にシミュレートさ
れたモードと８×モードが交互に変わると、８×モード
となるたびにロードカラーレジスタが繰り返されること
はない。
【０３９３】ブロック書き込みパケット転送のための事
象シーケンスは次のとおりである。転送コントローラ８
０は、実行すべきロードカラーレジスタステータスコー
ドおよび第１ブロック書き込みのアドレスを出力する。
次に転送コントローラ８０は、ＢＳ［１：０］ピンに入
力された値を読み出す。ＢＳ［１：０］が１０または１
１に等しければ、パケット転送パラメータ内に含まれる
６４ビットのカラーレジスタ値も用いてロードカラーレ
ジスタサイクルを完了する。この後に、４×または８×
ブロックサイクルを発生してパケット転送を完了する。
一方、ＢＳ［１：０］が００であれば、ロードカラーレ
ジスタサイクルはデータとしてパケット転送パラメータ
内に含まれる６４ビットのカラーレジスタ値およびバイ
ト選択信号としてソースデータビットを用いる通常のペ
ージモードの書き込みとなる。ページ変更またはより高
い優先度のサイクルからのインタラプトのために、新し
い行アクセスが開始された場合、実行すべきロードカラ
ーレジスタのステータスコードおよび次のブロック書き
込みのアドレスを出力する工程を、次の宛て先アドレス
に対して繰り返す。
【０３９４】ロードカラーレジスタサイクルが一旦実行
されると、次のようにシーケンスが続く。転送コントロ
ーラ８０がブロック書き込みステータスコードおよび実
行すべき次のブロック書き込みのアドレスを出力する。
ＢＳ［１：０］が１０または１１である場合、ソースデ
ータビットを用いてブロック書き込みページモードサイ
クルが完了される。新しい行アクセスが開始されると、
ブロック書き込みステータスコードおよび実行すべき次
のブロック書き込みのアドレスを出力するステップが繰
り返される。他方、ＢＳ［１：０］が００であれば、ブ
ロック書き込みサイクルはパケット転送内に含まれる６
４ビットのカラーレジスタ値をデータとして使用し、ソ
ースデータビットをバイト選択ビットとして使用する、
通常のページモード書き込みとなる。新しい行アクセス
が開始されると、ブロック書き込みステータスコードお
よび実行すべき次のブロック書き込みのアドレスを出力
するステップが次の宛て先アドレスに対して繰り返され
る。
【０３９５】転送コントローラ８０は実際の４×または
８×ブロック書き込みを常に実行するように試みる。従
ってシミュレートされたブロック書き込みモード中に生
じる通常の書き込みサイクルは、常にロードカラーレジ
スタまたはブロック書き込みステータスコードを有す
る。
【０３９６】パケット転送オプションフィールド内のパ
ケットアクセスモードが、シリアルレジスタ転送モード
を選択する０１１であれば、転送コントローラ８０のデ
ータ転送モードがディスエーブルされる。転送コントロ
ーラ８０はアドレスおよびＣＡＳ′を出力するだけであ
る。転送コントローラは更に行時間にＴＲＧ′、Ｗ′お
よびＤＳＦ［１：０］ピンもドライブし、読み出し転送
または書き込み転送のＶＲＡＭモードのいずれかを選択
する。これらオペレーションのいずれかを実行する際、
Ｄ［６３：０］ピンは行時間に１６進数ＦＦＦＦＦＦＦ
ＦＦＦＦＦＦＦＦＦのマスク値を出力して、ＶＲＡＭ転
送マスクをディスエーブルする。
【０３９７】メモリからレジスタへの転送である読み出
し転送を実行するためのアドレスを発生するのにソース
パラメータが使用され、レジスタからメモリへの転送で
ある書き込み転送を実行するのに宛て先メモリが使用さ
れる。
【０３９８】ソースおよび宛て先の双方によって実行さ
れる各アクセスは、１回の行アクセスである。転送コン
トローラ８０を介するデータの転送は行われないので、
宛て先アクセス前にすべてのソースアクセスが実行され
る。各ソースアクセスはＶＲＡＭの行をＶＲＡＭシフト
レジスタ内に転送させる。実際にはソースパラメータは
通常整列したアドレス、１のＡカウント、０のＢカウン
トおよび０のＣカウントでセットアップされる。従って
１回の転送しか実行されない。読み出し転送に対しては
すべての反転ＣＡＳラインはアクティブであるので、ソ
ースバスサイズ以下のＡカウントをセッティングする結
果、１回の転送が行われる。従ってほとんどの状況に対
して１のソースＡカウントが理想的である。
【０３９９】各宛て先アクセスは、ＶＲＡＭシフトレジ
スタのデータをＶＲＡＭメモリアレイの行内に転送させ
る。通常、各宛て先アクセスは次の逐次行アドレスに対
する整列された転送となっている。これは、整列された
開始アドレス、１のＡカウント、行数−１のＢカウント
およびＶＲＡＭ行アドレスピッチに等しいＢピッチで宛
て先パラメータをセットアップすることによって行われ
る。書き込み転送中、すべての反転ＣＡＳラインが附勢
されるので、宛て先バスサイズ以下のＡカウントをセッ
トする結果、ライン当たり１回の転送が行われる。従っ
て１の宛て先Ａカウントはほとんどの状況に対して理想
的である。
【０４００】シフトレジスタ転送パケット転送は、ＶＲ
ＡＭシフトレジスタの内容を変え得る優先度のより高い
リクエストによりインタラプトされ得るので、ＶＲＡＭ
シフトレジスタが損なわれる可能性がある場合はいつ
も、読み出し転送サイクルを実行する必要がある。従っ
て、シフトレジスタ転送パケット転送が開始するとき、
シフトレジスタ転送パケット転送が一時中断された後に
再開するとき、更にホストが使用され、画像システムバ
スに復帰した後にシフトレジスタ転送パケット転送が続
くときはいつも、シフトレジスタ転送パケット転送ノソ
ースオペレーション、すなわち読み出し転送が行われ
る。
【０４０１】図３７にシリアルレジスタ転送パケット転
送の簡単な例が示されている。行０は所望のパターンに
セットされているものとする。パケット転送はこのパタ
ーンは行２、４、６、８および１０にコピーし、ストラ
イブ状効果を発生するためのものである。
【０４０２】パケット転送オプションフィールド内のパ
ケット転送アクセスモードビットを、１ＸＸにセットす
ることにより、トランスペアレンシーモードをイネーブ
ルする。トランスペアレンシーモードのうちの１つを指
定することによりソース上でのトランスペアレンシーオ
ペレーションがイネーブルされる。ソースデータはパケ
ット転送パラメータ内に指定された６４ビットのトラン
スペアレンシーモード値と比較される。トランスペアレ
ンシーは８、１６、３２または６４ビットデータサイズ
として指定できる。１回の６４ビットの比較、２回の３
２ビットの比較、４回の６４ビットの比較または８回の
８ビットの比較を行う。比較の結果が真であれば、トラ
ンスペアレンシーおよびバイト書き込み回路３５３（図
３８に示される）が対応するバイトストローブをディス
エーブルし、宛て先バイトの書き込みを防止する。トラ
ンスペアレンシーはオフチップの宛て先にしかサポート
されていない。オンチップの宛て先に対するトランスペ
アレンシーを指定すると、エラー条件によりパケット転
送が一時中断される。
【０４０３】ソースデータが宛て先および外部バスサイ
ズに整列された後、トランスペアレンシーおよびバイト
書き込み回路３５３（図３８に示されている）によりト
ランスペアレンシー検出が行われる。バスサイズが６４
ビット未満であっても、データのうちのすべての８バイ
トがトランスペアレンシー値の対応する８バイトと比較
される。８回の比較は、トランスペアレンシーデータサ
イズに従ってグループ分けされる。グループ内の比較さ
れるバイトがすべて一致すると、そのグループに関連す
るバイトストローブＣＡＳ′信号がディスエーブルさ
れ、そのグループ内のバイトのいずれかへの書き込みが
防止される。
【０４０４】図３７ａ、３７ｂ、３７ｃおよび３７ｄ
は、それぞれ６４ビット、３２ビット、１６ビットおよ
び８ビットのトランスペアレンシーデータサイズに対し
てどのように比較を行うかを示している。＆記号はグル
ープを形成するのに、どのバイトの比較をＡＮＤ演算す
るかを示している。図３７ａが示すように、６４ビット
のトランスペアレンシーサイズは１回の６４ビットの比
較を行う。ソースデータおよびトランスペアレンシー値
が等しければＣＡＳ′ストローブのすべてがディスエー
ブルされる。それ以外の場合、８バイトのすべてが書き
込まれる。図３７ｂは、３２ビットのトランスペアレン
シーサイズで２回の３２ビットの比較が行われ、それぞ
れＣＡＳ′［７：４］およびＣＡＳ′［３：０］を制御
することを示している。図３７ｃは、１６ビットのトラ
ンスペアレンシーサイズにおいて、４回の１６ビットの
比較が行われ、それぞれＣＡＳ′［７：６］、ＣＡＳ′
［５：４］、ＣＡＳ′［３：２］およびＣＡＳ′［１：
０］を制御することを示している。図３７ｄは８ビット
のトランスペアレンシーサイズにて８回の８ビットの比
較を別々に行い、ＣＡＳ′［７］、ＣＡＳ′［６］、Ｃ
ＡＳ′［５］、ＣＡＳ′［４］、ＣＡＳ′［３］、ＣＡ
Ｓ′［２］、ＣＡＳ′［３：２］、ＣＡＳ′［１：０］
を制御することを示している。ＣＡＳ′［７：０］スト
ローブは、オペレーションのエンディアンにかかわら
ず、データバス上の同一ビットにより常時識別される。
【０４０５】外部バスへの整列後、トランスペアレンシ
ーの比較が行われる。従って外部バスサイズが３２ビッ
トであれば、６４ビットのトランスペアレンシーモード
が選択されていても、データは常にトランスペアレンシ
ー値のうちのビット３１〜０（大エンディアンモードで
はビット６３〜３２）と比較される。このトランスペア
レンシー機構は整数の比較グループに分割できる現在の
バスサイズで作動するようになっている。従ってバスサ
イズは常にトランスペアレンシーサイズ以上でなければ
ならない。
【０４０６】図３８は、宛て先マルチプレクサおよび整
列ロジック３５０の一部である、トランスペアレンシー
およびバイト書き込みロジック３５３の構造を示す。ト
ランスペアレンシーレジスタ６０１は、パケット転送パ
ラメータからの６４ビットのトランスペアレンシー値を
記憶する。一連の８ビットのコンパレータ６１１、６１
２、６１３、６１４、６１５、６１６、６１７および６
１８は、トランスペアレンシーレジスタ６０１内に記憶
されたトランスペアレンシー値のバイトの個々のビット
と、宛て先マルチプレクサ３５１からの整列された宛て
先データのバイトの対応するビットとを比較する。各コ
ンパレータ６１１、６１２、６１３、６１４、６１５、
６１６、６１７、６１８は、対応するビットが同じであ
るかどうかを表示するバイトの等しい信号を発生する。
ハーフワードＡＮＤゲート６２１、６２２、６２３およ
び６２４の一組は、バイト０と１、バイト２と３、バイ
ト４と５、並びにバイト６と７に対する対応するハーフ
ワードの等しい信号をそれぞれ形成する。２つのワード
ＡＮＤゲート６３１および６３２は、ハーフワードＡＮ
Ｄゲート６２１、６２２、６２３および６２４に接続さ
れており、バイト０〜３およびバイト４〜７に対する対
応するワードの等しい信号を形成する。最後に、ダブル
ワードのＡＮＤゲート６４１はワードゲート６３１およ
び６３２に接続されており、すべての６４ビットに対す
るダブルワードの等しい信号を形成する。
【０４０７】マルチプレクサ６４５は８個のバイトの等
しい信号、４つのハーフワードの等しい信号、２つのワ
ードの等しい信号およびダブルワードの等しい信号を受
ける。このマルチプレクサ６４５はパケット転送オプシ
ョンフィールドのパケット転送アクセスモードのビット
１７〜１６に従って選択されたトランスペアレンシーサ
イズの表示も受ける。これらビットは表１９に示される
ようにコード化されている。マルチプレクサ６４５の出
力バイト書き込みストローブは、それぞれの入力および
トランスペアレンシーサイズに基づき、反転ＣＡＳ信号
を実際に発生する。８ビットのトランスペアレンシーサ
イズが選択される場合、バイトの等しい信号がそれぞれ
のバイト書き込みストローブを制御する。トランスペア
レンシーカラー値と、対応するデータバイトが等しいこ
との表示は、バイト書き込みストローブを禁止する。従
ってメモリにはデータは書き込まれない。１６ビットの
トランスペアレンシーサイズが選択されると、各ハーフ
ワードの等しい信号は２つの対応するバイト書き込みス
トローブを制御し、よって、各ハーフワードの等しい信
号は２バイトの書き込みストローブを制御する。３２ビ
ットのトランスペアレンシーサイズが制御されると、各
ワードの等しい信号は４つの対応するバイト書き込みス
トローブを制御する。６４ビットのトランスペアレンシ
ーサイズが選択されると、８つのバイト書き込みストロ
ーブのすべてがダブルワードの等しい信号によって制御
される。従って、選択されたトランスペアレンシーサイ
ズに基づき、トランスペアレンシーサイズに等しいデー
タ部分とトランスペアレンシーカラー値との同一性によ
り、データの宛て先への書き込みがアボートされる。こ
の機能は多くのグラフィックアプリケーションで極めて
有効である。
【０４０８】パケット転送オプションのパケットアクセ
スモードが００１に等しいときに、周辺デバイスモード
が選択されると、周辺デバイス転送が実行される。この
モードは周辺デバイスが転送コントローラ８０のメモリ
コントローラを活用し、マルチプロセッサ集積回路１０
０の外部のメモリとの間における読み出しまたは書き込
みを可能にする。周辺デバイス転送が行われると、転送
コントローラ８０はメモリアドレスおよび制御ラインを
ドライブするが、データを読み出したり、ドライブ出力
させることはない。これにより、周辺デバイス、例えば
画像システムバスに接続されているホストシステム１
は、データの書き込みまたは読み出しを可能にする。周
辺転送の読み出しまたは書き込み方向は、パケット転送
パラメータをプログラムする方法により決定される。
【０４０９】メモリから周辺デバイスへの読み出しを行
う周辺読み出し転送は、周辺デバイスが必要とするメモ
リデータにアクセスするよう、パケット転送のソースパ
ラメータをプログラムすることによって発生される。ソ
ースアクセスモードは、次元の定められた転送またはガ
イド転送のいずれかにできるが、値でフィルする転送に
はできない。宛て先転送は宛て先転送モードを０００フ
ィールドにセットし、宛て先Ａカウントを０にセットす
ることによりディスエーブルしなければならない。
【０４１０】周辺デバイスからメモリへの書き込みを行
う周辺書き込み転送は、周辺デバイスが書き込みを必要
とするメモリエリアにアクセスするよう、宛て先パラメ
ータをプログラムすることによって発生される。宛て先
アクセスモードは次元の定められた転送またはガイド転
送のいずれかにできる。ソース転送はソース転送モード
を０００にセットし、ソースＡカウントを０にセットす
ることによりディスエーブルしなければならない。バイ
トの宛て先番号がバイトのソース番号を越えたとして
も、この例ではパケット転送エラーは生じない。
【０４１１】周辺デバイスパケット転送リクエストは、
任意の優先度のプロセッサにより送信でき、通常の優先
度決定方法を用いてサービスされる。しかしながら通常
のオペレーションはデータの読み出し、書き込みを望む
際に、周辺デバイスに転送を開始させるようになってい
る。このような開始は、外部インタラプトを用いること
によって行われる。周辺デバイスがサービスを必要とす
る際、周辺デバイスはマルチプロセッサ集積回路１００
の外部のインタラプト入力の一つにより、マルチプロセ
ッサ６０をインタラプトできる。マスタプロセッサ６０
は次に、インタラプトサービスルーチンの一部として周
辺デバイスパケット転送を送ることができる。サービス
ルーチン内でインタラプトがディスエーブルされれば、
この転送は緊急優先度を送ることにより、デジタル画像
／グラフィックプロセッサ７１、７２、７３、７４のキ
ャッシュリクエストよりも高い優先度を与えることがで
きる。
【０４１２】周辺デバイスがマスタプロセッサ６０を一
旦インタラプトすると、周辺デバイスは転送コントロー
ラ８０がデータの読み出し、書き込みをできる前に、パ
ケット転送を開始するまで待機しなければならない。周
辺デバイスの転送の開始は、行時間におけるステータス
［４：０］上に出力される特別サイクルタイプのコード
によって信号が送られる。読み出しに対しては値００１
００が使用され、書き込みに対しては値００１０１が使
用される。周辺デバイス転送の開始点および終了点は、
常にＬＡＳＴＰＡＧＥレジスタ３６０を無効にし、行ア
クセスを強制的に行わせる。周辺デバイスはデータ転送
をいつ行うかを決定するよう、ＳＴＡＴＵＳ［４：０］
をモニタしなければならない。転送コントローラ８０に
より発生されるメモリサイクルのバスサイズのタイプ、
列タイミング等は、サイクルの開始点におけるメモリ識
別入力バスサイズ選択ＢＳ［１：０］、列タイミング選
択ＣＴ［１：０］等によって選択されるものに対応す
る。次に周辺デバイスは、ＣＡＳ′［７：０］、ＣＬＫ
ＯＵＴ等を用いる、その後の列アクセスにそのデータ転
送を同期化できる。
【０４１３】メモリのアドレス指定はパケット転送パラ
メータによって行われるので、転送周辺デバイスでは転
送コントローラ８０によってアクセスされる順で、デー
タを送受信するように準備が整っていなければならな
い。周辺デバイスは転送コントローラ８０の転送レート
に合致したり、転送を低速にするよう、待機ステートを
挿入できるようになっていなければならない。
【０４１４】周辺デバイスは転送のために画像システム
バスを使用しているので、周辺デバイス転送が開始する
までバスをドライブしてはならない。これは周辺デバイ
スとマルチプロセッサ集積回路１００のデータバスとの
間にトランシーバを置き、周辺デバイス転送中にこれら
をイネーブルするだけで達成できる。マルチプロセッサ
集積回路１００は転送中にそのデータバスを高インピー
ダンスとし、外部トランシーバが設けられていれば、こ
れをディスエーブルするよう、反転ＤＢＥＮをハイレベ
ルで非アクティブとなるようにドライブする。
【０４１５】転送コントローラ８０は、大エンディアン
フォーマットまたは小エンディアンフォーマットのいず
れかでデータにアクセスできる。このエンディアンモー
ドは、バイトをアクセスする方法を選択する。小エンデ
ィアンフォーマットではバイト０はワード内の最も右側
のバイトであり、その後に続くバイトは左に向かって番
号がつけられる。大エンディアンフォーマットではバイ
ト０はワード内の最も左側のバイトであり、その後に続
くバイト２は右側に番号がつけられる。
【０４１６】アドレスの最小位の３ビットおよび転送す
べきバイト数は、有効データバイトの位置を決定する。
表２４ａおよび２４ｂは、小エンディアンモードで６４
ビットバス転送のためのバイト位置を示す。表２４ａお
よび２４ｂではＶは有効バイト位置を示し、０は無効バ
イトを示す。点線はそのオペレーションを実行できない
ことを示す。
【０４１７】
【表２４】
【０４１８】表２５ａおよび２５ｂは、大エンディアン
モードにおける６４ビットバス転送のためのバイト位置
を示す。
【０４１９】
【表２５】
【０４２０】外部バスが３２ビットに制限されていると
き、データの転送にはバスのうちの最小位の４バイトし
か使用しない。このことは、小エンディアン転送ではＤ
［３１：０］が使用され、大エンディアン転送に対して
はＤ［６３：３２］が使用されることを意味している。
表２６には、小エンディアンのためのアドレスの最小位
の２ビットに基づくバイト位置が示されている。Ｘは無
視する６４ビットバスのバイトを表示し、点線は実行で
きない転送を示している。
【０４２１】
【表２６】
【０４２２】表２７には、大エンディアンのためのアド
レスの最小位の２ビットに基づくバイト位置が示されて
いる。
【０４２３】
【表２７】
【０４２４】外部バスが１６ビットに制限されている
と、データの転送のために小エンディアンのための最小
位の２バイトＤ［１５：０］または大エンディアンのた
めのＤ［６３：４８］が使用される。表２８は、アドレ
スの最小位バイトに基づく小エンディアンモードのため
のバイト位置を示す。
【０４２５】
【表２８】
【０４２６】表２９は、アドレスの最小位ビットに基づ
く小エンディアンモードのためのバイト位置を示す。
【０４２７】
【表２９】
【０４２８】外部バスが８ビット用に構成されていると
き、データ転送のために小エンディアン用の最小位のバ
イトＤ［７：０］または大エンディアン用Ｄ［６３：５
６］だけが使用される。
【０４２９】内部クロスバー上で３２ビットの外部デー
タを転送する際、転送コントローラ８０は表２４ａ、２
４ｂ、２５ａおよび２５ｂからの１バイト、２バイト、
３バイトおよび４バイトのバイト位置を用いて、通常６
４ビットのアクセスを実行する。内部クロスバー上で１
６ビットの外部データを転送する際、転送コントローラ
８０は表２４ａ、２４ｂ、２５ａおよび２５ｂからの１
バイトおよび２バイトのバイト位置を用いて、通常の６
４ビットアクセスを実行する。
【０４３０】反転ＵＴＩＭＥ入力を用いてリセット時に
マルチプロセッサ集積回路１００のエンディアンモード
が選択される。マルチプロセッサ集積回路１００は反転
リセット入力上の立ち上がりエッジの前のクロックサイ
クルにおけるＵＴＩＭＥ′の値をサンプリングし、合致
する。ＵＴＩＭＥ′がリセットの終了時に低レベル
（０）にサンプリングされた場合、マルチプロセッサ集
積回路１００は次のハードウェアのリセットが生じるま
で、大エンディアンモードで作動する。ＵＴＩＭＥ′が
高レベル（１）でサンプリングされると、マルチプロセ
ッサ集積回路１００は小エンディアンモードで作動す
る。
【０４３１】パケット転送パラメータはこれまで述べた
ように、ワード（３２ビット）レベルのみにおいて、エ
ンディアンと独立している。転送コントローラ８０はパ
ケット転送パラメータをダブルワード（６４ビット）転
送として常にフェッチし、記憶する。転送コントローラ
８０は選択されたエンディアンに従って３２ビットのワ
ードをスワップする。ワード内の１６ビットの量、例え
ばＡカウントおよびＢカウントは、これら値を含むフィ
ールドが単一の３２ビットの量とみなされるので、エン
ディアンに従ってスワップされることはない。同様に、
６４ビットのトランスペアレンシーワードおよび６４ビ
ットのカラーレジスタ値のフィールドは、常に単一の６
４ビット量として取り扱われ、そのバイトはエンディア
ンに従ってスワップされることはない。
【０４３２】ローカルメモリの読み出しおよび書き込み
サイクルは、メモリとプロセッサ集積回路１００との間
でデータとインストラクションとを転送するのに使用さ
れる。これらサイクルはパケット転送、キャッシュリク
エストまたは転送コントローラ８０に対するダイレクト
外部アクセスリクエストの結果として生じ得る。読み出
しサイクルはデータをメモリからマルチプロセッサ集積
回路１００へ転送する。転送コントローラ８０はこのサ
イクルの開始点でＳＴＡＴＵＳ［４：０］上に００００
０を出力し、読み出しが行われていることを表示する。
サイクル中ＷＥ′は高レベルで非アクティブに保持さ
れ、ＴＲＧ′はＲＡＳ′の降下後に低レベルにドライブ
され、メモリ出力ドライバをイネーブルし、ＤＤＩＮ′
はデータトランシーバがマルチプロセッサ集積回路１０
０の内部をドライブするように、このサイクル中に低レ
ベルでアクティブとなる。転送コントローラ８０はＤ
［６３：０］をメモリから駆動できるように高インピー
ダンスにスイッチングし、適当な熱ステートの間に入力
データをラッチする。転送コントローラ８０は常に６４
ビットのダブルワードを読み出し、次に適当なデータバ
イトとを抽出し、整列する。従って６４ビット未満のバ
スサイズに対して、無効バイトを放棄する。
【０４３３】図３９は、高品位テレビシステムにおけ
る、本発明に係わるマルチプロセッサ集積回路１００の
使用法を示す。図３９は、高品位テレビ信号の３つのソ
ースを示している。これら信号としては、放送テレビ信
号、コンパクトディスクのリードオンリーメモリ信号お
よびケーブルテレビ信号がある。
【０４３４】アンテナ８０１は高品位テレビ信号を含む
放送用無線周波数信号を受信し、テレビチューナー８０
２は特定の無線周波数信号を選択する同調受信機と、無
線周波数信号上にエンコードされた画像データを抽出す
る複合器と、アナログ／デジタルコンバータを含む。従
ってテレビチューナー８０２は、高品位テレビ画像に対
応するデジタル信号を発生する。これらデジタル信号は
バッファ８０３に一時的に記憶されるようになってい
る。
【０４３５】コンパクトディスクリードオンリーメモリ
（ＣＤＲＯＭ）プレーヤー８１１は、コンパクトディス
ク上に永久記録されたデータを読み出す。これらデータ
は、所望の高品位テレビプログラムに対応した画像デー
タを含む。コンパクトディスクリードオンリーメモリプ
レーヤー８１１は、コンパクトディスクから読み出した
デジタルデータを一時記憶のためバッファ８１２へ供給
する。バッファ８１２は、画像システムバスにも接続さ
れている。
【０４３６】ケーブルシステムボックス８２１は、ケー
ブルシステムに双方向に接続する。このような双方向の
接続によりケーブルシステムからユーザーに高品位テレ
ビ信号の送信を行い、更にユーザーからケーブルシステ
ムへリクエスト、質問等の送信を行うことができるよう
になっている。ケーブルシステムはユーザーへのデジタ
ル送信を利用したり、上記無線周波数放送に類似する無
線周波数送信を利用したりできる。ケーブルシステムボ
ックス８２１は、デジタル画像データを一時記憶できる
よう、バッファ８２２に供給するための必要な変換回路
を含む。ここでバッファ８２２画像システムバスにも接
続されていることに留意されたい。高品位テレビは送信
モードに拘わらずデータ圧縮フォーマットで送信する可
能性がかなり高い。マイクロプロセッサ集積回路１００
は、圧縮されたデータを受信し、このデータを個々のテ
レビフレームにデコンプレス（圧縮解凍）し、フレーム
データをビデオランダムアクセスメモリ６に供給するよ
うにプログラムされている。先に述べたように、このデ
ータはビデオランダムアクセスメモリ６からリコールさ
れ、ビデオパレット７へ供給される。ビデオパレット７
は、適当なビデオ信号を発生し、ビデオディスプレイ８
をドライブする。画像データをディスプレイに供給する
際に、画像データをデコンプレスする方法は、マイクロ
プロセッサ集積回路１００内および画像システムバスに
沿った多数のデータ移動を伴う。転送コントローラ８０
はマスタプロセッサ６０およびデジタル画像／グラフィ
ックプロセッサ７１、７２、７３および７４からのバケ
ット転送用リクエストに応答し、このデータ移動を制御
し、更にメモリリフレッシュのような他の画像システム
バスの使用と、このデータ移動とを調和させる。
【０４３７】図４０は、本発明の別のシステムの実施例
を示す。図４０では、マルチプロセッサの集積回路１０
１はマスタプロセッサ６０と単一のデジタル画像／グラ
フィックプロセッサ７１を含む。マルチプロセッサ集積
回路１０１はマルチプロセッサ集積回路１００よりも狭
いシリコン基板面積しか必要としないので、より安価に
製造できる。マルチプロセッサ集積回路１０１は、マル
チプロセッサ集積回路１００の製造に対して先に述べた
技術と同じ技術を用いて製造される。各デジタル画像／
グラフィックプロセッサの幅は、対応するメモリおよび
クロスバー５０の関連する部分の幅と一致するので、マ
ルチプロセッサ集積回路１００をデジタル画像／グラフ
ィックプロセッサ７１と７２との間でカットし、マルチ
プロセッサ集積回路１０１を得ることができる。４つの
デジタル画像／グラフィックプロセッサの処理容量が不
要の場合には、アプリケーションのためマルチプロセッ
サ集積回路１０１を用いることができる。
【０４３８】図４２では、マルチプロセッサ集積回路１
０１がカラーファクシミリ装置の一部として示されてい
る。モデム１３０１は送受信のための電話回線に双方に
結合されている。モデム１３０１は、バッファ１３０２
とも通信し、このバッファは画像システムバスに更に結
合されている。モデム１３０１は電話回線を介してファ
クシミリ信号を受信し、モデム１３０１はこれら信号を
復調し、復調信号は次にバッファ１３０２に一時的に記
憶される。転送コントローラ８０はデジタル画像／グラ
フィックプロセッサ７１によって処理できるよう、デー
タメモリ２２、２３、２４へデータを転送することによ
り、バッファ１３０２にサービスする。デジタル画像／
グラフィックプロセッサ７１が、入進データの前に位置
づけることができない場合、転送するコントローラ８０
はこのデータを場合１３０２からメモリ９へ転送するこ
ともできる。デジタル画像／グラフィックプロセッサ７
１は入進ファクシミリの画像データを処理する。この処
理では、画像デコンプレッション、ノイズ低減、誤り訂
正、カラーベース補正等を行ってもよい。一旦処理した
場合、転送コントローラ８０は画像データをデータメモ
リ２２、２３、２４からビデオランダムアクセスメモリ
（ＶＲＡＭ）１３０３へ転送する。プリンタコントロー
ラ１３０４は、フレームコントローラ９０の制御によ
り、画像データをリコールし、これをカラープリンタ１
３０５へ供給し、このプリンタはハードコピーを作成す
る。
【０４３９】図４０の装置はカラーファクシミリを送る
こともできる。撮像デバイス３はソース原画をスキャン
する。撮像デバイス３はフレームコントローラ９０の制
御により作動している画像キャプチャコントローラ４
へ、生の画像データを供給する。この画像データは、ビ
デオランダムアクセスメモリ１３０３に記憶される。図
４０に示された実施例は、別個のビデオランダムアクセ
スメモリを利用している図１の実施例と対照的に、画像
キャプチャと画像ディスプレイの双方のためにビデオラ
ンダムアクセスメモリ１３０３を共用している。転送コ
ントローラ８０は、この画像データをデータメモリ２
２、２３、２４へ転送する。次にデジタル画像／グラフ
ィックプロセッサ７１は、データ圧縮、誤り訂正冗長
性、カラーベース補正等のために画像データを処理す
る。この処理されたデータはファクシミリ転送をサポー
トするのに必要なように、転送コントローラ８０によっ
てバッファ１３０３へ転送される。転送コントローラ８
０は相対的データレートに応じてバッファ１３０２への
転送前に一時的にメモリ９にデータを記憶する。バッフ
ァ１３０２内のこの画像データは、モデム１３０１によ
り変調され、電話回線を通して送信される。
【０４４０】撮像デバイスとカラープリンタとが同じシ
ステム内に設けられているので、このシステムはカラー
複写機としても作動できることに留意されたい。この場
合、データ圧縮とデコンプレッションは不要である。し
かしながらノイズ低減およびカラーベース補正のために
は、まだデジタル画像／グラフィックプロセッサ７１が
有効である。コピーが原画と異なるカラーを有するよう
に、色を注意深くずらすように、デジタル画像／グラフ
ィックプロセッサ７１をプログラムすることも可能であ
る。フォールスカラーリングとして知られているこの技
術は、データのダイナミックレンジを利用可能なプリン
トカラーのダイナミックレンジに合わせるのに有効であ
る。
【０４４１】以上の説明に関して更に以下の項を開示す
る。 （１）複数の対応するアドレスにデータを記憶するメモ
リと、パケット転送リクエストと、パケット転送パラメ
ータとを受ける動作をする制御回路であって、該パケッ
ト転送パラメータが、スタートアドレスと、ある数のガ
イドテーブルエントリと、テーブルポインタとを含む、
前記制御回路と、前記数のガイドテーブルエントリを含
むガイドテーブルであって、それぞれのガイドテーブル
エントリが、アドレス値およびアドレスのブロックを定
義するディメンション値を含み、前記テーブルポインタ
が最初に前記ガイドテーブル内の第１ガイドテーブルエ
ントリをポイントする、前記ガイドテーブルと、前記制
御回路に結合せしめられたアドレス発生回路であって、
該アドレス発生回路が、前記パケット転送パラメータか
ら、前記スタートアドレスと、前記数のガイドテーブル
エントリと、前記テーブルポインタとを受ける動作を
し、前記アドレス発生回路が、前記ガイドテーブルエン
トリに対応するメモリアクセス用のアドレスのブロック
の集合を、前記スタートアドレスと、前記テーブルポイ
ンタによりポイントされた前記ガイドテーブルエントリ
の前記アドレス値と、の所定の組合せから、ブロックス
タートアドレスであって、該第１ブロックスタートアド
レスが前記スタートアドレスである、前記ブロックスタ
ートアドレスを形成し、該ブロックスタートアドレス
と、前記テーブルポインタによりポイントされた前記ガ
イドテーブルエントリの前記ディメンション値と、から
アドレスのブロックを形成し、アドレスの該ブロックに
メモリアクセスを行い、もしガイドテーブルエントリの
前記数よりも少ないメモリアクセスしか行われ終わって
いなければ、前記メモリアクセスに続いて、前記ガイド
テーブルの次のエントリをポイントするように前記テー
ブルポインタを更新する、ことによって形成する、前記
アドレス発生回路と、を含む、データ処理装置。
【０４４２】（２）前記アドレス発生回路が、前記アド
レス値を前記前のブロックスタートアドレスに加算する
ことにより、前記スタートアドレスと、前記テーブルポ
インタによりポイントされた前記ガイドテーブルエント
リの前記アドレス値と、の前記所定の組合せを形成す
る、第１項記載のデータ処理装置。
【０４４３】（３）前記アドレス発生回路が、前記テー
ブルポインタによりポイントされた前記ガイドテーブル
値を前記スタートアドレスに加算することにより、前記
スタートアドレスと、前記テーブルポインタによりポイ
ントされた前記ガイドテーブルエントリの前記アドレス
値と、の前記所定の組合せを形成する、第１項記載のデ
ータ処理装置。
【０４４４】（４）それぞれのガイドテーブルエントリ
の前記ディメンション値が、画素のアレイの水平ディメ
ンション値および垂直ディメンション値を含む、第１項
記載のデータ処理装置。
【０４４５】（５）前記メモリアクセスが、アドレスの
前記ブロックからのメモリリードから成る、第１項記載
のデータ処理装置。
【０４４６】（６）前記メモリアクセスが、アドレスの
前記ブロックへのメモリライトから成る、第１項記載の
データ処理装置。
【０４４７】（７）単一半導体チップ上に、メモリと、
パケット転送リクエストを発生する回路を有するデータ
プロセッサと、前記メモリと、前記データプロセッサ
と、に接続されたデータ転送制御装置であって、該デー
タ転送制御装置が、パケット転送リクエストと、パケッ
ト転送パラメータとを受ける動作をする制御回路であっ
て、該パケット転送パラメータが、スタートアドレス
と、ある数のガイドテーブルエントリと、テーブルポイ
ンタとを含む、前記制御回路と、前記数のガイドテーブ
ルエントリを含むガイドテーブルであって、それぞれの
ガイドテーブルエントリが、アドレス値およびアドレス
のブロックを定義するディメンション値を含み、前記テ
ーブルポインタが最初に前記ガイドテーブル内の第１ガ
イドテーブルエントリをポイントする、前記ガイドテー
ブルと、前記制御回路に結合せしめられたアドレス発生
回路であって、該アドレス発生回路が、前記パケット転
送パラメータから、前記スタートアドレスと、前記数の
ガイドテーブルエントリと、前記テーブルポインタとを
受ける動作をし、前記アドレス発生回路が、前記ガイド
テーブルエントリに対応するメモリアクセス用のアドレ
スのブロックの集合を、前記スタートアドレスと、前記
テーブルポインタによりポイントされた前記ガイドテー
ブルエントリの前記アドレス値と、の所定の組合せか
ら、ブロックスタートアドレスであって、該第１ブロッ
クスタートアドレスが前記スタートアドレスである、前
記ブロックスタートアドレスを形成し、該ブロックスタ
ートアドレスと、前記テーブルポインタによりポイント
された前記ガイドテーブルエントリの前記ディメンショ
ン値と、からアドレスのブロックを形成し、アドレスの
該ブロックにメモリアクセスを行い、もしガイドテーブ
ルエントリの前記数よりも少ないメモリアクセスしか行
われ終わっていなければ、前記メモリアクセスに続い
て、前記ガイドテーブルの次のエントリをポイントする
ように前記テーブルポインタを更新する、ことによって
形成する、前記アドレス発生回路と、を含む、前記デー
タ転送制御装置と、を備えた、集積回路。
【０４４８】（８）前記アドレス発生回路が、前記アド
レス値を前記前のブロックスタートアドレスに加算する
ことにより、前記スタートアドレスと、前記テーブルポ
インタによりポイントされた前記ガイドテーブルエント
リの前記アドレス値と、の前記所定の組合せを形成す
る、第７項記載の集積回路。
【０４４９】（９）前記アドレス発生回路が、前記テー
ブルポインタによりポイントされた前記ガイドテーブル
値を前記スタートアドレスに加算することにより、前記
スタートアドレスと、前記テーブルポインタによりポイ
ントされた前記ガイドテーブルエントリの前記アドレス
値と、の前記所定の組合せを形成する、第７項記載の集
積回路。
【０４５０】（１０）それぞれのガイドテーブルエント
リの前記ディメンション値が、画素のアレイの水平ディ
メンション値および垂直ディメンション値を含む、第７
項記載の集積回路。
【０４５１】（１１）前記メモリアクセスが、アドレス
の前記ブロックからのメモリリードから成る、第７項記
載の集積回路。
【０４５２】（１２）前記メモリアクセスが、アドレス
の前記ブロックへのメモリライトから成る、第７項記載
の集積回路。
【０４５３】（１３）前記単一半導体チップ上に含まれ
ない外部メモリにアクセスする動作をする外部メモリイ
ンタフェースをさらに含み、前記アドレス発生回路が、
前記メモリおよび前記外部メモリの双方を含むアドレス
を発生する、第７項記載の集積回路。
【０４５４】（１４）複数の位置に情報を記憶するステ
ップと、パケットリクエストを受けてスタートアドレス
および制御信号を供給するステップと、該スタートアド
レス、制御信号、およびパッチ値に応答してパッチアド
レスを発生するステップと、パッチ情報をデコードして
ディメンション値およびパッチ値を供給するステップ
と、前記スタートアドレスと、前記ディメンション値
と、前記パッチ値とに応答してパッチアドレスを発生す
るステップと、を含む、データ処理装置を操作する方
法。
【０４５５】（１５）複数の対応するアドレスにデータ
を記憶するメモリと、パケット転送リクエストと、パケ
ット転送パラメータとを受ける動作をする制御回路であ
って、該パケット転送パラメータが、スタートアドレス
と、アドレスのブロックを定義するディメンション値
と、ある数のガイドテーブルエントリと、テーブルポイ
ンタとを含む、前記制御回路と、前記数のガイドテーブ
ルエントリを含むガイドテーブルであって、それぞれの
ガイドテーブルエントリがアドレス値を含み、前記テー
ブルポインタが最初に前記ガイドテーブル内の第１ガイ
ドテーブルエントリをポイントする、前記ガイドテーブ
ルと、前記制御回路と、前記ガイドテーブルと、に結合
せしめられたアドレス発生回路であって、該アドレス発
生回路が、前記パケット転送パラメータから、前記スタ
ートアドレスと、前記ディメンション値と、前記数のガ
イドテーブルエントリと、前記テーブルポインタとを受
ける動作をし、前記アドレス発生回路が、前記ガイドテ
ーブルエントリに対応するメモリアクセス用のアドレス
のブロックの集合を、前記スタートアドレスと、前記テ
ーブルポインタによりポイントされた前記ガイドテーブ
ルエントリの前記アドレス値と、の所定の組合せから、
ブロックスタートアドレスであって、該第１ブロックス
タートアドレスが前記スタートアドレスである、前記ブ
ロックスタートアドレスを形成し、該ブロックスタート
アドレスと、前記ディメンション値とからアドレスのブ
ロックを形成し、アドレスの該ブロックにメモリアクセ
スを行い、もしガイドテーブルエントリの前記数よりも
少ないメモリアクセスしか行われ終わっていなければ、
前記メモリアクセスに続いて、前記ガイドテーブルの次
のエントリをポイントするように前記テーブルポインタ
を更新する、ことによって形成する、前記アドレス発生
回路と、を含む、データ処理装置。
【０４５６】（１６）前記アドレス発生回路が、前記ア
ドレス値を前記前のブロックスタートアドレスに加算す
ることにより、前記スタートアドレスと、前記テーブル
ポインタによりポイントされた前記ガイドテーブルエン
トリの前記アドレス値と、の前記所定の組合せを形成す
る、第１５項記載のデータ処理装置。
【０４５７】（１７）前記アドレス発生回路が、前記テ
ーブルポインタによりポイントされた前記ガイドテーブ
ル値を前記スタートアドレスに加算することにより、前
記スタートアドレスと、前記テーブルポインタによりポ
イントされた前記ガイドテーブルエントリの前記アドレ
ス値と、の前記所定の組合せを形成する、第１５項記載
のデータ処理装置。
【０４５８】（１８）前記パケット転送パラメータの前
記ディメンション値が、画素のアレイの水平ディメンシ
ョン値および垂直ディメンション値を含む、第１５項記
載のデータ処理装置。
【０４５９】（１９）前記メモリアクセスが、アドレス
の前記ブロックからのメモリリードから成る、第１５項
記載のデータ処理装置。
【０４６０】（２０）前記メモリアクセスが、アドレス
の前記ブロックへのメモリライトから成る、第１５項記
載のデータ処理装置。
【０４６１】（２１）単一半導体チップ上に、メモリ
と、パケット転送リクエストを発生する回路を有するデ
ータプロセッサと、前記メモリと、前記データプロセッ
サと、に接続されたデータ転送制御装置であって、該デ
ータ転送制御装置が、パケット転送リクエストと、パケ
ット転送パラメータとを受ける動作をする制御回路であ
って、該パケット転送パラメータが、スタートアドレス
と、アドレスのブロックを定義するディメンション値
と、ある数のガイドテーブルエントリと、テーブルポイ
ンタとを含む、前記制御回路と、前記数のガイドテーブ
ルエントリを含むガイドテーブルであって、それぞれの
ガイドテーブルエントリがアドレス値を含み、前記テー
ブルポインタが最初に前記ガイドテーブル内の第１ガイ
ドテーブルエントリをポイントする、前記ガイドテーブ
ルと、前記制御回路と、前記ガイドテーブルと、に結合
せしめられたアドレス発生回路であって、該アドレス発
生回路が、前記パケット転送パラメータから、前記スタ
ートアドレスと、前記ディメンション値と、前記数のガ
イドテーブルエントリと、前記テーブルポインタとを受
ける動作をし、前記アドレス発生回路が、前記ガイドテ
ーブルエントリに対応するメモリアクセス用のアドレス
のブロックの集合を、前記スタートアドレスと、前記テ
ーブルポインタによりポイントされた前記ガイドテーブ
ルエントリの前記アドレス値と、の所定の組合せから、
ブロックスタートアドレスであって、該第１ブロックス
タートアドレスが前記スタートアドレスである、前記ブ
ロックスタートアドレスを形成し、該ブロックスタート
アドレスと、前記パケット転送パラメータの前記ディメ
ンション値とからアドレスのブロックを形成し、アドレ
スの該ブロックにメモリアクセスを行い、もしガイドテ
ーブルエントリの前記数よりも少ないメモリアクセスし
か行われ終わっていなければ、前記メモリアクセスに続
いて、前記ガイドテーブルの次のエントリをポイントす
るように前記テーブルポインタを更新する、ことによっ
て形成する、前記アドレス発生回路と、を含む、前記デ
ータ転送制御装置と、を備えた、集積回路。
【０４６２】（２２）前記アドレス発生回路が、前記ア
ドレス値を前記前のブロックスタートアドレスに加算す
ることにより、前記スタートアドレスと、前記テーブル
ポインタによりポイントされた前記ガイドテーブルエン
トリの前記アドレス値と、の前記所定の組合せを形成す
る、第２１項記載の集積回路。
【０４６３】（２３）前記アドレス発生回路が、前記テ
ーブルポインタによりポイントされた前記ガイドテーブ
ル値を前記スタートアドレスに加算することにより、前
記スタートアドレスと、前記テーブルポインタによりポ
イントされた前記ガイドテーブルエントリの前記アドレ
ス値と、の前記所定の組合せを形成する、第２１項記載
の集積回路。
【０４６４】（２４）前記パケット転送パラメータの前
記ディメンション値が、画素のアレイの水平ディメンシ
ョン値および垂直ディメンション値を含む、第２１項記
載の集積回路。
【０４６５】（２５）前記メモリアクセスが、アドレス
の前記ブロックからのメモリリードから成る、第２１項
記載の集積回路。
【０４６６】（２６）前記メモリアクセスが、アドレス
の前記ブロックへのメモリライトから成る、第２１項記
載の集積回路。
【０４６７】（２７）前記単一半導体チップ上に含まれ
ない外部メモリにアクセスする動作をする外部メモリイ
ンタフェースをさらに含み、前記アドレス発生回路が、
前記メモリおよび前記外部メモリの双方を含むアドレス
を発生する、第２１項記載の集積回路。
【０４６８】（２８）複数の位置に情報を記憶するステ
ップと、パケットリクエストを受けて、スタートアドレ
スと、制御信号と、パッチ値と、を供給するステップ
と、該スタートアドレスと、該制御信号と、該パッチ値
と、に応答してパッチアドレスを発生するステップと、
を含む、画像処理装置を操作する方法。
【０４６９】（２９）本発明は、メモリアクセスのアド
レスの制御様式に関する。本発明のデータ処理装置は、
メモリと、制御回路と、ガイドテーブルと、アドレス発
生回路と、を含む。該制御回路は、パケット転送リクエ
ストと、パケット転送パラメータとを受ける。該パケッ
ト転送パラメータは、スタートアドレスと、ある数のガ
イドテーブルエントリと、テーブルポインタとを含む。
前記ガイドテーブルは、ガイドテーブルエントリを含
み、それぞれのガイドテーブルエントリは、アドレス値
およびアドレスのブロックを定義するディメンション値
を含む。前記テーブルポインタは、最初に前記ガイドテ
ーブル内の第１ガイドテーブルエントリをポイントす
る。前記アドレス発生回路は、前記スタートアドレス
と、前記ガイドテーブルエントリの前記アドレス値と、
の所定の組合せから形成されるスタートアドレスを有す
る、それぞれのガイドテーブルエントリに対応するメモ
リアクセス用のアドレスのブロックの集合を形成する。
アドレスの該ブロックは、前記ディメンション値から形
成される。前記メモリアクセスに続いて、前記アドレス
発生回路は、前記ガイドテーブルの次のエントリをポイ
ントするように前記テーブルポインタを更新する。前記
アドレス発生回路は、随意選択的に、前記アドレス値を
前記前のブロックスタートアドレスに加算することによ
り、または、前記ガイドテーブル値を前記スタートアド
レスに加算することにより、スタートアドレスと、ガイ
ドテーブルエントリのアドレス値と、の前記所定の組合
せを形成しうる。前記メモリアクセスは、アドレスの前
記ブロックからのメモリリード、または、アドレスの前
記ブロックへのメモリライトでありうる。実施例におい
ては、メモリと、データプロセッサと、上述のメモリア
クセスを行うデータ転送制御装置とは、単一半導体チッ
プ内に構成される。該データ転送制御装置は、オンチッ
プメモリと同様に、外部メモリにアクセスしうる。
【０４７０】警告：著作権１９９１年テキサスインスツ
ルメンツ社 本特許文献の開示の一部は、著作権およ
びマスクワーク保護の対象となる資料を含む。この著作
権およびマスクワークの所有者は、米国特許庁の特許フ
ァイルまたは記録にある特許文献または特許の開示の、
何人によるコピーに反対するものではないが、それ以外
に対しては、すべての著作権およびマスクワークの権利
を留保するものである。
【０４７１】関連出願とのクロスレファレンス：本願
は、下記の米国特許および継続中の米国特許出願に開示
された発明の改良に関するもので、下記の特許および米
国特許出願はすべてテキサスインスツルメンツ社に譲渡
されたものであり、これらのいずれも参考例として援用
する。
【０４７２】１９９４年６月２１日に出願された「プロ
セッサとメモリをクロスバーリンクしたマルチプロセッ
サおよびその作動方法」を発明の名称とする、米国特許
出願第０８／２６３，５０１号。この出願は、１９９３
年１０月１２日出願され現在放棄された米国特許出願第
０８／１３５，７５４号の継続出願であり、１９９２年
８月２１日に出願され現在放棄されている米国特許出願
第０７／９３３，８６５号の継続出願であり、この米国
特許出願第０７／９３３，８６５号は、１９８９年１１
月１７日出願され現在放棄されている米国特許出願第０
７／４３５，５９１号の継続出願である。
【０４７３】１９８９年１１月１７日出願され１９９３
年５月１８日に発行された「ＳＩＭＤ／ＭＩＭＤ再構成
可能なマルチプロセッサおよびオペレーション方法」を
発明の名称とする米国特許第５，２１２，７７７号。
【０４７４】１９８９年１１月１７日出願され現在放棄
されている米国特許出願第０７／４３７，８５６号の継
続出願である、１９９２年６月５日出願され現在放棄さ
れている米国特許出願第０７／８９５，５６５号の継続
出願である、１９９４年６月２２日出願された「マルチ
プロセッサ用再構成可能な通信およびそのオペレーショ
ン方法」を発明の名称とする米国特許出願第０８／２６
４，１１１号。
【０４７５】１９８９年１１月１７日出願され現在放棄
されている米国特許出願第０７／４３７，８５２号の継
続出願である、１９９４年６月２２日出願された「小エ
リアのクロスバーおよびそのオペレーション方法」を発
明の名称とする米国特許出願第０８／２６４，５８２
号。
【０４７６】１９８９年１１月１７日出願され現在放棄
されている米国特許出願第０７／４３７，８５３号の継
続出願である、１９９３年５月１５日出願された「同期
されたＭＩＭＤマルチ処理システムおよびそのオペレー
ション方法」を発明の名称とする米国特許出願第０８／
０３２，５３０号。
【０４７７】１９８９年１１月１７日出願され、１９９
３年３月２３日発行された「スライスされたアドレス指
定用マルチプロセッサおよびそのオペレーション方法」
を発明の名称とする米国特許第５，１９７，１４０号。
【０４７８】１９８９年１１月１７日出願され、１９９
４年８月１６日発行された「画像データの二進ストリー
ム内の１の数をカウントするための相互接続された半加
算器のマトリックスを利用する１をカウントする回路」
を発明の名称とする米国特許第５，３３９，４４７号。
【０４７９】１９８９年１１月１７日出願され、１９９
３年８月２４日に発行された「ＳＩＭＤモードで作動す
る際にデータメモリとしてＭＩＭＤインストラクション
メモリを再利用するデュアルモードのＳＩＭＤ／ＭＩＭ
Ｄプロセサ」を発明の名称とする米国特許第５，２３
９，６５４号。
【０４８０】１９８９年１１月１７日出願され現在放棄
されている米国特許出願第４３７，８５４号の継続出願
である、１９９２年６月２９日に出願された「イメージ
ングコンピュータおよびそのオペレーション方法」を発
明の名称とする米国特許出願第０７／９１１，５６２
号。
【０４８１】１９８９年１１月１７日出願され、１９９
３年７月６日に発行された「集積クロスポイントロジッ
クを有するスイッチマトリックスおよびそのオペレーシ
ョン方法」を発明の名称とする米国特許第５，２２６，
１２５号。
【０４８２】１９９３年１１月３０日出願された「バレ
ルローテータを備えた３入力端論理ユニット」を発明の
名称とする米国特許出願第０８／１６０，２９９号。
【０４８３】１９９３年１１月３０日出願された「複数
の独立部分および各部分からの結果の表示ビットを記憶
するレジスタを有する算術諭理ユニット」を発明の名称
とする米国特許出願第０８／１５８，７４２号。
【０４８４】１９９３年１１月３０日出願された「レジ
スタペア条件からのメモリストア」を発明の名称とする
米国特許出願第０８／１６０，１１８号。
【０４８５】１９９３年１１月３０日出願され現在放棄
されている米国特許出願第０８／１６０，１１５号の継
続出願である、１９９４年１０月１７日出願された「繰
り返しごとに複数の商ビットを形成する繰り返し割り算
装置、システムおよび方法」。
【０４８６】１９９３年１１月３０日出願された「混合
された算術およびブール組み合わせを形成する３入力端
算術論理ユニット」を発明の名称とする米国特許出願第
０８／１５９，２８５号。
【０４８７】１９９３年１１月３０日出願された「単一
データワードの複数の等しい部分におけるデータの合計
を計算する方法、装置およびシステム」を発明の名称と
する米国特許出願第０８／１６０，１１９号。
【０４８８】１９９３年１１月３０日出願された「サイ
ズ検出のため最小位ビットの変化を用いるハフマンコー
ド化方法、回路およびシステム」を発明の名称とする米
国特許出願第０８／１５９，３５９号。
【０４８９】１９９３年１１月３０日出願された「負の
数を変換するため条件付き減算を利用するハフマンコー
ド化方法、回路およびシステム」を発明の名称とする米
国特許出願第０８／１６０，２９６号。
【０４９０】１９９３年１１月３０日出願された「複数
の絶対値の差を合計するための方法、装置およびシステ
ム」を発明の名称とする米国特許出願第０８／１６０，
１１２号。
【０４９１】１９９３年１１月３０日出願された「排他
的ＯＲによる最も左側の１の検出を利用する繰り返し割
り算装置、システムおよび方法」を発明の名称とする米
国特許出願第０８／１６０，１２０号。
【０４９２】１９９３年１１月３０日出願された「２つ
の独立アドレスの選択的マージを利用するアドレス発生
器」を発明の名称とする米国特許出願第０８／１６０，
１１４号。
【０４９３】１９９３年１１月３０日出願された「相関
化方法、装置およびシステム」を発明の名称とする米国
特許出願第０８／１６０，１１６号。
【０４９４】１９９３年１１月３０日出願された「複数
の独立したプロセッサオペレーションを制御する長いイ
ンストラクションワード」を発明の名称とする米国特許
出願第０８／１６０，２９７号。
【０４９５】１９９３年１１月３０日出願された「直交
データ変換のための回転レジスタ」を発明の名称とする
米国特許出願第０８／１５９，３４６号。
【０４９６】１９９３年１１月３０日出願された「メデ
ィアンフィルタ方法、回路およびシステム」を発明の名
称とする米国特許出願第０８／１５９，６５２号。
【０４９７】１９９３年１１月３０日出願された「条件
レジスタソース選択を備えた算術論理ユニット」を発明
の名称とする米国特許出願第０８／１５９，３４４号。
【０４９８】１９９３年１１月３０日出願された「繰り
返しによる除算のための装置、システムおよび方法」を
発明の名称とする米国特許出願第０８／１６０，３０１
号。
【０４９９】１９９３年１１月３０日出願された「冗長
コード化された乗算の結果を利用する乗算丸め方法」を
発明の名称とする米国特許出願第０８／１５９，６５０
号。
【０４５０】１９９３年１１月３０日出願された「スプ
リット乗算方法」を発明の名称とする米国特許出願第０
８／１５９，３４９号。
【０４５１】１９９３年１１月３０日出願された「ゼロ
の条件テストを含む混合形条件テストおよびブランチ演
算」を発明の名称とする米国特許出願第０８／１５８，
７４１号。
【０４５２】１９９３年１１月３０日出願された「パッ
クされたワード対の乗算方法」を発明の名称とする米国
特許出願第０８／１６０，３０２号。
【０４５３】１９９３年１１月３０日出願された「シフ
タを備えた３入力端算術論理ユニット」を発明の名称と
する米国特許出願第０８／１６０，５７３号。
【０４５４】１９９３年１１月３０日出願された「マス
ク発生器を備えた３入力端算術論理ユニット」を発明の
名称とする米国特許出願第０８／１５９，２８２号。
【０４５５】１９９３年１１月３０日出願された「バレ
ルローテータおよびマスク発生器を備えた３入力端算術
論理ユニット」を発明の名称とする米国特許出願第０８
／１６０，１１１号。
【０４５６】１９９３年１１月３０日出願された「シフ
タおよびマスク発生器を備えた３入力端算術論理ユニッ
ト」を発明の名称とする米国特許出願第０８／１６０，
２９８号。
【０４５７】１９９３年１１月３０日出願された「第２
入力と第３入力のブール組み合わせプラス第２入力と第
３入力の第２ブール組み合わせが加算された第１入力の
合計を計算する３入力端算術論理ユニット」を発明の名
称とする米国特許出願第０８／１５９，３４５号。
【０４５８】１９９３年１１月３０日出願された「第
１、第２および第３入力のブール組み合わせプラス第
１、第２、第３入力の第２ブール組み合わせの合計を計
算する３入力端算術論理ユニット」を発明の名称とする
米国特許出願第０８／１６０，１１３号。
【０４５９】１９９３年１１月３０日出願された「桁上
げ伝搬ロジックを利用する３入力端算術論理ユニット」
を発明の名称とする米国特許出願第０８／１５９，６４
０号。
【０４６０】１９９３年１１月３０日出願された「書き
込み優先権を利用するＩＦ、ＴＨＥＮオペレーションの
ためのデータ処理装置、システムおよび方法」を発明の
名称とする米国特許出願第０８／１６０，３００号。
【０４６１】１９９３年３月８日出願された「ＭＰベク
トルインストラクションＦＰ＋ＬＯＡＤ／ＳＴＯＲＥ」
を発明の名称とする米国特許出願第０８／２０７，９８
９号（ＴＩ整理番号１５５２１）。
【０４６２】１９９３年３月８日出願された「不動点少
数のための正規化方法」を発明の名称とする米国特許出
願第０８／ 号（ＴＩ整理番号１８６９５）。
【０４６３】本願は下記の米国特許出願とも関連してお
り、これらのいずれも参考例としてここに援用する。
【０４６４】１９９３年３月８日出願された「ＰＰ転送
プロセッサにおけるトランスペアレンシーおよび平面マ
スキング」を発明の名称とする米国特許出願第０８／２
０８，４１３号。
【０４６５】１９９３年３月８日出願された「トランス
ペアレンシーを備えたＰＩＸＢＬＴ」を発明の名称とす
る米国特許出願第０８／２０８，１６１号。
【０４６６】１９９３年３月８日出願された「プロセッ
サからのメッセージパッシングおよびブラストインタラ
プト」を発明の名称とする米国特許出願第０８／２０
８，１７１号。
【０４６７】１９９３年３月８日出願された「Ｘ、Ｙ次
元を備えたガイド転送および変数ステッピング」を発明
の名称とする米国特許出願第０８／２０９，１２３号。
【０４６８】１９９３年３月８日出願された「ガイド転
送ラインドローイング」を発明の名称とする米国特許出
願第０８／２０９，１２４号。
【０４６９】１９９３年３月８日出願された「異なるメ
モリタイプを同時に制御する転送プロセッサ用メモリイ
ンターフェース」を発明の名称とする米国特許出願第０
８／２０８，５１７号。
【０４７０】１９９３年３月８日出願された「ＴＰ転送
プロセッサのアーキテクチャ」を発明の名称とする米国
特許出願第０８／２０７，５０３号。
【図面の簡単な説明】
【図１】本発明の画像処理システムのシステムアーキテ
クチャを示す図。
【図２】単一集積回路マルチプロセッサのアーキテクチ
ャを示す図。
【図３】デジタル画像／グラフィックプロセッサのイン
タラプトイネーブルおよびインタラプトフラグレジスタ
を示す図。
【図４】共通ワードのフイールドを示す図。
【図５】デジタル画像／グラフィックプロセッサの通信
レジスタを示す図。
【図６】画像システムバスの優先度およびオペレーショ
ン方法を示す図。
【図７】クロスバー優先度およびマルチプロセッサ集積
回路内のオペレーション方法を示す図。
【図８】本発明の実施例の転送プロセッサ構造を示す
図。
【図９】ＬＡＳＴＰＡＧＥレジスタの使用を示す図。
【図１０】外部メモリシーケンサのステート図およびオ
ペレーション方法を示す図。
【図１１】ソースマシン構造を示す図。
【図１２】パケット転送ＦＩＦＯバッファ、キャッシュ
バッファ算術演算およびブロックの例を示す図。
【図１３】バッファカウント算術演算およびブロックの
例を示す図。
【図１４】ａは小エンディアンパケット転送ＦＩＦＯバ
ッファの例および方法を示す図。ｂは大エンディアンパ
ケット転送ＦＩＦＯバッファの例および方法を示す図。
【図１５】プロセッサのパラメータメモリの使用例を示
す図。
【図１６】リンクされたリストパケット転送方法の一例
を示す図。
【図１７】次元の定められたパケット転送方法の一例を
示す図。
【図１８】固定パッチのデルタガイドパケット転送方法
の一例を示す図。
【図１９】固定パッチのオフセットガイド転送方法の一
例を示す図。
【図２０】固定パッチのオフセットガイドルックアップ
テーブルパケット転送方法の一例を示す図。
【図２１】小エンディアン可変パッチガイドテーブルフ
ォーマットを示す図。
【図２２】大エンディアン可変パッチガイドテーブルフ
ォーマットを示す図。
【図２３】可変パッチデルタガイドパケット転送方法の
一例を示す図。
【図２４】可変パッチオフセットガイドパッチ転送方法
の一例を示す図。
【図２５】ソーストランスペアレンシーパラメータを備
えた、次元の定められたパケット転送の一例を示す図。
【図２６】フィルパラメータを備えた、次元の定められ
たパケット転送の一例を示す図。
【図２７】次元の定められたソースおよび固定パッチガ
イド宛て先パケット転送パラメータの一例を示す図。
【図２８】次元の定められたソースおよび可変パッチガ
イド宛て先パケット転送パラメータの一例を示す図。
【図２９】次元の定められたブロック書き込みパケット
転送パラメータの一例を示す図。
【図３０】パケット転送パラメータのエンコーディング
を示す図。
【図３１】パケット転送タイマー構造を示す図。
【図３２】一時中断されたパケット転送パラメータの記
憶方怯の一例を示す図。
【図３３】一時中断されたパケットサービスパラメータ
のエンコーディングを示す図。
【図３４】小エンディアンモードでの８×ブロック書き
込みビット再マッピングにおけるビット再マッピングの
一例を示す図。
【図３５】小エンディアンモードでの４×ブロック書き
込みビット再マッピングにおけるビット再マッピングの
一例を示す図。
【図３６】シリアルレジスタ転送方法の−例を示す図。
【図３７】トランスペアレンシーオペレーションを示す
図。
【図３８】トランスペアレンシーおよびバイト書き込み
ロジック回路の実施例を示す図。
【図３９】高品位テレビシステムの一実施例を示す図。
【図４０】単一のデジタル画像／グラフィックプロセッ
サを有するマルチプロセッサ集積回路を含むカラーファ
クシミリシステムの一実施例を示す図。
【符号の説明】
１ ホスト処理システム ２ ホスト周辺デバイス ３ 撮像デバイス ４ 画像キャプチャコントローラ ５、６ ビデオラム ７ ビデオパレット ８ ビデオディスプレイ ９ メモリ １６ トランシーバ １００ マルチプロセッサ集積回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年６月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 画像／グラフィックス処理用のデータ
処理装置およびその操作方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタルデータ処理の
技術分野にあり、より詳細には特にデジタル画像／グラ
フィック処理のようなデジタルデータ処理を行うマイク
ロプロセッサ回路アーキテクチャおよび方法に関する。
【０００２】
【従来技術】本発明の実施例は用途が多く、そのうちの
いくつかは説明のための背景として本明細書に説明した
コンピュータグラフィックの分野に関する。ビットマッ
プグラフィックとして知られているコンピュータグラフ
ィックの分野では、コンピュータメモリは、画像のうち
の個々の画素すなわちピクセルのデータを画像内のその
ピクセルの位置に対応するメモリ位置に記憶するように
なっている。この画像はディスプレイすべき画像、また
は操作し、記憶し、ディスプレイし、または再送信する
取り込み画像とすることができる。ビットマップコンピ
ュータグラフィックの技術分野は、ダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）のコストが低下し、かつ
記憶容量が増加したこと、更にマイクロプロセッサのコ
ストが低下し、処理パワーが増大したことにより、大幅
に有利となった。これらの部品のコストおよび性能が有
利に変わったことにより、より大規模で、かつより複雑
なコンピュータ画像システムを経済的に実現することが
可能となった。
【０００３】
【発明が解決しようとする課題】ビットマップグラフィ
ックの分野は、画像データ操作に使用される処理タイプ
の変遷において、数回の段階を経験している。まず最初
に、ビットマップグラフィックをサポートするコンピュ
ータシステムは、すべてのビットマップ演算のためにシ
ステムプロセッサを使用していた。このタイプのシステ
ムには数種の欠点がある。第１の欠点として、コンピュ
ータシステムのプロセッサは、ビットマップグラフィッ
クの取り扱いのために特に設計されたものではないこと
が挙げられる。汎用計算に極めて妥当なデザイン選択
は、ビットマップグラフィックシステムには不適当であ
る。従って、ある種のルーチングラフィックのタスクは
低速でしか作動しない。更にビットマップグラフィック
の画像操作のために必要な処理は、他の演算も低速にす
るほど、システムのプロセッサの計算容量に負荷をかけ
ることが、すぐに判った。
【０００４】ビットマップグラフィック処理の革新にお
ける次の段階は、専用ハードウェアのグラフィックコン
トローラにあった。これらデバイスは、システムプロセ
ッサの制御により、簡単な図形、例えばライン、楕円お
よび円を描画できる。これらデバイスのうちで、ピクセ
ルブロック転送（ＰｉｘＢｌｔ）を行うこともできるデ
バイスもある。ピクセルブロック転送とは、メモリのあ
る部分から他の部分へ画像データをメモリ上で移動する
操作のことである。ピクセルブロック転送は、ディスプ
レイされていないメモリからビットマップディスプレイ
メモリに転送することにより、標準的画素、例えば特定
タイプのフォントのアルファニューメリックキャラクタ
をディスプレイ内に入れるのに有効である。最も頻繁に
使用されるグラフィック機能のうちのいくつかを行うた
めのビルトインアルゴリズムは、システム性能を改善す
る一つの方法を提供するものである。グラフィックコン
ピュータシステムは、かかるハードウェアのグラフィッ
クコントローラでほとんど実現されていないような他の
機能を有利に含むこともできる。これらの他の機能は、
システムプロセッサによりソフトウェアで実現できる。
これらのハードウェアグラフィックコントローラでは、
一般にシステムプロセッサのビットマップメモリへのご
く限られたアクセスを可能とし、これによりシステムソ
フトウェアがハードウェアのグラフィックコントローラ
の機能の固定された組の機能を拡張できる程度が制限さ
れている。
【０００５】グラフィックシステムプロセッサは、ビッ
トマップグラフィック処理の革新において、別の進歩に
寄与した。グラフィックシステムプロセッサとはマイク
ロプロセッサの属性のすべてを有し、更にビットマップ
グラフィックのための特殊機能を含むプログラマブルデ
バイスである。テキサスインスツルメンツ社によって製
造されたＴＭＳ３４０１０およびＴＭＳ３４０２０グラ
フィックシステムプロセッサは、このクラスのデバイス
の代表例である。これらグラフィックシステムプロセッ
サは、マイクロプロセッサと同様に、記憶されたプログ
ラムに応答するもので、演算論理ユニット、レジスタフ
ァイル内のデータ記憶装置ならびにプログラムフローお
よび外部データメモリの制御により、データを操作でき
る能力を有する。更にこれらデバイスは適当なプログラ
ム制御で作動する特殊グラフィックオペレーション用ハ
ードウェアを含む。これらシステムプロセッサのインス
トラクションセット内の付加インストラクションが、こ
の特殊グラフィック用ハードウェアを制御するようにな
っている。これらインストラクションおよびこれらをサ
ポートするハードウェアは多くのコンテクストで有効な
ベースレベルのグラフィック機能を実行するように選択
されている。従って特定の問題のために選択されたアル
ゴリズムを用いることにより、多くの異なるグラフィッ
クアプリケーションに対してプログラムできる。これに
より、ハードウェア用コントローラからプログラムマイ
クロプロセッサに変えることによって得られる有効性の
増大と同様に有効性が増す。かかるグラフィックシステ
ムプロセッサは、マイクロプロセッサと同様にプログラ
ム可能なデバイスであるので、これらはスタンドアロー
ングラフィックプロセッサ、システムプロセッサにスレ
ーブ制御されるグラフィックコプロセッサ、または密に
結合されたグラフィックコントローラとして作動でき
る。
【０００６】いくつかの分野では、経済的に実現できる
ように、よりコスト的に効果的であり、パワーのあるグ
ラフィックオペレーションを利用することが好ましい。
これらの例としては、ビデオ会議、フル動画ビデオによ
るマルチメディア計算、高品位テレビ、カラーファクシ
ミリ、スマートフォトコピー、画像認識システムおよび
デジタル写真がある。これらの分野の各々には固有の問
題がある。画像データ圧縮およびデコンプレッションの
問題はこれらアプリケーションのいくつかにおいて共通
のテーマとなっている。画像および特定のフルモーショ
ンのビデオに必要な送信バンド幅の値および記憶容量は
大きい。許容可能な最終画質を生じさせるような効率的
なビデオ圧縮およびデコンプレッションを用いない場
合、これらのアプリケーションは送信バンド幅および記
憶容量に関連するコストによって制限されてしまう。こ
の分野では、画像処理機能、例えば画像認識およびグラ
フィック機能、例えばディスプレイ制御の双方をサポー
トできる単一システムに対するニーズもある。
【０００７】
【課題を解決するための手段】本発明は、メモリアクセ
スのアドレスの制御様式に関する。本発明のデータ処理
装置は、メモリと、制御回路と、ガイドテーブルと、ア
ドレス発生回路と、を含む。該制御回路は、パケット転
送リクエストと、パケット転送パラメータとを受ける。
該パケット転送パラメータは、スタートアドレスと、あ
る数のガイドテーブルエントリと、テーブルポインタと
を含む。前記ガイドテーブルは、ガイドテーブルエント
リを含み、それぞれのガイドテーブルエントリは、アド
レス値およびアドレスのブロックを定義するディメンシ
ョン値を含む。前記テーブルポインタは、最初に前記ガ
イドテーブル内の第１ガイドテーブルエントリをポイン
トする。前記アドレス発生回路は、それぞれのガイドテ
ーブルエントリに対応するメモリアクセス用のアドレス
のブロックの集合を形成する。前記アドレス発生回路
は、前記スタートアドレスと、前記テーブルポインタに
よりポイントされた前記ガイドテーブルエントリの前記
アドレス値と、の所定の組合せから、ブロックスタート
アドレスを形成する。第１ブロックスタートアドレス
は、前記スタートアドレスである。前記アドレス発生回
路は、前記ブロックスタートアドレスと、前記テーブル
ポインタによりポイントされた前記ガイドテーブルエン
トリの前記ディメンション値と、からアドレスのブロッ
クを形成する。前記アドレス発生回路は、前記ブロック
スタートアドレスと、前記ガイドテーブルエントリの前
記ディメンション値と、からアドレスのブロックを形成
する。前記データ処理装置は、アドレスの該ブロックに
メモリアクセスを行う。該メモリアクセスに続いて、前
記アドレス発生回路は、前記ガイドテーブルの次のエン
トリをポイントするように前記テーブルポインタを更新
する。
【０００８】前記アドレス発生回路は、随意選択的に、
前記アドレス値を前記前のブロックスタートアドレスに
加算することにより、スタートアドレスと、ガイドテー
ブルエントリのアドレス値と、の前記所定の組合せを形
成しうる。これは、デルタガイデッドアドレッシングと
して公知である。前記アドレス発生回路は、随意選択的
に、前記ガイドテーブル値を前記スタートアドレスに加
算することにより、スタートアドレスと、ガイドテーブ
ルエントリのアドレス値と、の前記所定の組合せを形成
しうる。これは、オフセットガイデッドアドレッシング
として公知である。
【０００９】それぞれのガイドテーブルエントリの前記
ディメンション値は、画素のアレイの水平ディメンショ
ン値および垂直ディメンション値を含む。前記メモリア
クセスは、アドレスの前記ブロックからのメモリリード
でありうる。前記メモリアクセスは、アドレスの前記ブ
ロックへのメモリライトのものでありうる。実施例にお
いては、メモリと、データプロセッサと、上述のメモリ
アクセスを行うデータ転送制御装置とは、単一半導体チ
ップ内に構成されうる。該データ転送制御装置は、オン
チップメモリと同様に、外部メモリにアクセスしうる。
【００１０】
【実施例】図１は、本発明により画像およびグラフィッ
ク処理のために製造されたマルチプロセッサの集積回路
を含む画像データ処理システムのブロック図である。こ
のデータ処理システムは、ホスト処理システム１を含
む。このホスト処理システム１は、図１のデータ処理シ
ステムのうちのホストシステムに対しデータ処理を行
う。ホスト処理システム１にはプロセッサ、少なくとも
一つの入力デバイス、長期記憶デバイス、リードオンリ
ーメモリ、ランダムアクセスメモリおよびホストシステ
ムバスに結合された少なくとも一つのホスト周辺機器が
含まれる。ホスト処理システム１は、その処理機能によ
り画像データ処理システムの機能を制御する。
【００１１】マルチプロセッサ集積回路１００は、図１
の画像データ処理システムの画像演算のためのデータ操
作および計算を含むデータ処理のほとんどを行う。マル
チプロセッサ集積回路１００は、画像システムバスに双
方向に結合されており、この画像システムバスによりホ
スト処理システム１と通信するようになっている。図１
の回路配列では、マルチプロセッサ集積回路１００はホ
スト処理システム１と独立して作動する。しかしながら
マルチプロセッサ集積回路１００はホスト処理システム
１に応答できる。
【００１２】図１は２つの画像システムを示す。撮像デ
バイス３は画像入力デバイスとして働く文書スキャナ、
電荷結合デバイススキャナまたはビデオカメラを示し、
撮像デバイス３はこの画像を画像キャプチャコントロー
ラ４へ送り、コントローラ４はこの画像をデジタル化
し、画像をマスタースキャンフレームに変換するように
働く。このフレームキャプチャプロセスは、マルチプロ
セッサ集積回路１００からの信号により制御される。こ
うして形成された画像フレームは、ビデオランダムアク
セスメモリ５に記憶される。ビデオランダムアクセスメ
モリ５は、マルチプロセッサ集積回路１００により画像
処理のためのデータ転送を可能とする画像システムバス
を介してアクセスできる。
【００１３】第２画像システムはビデオディスプレイを
ドライブする。マルチプロセッサ集積回路１００はピク
セルマップを介して、ディスプレイされる画像を指定す
るビデオランダムアクセスメモリ６と通信する。マルチ
プロセッサ集積回路１００は画像システムバスを介し、
ビデオランダムアクセスメモリに記憶された画像データ
を制御する。この画像に対応するデータはビデオランダ
ムアクセスメモリ６から再コールされ、ビデオパレット
７に供給される。ビデオパレット７は、この再コールさ
れたデータを別のカラースペースに変換し、ピクセルご
とのビット数等を拡張できる。この変換はルックアップ
テーブルによって行うことができる。ビデオパレット７
はビデオディスプレイ８を駆動するための適当なビデオ
信号も発生する。これらビデオ信号がアナログ信号であ
れば、ビデオパレット７は適当なデジタル−アナログ変
換機能も含む。このビデオパレット７から出力されるビ
デオレベル信号は、カラー、飽和および輝度情報を含む
ことができる。マルチプロセッサ集積回路１００は、ビ
デオパレット７内に記憶されたデータを制御し、データ
変換プロセスおよび画像フレームのタイミングを制御す
る。マルチプロセッサ集積回路１００は、ビデオパレッ
ト７の制御によりビデオディスプレイ画像のうちのフレ
ーム当たりのライン長さおよびライン数、同期信号およ
びリトレース信号およびブランキング信号を制御でき
る。重要なことに、マルチプロセッサ集積回路１００
は、グラフィックディスプレイ情報をビデオランダムア
クセスメモリ６内のどこに記憶するかを決定し、制御す
る。その後ビデオランダムアクセスメモリ６からの読み
出しの間、マルチプロセッサ集積回路１００はビデオラ
ンダムアクセスメモリ６からの読み出しシーケンス、ア
クセスすべきアドレスおよびビデオディスプレイ８に所
望のグラフィック画像を発生するのに必要な制御情報を
決定する。
【００１４】ビデオディスプレイ８は、ユーザーによっ
て見ることがでいるように、指定されたビデオデータを
発生する。これには２つの技術が広く使用されている。
第１の技術は、各ピクセルにおける色、色合い、輝度お
よび飽和度の点でビデオデータを特定するものであり、
第２の技術では、各ピクセルに対し、赤、青および緑の
カラーレベルを指定する。ビデオディスプレイ８のため
のビデオパレット７は、所定の技術とコンパーチブルと
なるように設計され、製造されている。図１は、画像シ
ステムバスに結合された付加メモリ９を示している。こ
の追加メモリは、付加ビデオランダムアクセスメモリ、
ダイナミックランダムアクセスメモリ、スタッティック
ランダムアクセスメモリまたはリードオンリーメモリを
含むことができる。マルチプロセッサ集積回路１００は
その全体または一部をメモリ９に記憶されたプログラム
により制御できる。このメモリ９も、種々のタイプのグ
ラフィック画像データを記憶できる。更にマルチプロセ
ッサ集積回路１００は、ビデオランダムアクセスメモ
リ、ダイナミックランダムアクセスメモリおよびスタッ
ティックランダムアクセスメモリのためのメモリインタ
ーフェース回路を含むことが好ましい。このように、ビ
デオランダムアクセスメモリ５または６を用いることな
く、マルチプロセッサ集積回路１００を使用してシステ
ムを構築できる。
【００１５】図１はトランシーバ１６を示している。こ
のトランシーバ１６は、画像システムバスと通信チャン
ネルとの間で変換と双方向の通信とを行うものである。
このトランシーバ１６を用いたシステムの一例としてビ
デオ会議がある。図１に示された画像データ処理システ
ムは、第１地点にいる人物のビデオ画像を形成するの
に、撮像デバイス３と、画像キャプチャコントローラ４
を用いる。マルチプロセッサ集積回路１００はビデオ圧
縮を行い、トランシーバ１６および通信チャンネルを介
して別の地点にある同様な画像データ処理システムへこ
の圧縮したビデオ信号を送信する。トランシーバ１６
は、通信チャンネルを介して遠隔地の画像データ処理シ
ステムからの同じように圧縮されたビデオ信号を受信す
る。マルチプロセッサ集積回路１００はこの受信した信
号をデコンプレスし、ビデオランダムアクセスメモリ６
およびビデオパレット７を制御して、ビデオディスプレ
イ８上に対応するデコンプレスされたビデオ信号をディ
スプレイする。本発明は、画像データ処理システムがト
ランシーバ１６を利用するような例のみに限定されるも
のでないことに留意されたい。更に双方向の通信は同じ
タイプの信号である必要はないことに留意されたい。例
えば対話型ケーブルテレビ信号では、ケーブルシステム
のヘッドが圧縮ビデオ信号を通信チャンネルを介して画
像データ処理システムへ送り、画像データ処理システム
は制御およびデータ信号をトランシーバ１６および通信
チャンネルを介してケーブルシステムヘッドへ送り返す
ことができる。
【００１６】図１は、ホスト処理システム１を含むシス
テム内で具現化されたマルチプロセッサ集積回路１００
を示す。当業者であれば、マルチプロセッサ集積回路１
００を有効なシステムのうちの単なるプロセッサとして
も使用できるような本発明の好ましい実施例を、開示内
容から実現できよう。かかるシステムでは、マルチプロ
セッサ集積回路１００はシステムの機能すべてを実行す
るようプログラムされる。このマルチプロセッサ集積回
路１００は画像処理に使用されるシステムで特に有効で
ある。マルチプロセッサ集積回路１００は複数の同一プ
ロセッサを含むことが好ましい。これらプロセッサの各
々をデジタル画像／グラフィックプロセッサと称す。こ
のような記載は、単に便宜的なものである。本発明を実
施したプロセッサは、一つの集積回路または複数の集積
回路上に別個に製造したプロセッサとすることができ
る。単一集積回路上に製造する場合、このような単一集
積回路はデジタル画像／グラフィックプロセッサにより
使用されるリードオンリーメモリおよびランダムアクセ
スメモリをオプションとして含むことができる。
【００１７】図２は、マルチプロセッサ集積回路１００
のアーキテクチャを示す。マルチプロセッサ集積回路１
００は、２つのランダムアクセスメモリ１０および２０
（その各々は複数の部分に別れている）と、クロスバー
５０と、マスタープロセッサ６０と、デジタル画像／グ
ラフィックプロセッサ７１、７２、７３および７４と、
システムメモリへのアクセスを仲介する転送コントロー
ラ８０と、独立した第１および第２画像メモリへのアク
セスを制御できるフレームコントローラ９０とを含む。
マイクロプロセッサ集積回路１００は、高度のオペレー
ションパラレリズム（並行性）を提供する。これは画像
処理およびグラフィックオペレーション、例えばマルチ
メディアの計算において有効である。これらプロセッサ
が有効となる画像およびグラフィック処理以外の計算ア
プリケーションもあるので、画像／グラフィックプロセ
ッサとしてプロセッサ７１、７２、７３および７４を参
考としたことは、単なる便宜的なものである。
【００１８】マイクロプロセッサ集積回路１００は２つ
のランダムアクセスメモリを含む。ランダムアクセスメ
モリ１０は、主にマスタープロセッサ６０の専用であ
る。このメモリは２つのインストラクションキャッシュ
メモリ１１および１２と、２つのデータキャッシュメモ
リ１３および１４と、パラメータメモリ１５を含む。こ
れらメモリ部分は物理的には同一とすることができる
が、異なるように接続し、使用することもできる。ラン
ダムアクセスメモリ２０はマスタープロセッサ６０およ
びデジタル画像／グラフィックプロセッサ７１、７２、
７３および７４の各々によってアクセスできる。各デジ
タル画像／グラフィックプロセッサ７１、７２、７３お
よび７４は、５つの対応するメモリ部分を有する。これ
らはインストラクションキャッシュメモリ、３つのデー
タメモリおよび１つのパラメータメモリを含む。従って
デジタル画像／グラフィックプロセッサ７１は対応する
インストラクションキャッシュメモリ２１、データメモ
リ２２、２３、２４およびパラメータメモリ２５を有
し、デジタル画像／グラフィックプロセッサ７２は対応
するインストラクションキャッシュメモリ２６と、デー
タメモリ２７、２８、２９およびパラメータメモリ３０
を有し、デジタル画像／グラフィックプロセッサ７３は
対応するインストラクションキャッシュメモリ３１と、
データメモリ３２、３３、３４およびパラメータメモリ
３５を有し、デジタル画像／グラフィックプロセッサ７
４は対応するインストラクションキャッシュメモリ３６
と、データメモリ３７、３８、３９およびパラメータメ
モリ４０とを有する。ランダムアクセスメモリ１０の部
分と同じように、これらメモリ部分は物理的に同一にで
きるが、異なるように接続し、使用することもできる。
メモリ１０および２０のうちのこれらメモリ部分の各々
は、例えば２０Ｋバイトを含み、マルチプロセッサ集積
回路１００内の総メモリは５０Ｋバイトとなる。
【００１９】マルチプロセッサ集積回路１００は、複数
の独立したパラレルデータ転送を用いることにより、プ
ロセッサとメモリとの間で高レートのデータ転送を行う
ように製造されている。クロスバー５０はこれらのデー
タ転送を可能にするものであり、各デジタル画像／グラ
フィックプロセッサ７１、７２、７３および７４は、サ
イクルごとに同時に作動できる３つのメモリポートを有
する。インストラクションポート（Ｉ）は対応するイン
ストラクションキャッシュから６４ビットのデータワー
ドをフェッチでき、ローカルデータポート（Ｌ）はデジ
タル画像／グラフィックプロセッサに対応するデータメ
モリまたはパラメータメモリから３２ビットのデータワ
ードを読み出したり、これに書き込みを行うことができ
る。グローバルデータポート（Ｇ）は、データメモリま
たはパラメータメモリまたはランダムアクセスメモリ２
０のいずれかから３２ビットのデータワードを読み出し
たり、書き込んだりできる。マスタープロセッサ６０
は、２つのメモリポートを含む。インストラクションポ
ート（Ｉ）はインストラクションキャッシュ１１および
１２のいずれかから３２ビットのインストラクションワ
ードをフェッチできる。データポート（Ｃ）はデータキ
ャッシュ１３または１４、ランダムアクセスメモリ１０
のうちのパラメータメモリ１５、またはデータメモリ、
パラメータメモリ、ランダムアクセスメモリ２０の任意
のものから３２ビットのデータワードを読み出したり、
これらに書き込みできる。転送コントローラ８０はデー
タポート（Ｃ）を介してランダムアクセスメモリ１０ま
たは２０の部分のいずれかにアクセスできる。従って一
つのメモリサイクルで１６のパラレルメモリアクセスを
リクエストできる。このような多数のパラレルアクセス
をサポートするように、ランダムアクセスメモリ１０お
よび２０は、２５のメモリに分割されている。
【００２０】クロスバー５０はマスタープロセッサ６
０、デジタル画像／グラフィックプロセッサ７１、７
２、７３および７４、および転送コントローラ８０とメ
モリ１０および２０との接続を制御する。クロスバー５
０は、列と行に配置された複数のクロスポイント５１を
含む。クロスポイント５１の各列は、単一メモリ部分お
よび対応するアドレスのレンジに対応する。プロセッサ
はこのプロセッサが出力するアドレスの最高位ビットに
よるメモリ部分のうちの一つへのアクセスをリクエスト
する。プロセッサにより出力されるこのアドレスは、行
に沿って進む。このアドレスを有するメモリ部分に対応
するクロスポイント５１は、メモリ部分へのアクセスを
許可または否定することによって応答する。それ以外の
いずれのプロセッサも、そのときのメモリサイクルの間
にそのメモリ部分へのアクセスをリクエストしない場
合、クロスポイント５１が行と列を結合することによ
り、アクセスを許可する。これによりそのメモリ部分に
アドレスが供給される。このメモリ部分はそのアドレス
におけるデータアクセスを可能にすることに応答する。
このデータアクセスはデータ読み出しオペレーションま
たはデータ書き込みオペレーションのいずれかでよい。
【００２１】２つ以上のプロセッサが同じメモリ部分へ
のアクセスを同時にリクエストする場合、クロスバー５
０はリクエスト中のプロセッサのうちの一つのアクセス
しか許可しない。クロスバー５０のうちの各列のうちの
クロスポイント５１は、優先階層に基づいて通信し、ア
クセスを許可する。同じランクを有するアクセスの２つ
のリクエストが同時に行われた場合、クロスバー５０は
最後に許可されたプロセッサが最も低い優先度を有する
ラウンドロビン法によりアクセスを許可する。リクエス
トにサービスする必要がある限り、各々の許可されたア
クセスが続く。プロセッサはメモリサイクルごとにアド
レスを変更できるので、クロスバー５０はサイクルごと
にプロセッサとメモリ部分との間の相互接続を変更でき
る。マスタープロセッサ６０は、マルチプロセッサ集積
回路１００のための主要制御機能を実行することが好ま
しい。マスタープロセッサ６０はハードウェアの浮動小
数点計算ユニットを含む３２ビットの縮小インストラク
ションセットコンピュータ（ＲＩＳＣ）プロセッサであ
ることが好ましい。ＲＩＳＣアーキテクチャによれば、
メモリへのすべてのアクセスは、ロードおよび記憶イン
ストラクションで実行され、ほとんどの整数および論理
演算はレジスタ上で１回のサイクルで実行される。しか
しながら整数および論理ユニットによって使用されるの
と同じレジスタファイルを用いる場合、一般に演算を実
行するには２サイクルがかかる。レジスタのスコアボー
ドは正しいレジスタアクセスシーケンスを維持するよう
に保証するものであり、画像処理における制御機能に対
してはＲＩＳＣアーキテクチャが適当である。浮動小数
点計算ユニットは画像回転機能の高速計算を可能にする
もので、このような機能は画像処理に重要である。
【００２２】マスタープロセッサ６０は、インストラク
ションキャッシュメモリ１１またはインストラクション
キャッシュメモリ１２からのインストラクションワード
をフェッチする。同じように、マスタープロセッサ６０
はデータキャッシュ１３またはデータキャッシュ１４の
いずれかからデータをフェッチする。各メモリ部分は２
Ｋバイトのメモリを含むので、１４Ｋバイトのインスト
ラクションキャッシュと４Ｋバイトのデータキャッシュ
があることになる。キャッシュ制御はマスタープロセッ
サ６０の不可欠な機能であり、上記のようにマスタープ
ロセッサ６０はクロスバー５０を介して他のメモリ部分
にもアクセスできる。４つのデジタル画像／グラフィッ
クプロセッサ７１、７２、７３および７４の各々は、高
度にパラレルなデジタル信号プロセッサ（ＤＳＰ）アー
キテクチャを有する。デジタル画像／グラフィックプロ
セッサ７１、７２、７３および７４は３つの別個のユニ
ット、すなわちデータユニットと、アドレスユニット
と、プログラムフロー制御ユニットを用いた高度なオペ
レーションのパラレリズムが得られる。これら３つのユ
ニットは、インストラクションパイプライン内の異なる
命令で同時に作動する、更にこれらユニットの各々は、
内部パラレリズムを含む。
【００２３】デジタル画像／グラフィックプロセッサ７
１、７２、７３および７４は、マルチインストラクショ
ンマルチデータモード（ＭＩＭＤ）で独立したインスト
ラクションストリームを実行できる。このＭＩＭＤモー
ドでは、各デジタル画像／グラフィックプロセッサは、
対応するインストラクションキャッシュからの個々のプ
ログラム（これは独立的でも協働的でもよい）を実行す
る。後者のケースでは、クロスバー５０は共用メモリと
共に、プロセッサ内通信を可能にする。デジタル画像／
グラフィックプロセッサ７１、７２、７３および７４
は、同期ＭＩＭＤモードでも作動できる。同期ＭＩＭＤ
モードでは、各デジタル画像／グラフィックプロセッサ
のプログラムフロー制御ユニット１３０は、すべての同
期したプロセッサが進む準備がなされるまで、次のイン
ストラクションのフェッチを禁止する。このような同期
ＭＩＭＤモードは密に結合されたオペレーションにおけ
るロックステップでデジタル画像／グラフィックプロセ
ッサの別々のプログラムを実行できるようにするもので
ある。
【００２４】デジタル画像／グラフィックプロセッサ７
１、７２、７３、７４は、単一インストラクションマル
チデータモード（ＳＩＭＤ）で異なるデータに対する同
じインストラクションを実行できる。このモードにおい
て、４つのデジタル画像／グラフィックプロセッサのた
めの単一インストラクションストリームは、インストラ
クションキャッシュメモリ２１から生じる。データユニ
ット画像／グラフィックプロセッサ７１は、フェッチオ
ペレーションおよびブランチオペレーションを制御し、
クロスバー５０は他のデジタル画像／グラフィックプロ
セッサ７２、７３および７４へ同じインストラクション
を供給する。デジタル画像／グラフィックプロセッサ７
１は、デジタル画像／グラフィックプロセッサ７１、７
２、７３および７４のすべてに対するインストラクショ
ンフェッチを制御するので、これらデジタル画像／グラ
フィックプロセッサは本来ＳＩＭＤモードでは同期化さ
れるものである。
【００２５】転送コントローラ８０は、マルチプロセッ
サ集積回路１００のための組み合わされたダイレクトメ
モリアクセス（ＤＭＡ）マシンと、メモリインターフェ
ースであり、この転送コントローラ８０は、インテリジ
ェントにキューイングし、優先度をセットし、５つのプ
ログラマブルプロセッサのデータリクエストおよびキャ
ッシュミスにサービスする。マスタープロセッサ６０お
よびデジタル画像／グラフィックプロセッサ７１、７
２、７３および７４のいずれも、転送コントローラ８０
を介してマルチプロセッサ集積回路１００の外部のメモ
リおよびシステムにアクセスする。データキャッシュま
たはインストラクションキャッシュミスは、転送コント
ローラ８０によって自動的に取り扱われる。キャッシュ
サービス（Ｓ）ポートは、かかるキャッシュミスを転送
コントローラ８０へ伝送し、キャッシュサービスポート
（Ｓ）はメモリからではなくプロセッサから情報を読み
出すマスタープロセッサ６０およびデジタル画像／グラ
フィックプロセッサ７１、７２、７３および７４は、リ
ンクされたリストパケット転送として転送コントローラ
８０からのデータ転送をリクエストできる。これらリン
クされたリストパケット転送は、ソースメモリアドレス
と宛て先メモリアドレスとの間で多次元ブロックの情報
の転送を可能にするものであり、これらアドレスはマル
チプロセッサ集積回路１００内にあってもよいし、また
はマルチプロセッサ集積回路１００の外部にあってもよ
い。転送コントローラ８０は、内部のデータを保持する
のに周期的なリフレッシュを必要とするダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）用のリフレッシュコ
ントローラも含むことが好ましい。
【００２６】フレームコントローラ９０はマルチプロセ
ッサ集積回路１００と、外部画像キャプチャおよびディ
スプレイシステムとの間のインターフェースである。こ
のフレームコントローラ９０は、キャプチャおよびディ
スプレイデバイスに対する制御を行い、これらデバイス
とメモリとの間のデータの移動を自動的に管理する。こ
のため、フレームコントローラ９０は、２つの独立した
画像システムに対して同時に制御を行う。これら画像シ
ステムは一般に画像キャプチャ（取り込み）用第１画像
システムと画像ディスプレイ用の第２画像システムとか
らなるが、フレームコントローラ９０の使用はユーザー
によって制御される。これら画像システムは、通常、フ
レームグラバーまたはフレームバッファ記憶装置のいず
れかに対して使用される独立したフレームメモリを含
む。フレームコントローラ９０は、リフレッシュおよび
シフトレジスタ制御により、ビデオダイナミックランダ
ムアクセスメモリ（ＶＲＡＭ）を制御するように作動す
ることが好ましい。
【００２７】マルチプロセッサ集積回路１００は、大規
模画像処理のために設計されている。マスタープロセッ
サ６０は埋め込み制御を行い、デジタル画像／グラフィ
ックプロセッサ７１、７２、７３、７４の活動を調和さ
せ、これらプロセッサの発生した結果を解釈する。デジ
タル画像／グラフィックプロセッサ７１、７２、７３、
７４は、ピクセル解析および操作に良好に適している。
ピクセルのデータが多く、情報が少ないとみなされる場
合、代表的なアプリケーションではデジタル画像／グラ
フィックプロセッサ７１、７２、７３、７４がピクセル
を良好に検査し、未加工データを情報とする。次にこの
情報は、デジタル画像／グラフィックプロセッサ７１、
７２、７３、７４またはマスタープロセッサ６０のいず
れかによって分析できる。クロスバー５０はプロセッサ
内通信を仲介する。更にこのクロスバー５０はマスター
プロセッサ集積回路１００を共用メモリシステムとして
実現できるようにする。このアーキテクチャでは、メッ
セージの通過は通信の主な形態となる必要はない。しか
しながら共用メモリをメッセージが通過するようにでき
る。各デジタル画像／グラフィックプロセッサ、クロス
バー５０の対応する部分およびメモリ２０の対応する部
分は、この実施例内で同じ幅を有する。これにより、同
じピン出力を維持しながら、モジュラー式のデジタル画
像／グラフィックプロセッサおよび対応するメモリの追
加または取り外しに適応できるようにすることにより、
アーキテクチャをフレキシブルにできる。
【００２８】ある実施例では、マルチプロセッサ集積回
路１００のすべての部品は、０．６μｍの特徴的寸法を
用いた相補的酸化金属半導体（ＣＭＯＳ）に形成された
単一集積回路に配置されている。マルチプロセッサ集積
回路１００は、２５６個のピンを有するピングリッドア
レイパッケージ内に適当に製造される。入出力端は、例
えばＴＴＬ論理電圧にコンパーチブルであり、マルチプ
ロセッサ集積回路１００は、約３００万個のトランジス
タを含み、５０ＭＨｚのクロックレートを使用してい
る。図３は、インタラプトイネーブルレジスタＩＮＴＥ
Ｎ１１０およびインタラプトフラグレジスタＩＮＴＦＬ
Ｇのためのフィールド定義を示す。ｒと表示されたビッ
トは、将来の使用に対して保留されており、−のついた
ビットは、好ましい実施例では使用されないが、別の実
施例では使用できる。インタラプト（割り込み）は、左
から右に優先度が決められている。各インタラプトソー
スは、インタラプトイネーブルレジスタＩＮＴＥＮ１１
０の対応するイネーブル（Ｅ）ビット内に１をセットす
ることによって、個々にイネーブルできる。インタラプ
トフラグレジスタＩＮＴＦＬＧ１１５のインタラプトソ
ースビットは、右から左へ、すなわち常時イネーブルに
されているエミュレーションインタラプトＥＴＲＡＰ、
ＸＹパッチインタラプト、タスクインタラプト、パケッ
ト転送ビジーインタラプトＰＴＢ、パケット転送エラー
インタラプトＰＴＥＲＲＯＲ、パケット転送成功インタ
ラプトＰＴＥＮＤ、マスタプロセッサ６０メッセージイ
ンタラプトＭＰＭＳＧ、デジタル画像／グラフィックプ
ロセッサ７１メッセージインタラプトＤＩＧＰＯＭＳ
Ｇ、デジタル画像／グラフィックプロセッサ７２メッセ
ージインタラプトＤＩＧＰ１ＭＳＧ、デジタル画像／グ
ラフィックプロセッサ７３メッセージインタラプトＤＩ
ＧＰ２ＭＳＧ、デジタル画像／グラフィックプロセッサ
７４メッセージインタラプトＤＩＧＰ３ＭＳＧの方向
に、優先度が低くなるようになっている。ビット３１〜
２８は、８個のデジタル画像／グラフィックプロセッサ
を含むマルチプロセッサ集積回路１００の実現の際に４
つの追加デジタル画像／グラフィックプロセッサからの
メッセージインタラプトのために保留されている。
【００２９】インタラプトイネーブルレジスタＩＮＴＥ
Ｎ１１０のＷビット（ビット０）は、インタラプトフラ
グレジスタＩＮＴＦＬＧ１１５への書き込みを制御す
る。通常、このビットはエミュレーションインタラプト
をイネーブルするかどうかを制御する。好ましい実施例
では、エミュレーションインタラプトはディスエーブル
できないので、インタラプトイネーブルレジスタＩＮＴ
ＥＮ１１０内で、このインタラプトに対するイネーブル
ビットの必要はない。インタラプトイネーブルレジスタ
ＩＮＴＥＮ１１０のビット０は、インタラプトフラグレ
ジスタＩＮＴＦＬＧ１１５の作動を変えるものである。
インタラプトイネーブルレジスタＩＮＴＥＮ１１０のＷ
ビットが１であると、インタラプトフラグレジスタＩＮ
ＴＦＬＧ１１５へのソフトウェアの書き込みはビットを
１にセットできるだけである。これらの条件では、イン
タラプトフラグレジスタＩＮＴＦＬＧ１１５のビットへ
の０の書き込みは全く効果はない。このようなＷビット
が０である場合、インタラプトフラグレジスタＩＮＴＦ
ＬＧ１１５のいずれかのビットへの１の書き込みは、そ
のビットを０にクリアする。インタラプトフラグレジス
タＩＮＴＦＬＧ１１５の任意のビットへの０への書き込
みは全く効果がない。これにより、他のステートを乱す
ことなくインタラプトフラグレジスタＩＮＴＦＬＧ１１
５内の個々のインタラプトフラグをクリアできる。各イ
ンタラプトサービスルーチンは、リターン前に対応する
インタラプトフラグを適当にクリアするが、その理由は
好ましい実施例ではハードウェアによってこれらフラグ
をクリアしていないからである。この唯一の例外とし
て、エミュレーションインタラプトＥＴＲＡＰハードウ
ェアによってクリアされるが、この理由は、このような
インタラプトが常時イネーブルされているからである。
特定のインタラプトソースがソフトウェアの書き込みに
よってこれをクリアするのと同じように、インタラプト
フラグレジスタＩＮＴＦＬＧ１１５内のビットを同時に
セットしようとしている場合、ロジックによりこのビッ
トはセットされる。
【００３０】ＥＴＲＡＰインタラプトフラグ（インタラ
プトフラグレジスタＩＮＴＦＬＧ１１５のビット０）
は、解析論理またはＥＴＲＡＰインストラクションのい
ずれかからセットされる。このインタラプトはディスエ
ーブルされないので、通常は即座にサービスされるが、
インタラプトサービスはパイプラインストール条件、例
えばクロスバー５０を介するメモリの競合が解決される
まで待機する。ＥＮＴＲＡＰインタラプトフラグは、イ
ンタラプトサービスがされる際にハードウェアによって
クリアされるインタラプトフラグレジスタＩＮＴＦＬＧ
１１５内の単なるインタラプトビットである。ＸＹ Ｐ
ＡＴＣＨインタラプトフラグ（インタラプトフラグレジ
スタＩＮＴＦＬＧ１１５のビット１１）は、ＸＹアドレ
ス指定をするのにグローバルアドレスユニット６１０
と、ローカルアドレスユニット６２０との組み合わせを
用いる際に、所定の条件でセットされる。ＸＹパッチさ
れたアドレス指定は所定の条件でインタラプトを発生で
きる。ＸＹパッチされたアドレス指定のためのインスト
ラクションワードの呼び出しは、かかるインタラプトを
発生できるかどうか、更に指定されたパッチの内外でア
ドレス上で許可されたインタラプトを行うかどうかを示
している。
【００３１】マスタプロセッサ６０からのコマンドを受
信した際に、ＴＡＳＫインタラプトフラグ（インタラプ
トフラグレジスタＩＮＴＦＬＧ１１５内のビット１４）
がセットされる。このインタラプトによりデジタル画像
／グラフィックプロセッサ７１がそのＴＡＳＫインタラ
プトベクトルをロードする。このインタラプトは、例え
ばマスタプロセッサ６０の制御により、選択されたデジ
タル画像／グラフィックプロセッサ７１、７２、７３、
７４をスイッチングさせることができる。キューアクテ
ィブビットが１のとき、ソフトウェアが通信用レジスタ
ＣＯＭＭ１２０のパケット転送ビットに１を書き込む場
合、パケット転送ビジーインタラプトフラグＰＴＢ（イ
ンタラプトフラグレジスタＩＮＴＦＬＧ１１５のビット
１７）がセットされる。これにより先のパケット転送が
終了したかどうかをチェックすることなくパケット転送
を送ることができる。先のパケット転送がまだ待機中で
あれば、このインタラプトフラグはセット状態となる。
これについては通信用レジスタＣＯＭＭ１２０の説明と
関連して後に詳細に述べる。
【００３２】デジタル画像／グラフィックプロセッサに
より送られるパケット転送を実行する間に、転送用コン
トローラ８０がエラー条件に遭遇すれば、パケット転送
エラーインタラプトフラグＰＴＥＲＲＯＲ（インタラプ
トフラグレジスタＩＮＴＦＬＧ１１５のビット１８）が
セットされる。転送コントローラ８０がデジタル画像／
グラフィックプロセッサのリンクされたリストの終了部
に遭遇するか、または終了時にリクエスト中のデジタル
画像／グラフィックプロセッサをインタラプトするよ
う、転送コントローラ８０に命令するパケット転送を完
了した際に、パケット転送エンドインタラプトフラグＰ
ＴＥＮＤ（インタラプトフラグレジスタＩＮＴＦＬＧ１
１５のビット１９）が転送コントローラ８０によってセ
ットされる。
【００３３】マスタプロセッサ６０がそのデジタル画像
／グラフィックプロセッサにメッージインタラプトを送
ると、マスタプロセッサメッセージインタラプトフラグ
ＭＰＭＳＧ（インタラプトフラグレジスタＩＮＴＦＬＧ
１１５のビット２０）がセット状態となる。インタラプ
トフラグレジスタＩＮＴＦＬＧ１１５のビット２７〜２
４は、デジタル画像／グラフィックプロセッサ７１、７
２、７３、７４からのメッセージインタラプトをログす
る。デジタル画像／グラフィックプロセッサ７１、７
２、７３または７４は、インタラプトフラグレジスタＩ
ＮＴＦＬＧ１１５の対応するビットを介してそれ自体に
メッセージを送ったり、それ自体をインタラプトでき
る。デジタル画像／グラフィックプロセッサ７１が、デ
ジタル画像／グラフィックプロセッサにメッセージイン
タラプトを送ると、デジタル画像／グラフィックプロセ
ッサ０のメッセージインタラプトフラグＤＩＧＰＯＭＳ
Ｇ（インタラプトフラグレジスタＩＮＴＦＬＧ１１５の
ビット２４）がセットされる。同様に、デジタル画像／
グラフィックプロセッサ７２が、メッセージインタラプ
トを送ると、デジタル画像／グラフィックプロセッサ１
のメッセージインタラプトフラグＤＩＧＰ１ＭＳＧ（イ
ンタラプトフラグレジスタＩＮＴＦＬＧ１１５のビット
２５）がセットされる。デジタル画像／グラフィックプ
ロセッサ７３が、メッセージインタラプトを送ると、デ
ジタル画像／グラフィックプロセッサ２のメッセージイ
ンタラプトフラグＤＩＧＰ２ＭＳＧ（インタラプトフラ
グレジスタＩＮＴＦＬＧ１１５のビット２６）がセット
される。デジタル画像／グラフィックプロセッサ７４
が、メッセージインタラプトを送ると、デジタル画像／
グラフィックプロセッサ３のメッセージインタラプトフ
ラグＤＩＧＰ３ＭＳＧ（インタラプトフラグレジスタＩ
ＮＴＦＬＧ１１５のビット２７）がセットされる。先に
述べたように、インタラプトフラグレジスタＩＮＴＦＬ
Ｇ１１５のビット３１〜２８は、８個のデジタル画像／
グラフィックプロセッサを含むマルチプロセッサ集積回
路１００を実現する際の４つの付加的デジタル画像／グ
ラフィックプロセッサからのメッセージインタラプトの
ために保留されている。
【００３４】イネーブルされたインタラプトが起きる
と、小ステートマシンにすることができるインタラプト
疑似インストラクションユニットがインストラクション
レジスタ−アドレスステージでパイプラインに次の疑似
インストラクションの組を注入する。
【００３５】
【数１】
【００３６】これら疑似インストラクションをそれぞれ
ＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４およびＰＳ５と称す。
このシーケンスによってはサブルーチンＩＰＲＳからの
インストラクションポインタリターンはセーブされな
い。インタラプトサービスルーチンがなんらかのブラン
チを実行する場合、インタラプトサービスルーチンによ
ってまず最初にサブルーチンＩＰＲＳからのインストラ
クションポインタリターンをプッシュし、リターン前に
レストアしなければならない。ベクトルフェッチは保護
されているサブルーチンＩＰＲＳからのインストラクシ
ョンポインタリターンを全プログラムカウンタＰＣ７０
１にロードすることである。これによりプログラムカウ
ンタＰＣ７０１のＳ、ＧおよびＬビットがロードされる
ので、すべてのインタラプトベクトルの３つの最小位ビ
ットが０にされる。この説明の例外は、リセット後にフ
ェッチされるタスクベクトルは、ルーピングをディスエ
ーブルするようにＬビット（プログラムカウンタＰＣ７
０１のビット０）をセットさせなければならないことで
ある。
【００３７】インタラプトフラグレジスタＩＮＴＦＬＧ
１１５内に示されたインタラプトのためのインタラプト
サービスルーチンの開始ポイントのそれぞれのアドレス
のデジタル画像／グラフィックプロセッサインタラプト
ベクトルと称す。これらアドレスはソフトウェアによっ
て発生され、表１に示されるそれぞれのインタラプトさ
れたデジタル画像／グラフィックプロセッサ７１、７
２、７３、７４に対応するパラメータメモリ２５、３
０、３５、４０にデータとしてロードされる。インタラ
プト疑似インストラクションＰＳ３は、対応するパラメ
ータメモリ２５、３０、３５または４０における表示さ
れたアドレスに記憶された３２ビットのアドレスを取り
出し、これをプログラムカウンタＰＣ７０１に記憶す
る。インタラプト疑似インストラクションユニット７７
０はインタラプトイネーブルレジスタによってイネーブ
ルされた最高優先度のインタラプトに基づき、対応する
パラメータメモリのためにアドレスを計算する。インタ
ラプト疑似インストラクションユニット７７０は各デジ
タル画像／グラフィックプロセッサのためのユニークな
アドレスを発生するよう、通信レジスタＣＯＭＭ１２０
からのデジタル画像／グラフィックプロセッサ番号を含
むように作動する。インタラプト疑似インストラクショ
ンＰＳ４およびＰＳ５は、インタラプトサービスルーチ
ンへのブランチの後のディレイスロット内にあることに
留意されたい。
【００３８】
【表１】
【００３９】各アドレスにて＃は通信レジスタＣＯＭＭ
１２０から得られたデジタル画像／グラフィックプロセ
ッサ番号と置換される。
【００４０】インタラプトサービスルーチンの最後の４
つのインストラクションは、次の（３２ビットデータの
シフトされていないインデックス）オペレーションを含
んでいなければならない。
【００４１】
【数２】
【００４２】これらインストラクションをそれぞれＲＥ
ＴＩ１、ＲＥＴＩ２、ＲＥＴＩ３およびＲＥＴＩ４と称
す。他のオペレーションは希望すればこれらオペレーシ
ョンとパラレルにコード化できるが、これらのオペレー
ションのいずれもステータスレジスタ２１１を変えては
ならない。
【００４３】新しいタスクをデジタル画像／グラフィッ
クプロセッサ上で実行すべきであり、新しいタスクを終
了した後に最初のステートに復帰すべき場合インタラプ
トステートをセーブできる。インタラプトイネーブルレ
ジスタＩＮＴＥＮ１１０上のＷビットにより制御される
書き込みモードにより、セービングまたはレストアオペ
レーション中にインタラプトを失うことなくこれを行う
ことができる。これは次のインストラクションシーケン
スで実行できる。まずＤＩＮＴインストラクションによ
りインタラプトをディスエーブルし、次にインタラプト
イネーブルレジスタＩＮＴＥＮ１１０およびインタラプ
トフラグレジスタＩＮＴＦＬＧ１１５の双方をセーブ
し、インタラプトイネーブルレジスタＩＮＴＥＮ１１０
のＷビット（ビット０）を０にセットし、１６進数ＦＦ
ＦＦＦＦＦＦをインタラプトフラグレジスタＩＮＴＦＬ
Ｇ１１５に書き込む。イネーブリングインタラプトを含
むことができる新しいタスクを実行する。新しいタスク
の完了後、元のタスクをリカバーし、最初にＤＩＮＴイ
ンストラクションによりインタラプトをディスエーブル
し、インタラプトイネーブルレジスタＩＮＴＥＮ１１０
のＷビットを１にセットする。メモリからインタラプト
フラグレジスタＩＮＴＦＬＧ１１５のステータスをレス
トアし、次にメモリからインタラプトイネーブルレジス
タＩＮＴＥＮ１１０のステータスをレストアする。最後
にＥＩＮＴインストラクションによりインタラプトをイ
ネーブルする。
【００４４】各デジタル画像／グラフィックプロセッサ
７１、７２、７３、７４は、他のデジタル画像／グラフ
ィックプロセッサおよびマスタプロセッサ６０にコマン
ドワードを送信できる。レジスタＡ１５の宛て先、グロ
ーバルアドレスユニットのうちの０値のアドレスレジス
タによるレジスタ間の移動により、宛て先プロセッサへ
のコマンドワードの転送が開始される。このようなレジ
スタ間の転送は、後述するように、一つのインストラク
ションでデータユニット１１０のオペレーションおよび
ローカルデータポート１４４を介したアクセスと組み合
わせることができる。このようなコマンドワードは特別
コマンドワード信号に伴われてグローバルデータポート
１４８を介してクロスバー５０へ送信される。これによ
りマスタプロセッサ６０およびデジタル画像／グラフィ
ックプロセッサ７１、７２、７３、７４はマルチプロセ
ッサ集積回路１００の他のプロセッサとの通信が認めら
れる。
【００４５】図４は、これらコマンドワードのフィール
ド定義を略図で示している。好ましい実施例では、コマ
ンドワードはグローバルデータポート１４８を介して送
信されるデータと同一の３２ビット長さを有する。各コ
マンドワードの最小位のビットは、コマンドワードがア
ドレス指定される一つ以上のプロセッサおよび他の回路
を定義している。各受け入れ側回路は、これらビットが
コマンドワードをその回路に向けることを表示している
場合に限り、受信したコマンドワードに応答する。各コ
マンドワードのビット３〜０はそれぞれデジタル画像／
グラフィックプロセッサ７４、７３、７２、７１をそれ
ぞれ指定している。好ましい実施例ではビット７〜４は
使用されず、８個のデジタル画像／グラフィックプロセ
ッサを有するマルチプロセッサ集積回路１００内で使用
するために保留されている。ビット８はマルチプロセッ
サ６０にコマンドワードをアドレス指定することを表示
している。ビット９はコマンドワードを転送コントロー
ラ８０に向けることを表示しており、ビット１０はコマ
ンドワードをフレームコントローラ９０へ向けることを
表示している。ここですべての回路はすべてのコマンド
ワードを他のすべての回路に送ることを許可されている
わけではないことに留意されたい。例えばシステムレベ
ルのコマンドワードはデジタル画像／グラフィックプロ
セッサから他のデジタル画像／グラフィックプロセッサ
またはマスタプロセッサ６０へ送ることはできない。マ
スタプロセッサ６０しか、転送コントローラ８０または
フレームコントローラ９０へコマンドワードを送ること
ができない。どの回路がどのコマンドワードを他のどの
回路に送ることができるかの制限について、各コマンド
ワードフィールドの説明と関連させて後に説明する。
【００４６】コマンドワードのＲビット（ビット３１）
は、リセットビットである。マスタプロセッサ６０はこ
のワードをデジタル画像／グラフィックプロセッサに対
して発生したり、またはあるデジタル画像／グラフィッ
クプロセッサがこのコマンドワードを自己に発生したり
できる。意図している実施例は、いずれのデジタル画像
／グラフィックプロセッサの他のデジタル画像／グラフ
ィックプロセッサをリセットできない。下記のリセット
シーケンスの説明全体で、アドレス内の各数字の＃はコ
マンドレジスタＣＯＭＭ１２０のビット１〜０に記憶さ
れたデジタル画像／グラフィックプロセッサの番号と置
換すべきであることに留意されたい。指定されたデジタ
ル画像／グラフィックプロセッサがリセットコマンドワ
ードを受けると、まずホールトラッチをセットし、リセ
ットリクエスト信号を転送コントローラ８０へ送る。転
送コントローラ８０はリセットアクノーリッジ信号をデ
ジタル画像／グラフィックプロセッサへ送る。リセット
中のデジタル画像／グラフィックプロセッサは、転送プ
ロセッサ８０からリセットアクノーリッジ信号が受信さ
れるまで、別の動作は実行しない。リセットアクノーリ
ッジの受信時にデジタル画像／グラフィックプロセッサ
は次のシーケンスのオペレーションを開始する。すなわ
ち既にセットされていなければホールトラッチをセット
し、通信レジスタＣＯＭＭ１２０のＦ、Ｐ、ＱおよびＳ
ビットを０にクリア（これらビットの使用については後
述する）し、アドレスユニット１２０によりペンディン
グ中のメモリアクセスをクリアし、インストラクション
キャッシュサービスリクエストをリセットし、インスト
ラクションレジスタ−実行ステージＩＲＥ７５２に次の
インストラクションをロードする。
【００４７】
【数３】
【００４８】このインストラクションはプログラムカウ
ンタＰＣ７０１に対して１ビット左にシフトされたスタ
ックポインタＡ１４の内容に対して変化しないようにさ
れている否定、桁上げ、オーバーフローおよび０ステー
タスビット、更にＲビットセットを無条件にロードし、
スタックポインタＡ１４のロードと並行にスタックポイ
ンタＡ１４をリセットし、インストラクションレジスタ
アドレスステージＩＲＡに下記のインストラクションを
ロードする。
【００４９】
【数４】
【００５０】このインストラクションはアドレスＰＢＡ
と１６進数ＦＣの合計によって表示されるアドレスにプ
ログラムカウンタＰＣ７０１の内容を記憶させ、インタ
ラプト疑似インストラクションユニット７７０をセット
して、次にインタラプト疑似インストラクションＰＳ３
をロードし、タスクインタラプトを表示するインタラプ
トフラグレジスタＩＮＴＦＬＧ１１５のビット１４をセ
ットし、インタラプトフラグレジスタＩＮＴＦＬＧ１１
５のビット０をクリアしてエミュレータトラップインタ
ラプトＥＴＲＡＰをクリアし、ループ制御レジスタＬＣ
ＴＬのビット１１、７および３をクリアして、よってす
べてのループをディスエーブルする。
【００５１】マスタプロセッサ６０がアンホールトコマ
ンドワードを送信すると、デジタル画像／グラフィック
プロセッサによる実行が開始する。この実行によってデ
ジタル画像／グラフィックプロセッサの作動が開始する
と１６進数０１０＃７ＦＣをアドレス指定するよう、プ
ログラムカウンタＰＣ７０１に記憶されていたアドレス
をセーブする。これにより１２ビットだけ左にシフトさ
れていたスタックポインタＡ１４の前の内容およびプロ
グラムカウンタＰＣ７０１の制御ビット（ビット２〜
０）の現在の値がセーブされ、アドレス１６進数０１０
０＃７Ｆ０をスタックポインタＡ１４にロードし、プロ
グラムカウンタＰＣ７０１に制御ビット２〜０が０００
となっているタスクインタラプトベクトルをロードし、
アドレス１６進数０１００＃７Ｆ８に制御ビット２〜０
を含むインストラクションレジスタアドレスステージＩ
ＰＡの内容を記憶し、アドレス１６進数０１００＃７Ｆ
４に制御ビット２〜０を含むインストラクションレジス
タ実行ステージＩＰＥの内容を記憶し、タスクインタラ
プトによって示されたアドレスにおいてプログラムの実
行を開始する。表２にリセット後のスタックステートが
示されている。
【００５２】
【表２】
【００５３】インストラクションレジスタ−アドレスス
テージＩＲＡおよびインストラクションレジスタ実行ス
テージＩＲＥの先のステートは、制御ビット２〜０を含
む。スタックポインタＡ１４はアドレス１６進数０１０
０＃７Ｆ０を含むことに留意のこと。
【００５４】コマンドワードのうちのＨビット（ビット
３０）はホールトビットである。マスタプロセッサ６０
はこのコマンドワードを任意のデジタル画像／グラフィ
ックプロセッサに発生することもできるし、あるデジタ
ル画像／グラフィックプロセッサはこのコマンドを自ら
に発生することもできる。意図している実施例では、い
ずれのデジタル画像／グラフィックプロセッサも他のデ
ジタル画像／グラフィックプロセッサを停止することは
できない。指定されたデジタル画像／グラフィックプロ
セッサがこのコマンドワードを受信すると、デジタル画
像／グラフィックプロセッサはホールトラッチをセット
し、パイプラインを停止させる。この後のデジタル画像
／グラフィックプロセッサは無限にクロスバーメモリが
競合しているかのように働く。何もリセットされず、何
もインタラプトは起きないか、またはそのように認識さ
れる。あるデジタル画像／グラフィックプロセッサはコ
マンドワードを送ることにより自身を停止させると、ホ
ールトコマンドワードを送るインストラクションの後の
２つのインストラクションは、そのインストラクション
パイプライン内にあることに留意されたい。ホールトコ
マンドワードを発生したインストラクションの後の第１
インストラクションのアドレスパイプラインステージが
インストラクションパイプラインの性質により、すでに
そのアドレスパイプラインステージを実行することにな
ることに留意されたい。このようなホールトステートは
マスタプロセッサ６０からのアンホールトコマンドワー
ドを受信することによってしか反転できない。
【００５５】ホールト条件は変わらないので、デジタル
画像／グラフィックプロセッサ内のパワー消費量を減少
させる。デジタル画像／グラフィックプロセッサがこの
モードになっている間、クロックを停止することにより
更にパワーを節約できる。
【００５６】コマンドワードのＵビット（ビット２９）
は、アンホールトビットである。このコマンドワードは
マスタプロセッサ６０から一つ以上のデジタル画像／グ
ラフィックプロセッサ７１、７２、７３、７４によって
しか発生できない。アンホールトコマンドワードは宛て
先デジタル画像／グラフィックプロセッサのホールトラ
ッチをクリアし、デジタル画像／グラフィックプロセッ
サは次に、何も起こらなかったがごとくホールトの後に
コードの実行を再開する。これはハードウェアまたはコ
ードリセットの後でデジタル画像／グラフィックプロセ
ッサをスタートさせる好ましい方法である。アンホール
トコマンドワードの実行時に宛て先デジタル画像／グラ
フィックプロセッサは、そのタスクインタラプトベクト
ルによって示されたアドレスでもコードの実行を始め
る。Ｕビットの優先度は単一コマンドワードのＨビット
よりも高い。したがってＨビットとＵビットとの双方を
備えた単一コマンドワードを受信する結果、アンホール
トコマンドが実行される。マスタプロセッサ６０からの
アンホールトコマンドワードとデジタル画像／グラフィ
ックプロセッサ自体により送信されるホールトコマンド
ワードを同時に受信することにより、マスタプロセッサ
６０のアンホールトコマンドワードに優先権が与えられ
る。これによりＲビットはＵビットより優先度が高くな
る。従って、ＲビットとＵビットセットの双方を有する
マスタプロセッサ６０からの単一コマンドワードが受信
される結果、デジタル画像／グラフィックプロセッサは
ホールト状態にリセットされる。
【００５７】コマンドワードのＩビット（ビット２８）
は、インストラクションキャッシュフラッシュビットで
ある。マスタプロセッサ６０がこのコマンドワードをい
ずれかのデジタル画像／グラフィックプロセッサに送っ
てもよいし、一つのデジタル画像／グラフィックプロセ
ッサがかかるコマンドワードを自身に発生してもよい。
意図している実施例では、いずれのデジタル画像／グラ
フィックプロセッサも他のデジタル画像／グラフィック
プロセッサによるインストラクションキャッシュフラッ
シュを命令できない。このコマンドワードを受信する指
定されたデジタル画像／グラフィックプロセッサはその
インストラクションキャッシュをフラッシュする。イン
ストラクションキャッシュフラッシュは、キャッシュタ
グの値フィールドをキャッシュタグレジスタ自身の番号
にセットさせ、存在するビットのすべてをクリアし、
Ｌ、Ｒ、Ｕビットをタグレジスタ自身の番号にセットす
る。
【００５８】コマンドワードのＤビット（ビット２７）
は、データキャッシュフィールドを表示する。デジタル
画像／グラフィックプロセッサ７１、７２、７３、７４
は、データキャッシュを使用しないので、このコマンド
ワードはデジタル画像／グラフィックプロセッサに適用
されず、これらに無視される。マスタプロセッサ６０は
このコマンドワードを自らに送り、そのデータキャッシ
ュメモリ１３および１４をフラッシュさせることができ
る。
【００５９】コマンドワードのＫビット（ビット１４）
は、タスクインタラプトを表示している。マスタプロセ
ッサ６０はこのコマンドワードをいずれのデジタル画像
／グラフィックプロセッサ７１、７２、７３または７４
にも送ることができるが、いずれのデジタル画像／グラ
フィックプロセッサも他のデジタル画像／グラフィック
プロセッサまたはマスタプロセッサ６０にこのコマンド
ワードを送ることはできない。
【００６０】コマンドワードのＧビット（ビット１３）
は、メッセージインタラプトを表示する。いずれのデジ
タル画像／グラフィックプロセッサもこのメッセージイ
ンタラプトを他のデジタル画像／グラフィックプロセッ
サまたはマスタプロセッサ６０に送ることができる。か
かるコマンドワードで指定されたデジタル画像／グラフ
ィックプロセッサは、そのメッセージインタラプトフラ
グをセットし、メッセージインタラプトがインタラプト
イネーブルレジスタＩＮＴＥＮ１１０のビット２０によ
りイネーブルされると、メッセージインタラプトを取り
込む。好ましい実施例では、このコマンドワードは転送
コントローラ８０に送られることはない。
【００６１】デジタル画像／グラフィックプロセッサが
自身にコマンドワードを発生し、Ｈビットにより自らを
停止させたり、またはＩビットによってインストラクシ
ョンキャッシュをフラッシュさせると、このコマンドを
実行するには、このコマンドワードは対応するデジタル
画像／グラフィックプロセッサの指定ビットセットを有
していなければならない。これは一貫性を持たせ、かつ
コマンドワード機能を将来的に拡張できるようにするた
めである。
【００６２】図５は通信レジスタＣＯＭＭのフィールド
定義を略図で示す。Ｆ、Ｓ、ＱおよびＰビット（ビット
３１〜２８）は、デジタル画像／グラフィックプロセッ
サ７１、７２、７３または７４および転送コントローラ
８０からのパケット転送の通信に使用される。Ｆおよび
Ｓビットは通常の読み出し／書き込みビットであり、Ｐ
ビットはＳビットが０であるか、または同時に０にクリ
アされる場合に限り書き込みが可能である。９ビット
は、読み出し専用であり、パケット転送は転送コントロ
ーラ８０によるデータ移動のためのデジタル画像／グラ
フィックプロセッサ７１、７２、７３または７４による
リクエストである。これらデータ移動ではマイクロプロ
セッサ集積回路１００の内部のメモリ１１〜１４および
２１〜４０だけを必要とする場合もあれば、内部メモリ
と外部メモリの双方を必要とする場合もある。パケット
転送はリンクされたリスト構造として記憶され、各デジ
タル画像／グラフィックプロセッサに対しては、１度に
一つのパケット転送しかアクティブにできない。リクエ
スト中のデジタル画像／グラフィックプロセッサ７１、
７２、７３または７４に対応するパラメータメモリ２
５、３０、３５または４０内の専用アドレスにおけるリ
ンクされたリストポインタは、アクティブなリンクされ
たリストの開始点をポイントする。リンクされたリスト
における各エントリーは、次のリストエントリーに対す
るポインタを含む。
【００６３】パケット転送の初期化を行うには次のステ
ップが必要である。まずデジタル画像／グラフィックプ
ロセッサは、対応するパラメータメモリに所望するパケ
ット転送パラメータをセットする。次にデジタル画像／
グラフィックプロセッサは対応するパラメータメモリに
所定のアドレスの１６進数０１００＃０ＦＣにリンクさ
れたリストの第１リンクのアドレスを記憶し、ここで＃
はデジタル画像／グラフィックプロセッサの番号と置換
される。Ｐビット（ビット２８）の１へのセットによ
り、パケット転送の転送コントローラ８０に警告が与え
られる。デジタル画像／グラフィックプロセッサはＦビ
ット（ビット３１）を１にセットすることにより高い優
先度をリクエストしたり、またはＦビットをクリアする
ことにより低い優先度をリクエストできる。
【００６４】転送コントローラ８０はＰビットがセット
されたことを認識し、Ｆビットのステートに基づきパケ
ット転送への優先度を割り当てる。転送コントローラ８
０はＰビットをクリアし、Ｑビットをセットすることに
よりパケット転送が待ち行列内にあることを表示する。
次に転送コントローラ８０は対応するパラメータメモリ
内の所定のアドレス、すなわち１６進数の０１００＃０
ＦＣにアクセスし、リンクされたリストに基づくパケッ
ト転送のサービスを行う。パケット転送が完了すると、
転送コントローラ８０はＱビットを０にクリアし、待ち
行列がもはやアクティブでないことを表示する。デジタ
ル画像／グラフィックプロセッサは、パケット転送が完
了したかどうかを表示するため、このビットを周期的に
読み出すことができる。これとは別に、パケット転送自
体がパケット転送終了時にリクエスト中のデジタル画像
／グラフィックプロセッサをインタラプトするように転
送コントローラ８０に命令することもできる。この場
合、転送コントローラ８０はビット１９すなわちパケッ
ト転送エンドインタラプトビットＰＴＥＮＤをインタラ
プトフラグレジスタＩＮＴＦＬＧ１１５にセットするこ
とにより、インタラプトをデジタル画像／グラフィック
プロセッサへ送る。パケット転送サービス中に転送コン
トローラ８０がエラーを生じると、ビット１８、すなわ
ちパケット転送エラーインタラプトビットＰＴＥＲＲＯ
ＲをインタラプトフラグレジスタＩＮＴＦＬＧ１１５に
セットすることにより、デジタル画像／グラフィックプ
ロセッサにインタラプト信号を送る。デジタル画像／グ
ラフィックプロセッサは表１および適当なインタラプト
サービスルーチンに記載された位置に記憶されている適
当なインタラプトベクトルを有する。
【００６５】デジタル画像／グラフィックプロセッサ
は、転送コントローラ８０が先のリクエストにサービス
している間、別のパケットをリクエストできる。この場
合、デジタル画像／グラフィックプロセッサはＱビット
が１である間にＰビットを１にセットする。これが行わ
れると、転送コントローラ８０はインタラプトフラグレ
ジスタＩＮＴＦＬＧ１１５のビット１７をセットするこ
とにより、デジタル画像／グラフィックプロセッサにパ
ケット転送ビジーインタラプトＰＴＢを送る。転送コン
トローラ８０はＰビットを０にクリアする。リクエスト
中のデジタル画像／グラフィックプロセッサのインタラ
プトサービスルーチンは、第１パケット転送が待ち行列
内にある間、第２パケット転送を一時中止し、パケット
転送をキャンセルしたり、他のある訂正措置をとること
ができる。このような特徴により、デジタル画像／グラ
フィックプロセッサは通信レジスタＣＯＭＭ１２０のＱ
ビットを最初にチェックすることなく、パケット転送を
送ることができる。
【００６６】デジタル画像／グラフィックプロセッサ
は、Ｓビットを１にセットすることによりパケット転送
のサービスを一時中止にできる。転送コントローラ８０
は、Ｓビットが１であることを検出する。パケット転送
が待ち行列内にある間このことが起きると、転送コント
ローラ８０はＱビットをＰビットにコピーし、Ｑビット
をクリアする。これによりＰビットは一般に１にセット
される。リクエスト中のデジタル画像／グラフィックプ
ロセッサ内のソフトウェアは、ＳおよびＰビットのステ
ータスを変えることができる。転送コントローラ８０は
一時中断されたパケット転送のリンクされたリスト内の
位置をメモリに保持する。Ｓビットが０であり、Ｐビッ
トが同時に１であると、転送コントローラ８０が判断す
ると、一時中止されていたパケット転送は再開される。
【００６７】通信レジスタＣＯＭＭ１２０の同期ビット
フィールド（ビット１５〜８）は、同期したマルチイン
ストラクション、マルチデータモードで使用される。こ
のフィールドは、同期したマルチインストラクション、
マルチデータモードを可能にするロックインストラクシ
ョンＬＣＫおよびこのモードをディスエーブルするアン
ロックインストラクションＵＮＬＣＫによって境界が定
められたインストラクションのために作動する。ビット
１１〜８は、インストラクションのフェッチをデジタル
画像／グラフィックプロセッサ７４、７３、７２および
７１とそれぞれ同期化すべきかどうかを表示している。
これらビットのいずれかにおける１は、対応するデジタ
ル画像／グラフィックプロセッサが先のインストラクシ
ョンの実行を完了したことを表示するまでのデジタル画
像／グラフィックプロセッサがインストラクションフェ
ッチを遅延することを示している。このデジタル画像／
グラフィックプロセッサを同期すべき他のデジタル画像
／グラフィックプロセッサは、同様にして通信レジスタ
ＣＯＭＭ１２０内の対応するビットをセットすることに
ある。デジタル画像／グラフィックプロセッサが同期し
たマルチインストラクション、マルチデータモードにあ
る場合、それ自身に対応する同期ビットをセットする必
要はないが、セットしても害はない。ビット１５〜１２
は、８つのデジタル画像／グラフィックプロセッサまで
拡張する場合に保留したものである。
【００６８】通信レジスタＣＯＭＭ１２０のＤＩＧＰ＃
フィールド（ビット２〜０）は、マルチプロセッサ集積
回路１００上の各々の特定のデジタル画像／グラフィッ
クプロセッサに対してユニークとなっている。これらビ
ットは読み出し専用であり、これらビットに書き込もう
とする試みは不可能である。これは同地つでないデジタ
ル画像／グラフィックプロセッサ７１、７２、７３およ
び７４の一部にすぎないからであり、ビット１〜０は表
３に示すような特定のデジタル画像／グラフィックプロ
セッサを識別する２ビットのコードに配線で発生でき
る。
【００６９】
【表３】
【００７０】ビット２は８個のデジタル画像／グラフィ
ックプロセッサを有するマルチプロセッサ集積回路１０
０で使用するために保留されていることに留意された
い。現在好ましい実施例は、このビットは、４つのデジ
タル画像／グラフィックプロセッサ７１、７２、７３お
よび７４のすべてに対し０となるように、配線で発生さ
れる。
【００７１】通信レジスタＣＯＭＭ１２０のこの部分は
特定のデジタル画像／グラフィックプロセッサを識別す
るように働き、デジタル画像／グラフィックプロセッサ
の識別番号は通信レジスタＣＯＭＭ１２０と７（１６進
数００００００７）とＡＮＤ論理演算することによって
抽出できる。例えば、インストラクションＤ０＝ＣＯＭ
Ｍ＆７がこれを行う。このインストラクションは通信レ
ジスタＣＯＭＭ１２０のビット２〜１０内のデータだけ
をリターンさせる。このインストラクションは８個のデ
ジタル画像／グラフィックプロセッサを有する実施例に
対して適しており、各デジタル画像／グラフィックプロ
セッサに対応するデータメモリおよびパラメータメモリ
のアドレスは、そのデータ画像／グラフィックプロセッ
サの識別に依存するので、識別番号によりソフトウェア
がこれら対応するメモリのアドレスを計算できる。この
ような識別番号を使用することにより、プログラムを実
行する特定のデジタル画像／グラフィックプロセッサと
独立したソフトウェアを書き込むことが可能となる。デ
ジタル画像／グラフィックプロセッサと独立したプログ
ラムが、対応するパラメータメモリのベースアドレス
と、データメモリのベースアドレスに対しレジスタＰＢ
ＡおよびＤＢＡを使用することもできる。
【００７２】マルチプロセッサ集積回路１００は小エン
ディアンまたは大エンディアンフォーマットで作動でき
る。特に表記しなければ、図および表は大エンディアン
フォーマットでのオペレーションを示す。内部レジスタ
および外部データバスのためのビットナンバリングは、
常に右側にビット０を有する小エンディアンの規定に従
う。６４ビットのＷワード内のバイトは、小エンディア
ンモードでは右側からアドレス指定され、大エンディア
ンモードでは左側からアドレス指定される。常に３２ビ
ットオペレーションを用いて内部レジスタにアクセスす
ることにより混乱を受けることができる。他の実施例で
バス幅を広くしたり狭くしたりすることもできる。１６
ビットの整数倍であるバス幅が最も有効であると信じら
れる。
【００７３】転送コントローラ８０は、マルチプロセッ
サ集積回路１００のうちのマスタプロセッサ６０および
デジタル画像／グラフィックプロセッサ７１、７２、７
３、７４と外部メモリ、例えばビデオＲＡＭ５および６
並びにメモリ９との間のインターフェースとなってい
る。転送コントローラ８０は、いくつかの自律的メモリ
オペレーションのみならずプロセッサによってリクエス
トされるメモリオペレーションを実行する。これらにつ
いては後述する。転送コントローラ８０はすべてのメモ
リ１１、１２、１３、１４、１５、２１、２２、２３、
２４、２５、２６、２７、２８、２９、３０、３１、３
２、３３、３４、３５、３６、３７、３８、３９および
４０にアクセスをするクロスバー５０に、６４ビットの
バス接続をしている。従って転送コントローラ８０はイ
ンストラクションキャッシュ、データメモリおよびパラ
メータメモリのすべてにアクセスできる。第２の６４ビ
ットのバスは、画像システムバスに接続し、オフチップ
アクセスを行う。
【００７４】転送コントローラ８０はそのホールド／ホ
ールドアクノーリッジ機構を使用することにより、画像
システムを介する外部メモリへのアクセスを外部ホスト
が行うことを可能にしている。転送コントローラ８０は
キャッシュミスおよびパケット転送リクエストを行い、
外部ＤＲＡＭ／ＶＲＡＭのリフレッシュを行い、フレー
ムコントローラ９０が必要とするシリアルレジスタ転送
サイクルを実行し、ＶＲＡＭをベースとするディスプレ
イ／キャプチャバッファを更新する。メモリ２２、２
３、２４、２７、２８、２９、３２、３３、３４、３
７、３８および３９を用いる転送コントローラ８０のメ
モリオペレーションは、通常、デジタル画像／グラフィ
ックプロセッサ７１、７２、７３、７４またはマスタプ
ロセッサ６０からのパケット転送リクエストに応答して
行われる。パケット転送は、オンチップメモリとオフチ
ップメモリとの間でデータを転送する極めてフレキシブ
ルな方法を提供するものである。転送コントローラ８０
は直接外部アクセス（ＤＥＡ）サイクルを用いることに
より、プロセッサに直接データを送ることもできる。直
接外部アクセスサイクルはデジタル画像／グラフィック
プロセッサ７１、７２、７３、７４がオフチップメモリ
にアクセスできるようにすると共に、外部メモリにアク
セスする際にマスタプロセッサ６０がそのデータキャッ
シュメモリをバイパスできるようにする。転送コントロ
ーラ８０は種々のリクエストの優先権を定め、必要であ
ればパケット転送リクエスト間で外部メモリインターフ
ェースをタイムシェアする。マスタプロセッサ６０、デ
ジタル画像／グラフィックプロセッサ７１、７２、７
３、７４、フレームコントローラ９０およびホスト処理
システム１からのリクエストのすべては固定された優先
度（順位）決定方法によりサービスされる。同じ優先度
の多数のリクエストがペンディングであると、転送コン
トローラ８０はラウンドロビン方法に基づいてこれらに
サービスを行う。
【００７５】転送コントローラ８０はプロセッサからの
多くの異なるタイプのリクエストを処理しなければなら
ない。最適なシステムの性能を保つには、これらリクエ
ストは緊急度および重要性によって優先度が定められ
る。転送コントローラ８０はこれらの異なる優先度に基
づいて作動するので、クロスバー５０に対する自己の優
先度はサイクルごとに変わり得る。
【００７６】図６は、画像システムバス上での転送コン
トローラ８０のオペレーションの優先度を示す。これは
階層２００として示されている。同じ優先度の多数のリ
クエストが受信されると、転送コントローラ８０はこれ
らをラウンドロビン法で処理する。これについては図６
に示されている。いずれのプロセッサもパケット転送に
対して一つのアクティブな優先度しか有することができ
ない。マスタプロセッサ６０が緊急優先度、高い優先度
および低い優先度のパケット転送リクエストを送ること
ができるが、デジタル画像／グラフィックプロセッサ７
１、７２、７３、７４は、高低優先度のパケット転送に
限定されている。
【００７７】最高優先度２０１はホスト処理システム１
による外部バスリクエスト（ＨＲＲＱ）のサービスであ
る。転送コントローラ８０はホストリクエストライン上
の信号に応答し、画像システムバスの制御をホスト処理
システム１の下に置くことができる。
【００７８】次に低い優先度２０２は、フレームコント
ローラ９０からのメモリリクエストのサービスである。
次に低い優先度２０３は、緊急なダイナミックランダム
アクセスメモリ（ＤＲＡＭ）のリフレッシュリクエスト
のサービスである。更に下に述べるように、ＤＲＡＭリ
フレッシュリクエストの所定のバックログが形成された
際に、これら緊急ＤＲＡＭリフレッシュリクエストが生
じる。
【００７９】次の優先度２０４は、マスタプロセッサ６
０のインストラクションキャッシュメモリ１１および１
２、データキャッシュメモリ１２および１３のサービス
並びにインタラプトがディスエーブルされたときのマス
タプロセッサ６０の緊急パケットリクエストである。各
プロセッサに含まれる関連するキャッシュロジックによ
り、キャッシュに関連する転送コントローラ８０のすべ
てのオペレーションが自動的にリクエストされる。リク
エストされたデータは外部メモリ位置からリクエスト中
のプロセッサのデータキャッシュメモリ内の適当なサブ
ブロックへ移動される。転送コントローラ８０はマスタ
プロセッサ６０が必要とする際に、マスタプロセッサ６
０のためにデータキャッシュメモリ１３および１４のダ
ーティサブブロックもセーブする。緊急パケット転送リ
クエストはマスタプロセッサ６０によってリクエストで
きるだけであり、パケット転送リクエスト内の特定のビ
ットのセッティングを含む。これについては後述する。
マスタプロセッサ６０がインタラプトをイネーブルする
場合、これらデータ転送は優先度が低いことに留意され
たい。
【００８０】次に低い優先度は、デジタル画像／グラフ
ィックプロセッサ７１、７２、７３、７４またはマスタ
プロセッサ６０のインストラクションキャッシュメモリ
１１および１２、データキャッシュメモリ１２および１
３のインストラクションキャッシュリクエストまたはダ
イレクト外部アクセス（ＤＥＡ）リクエストのサービ
ス、並びにインタラプトがイネーブルされている時のマ
スタプロセッサ６０の緊急パケット転送リクエストを行
うことである。ここで、同じレベルの同時のアクセスリ
クエストは、リクエストしているプロセッサに応じてラ
ウンドロビン法により処理されることに留意されたい。
同じプロセッサに対するキャッシュサービスリクエスト
およびダイレクト外部アクセスリクエストは、次のプロ
セッサにトークンを送る前にサービスされる。
【００８１】次の優先レベル２０６は、高い優先度のパ
ケット転送である。図６に示すように、種々のプロセッ
サから生じたパケット転送は、ラウンドロビン法で処理
される。マスタプロセッサ６０またはデジタル画像／グ
ラフィックプロセッサ７１、７２、７３または７４のう
ちの一つがリクエストされたデータを待っている場合、
通常、高い優先度のパケット転送を用いる。転送コント
ローラ８０は次の優先レベル２０７を有する低い優先度
のパケット転送に対して同様なラウンドロビン法を用い
る。マスタプロセッサ６０またはデジタル画像／グラフ
ィックプロセッサ７１、７２、７３または７４のうちの
一つが、リクエストされたデータを待っていない場合、
このプロセッサは低い優先度のパケット転送を通常用い
る。後述するように、リクエスト中のプロセッサはパケ
ット転送を緊急にするか、高い優先度にするか、または
低い優先度にするかを表示する。
【００８２】各リクエストの優先原理について、下に説
明する。外部デバイス、例えばホスト処理システム１
は、欲する場合、迅速なアクセスを行うことができなけ
ればならない。外部デバイスは後述するように、ＲＥＱ
〔１：０〕をモニタすることにより、必要であれば高い
優先度のリクエストに対し転送コントローラ８０に画像
システムバスを戻すことができる。フレームコントロー
ラ９０のリクエストはビデオディスプレイまたはビデオ
キャプチャを悪化することなく、タイムクリティカルな
ＶＲＡＭ転送サイクルが生じるように、第２の優先度を
受け入れる。ホストリクエストサイクルおよびフレーム
コントローラ９０のリクエストは、間欠的にしか発生し
ないので、高い優先度を必要とする緊急ＤＲＡＭリフレ
ッシュはその下の優先度が与えられる。次の優先度はマ
スタプロセッサ６０のキャッシュサービス、ダイレクト
外部アクセスおよびマスタプロセッサ６０のインタラプ
トがディスエーブルされている際に生じる緊急優先度の
パケット転送サイクルである。これにより、通常インタ
ラプトをディスエーブルするマスタプロセッサ６０のイ
ンタラプトサービスルーチンは、システム性能を最大に
するようにできるだけ迅速に実行することができる。デ
ジタル画像／グラフィックプロセッサ７１、７２、７
３、７４のキャッシュサービスおよびダイレクト外部ア
クセスリクエストは次の優先度である。リクエストのサ
ービスがなされるまで、プロセッサはアイドル状態であ
るので、これらを迅速にサービスすることが重要であ
る。マスタプロセッサ６０のキャッシュサービス、ダイ
レクト外部アクセスリクエストおよび緊急パケット転送
も、インタラプトがイネーブルされている場合のこの優
先度にある。その理由は、マスタプロセッサ６０はシス
テム内の他の場所からのインタラプトリクエストにサー
ビスしていないからである。高い優先度のパケット転送
はリクエスト中のプロセッサが転送を終了するのにデー
タを待っていること、または転送コントローラ８０が外
部バスバンド幅を最適にするよう、クロスバーアクセス
のためにデジタル画像／グラフィックプロセッサ７１、
７２、７３および７４よりも高い優先度とすることが必
要であることを意味している。低い優先度のパケット転
送は、プロセッサがデータを待っていないことを意味し
ているので、これらには極めて低い優先度が与えられ
る。意図する実施例では、トリックルリフレッシュサイ
クルに最下位の優先度が与えられる。これらサイクル
は、外部バスがアイドル状態であり、リフレッシュバッ
クログが０でない場合に実行されるだけである。これ
は、バックログを小さくし、後の時間に高い優先度の緊
急リフレッシュがリクエストされる可能性を少なくする
のに役立っている。
【００８３】転送コントローラ８０が同じ優先度の異な
るプロセッサから多数のリクエストを受けるときはいつ
も、これらの間でラウンドロビン法を行う。このラウン
ドロビン法は、固定された周期的な優先方法である。す
なわちこのことは、ラウンドロビンからいずれのプロセ
ッサも除くことができず、サイクル内のプロセッサの順
序を変えることができないことを意味している。特定の
プロセッサのリクエストが完了すると、常にチェーン内
でペンディング中のリクエストを有する次のプロセッサ
にラウンドロビントークンが渡される。他のプロセッサ
からの等しい優先度のリクエストをサービスする必要が
あるときは、これによって一つのプロセッサが転送コン
トローラ８０を独占することが防止される。
【００８４】転送コントローラ８０のサービスを行うリ
クエストレベルに応じ、転送コントローラ８０のクロス
バーの優先度はダイナミックに変わる。これについて
は、図７において階層２１０として示されている。転送
コントローラ８０には次の優先度が割り当てられる。緊
急優先度のパケット転送リクエスト、キャッシュサービ
スリクエスト、ダイレクト外部アクセスリクエストのサ
ービスを行っているとき、またはそのパイプラインをフ
ラッシングしているときに、転送コントローラ８０はマ
スタプロセッサ６０の優先度２１２の上の優先度で作動
する。転送コントローラ８０が、緊急ＤＲＡＭリフレッ
シュリクエスト、フレームコントローラ９０からのリク
エスト、ホストインターフェースリクエストまたはソフ
トリセットを受けるときはいつも、そのパイプラインを
フラッシュする。これらは完了を待っている待機中の外
部サイクルで開始することはできない。パイプラインの
フラッシングは、ときどき生じるか、または短期間の間
マスタプロセッサ６０をロックアウトするだけである。
【００８５】転送コントローラ８０にはデジタル画像／
グラフィックプロセッサ７１、７２、７３、７４の優先
度２１４よりも高く、かつ高優先度のパケット転送用マ
スタプロセッサ６０よりも低い優先度２１３が与えられ
る。これにより、マスタプロセッサ６０をロックアウト
することなく転送コントローラ８０に最大の可能な優先
度が与えられる。マスタプロセッサ６０は一般にコント
ローラとして使用されるので、長期間これをロックアウ
トすることは、システムに好ましくない影響が及ぶ。
【００８６】転送コントローラ８０が低い優先度のパケ
ット転送を行う場合、このコントローラの優先度２１４
はデジタル画像／グラフィックプロセッサ７１、７２、
７３、７４のラウンドロビンの優先度２１４よりも低
い。これによってパケット転送の優先度が低い際に転送
コントローラ８０がデジタル画像／グラフィックプロセ
ッサ７１、７２、７３、７４からのクロスバンド幅をス
チールすることが防止される。デジタル画像／グラフィ
ックプロセッサ７１、７２、７３、７４のローカルメモ
リアクセスは異なるメモリに向けられ、干渉できないこ
とに留意すべきである。従ってこれらローカルメモリア
クセスはラウンドロビン法で同じステージを有する。
【００８７】転送コントローラ８０によってより高い優
先度のリクエストが受け入れられる場合、このコントロ
ーラは新しいリクエストのクロスバーの優先度で現在の
オペレーションを完了したり、一時中断したりする。こ
れによりシステム内でのブロックが発生しないよう保証
される。従って例えば高い優先度のパケット転送リクエ
ストが受け入れられる場合、高い優先度で低い優先度の
パケット転送の一時中断が生じる。
【００８８】転送コントローラ８０はデジタル画像／グ
ラフィックプロセッサ７１、７２、７３、７４のインス
トラクションキャッシュミス、マスタプロセッサ６０の
インストラクションおよびデータキャッシュミスに自動
的にサービスを行う。多数のキャッシュサービスリクエ
ストが受信されると、転送コントローラ８０は図６に示
すように、ラウンドロビン法に基づき、これらの優先度
を定める。キャッシュミスのサービスが完了すると、転
送コントローラ８０はリクエスト中のプロセッサにシグ
ナルを送る。マスタプロセッサ６０はラウンドロビンで
の順番内にサービスされるインストラクションおよびデ
ータキャッシュの双方を有することができる。
【００８９】デジタル画像／グラフィックプロセッサ７
１、７２、７３、７４のインストラクションキャッシュ
は、各々４つの１２８バイト（１６インストラクショ
ン）のサブブロックを含む４つのブロックから成る１方
向の組の関連（完全関連）キャッシュである。他の実施
例では、他方向の組の関連キャッシュを用いることもで
きる。デジタル画像／グラフィックプロセッサがキャッ
シュミスを経験すると、このプログラムフロー制御ユニ
ットは転送コントローラ８０に信号を送ってキャッシュ
ミスサービスをリクエストする。デジタル画像／グラフ
ィックプロセッサ７１、７２、７３または７４は、イン
ストラクションを入れるキャッシュブロックを決定し、
この情報のみならずアドレスも転送コントローラ８０へ
送る。転送コントローラ８０は、外部メモリからの完全
サブブロック（１２８バイト）をフェッチし、これをリ
クエスト中のデジタル画像／グラフィックプロセッサ７
１、７２、７３、７４の適当なキャッシュサブブロック
へ入れる。次に転送コントローラ８０はリクエストのサ
ービスが完了し、プロセッサがそのプログラムの実行を
続けることができる旨を、デジタル画像／グラフィック
プロセッサ７１、７２、７３または７４へ知らせる。
【００９０】マスタプロセッサ６０は、各々４ブロック
から成る４方向の関連する組である。各ブロックは４つ
の６４バイトのサブブロックを含む。マスタプロセッサ
６０はインストラクションキャッシュまたはデータキャ
ッシュ、または双方に対するサービスをリクエストでき
る。マスタプロセッサ６０のインストラクションキャッ
シュサービスリクエストは、転送コントローラ８０によ
りフェッチされるサブブロックの大きさがわずか６４バ
イトであることを除けば、デジタル画像／グラフィック
プロセッサ７１、７２、７３、７４のキャッシュリクエ
ストと同様に取り扱われる。
【００９１】マスタプロセッサ６０のデータキャッシュ
メモリ１３および１４は、転送コントローラ８０がその
内容を外部メモリに書き戻すようにリクエストできる点
でインストラクションキャッシュ１１および１２と異な
っている。転送コントローラ８０はマスタプロセッサ６
０のデータキャッシュミスに対し、マスタプロセッサ６
０のインストラクションキャッシュを用いる場合と同じ
ように、６４バイトのサブブロックをフェッチする。し
かしながら一致するタグアドレスが発見できず、すべて
のブロックを使用したことによりマスタプロセッサ６０
がブロックミスを起こす場合、このプロセッサはまず最
初に転送コントローラ８０にブロックを置換する前に、
最後に使用したブロック内にダーティサブブロックを書
き戻すことをリクエストする。ダーティサブブロックの
書き戻しは、ラウンドロビン優先度内の単一マスタプロ
セッサ６０の順番内で行うことができる。転送コントロ
ーラ８０は特殊キャッシュインストラクションに応答し
てダーティサブブロックを書き戻すようにもリクエスト
できる。
【００９２】転送コントローラ８０はマスタプロセッサ
６０およびデジタル画像／グラフィックプロセッサ７
１、７２、７３、７４からのすべてのダイレクト外部ア
クセス（ＤＥＡ）リクエストを処理する責任を負ってい
る。ダイレクト外部アクセスサイクルはデジタル画像／
グラフィックプロセッサ７１、７２、７３、７４が外部
メモリ内のデータに直接アクセスできるようにすると共
に、マスタプロセッサ６０がそのデータキャッシュをバ
イパスできるようにする。ダイレクト外部アクセスには
高い優先度が与えられているので、これらアクセスは長
さが１バイト、半ワード（１６ビット）、１ワード（３
２ビット）、またはダブルワード（６４ビット）となり
得る単一アクセスに限られる。これにより、一つのプロ
セッサが多数のダイレクト外部アクセスサイクルで外部
バスを独占することが防止され、これによりダイレクト
外部アクセスリクエストおよび他のプロセッサのキャッ
シュミスのサービスが行われるのが防止される。単一の
オフチップメモリ位置への高速アクセス、例えばプログ
ラム可変またはオフチップレジスタが必要なときに、ダ
イレクト外部アクセスサイクルが使用される。
【００９３】デジタル画像／グラフィックプロセッサ７
１、７２、７３、７４は、それらのパラメータメモリ２
５、３０、３５および４０、並びにそれらのデータメモ
リ２２、２３、２４、２６、２８、２９、３２、３３、
３４、３７、３８および３９に通常アクセスする。１６
進数０２００００００以上のアドレスへのアクセスによ
り、ダイレクト外部アクセスリクエストは自動的に転送
コントローラ８０へ送られる。このリクエストはキャッ
シュダイレクト外部アクセスラウンドロビンにおけるリ
クエスト中のデジタル画像／グラフィックプロセッサ７
１、７２、７３、７４の順番に達したときにサービスを
受ける。キャッシュミスリクエストおよびダイレクト外
部アクセスリクエストの双方は、継続中の場合に１回で
サービスを行うことができる。クロスバーを介してアク
セスできないオンチップメモリ領域、例えばマスタプロ
セッサ６０のパラメータメモリ１６へのデジタル画像／
グラフィックプロセッサ７１、７２、７３、７４のアク
セスは、転送コントローラ８０へのダイレクト外部アク
セスリクエストに変換される。しかしながらこのダイレ
クト外部アクセスはフォールトとなる。フォールトを生
じさせるようなデジタル画像／グラフィックプロセッサ
７１、７２、７３、７４のダイレクト外部アクセスサイ
クルは、フォールトしたデジタル画像／グラフィックプ
ロセッサ７１、７２、７３、７４のキャッシュサイクル
と同じように取り扱われる。
【００９４】マスタプロセッサ６０はデジタル画像／グ
ラフィックプロセッサ７１、７２、７３、７４と若干異
なる態様でダイレクト外部アクセスサイクルを用いる。
マスタプロセッサ６０は、データキャッシュメモリ１３
および１４により通常外部メモリにアクセスする。マス
タプロセッサ６０はダイレクト外部アクセスサイクルを
利用し、データキャッシュメモリ１３および１４および
アクセスメモリを直接バイパスする。特殊メモリロード
または記憶インストラクションを用いることにより、ダ
イレクト外部アクセスサイクルが明瞭に指定される。マ
スタプロセッサ６０にアクセスできないオンチップアド
レス、例えばデジタル画像／グラフィックプロセッサ７
１、７２、７３、７４のインストラクションキャッシュ
メモリ２１、２６、３１および３６に対するかかる特別
ロードまたは記憶インストラクションを、マスタプロセ
ッサ６０が実行しようとする場合、このオペレーション
はダイレクト外部アクセスリクエストに変換され、次に
変換コントローラ８０によってフォールトされる。アク
セス可能なオンチップメモリ領域、例えばオンチップレ
ジスタまたはデジタル画像／グラフィックプロセッサ７
１、７２、７３、７４のデータメモリ２２、２３、２
４、２７、２８、２９、３２、３３、３４、３７、３
８、３９への特別メモリロードまたは記憶オペレーショ
ンは、通常のロードまたは記憶オペレーションに変換さ
れ、転送コントローラ８０を介してダイレクト外部アク
セスリクエストは行われない。
【００９５】図８は、転送コントローラ８０の高度なブ
ロック図を示す。下記に、各主要ブロックを簡単に説明
する。転送コントローラ８０は内部メモリインターフェ
ース３０１と、外部メモリインターフェース３０２と、
リクエスト待ち行列化および優先度決定回路３０３と、
キャッシュ、ＶＲＡＭおよびリフレッシュコントローラ
３１０と、パケット転送用先入れ先出し（ＦＩＦＯ）バ
ッファ３１１と、キャッシュバッファ３１２と、ソース
レジスタ３２１およびソース制御ロジック３２２から成
るソースマシン３２０と、ソースマルチプレクサおよび
アライメントロジック３３０と、宛て先レジスタ３４１
および宛て先制御ロジック３４２から成る宛て先マシン
３４０と、宛て先マルチプレクサおよびアライメントロ
ジック３０２とから成る。
【００９６】転送コントローラ８０はマルチプロセッサ
集積回路１００による外部メモリへのすべてのアクセス
に対して責任を負っている。外部メモリインターフェー
スは多数の異なるタイプや大きさのメモリデバイスおよ
び周辺機器に合わせるように設計されている。アクセス
されるメモリのタイプは、ダイナミックに決定されるの
で、各メモリサイクルのタイミングはアクセスされるデ
バイスに対して最適にすることができる。
【００９７】次は、外部メモインターフェース３０２を
介して外部データアクセスのために使用されるマルチプ
ロセッサ集積回路１００の信号のリストである。
【００９８】アドレスバスＡ〔３１：０〕。これはマル
チプロセッサ集積回路１００からの３２ビットのバイト
アドレスを外部メモリに送るためのものである。このア
ドレスはＤＲＡＭアクセスに対して多重化できる。
【００９９】アクセスシフト選択ＡＳ〔２：０〕。これ
らの入力は転送プロセッサ８０による別アドレスへ与え
られるシフト量を決定する。表４ａおよび４ｂに示すよ
うに、０を含む８つのシフト量がサポートされている。
表４ａはアドレスバスビットＡ〔３１：１６〕上の出力
を示し、表４ｂはアドレスバスビットＡ〔１５：０〕上
の出力を示す。
【０１００】
【表４】
【０１０１】行アドレス時間の間、アドレスバスＡ〔３
１：０〕は、通常のアドレス値を出力する。列アドレス
時間の間、アドレスバスＡ〔３１：０〕は表４ａおよび
４ｂに示すようにアドレスシフト選択ＡＳ〔２：０〕に
従ってシフトされたアドレス値を出力する。Ｘと表示さ
れたアドレスライン出力は、ドライブされず、高インピ
ーダンス状態にセットされたものであることに留意され
たい。
【０１０２】バスサイズ選択ＢＳ〔１：０〕。これは６
４ビット幅よりも狭いデータバスに対するダイナミック
なバスの大きさの決定を可能とする。下記の表５に、こ
れら入力信号のコード化を示す。
【０１０３】
【表５】
【０１０４】出力ブロックＣＬＫＯＵＴ。このクロック
出力は外部ロジックがマルチプロセッサ集積回路１００
の作動に同期できるようにするものである。別タイミン
グ選択ＣＴ〔１：０〕。これらの入力信号は転送コント
ローラ８０によって与えられる現在のメモリサイクルの
どのタイミングであるかを決定する。下記の表６にこれ
ら入力信号のコード化を示す。
【０１０５】
【表６】
【０１０６】列アドレスストローブＣＡＳ’〔７：
０〕。これら出力は、ＤＲＡＭ／ＶＲＡＭの反転ＣＡＳ
をドライブする。個々のバイトアクセスを可能にするよ
うに、８個のストローブが達成される。エンディアンモ
ードにかかわらず、反転ＣＡＳ
〔０〕は、Ｄ〔７：０〕
でのデータ転送に対応し、ＣＡＳ’〔１〕は、Ｄ〔１
５：９〕上の転送に対応する。トランスペアレンシーで
はこれら信号はバイト書き込みストローブとして使用さ
れる。データバスＤ〔６３：０〕。この入出力バスは、
マルチプロセッサ集積回路１００の内外にメモリサイク
ル当たり６４ビットまでのアクセスを可能とする。
【０１０７】データバッファ出力イネーブルＤＢＥ
Ｎ’。この出力はデータトランシーバをオンにするのに
用いることができる。データ方向インディケータＤＤＩ
Ｎ’。この出力は、データトランシーバに対する方向イ
ンディケータとなる。特別機能ピンＤＳＦ１およびＤＳ
Ｆ２。これら出力は特別ＶＲＡＭ機能を選択するのに使
用される。フォールト反転ＦＡＵＬＴ。この入力はメモ
リフォールトが生じたことを、マルチプロセッサ集積回
路１００に知らせる。
【０１０８】ページサイズ選択ＰＳ〔２：０〕。これら
入力は現在アクセスされているメモリのページ選択をマ
ルチプロセッサ集積回路１００に示す。これら入力の使
用については、後に更に詳細に説明する。行アドレスス
トローブ反転ＲＡＳ。これら出力はＤＲＡＭ／ＶＲＡＭ
の反転ＲＡＳ入力をドライブする。
【０１０９】ＲＥＡＤＹ。この入力は完了すべきメモリ
サイクルに対して外部デバイスがレディー状態となって
いることを表示する。これはメモリサイクル内に待機ス
テートを挿入するのに、転送コントローラ８０によって
使用される。
【０１１０】リトライＲＥＴＲＹ’。この入力はメモリ
がビジーとなっており、転送コントローラ８０が再びメ
モリサイクルを開始すべきことをマルチプロセッサ集積
回路１００に表示するものである。行ラッチＲＬ’。こ
の出力はアドレスバス上に有効な３２ビットアドレスが
存在していることを表示するものである。
【０１１１】ステータスコードＳＴＡＴＵＳ〔４：
０〕。この出力は現在の転送コントローラのメモリサイ
クルのタイプと、起点についての詳細な説明を与える。
表７に示すように、行アクセスの開始から列アクセスの
開始までに、ＳＴＡＴＵＳ〔４：１〕の出力がコード化
される。下記のＵＴＩＭＥ’と共にこれらをコーディン
グすることにより、マルチプロセッサ集積回路１００の
タイミングに発生するメモリタイミングを外部デバイス
が発生することができるようなっている。
【０１１２】
【表７】
【０１１３】行時間ステータスコードの詳細は次のとお
りである。パケット転送、キャッシュミスまたはダイレ
クト外部アクセスリクエストに対しては通常の読み出し
コードが出力される。パケット転送、データキャッシュ
書き戻しまたはダイレクト外部アクセスリクエストによ
って発生される通常の書き込みサイクルに対しては通常
の書き込みコードが出力される。トリックルリフレッシ
ュサイクルおよびリフレッシュコントローラからの緊急
リフレッシュリクエストにより発生されるバーストリフ
レッシュサイクルの間にリフレッシュコードが出力され
る。
【０１１４】下記に周辺デバイスパケット読み出しおよ
び書き込みについて更に説明する。周辺デバイスのパケ
ット転送の結果として生じるメモリ読み出しサイクルに
対しては、周辺デバイスパケット転送読み出しコードが
出力される。このことは、後の列アクセス上のメモリか
ら読み出されるデータを、転送を開始させた周辺デバイ
スによってラッチすべきことを示している。周辺デバイ
スのパケット転送の結果として生じるメモリ書き込みサ
イクルに対しては、周辺デバイスパケット転送書き込み
コードが出力される。このことは、周辺デバイスがメモ
リ内に入れるべきデータでバスをドライブできるよう
に、後の列アクセスの間にマルチプロセッサ集積回路１
００がデータバスを高インピーダンスにすることを意味
している。
【０１１５】ブロック書き込みは特別なＶＲＡＭサイク
ルである。ブロック書き込みアクセスモードでパケット
転送によって発生されたＶＲＡＭに対し、ブロック書き
込みサイクル中にブロック書き込みコードが出力され
る。アクセスモードとしてブロック書き込みを指定した
パケット転送のカラーレジスタロード部分の間でロード
カラーレジスタコードが出力される。このサイクルはシ
ステムＶＲＡＭのカラーレジスタにデータを入れるのに
使用され、このカラーレジスタデータは部分書き込みサ
イクル中にメモリに書き込まれる。
【０１１６】シリアルレジスタ転送アクセスモードを使
用してパケット転送のソースサイクルの間にパケット転
送シフトレジスタ読み出しコードが出力される。このサ
イクルはシステムのＶＲＡＭ上で読み出しメモリからレ
ジスタへの転送を行うものである。シリアルレジスタ転
送アクセスモードを指定したパケット転送の宛て先サイ
クルの間に出力される。このサイクルシステムＶＲＡＭ
上での書き込みレジスタからメモリへの転送を実行す
る。
【０１１７】このフレームサイクルはフレームコントロ
ーラ９０によって必要とされるメモリアクセスである。
シフトレジスタの読み出しおよび書き込みは特別シルア
ルレジスタのＶＲＡＭサイクルとなっている。位置読み
出し転送コードのうちのフレーム０は、フレームコント
ローラ９０によってリクエストされるそれぞれのフル読
み出し転送サイクルの間に出力される。これらサイクル
はシステムＶＲＡＭ上でのフル読み出し転送サイクルを
実行し、ＳＴＡＴＵＳ〔２〕信号はフレーム０のリクエ
ストサイクルでは０であり、フレーム１のリクエストサ
イクルでは１である。フレームコントローラ９０によっ
てリクエストされるフル書き込み転送サイクルの間にフ
レーム０または１の書き込み転送コードが出力される。
これらサイクルは、システムＶＲＡＭ上でのフル書き込
み転送サイクルを実行する。ＳＴＡＴＵＳ〔２〕信号は
フレーム０のリクエストサイクルに対しては０であり、
フレーム１のリクエストサイクルに対しては１である。
フレームコントローラ９０はスプリット読み出し転送サ
イクルをリクエストするとフレーム０または１のスプリ
ット読み出し転送コードが出力される。これらサイクル
はＶＲＡＭメモリの行からシリアルレジスタの半分への
転送を行う。ＳＴＡＴＵＳ〔２〕信号はフレーム０のリ
クエストサイクルに対しては０であり、フレーム１のリ
クエストサイクルに対しては１である。フレームコント
ローラ９０によってリクエストされるスプリット書き込
み転送サイクルの間に、フレーム０または１のスプリッ
ト書き込み転送コードが出力される。これらサイクルは
ＶＲＡＭシリアルレジスタの半分からメモリアレイ内へ
転送を行う。ＳＴＡＴＵＳ〔２〕信号はフレーム０のリ
クエストサイクルに対しては０であり、フレーム１のリ
クエストサイクルに対しては１である。
【０１１８】別アクセスからのスタートから行アクセス
のスタートまでに、表８に示すように、ＳＴＡＴＵＳ
〔４：１〕の出力がコード化される。この情報は、転送
コントローラ８０を介してマルチプロセッサ集積回路１
００により出力され、メモリサイクルをリクエストする
モジュールを示す。これら信号は、システム解析および
デバッグのため発生されるが、外部メモリシステムには
不要である。
【０１１９】
【表８】
【０１２０】転送／出力イネーブル反転ＴＲ。転送コン
トローラからのこの出力は、ＤＲＡＭ出力ドライバおよ
びＶＲＡＭシフトレジスタ転送サイクルをイネーブルす
る。ユーザータイミング選択反転ＵＴＩＭＥ。この入力
は転送コントローラが反転ＲＡＳおよび反転ＣＡＳ
〔７：０〕のタイミングを変え、ユーザーが自らのメモ
リタイミングを発生できるようにするものである。この
入力はマルチプロセッサ集積回路１００が作動するエン
ディアンモードを決定するようにリセットでも使用され
る。書き込みイネーブル反転ＷＥ。これは通常は書き込
みまたは書き込み転送サイクルが生じていることをメモ
リに表示する出力である。内部メモリテストモードで
は、この信号は内部メモリへの書き込みを行うよう、外
部デバイスによってドライブされる入力となっている。
【０１２１】マルチプロセッサ集積回路１００により発
生される各外部メモリサイクルは、ページモードサイク
ルを除く期間中の少なくとも５つのマシンステートであ
る。マシンステートは１クロック期間の長さにあり、Ｃ
ＬＫＯＵＴの降下エッジで始まる。各メモリサイクルは
２つの部分、すなわちアドレスサブサイクルとデータサ
ブサイクルとを有する。ページモードサイクルは、アク
セスが一つのアドレスサブサイクルとマルチデータサブ
サイクルを有するこのフォームの拡張である。
【０１２２】アドレスサブサイクルは外部メモリサイク
ルの第１マシンステートで開始し、少なくとも４つのマ
シンステート長さである。このときにアクセスのための
アドレスおよびステータスコードが出力される。この時
間にＤＲＡＭおよびＶＲＡＭのための行アドレスがラッ
チされるので、このサイクル部分は、行アドレス時間と
も称される。
【０１２３】アドレスバスＡ〔３１：０〕は、現在アク
セス中の６４ビットワードの開始バイトをポイントする
３２ビットのアドレスを出力する。このアクセスは転送
すべきスタートバイトおよびデータ量に応じて１〜８バ
イトのいずれでもよい。このアドレスはマルチプロセッ
サ集積回路１００の外部メモリスペースをデコードする
のに使用される。次に外部デコードロジックは多数の信
号をマルチプロセッサ集積回路１００へ戻し、アドレス
シフト選択ＡＳ〔２：０〕によりアクセスされているデ
バイスのタイプ、列タイミング選択ＣＴ〔１：０〕によ
り速度、ページサイズ選択ＰＳ〔２：０〕によりページ
サイズ、バスサイズ選択ＢＳ〔１：０〕によりデータバ
ス幅を表示する。この情報はアドレスサブサイクルの長
さのみならず、データサブサイクルの長さ、アドレス指
定およびその数を決定するのに使用される。アドレスお
よびステータスはＲＬ′またはＲＡＳ′によりラッチで
きる。
【０１２４】アドレスサブサイクルは、実行されるアク
セスのタイプが必要とするような４つのマシンステート
を越えるマシンステートの整数だけ自動的に延長され
る。このサブサイクルは更に待機ステートの挿入によっ
ても延長される。このサブサイクルは少なくとも１つの
マシンステートの長さであり、アドレスサブサイクルの
直後に続く。この時には、ＤＲＡＭおよびＶＲＡＭのた
めの別アドレスが出力され、マルチプロセッサ集積回路
１００を外部メモリとの間でデータが転送される。この
メモリサイクル部分は、列アドレス時間と称される。
【０１２５】データバスＤ〔６３：０〕は、マルチプロ
セッサ集積回路１００と外部メモリの間でデータを転送
する。これらデータは書き込みサイクルでドライブされ
るか、または読み出しサイクルでラッチされるかのいず
れかである。バス上の有効データの位置はマルチプロセ
ッサ集積回路１００のエンディアンモード、転送データ
量およびメモリ幅により決定される。
【０１２６】この時間の間に出力される列アドレスは、
３２ビットバイトのアドレスのシフトされた変形例であ
る。アドレスバスＡ〔３１：０〕バス上のアドレスのア
ライメントはアドレスサブサイクル中にマルチプロセッ
サ集積回路１００へ入力されるアドレスシフト選択ＡＳ
〔２：０〕によって決定される。
【０１２７】データサブサイクルの長さは、通常、アド
レスサブサイクル中にマルチプロセッサ集積回路１００
へ入力される列タイミング選択ＣＴ〔１：０〕により決
定されるような１つ、２つまたは３つのマシンステート
である。より長いアクセス時間を必要とするデバイス
は、アドレスまたはデータサブサイクルのいずれかに待
機ステートを挿入できる。
【０１２８】現在のメモリアクセスは、行時間における
ページサイズ選択ＰＳ〔２：０〕入力に基づく先のアク
セスと同一方向で、かつ同一メモリページ内にあるとき
はいつも、転送コントローラ８０はページモードサイク
ルを使用する。ページモードサイクルは後にマルチデー
タサイクルが続く一つのアドレスサブサイクルから成
り、データは同じメモリページ内に限り隣接している必
要はない。
【０１２９】アドレスおよびデータサブサイクルの双方
の間で、マルチプロセッサ集積回路１００はＳＴＡＴＵ
Ｓ〔４：０〕ピン上にステータスコードを出力する。こ
れらステータスコードは実行中の外部サイクルに関する
情報を与えるものである。アドレスサブサイクルの行時
間の間、ＳＴＡＴＵＳ〔４：０〕ピンは表７に示すよう
なコードを出力し、実行中のサイクルのタイプを表示す
る。その行時間ステータスコードは反転ＲＬまたは反転
ＲＡＳ信号によってラッチでき、メモリバンクデコーデ
ィングを行ったり、特別ハードウェア機能をイネーブル
するように外部ロジックによって使用される。データサ
ブサイクルの列時間の間、ＳＴＡＴＵＳ〔４：０〕ピン
に関する情報が変化し、そのサイクルおよびそのリクエ
スト中のプロセッサについての詳細が与えられる。表８
にはこれらアクティビティコードが示されている。これ
らコードはサイクル自体のタイプに関する情報を与える
ものでないので、システムのデバッグを容易にするよう
に、主として使用されるものである。
【０１３０】転送コントローラ８０が外部メモリと正し
く通信できるようにするため、アクセス中のメモリがど
のタイプであるかを知る必要がある。これはマルチプロ
セッサ集積回路１００のアドレスシフト選択ＡＳ〔２：
０〕、バスサイズ選択ＢＳ〔１：０〕、列時間選択ＣＴ
〔２：０〕およびページサイズ選択ＰＳ〔２：０〕入力
を用いることにより、行時間でメモリタイプを識別する
ことにより行われる。マルチプロセッサ集積回路１００
は外部メモリアドレスおよび行時間ステータスコードを
出力し、これら入力をサンプリングし、メモリタイプを
決定する。これによりアドレスをデコードし、メモリ識
別信号を適当なレベルにドライブするための外部ロジッ
ク時間が与えられる。選択されたメモリタイプは、次の
アドレスサブサイクルまで有効な状態に留まる。
【０１３１】マルチプロセッサ集積回路１００はＤＲＡ
ＭのみならずＳＲＡＭもサポートしているので、アドレ
スバス上に多重化された行および列アドレスを発生しな
ければならない。マルチプロセッサ集積回路１００は常
に行時間にフルの３２ビットバイトのアドレスを出力す
る。列時間で、この回路はバス上のアドレスをシフトし
てＤＲＡＭによってすでにラッチされている行アドレス
に列アドレスを一致させなければならない。アレイサイ
ズはデバイスの行／列アドレスビットの数を決定するの
で、列アドレスを正しく合わせるにはマルチプロセッサ
集積回路１００はアクセスするＤＲＡＭのアレイサイズ
に知っている必要がある。これはアドレスシフト選択Ａ
Ｓ〔２：０〕入力を使用して行われる選択である。外部
論理は行時間においてマルチプロセッサ集積回路１００
によって出力されるアドレスをデコードし、アドレスシ
フト選択ＡＳ〔２：０〕入力に３ビットのシフトコード
を供給する。転送コントローラ８０はこの値をサンプリ
ングし、ラッチし、これを使ってダイナミックメモリに
必要なようにアドレスを多重化するか、またはスタティ
ックメモリおよび周辺機器と使用するため、多重化しな
でおくかを決定する。
【０１３２】表４ａおよび４ｂは、サンプルされたアド
レスシフト選択ＡＳ〔２：０〕の値が列時間に出力され
るアドレスにどのように影響するかを示している。値が
０００である場合、各々の後の列アドレスにたいしてシ
フトされていない３２ビットのアドレスが出力される。
値が０でない場合、表４ａおよび４ｂが示すように、そ
の後の別アドレスがシフトされる。シフト値は８〜１４
ビットの範囲であるが、このことは６４Ｋ×Ｎ個〜２５
６Ｍ×Ｎ個のアレイサイズに対応する８〜１４個のアド
レスピンを備えたダイナミックメモリがサポートされる
ことを意味している。アドレスバスＡ〔２：０〕はシフ
ト量に関係なくバイトアドレスビット０〜２を常に出力
する。これはダイナミックバスのサイジングをサポート
するため行われる。
【０１３３】例えば１Ｍ×４個のＤＲＡＭが６４ビット
ワイドのコンフィギュレーションでデータバスに接続さ
れていると仮定する。これらメモリは各々１０ビットの
行および列アドレスを必要とする。マルチプロセッサ集
積回路１００のアドレスシフト選択ＡＳ〔２：０〕はバ
イトアドレスを示しており、メモリバンクは６４ビット
幅であり、ここのバイトは反転ＣＡＳ〔７：０〕ストロ
ーブにより制御されるので無視できる。このことは、メ
モリはビットＡ〔３〕で始まる２０個の隣接するアドレ
スビットを必要とする。表４ａおよび４ｂを検討する
と、０１１アドレスシフト選択のＡＳ〔１：０〕の値は
１６ビットの多重化されたアドレスを与えることが判
る。ビットＡ〔３〕の開始アドレスが列時間におけるア
ドレスピンＡ〔１３〕に対応しているので、Ａ〔１３〕
で開始する１０個のマルチプロセッサ集積回路１００の
アドレスピンにはＤＲＡＭアドレスピンが接続されてい
る。
【０１３４】可能であれば転送コントローラ８０はペー
ジモードサイクルを実行するので、コントローラは現在
アクセス中のメモリのためのページまたは行境界を、い
つクロスして新しいページ上の行のアクセスを行うこと
ができるかを知る必要がある。現在のアクセスに対する
ページサイズは、外部ロジックによりページサイズ選択
ＰＳ〔２：０〕ピンに置かれる３ビットの値により表示
される。転送コントローラ８０は行時間でこれらピンを
サンプリングし、これらを使用して変化しているどのア
ドレスピンがページの変化を表示しているかを決定す
る。サンプリングされた値は、次の行アクセスまでに転
送コントローラ８０によって保持される。ページサイズ
選択ＰＳ〔２：０〕に表示されたページサイズは、必ず
しもアドレスシフト選択ＡＳ〔２：０〕上に表示された
シフト量に対応しているわけではないが、この理由は、
多数のバンクをインターリーブすることができるからで
ある。
【０１３５】外部メモリアクセスが起きるといつも、転
送コントローラ８０はアドレスの２１個の最高位ビット
を内部ＬＡＳＴＰＡＧＥレジスタ３６０に記録する。各
々のその後の列アクセスのアドレスは、この値と比較さ
れる。これは図９にプログラムされている。ページサイ
ズ選択ＰＳ〔２：０〕に入力された値は、比較中にＬＡ
ＳＴＰＡＧＥレジスタ３６０の６個の最小位ビットを選
択的に無視するのに使用される。この比較において、ペ
ージサイズ選択ＰＳ〔２：０〕−１の値に等しいビット
番号よりも低いＬＡＳＴＰＡＧＥレジスタは無視され
る。常に１５個の最高位ビットが比較され、常に次のア
ドレスの１１の最小位ビットが無視される。ＬＡＳＴＰ
ＡＧＥレジスタ１３６のイネーブルされたビットと次の
メモリアドレスとが一致しない場合、ページが変わり、
行アドレスサイクルと共に次のメモリアドレスが始ま
る。ページサイズ選択ＰＳ〔２：０〕＝００であれば、
ページモードがディスエーブルされ、別の行アクセスと
共にその後のサイクルが開始される。
【０１３６】例えばアクセスされているメモリが他のバ
ンクとインターリーブされない６４ビットのデータバス
として接続されている１６個の１Ｍ×４個のＤＲＡＭか
ら成ると仮定する。各メモリデバイスは２の１０乗ビッ
トの行サイズを有する。ＤＲＡＭのページモードサイク
ルの間に、単一行内の任意の位置にアクセスできるの
で、コンフィギュレーションのためのページサイズは２
の１０乗個の位置／ページ×８バイト／位置＝８Ｋバイ
ト／ページとなる。図９が示すように、これは０１１の
ページサイズ選択ＰＳ〔２：０〕に対応する。転送コン
トローラ８０が行時間でページサイズ選択ＰＳ〔２：
０〕＝０１１をサンプリングすると、コントローラはペ
ージ境界がクロスされたかどうかを判断するため、その
後のアクセスのビット３１〜１３をチェックする。これ
はこのような特殊コンフィギュレーションに対するＤＲ
ＡＭの行アドレスビットおよびバンクデコードビットに
対応する。図９に、８個の可能なページサイズ選択ＰＳ
〔２：０〕のための比較されたアドレスビットおよびペ
ージサイズが示されている。
【０１３７】
【表９】
【０１３８】ＬＡＳＴＰＡＧＥレジスタ３６０は関連す
る有効ビット３６１を有する。この有効ビット３６１
は、ＬＡＳＴＰＡＧＥレジスタに記憶されたデータが有
効なものとして処理されたか、または無効なものとして
みなされたかを示す。ＬＡＳＴＰＡＧＥレジスタ３６０
はリセット、ホストアクセス、フォールトおよび再試行
の後、またはアクセス方向の切り替え、例えば読み出し
と書き込みとの切り替えの後に、有効なものとみなされ
る。これにより、その後のアクセス前に常に行アクセス
が強制的に行われる。更にＬＡＳＴＰＡＧＥレジスタ３
６０はリフレッシュサイクル、フレームコントローラ９
０のリクエストしたサイクルおよびパケット転送の発生
したシリアルレジスタ転送サイクルの前後で無効とみな
されるので、これらサイクルは常にシングルのノンペー
ジモードサイクルとして生じる。周辺デバイスのパケッ
ト転送の特殊な例では、周辺デバイス転送ステータスコ
ードが出力されるように、常に行アクセスで転送が開始
する。新しいステータスコードが出力できるように、転
送の終了時にＬＡＳＴＰＡＧＥレジスタ３６０のデータ
は無効とみなされる。しかしながら転送中はＬＡＳＴＰ
ＡＧＥレジスタ３６０は周辺デバイス転送が可能な限り
ページモードサイクルを利用するように、通常作動す
る。
【０１３９】現在のアクセスのためのバスサイズを決定
するように、行時間でバスサイズ選択ＰＳ〔１：０〕ピ
ンがサンプリングされる。転送コントローラ８０は表５
に示すように、８、１６、３２または６４ビットのバス
サイズをサポートする。バスサイズをセットすることに
より、各列アクセス中に転送コントローラ８０が転送で
きるバイトの最大数が決定される。リクエストされたバ
イト数がバスサイズを越える場合、転送コントローラ８
０は転送を完了するように自動的にマルチアクセスを実
行する。選択されたバスサイズは、転送にデータバスの
どの部分が必要となるかも決定する。６４ビットのメモ
リに対しては、全バスを利用できる。３２ビットメモリ
に対しては、ビッグエンディアンモードでデータバスＤ
〔６３：３２〕ピンを使用し、リトルエンディアンモー
ドではデータバスＤ〔３１：０〕ピンを用いる。ビッグ
エンディアンモードおよびリトルエンディアンモードで
はそれぞれ１６ビットバスはデータバスＤ〔６３：４
８〕ピンおよびデータバスＤ〔１５：０〕ピンを利用
し、８ビットバスはデータバスＤ〔６３：５６〕ピンお
よびデータバスＤ〔７：０〕ピンを用いる。どのような
バスサイズを使用するにせよ、転送コントローラ８０は
常にデータをバスの適当な部分に一致させ、適当な反転
ＣＡＳストローブを附勢し、有効なバイトしか転送され
ないように保証する。
【０１４０】転送コントローラ８０はメモリタイミング
の４つの基本的組をサポートしている。これにより待機
ステートを使用することなく、１列アクセス当たり１、
２または３クロックサイクルを選択することができる。
すべてのタイプは性質がＤＲＡＭに類似しているが、各
々は特定タイプのＤＲＡＭまたはＳＲＡＭに適してい
る。使用するタイミングは表６に示すように、列タイミ
ング選択ＣＴ〔１：０〕入力によって決定される。現在
アクセス中のメモリタイプを決定するため、アドレスを
デコードした後に外部デコードロジックはこれらピンを
適当なレベルまでドライブする。パイプライン化されて
いない１サイクル／列タイミングは、極めて高速のアク
セス時間を有するデバイスと共に使用されるよう設計さ
れている。パイプライン化された１サイクル／列タイミ
ングは、アクセスがパイプライン化されていることを除
けば１サイクル／列タイミングに類似している。１サイ
クルで１つのアドレスを出力し、次のサイクルでそのア
ドレスに対応するデータがアクセスされる。このタイミ
ングはパイプライン化されたページモードサイクルをサ
ポートするＤＲＡＭ／ＶＲＡＭと共に使用するためのも
のであるが。同期式ＳＲＡＭデバイスと共に使用するこ
ともできる。パイプライン化されていない２サイクル／
列タイミングサイクルは、ＳＲＡＭおよび高速ＤＲＡＭ
デバイスに対して列アクセス時間の２クロックサイクル
を発生する。更にこれらタイミングサイクルは、行アド
レス時間に１サイクルを加えることも行う。パイプライ
ン化されていない３サイクル／列サイクルは、ＤＲＡＭ
およびその他の低速デバイスに用いるためのものであ
る。このサイクルは列アクセス時間の３クロックサイク
ルを発生する外に、行アクセス時間に２つのクロックサ
イクルを加える。更に選択された列タイミングは全ペー
ジの間、すなわち次の行アクセスが行われるまで有効な
ままである。外部デバイスの役割は、発生されたアドレ
スに基づき、適当な列タイミング選択ＣＴ〔１：０〕を
供給することである。
【０１４１】ブロック書き込みサイクルおよびロードカ
ラーレジスタサイクルの間、バスサイズ選択ＢＳ〔１：
０〕ピンは異なる目的に対して使用される。ブロック書
き込みは６４ビットバスに対してしかサポートされてい
ないので、バスサイズ情報は不要である。その代わり
に、アドレス指定されたメモリがサポートするブロック
書き込みのタイプを表示するように、バスサイズ選択Ｂ
Ｓ〔１：０〕が使用される。表２３には、これらサイク
ルの間のＢＳ〔１：０〕の値が示されている。ブロック
書き込みについては後に詳細に説明する。
【０１４２】図８に示した意図する実施例では、転送コ
ントローラ８０の外部メモリインターフェース３０２に
よりマルチプロセッサ集積回路１００の外部メモリサイ
クルが発生される。外部メモリインターフェース３０２
はメモリインターフェース信号の変化を制御するよう、
一連のステートを発生する複雑なステートマシンを含ん
でいる。発生されるステートおよびそれらのシーケンス
は、実行されるサイクルのタイプ、アクセスされるメモ
リの列タイミング、次に実行すべきアクセスおよびフォ
ールト等のような外部または内部事象に基づき変わる。
意図する実施例では、マシンステートを含むが、当業者
であればリードオンリーメモリに固定プログラムを有す
るマイクロコントローラまたはプログラマブルマイクロ
プロセッサによって、これら機能を実行できることは理
解できよう。
【０１４３】図１０は、外部メモリインターフェース３
０２のための方法を定めた完全ステート図を示す。多数
のステートとステート遷移が存在するが、これらのシー
ケンスは基本的には、実行されるメモリアクセスに対し
て選択される列タイミングに依存する。更にステートは
２つのグループ、すなわち行時間ステートと列時間ステ
ートとに分解できる。
【０１４４】行時間ステートは、各メモリアクセスのア
ドレスサブサイクルすなわち行時間を構成し、外部メモ
リインターフェース３０２は新しいページアクセスが開
始する時はいつもこれらステートに入る。アドレスされ
るメモリタイプが決定されるのは、これらステートの間
である。各行アクセスの間には、最低４つの行ステート
が生じる。これらは次のように定義される。
【０１４５】すべてのメモリアクセスに対する開始ステ
ートはｒ１ステート３７０である。ステート３７０中、
転送コントローラ８０は行アドレスＡ〔３１：０〕およ
びサイクルタイプＳＴＡＴＵＳ〔４：０〕を出力し、す
べての制御信号を不作動ステートにドライブする。
【０１４６】すべてのメモリアクセスに共通な次のステ
ートは、ｒ２ステート３７１である。ステート３７１中
では、転送コントローラ８０は反転ＲＬハイをアサート
し、データ転送方向に従ってＤＤＩＮ’をドライブす
る。ステート３７１中に、転送コントローラ８０はアド
レスシフト選択ＡＳ〔２：０〕、バスサイズ選択〔１：
０〕、列タイミング選択ＣＴ〔１：０〕、ページサイズ
選択ＰＳ〔２：０〕および反転ＵＴＩＭＥ入力をサンプ
リングする。
【０１４７】外部メモリインターフェース３０２は、ブ
ロック書き込みおよびロード色レジスタを含む読み出し
および書き込みのために、ｒ３ステート３７２となる。
ステート３７３中、転送コントローラ８０はＤＢＥ
Ｎ’、ＤＳＦ１、ＤＳＦ２、反転ＴＲＧおよびＷＥ’を
アクティブ行時間レベルにドライブし、ＦＡＵＬＴ’、
ＲＥＡＤＹおよびＲＥＴＲＹ’入力をサンプリングす
る。
【０１４８】外部メモリインターフェース３０２は、リ
フレッシュの間に限りｒｆ３ステート３７３にとなるス
テート３７３中、転送コントローラ８０は、すべてのＣ
ＡＳ’〔７：０〕ストローブを附勢し、ＦＡＵＬＴ’、
ＲＥＡＤＹおよびＲＥＴＲＹ’入力をサンプリングす
る。
【０１４９】外部メモリインターフェース３０２は、シ
フトレジスタ転送サイクルに限り、ｔｒ３ステート３７
４となる。ステート３７４は外部的にはｒ３ステート３
７２と同一である。
【０１５０】外部メモリインターフェース３０２は、列
タイミング選択ＣＴ〔１：０〕＝１１のときに、３サイ
クル／列アクセスの間に限り、ｒ４ステート３７５とな
る。信号遷移は生ぜず、転送コントローラ８０はＲＥＴ
ＲＹ’入力をサンプリングする。
【０１５１】列タイミング選択ＣＴ〔１〕＝１のとき
に、ｒ５ステート３７６は２および３サイクル／列アク
セスと共通である。ステート３７６中、転送コントロー
ラ８０は、ＲＡＳ’出力を低レベルにドライブし、ＲＥ
ＴＲＹ’入力をサンプリングする。
【０１５２】外部メモリインターフェース３０２はリフ
レッシュを除くすべてのアクセスの間でｒ６ステート３
７７となる。ステート３７７中、転送コントローラ８０
はＲＡＳ’が既に低レベルでなければこれを低レベルに
ドライブし、ＤＢＥＮ’、ＤＳＦ１、ＤＳＦ２、ＴＲ
Ｇ’およびＷＥ’をそれらの適当な行時間レベルにドラ
イブする。転送コントローラ８０はＲＥＡＤＹおよびＲ
ＥＴＲＹ’入力もサンプリングする。ステート３７７
は、多数回繰り返すことができる。
【０１５３】外部メモリインターフェース３０２は、リ
フレッシュサイクルに限り、ｒｆ６ステート３７８とな
る。ステート３７８中、転送コントローラ８０はＲＡ
Ｓ’出力を低レベルにドライブし、ＲＥＴＲＹ’入力を
サンプリングする。
【０１５４】ｒｆ７ステート３７９は列タイミング選択
ＣＴ〔１〕＝１のとき、２および３サイクル／列リフレ
ッシュと共通である。ステート３７９中、転送コントロ
ーラ８０はＳＴＡＴＵＳ〔４：０〕に関するプロセッサ
アクティビティコードを出力し、ＲＥＴＲＹ’入力をサ
ンプリングする。
【０１５５】外部メモリインターフェース３０２は列タ
イミング選択ＣＴ〔１：０〕＝１１のとき、３サイクル
／列リフレッシュの間に限り、ｒｆ８ステート３８０と
なる。信号の遷移は生じない。転送コントローラ８０は
ＲＥＴＲＹ入力をサンプリングする。
【０１５６】ｒｆ９ステート３８１は、すべてのリフレ
ッシュに対する最終ステートである。ステート３８１
中、転送コントローラ８０はＳＴＡＴＵＳ〔４：０〕に
関するプロセッサのアクティビティコードを出力し、Ｒ
ＥＴＲＹ’入力をサンプリングする。
【０１５７】ｒｈｉｚステート３８２は、高インピーダ
ンスステートである。外部メモリインターフェース３０
２は、外部バスホストリクエスト中にステート３８２と
なる。バスレリースを介する画像システムバスの復帰ま
でに外部メモリインターフェース３０２はステート３８
２を繰り返す。
【０１５８】列時間ステートは各メモリアクセスのデー
タサブサイクルまたは行時間を含む。これらステートの
間にすべてのデータ転送が行われる。外部メモリインタ
ーフェース３０２は２つの基本シーケンスの列ステー
ト、すなわちパイプライン化された、またはパイプライ
ン化されていない１サイクル／列アクセスに対するシー
ケンスと、２および３サイクル／列アクセスに対するシ
ーケンスをとる。ページモードオペレーションの間、マ
ルチ列アクセスが生じ得るので、外部メモリインターフ
ェース３０２はシングルページモードアクセスが進行す
る間、何回もこれらステートシーケンスを繰り返すこと
がある。
【０１５９】ｃ１、２ステート３８２は、列タイミング
選択ＣＴ〔１：０〕＝１０の際の２サイクル／列アクセ
スのための第１列ステートである。ステート３８２の
間、転送コントローラ８０はアドレスバスＡ〔３１：
０〕上の列アドレスおよびＳＴＡＴＵＳ〔４：０〕に関
するプロセッサアクティビティコードを出力する。転送
コントローラ８０は、書き込みサイクルであればデータ
出力をドライブし、適当なＣＡＳ’〔７：０〕ストロー
ブをアサートする。
【０１６０】ｃ１、３ステート３８４は、列タイミング
選択ＣＴ〔１：０〕＝１１の際の３サイクル／列アクセ
スのための第１列ステートである。ステート３８４の
間、転送コントローラ８０はアドレスバスＡ〔３１：
０〕上の列アドレスおよびＳＴＡＴＵＳ〔４：０〕に関
するプロセッサアクティビティコードを出力する。転送
コントローラ８０は、書き込みサイクルであればデータ
出力をドライブする。
【０１６１】ｃ２、３ステート３８５は、列タイミング
選択ＣＴ〔１：０〕＝１１の際の３サイクル／列アクセ
スのための第２列ステートである。ステート３８５の
間、転送コントローラ８０は、適当なＣＡＳ’〔７：
０〕ストローブをアサートする。
【０１６２】ｃ３ステート３８６は、列タイミング選択
ＣＴ〔１〕＝１の際の２および３サイクル／列アクセス
のための最終列ステートである。ステート３８６の間、
転送コントローラ８０は、ＲＥＡＤＹ入力をサンプリン
グし、そのときのサイクルが読み出しサイクルであれ
ば、入力データをラッチする。
【０１６３】ｃｓ１ステート３８７は、列タイミング選
択ＣＴ〔１〕＝０の際の１サイクル／列読み出しのため
の開始列ステートである。ステート３８７の間、転送コ
ントローラ８０は、アドレスバスＡ〔３１：０〕上の列
アドレス、ＳＴＡＴＵＳ〔４：０〕に関するプロセッサ
のアクティビティコードを出力し、すべての反転ＣＡＳ
〔７：０〕ストローブをアサートする。転送コントロー
ラ８０は入力データをラッチしない。
【０１６４】ｃｓ２ステート３８８は第２開始列ステー
トである。外部メモリインターフェース３０２は、列タ
イミング選択ＣＴ〔１：０〕＝００のときに限り、パイ
プライン化された１サイクル／列読み出しのためにｃｓ
１ステート３８７の後に、常にステート３８８を挿入す
る。ステート３８８中、転送コントローラ８０は列アド
レスおよび次の列アクセスのプロセッサアクティビティ
コードを出力する。転送コントローラ８０はステート３
８８中に入力データをラッチしない。
【０１６５】ｃｐステート３８９は、列タイミング選択
ＣＴ〔１〕＝０のとき、すべての１サイクル／列アクセ
スに対する基本的列ステートである。外部メモリインタ
ーフェース３０２は、必要な開始ステートの完了後に各
ページモード列アクセスのためにステート３８９を繰り
返す。ステート３８９中、転送コントローラ８０はアド
レスバスＡ〔３１：０〕上の列アドレスおよびＳＴＡＴ
ＵＳ〔４：０〕上のプロセッサアクティビティコードを
出力し、適当なＣＡＳ’〔７：０〕ストローブをアサー
トする。転送コントローラ８０は有効データの書き込み
のためにドライブアウトし、有効データの読み出しのた
めにラッチインする。
【０１６６】ｃｄｒステート３９０は、列タイミング選
択ＣＴ〔１〕＝０のときの１サイクル／列アクセスのた
めの読み出しドレインステートである。外部メモリイン
ターフェース３０２は、最終ｃｐステート３８９の後の
ステート３９０またはページ変化またはパイプラインバ
ブルのため、またはインターフェースがアイドル状態と
なったために、他の列アクセスがペンディング中でない
場合、ｃｓ１ステート３８７を有する。ステート３９０
中、転送コントローラ８０は反転ＣＡＳ〔７：０〕スト
ローブをアサートしないが、先のｃｐステート３８９ま
たはｃｓ１ステート３８７によりアドレス指定される入
力データをラッチする。
【０１６７】外部メモリインターフェース３０２は、列
タイミング選択ＣＴ〔１：０〕＝００のとき、パイプラ
イン化された１サイクル／列書き込みドレインサイクル
のためのｃｄｗステート３９１となる。外部メモリイン
ターフェース３０２は新しいページの開始時にｒ１ステ
ート３７０に復帰する直前に、ステート３９１となる。
ステート３９１中、転送コントローラ８０はすべてのＣ
ＡＳ’〔７：０〕ストローブをスタートし、最終書き込
みされたデータでパイプライン化されたメモリアレイを
更新する。
【０１６８】ｃｉステート３９２は、アイドル列ステー
トである。必要なドレインステートの後にそれ以上の列
アクセスがペンディング中でなければ、外部メモリイン
ターフェース３０２はステート３９２となる。これはパ
イプラインバブルによって生じ得るか、またはそれ以上
のサイクルがリクエストされておらず、ページ変化が生
じないためインターフェースがページモードに留まって
いるからである。
【０１６９】図１０に示したステート遷移インディケー
タは、どの条件によって別のステートへの遷移が生じる
かを決定する。この場合、所定のステートへの遷移が生
じるには、多数の条件を満たさなければならない。これ
らステート遷移条件および事象のリストは次の通りであ
る。
【０１７０】ＣＴ＝ＸＸｒ３ステート３７２の間にラッ
チされた表示列タイミング選択ＣＴ〔１：０〕の値に対
してステート変化が生じる。
【０１７１】 ｒ、読み出し−読み出しサイクルが生じる。 ｗ、書き込み−書き込みサイクルが生じる ｒｔ−読み出し転送サイクルが生じる。 ｗｔ−書き込み転送サイクルが生じる。 フォールト−ｒ３ステート中に低レベルにサンプリング
されたＦＡＵＬＴ’入力は、メモリアクセスがフォール
トであることを表示する。 再試行−ｒ３ステート３７２に低レベルにサンプリング
されたＲＥＴＲＹ’入力は、行時間再試行をリクエスト
する。 待機−ｒ３ステート３７２、ｒ６ステート３７７または
ｃ３ステート３８６中に低レベルにサンプリングされた
ＲＥＡＤＹ入力は、そのときのステートの繰り返しをリ
クエストする。 スピン−これは転送コントローラ８０のパイプラインが
ロードできるように、別のｒ３スピン３７７を加えるた
め内部で発生されたリクエストである。外部メモリイン
ターフェース３０２は、先のページアクセスからバスサ
イズが変わると、各２サイクル／列書き込み中に１回、
各１サイクル／列各中に２回、１サイクル／列アクセス
中に１回、ステート３７２となる。 新しい列−このときのメモリサイクルは同じメモリペー
ジの次の別アクセスである。 ドレイン−このときのメモリサイクルは１サイクル／列
読み出しサイクルである。このときの読み出しステート
の後には、ペンディングとなっている列アクセスはな
い。 アイドル−そのときのステートの後にペンディングであ
る列アクセスは無く、すべてのドレインステートは完了
している。新ページ−次のメモリアクセスはページの変
更および新しい行アクセスを必要とする。
【０１７２】転送コントローラ８０は内部メモリインタ
ーフェース３０１および外部メモリインターフェース３
０２の双方のうちにパイプラインを含む。そのときのア
クセスがまだ完了していないとき、これらパイプライン
は転送コントローラ８０が必要とするメモリアクセスを
待つことができる。例えばパケットリクエストがオンチ
ップメモリからオフチップメモリに転送中である場合、
宛て先サイクルはアクセス当たり２サイクルを必要とす
ることがある。必要とされるデータがパケット転送ＦＩ
ＦＯバッファ３１１にあると仮定すると、アクセス当た
り１サイクルでパケット転送ＦＩＦＯバッファ３１１か
らデータを抽出できるので、第１サイクルが完了する前
に、パイプラインに別の宛て先サイクルを挿入できる。
【０１７３】これらパイプラインは通常ユーザーに対し
て完全にトランスペアレントである。作動に対するこの
効果は、パイプラインがドレイン状態となっているとき
に見えるだけである。外部メモリインターフェース３０
２の外部メモリパイプラインに１サイクルをロードする
には、パイプラインに既に含まれている他のサイクルと
同じメモリページ内にこのサイクルが入っていなければ
ならない。パイプラインに一旦１つのサイクルを挿入す
ると、これを除くことはできず、このサイクルを発生し
なければならない。従って新しいメモリページへのアク
セスがリクエストされると、まず最初にパイプライン内
のサイクルを完了しなければならない。転送コントロー
ラ８０が外部メモリへのパケット転送を行い、フレーム
コントローラがメモリリクエストを発生する場合、フレ
ームコントローラサイクルがより高い優先度を有してい
たとしても、フレームコントローラ９０がリクエストし
たサイクルを発生する前に、現にパイプライン内にある
列サイクルを完了しなければならない。キャッシュおよ
び外部メモリアクセス、ホストアクセスおよび緊急リフ
レッシュ前、パケット転送一時中断中、および列時間再
試行後にも、パイプラインのドレインを行うことができ
る。緊急リクエストがペンディングのとき、パイプライ
ンのドレインには最高の優先度が与えられる。
【０１７４】外部メモリアクセス中、作動サイクルが存
在していてもよく、この間にアクティブな列アクセスは
生じない。これらの期間は転送コントローラ８０の内部
パイプライン内のバブルの結果である。転送コントロー
ラ８０がこのサイクル中に実行される動作がないときに
バブルが生じる。これは転送コントローラ８０が書き込
みサイクルのための次のアクセスを実行するのに十分な
データを有していないこと、パケット転送ＦＩＦＯバッ
ファ３１１がフル状態であり、読み出しサイクルでそれ
以上データをロードできないこと、また、端にアクティ
ビティのリクエストはないことを理由とする、クロスバ
ーの競合の結果として生じ得る。これら条件のいずれも
生じない場合、バブルも発生しない。
【０１７５】バブルの一例は、転送コントローラ８０が
内部ソースおよび外部宛て先のパケット転送のサービス
をしているときである。転送コントローラ８０があると
きにソースデータの１バイトにしかアクセスできず、そ
のときに書き込み宛て先データの８バイトしか書き込み
できないように、パケット転送がセットされている場
合、転送コントローラ８０は８回の内部サイクルごとに
１回、宛て先アクセスを行うことができるだけである。
この結果、転送コントローラ８０は次の列アクセスを実
行するのに十分なデータの８バイトを持つのを待ちなが
ら、外部メモリ宛て先サイクル内にバブルを挿入する。
挿入されるバブルサイクルの回数は、外部メモリサイク
ルのタイミングに依存する。
【０１７６】広範なメモリのタイプおよび組み合わせ、
更に周辺機器をサポートするため、マルチプロセッサ集
積回路１００は外部メモリサイクルの拡張、再試行およ
び終了のための種々の方法を提供する。これらの各々に
ついて次の章でより詳細に説明する。
【０１７７】転送コントローラ８０がパイプライン内で
ペンディング中の列アクセスのすべてを完了すると、メ
モリアクセスの終了の準備ができる。しかしながら新し
い行アクセスが必要となるまで終了は行われない。次の
メモリアクセスまでｃｉステート３９２において外部メ
モリ信号はアクティブ状態のままである。これによりＤ
ＲＡＭデバイスはページモードステートの状態に維持で
きる。次のアドレスが先のメモリアクセスと同じメモリ
ページ内に入り、同一方向である場合、行アクセスサイ
クルは不要である。次のメモリアクセスが行アクセスを
必要とする場合、そのときのページモードアクセスは終
了し、新しい行アクセスが開始する。それ以外の外部バ
スアクティビティがほとんどない場合、新しい行アクセ
スの発生を必要とするトリックルリフレッシュサイクル
の発生により、最終列アクセスの終了後にすぐにほとん
どのメモリサイクルが終了される。
【０１７８】マルチプロセッサ集積回路１００はメモリ
サイクル時間を延長するように、待機ステートの挿入を
サポートする。これはＲＥＡＤＹ入力を用いることによ
って行われる。このＲＥＡＤＹ入力は、ＣＬＫＯＵＴの
効果エッジで適当な時間にサンプリングされたものであ
り、ＲＥＡＤＹがハイレベルでサンプリングされた場
合、サイクルは通常の態様で続行する。ＲＥＡＤＹが低
レベルでサンプリングされた場合、現在のマシンステー
トが繰り返され、次のＣＬＫＯＵＴで再びＲＥＡＤＹが
サンプリングされる。このメモリサイクルは転送コント
ローラ８０がハイレベルのＲＥＡＤＹをサンプリングす
るまで、そのときのステートを繰り返すように続く。
【０１７９】転送コントローラ８０は多数の待機ステー
トによりホールドアップされるメモリアクセスを終了さ
せるようなタイムアウトまたはアボート機構を有してい
ない。サービスを待つことができる高い優先度の外部メ
モリアクセスのロックアウトを防止するため、適当な時
間に完了できないメモリアクセスはフォールトとする
か、または再試行すべきである。
【０１８０】任意のタイプのメモリサイクルに対する行
時間の間に、待機ステートを加えることができる。列ア
クセス当たり２サイクルおよび３サイクルの双方の間
で、列時間において待機ステートを挿入することもでき
る。待機ステートは反転ＲＡＳの降下の前後の行時間の
間に２つの位置で待機ステートを挿入できる。適当なコ
ントローラ８０は、まずｒ３ステート３７２またはｒｆ
３ステート３７３またはｔｒ３ステート３７４の開始時
に、ＲＥＡＤＹ信号をサンプリングできる。これにより
この時間で行アドレスおよび／またはサイクルタイプを
デコードし、反転ＲＡＳの降下前にアドレス指定された
デバイスが、更なるアクセス時間を必要とするかを判断
できる。転送コントローラ８０がハイレベルのＲＥＡＤ
Ｙをサンプリングするまで、ｒ３ステート３７２が繰り
返される。ＲＥＡＤＹが低レベルでサンプリングされる
とき、ｒ３ステート３７２が繰り返されるが、反転ＦＡ
ＵＬＴおよび反転ＲＥＴＲＹ入力は再サンプリングされ
ない。待機ステートが挿入される前の第１ｒ３ステート
３７２サイクル中にアクセスをフォールトするか、また
は再試行しなければならない。ｒ６ステート３７７中で
ＲＥＡＤＹ入力を再びサンプリングする。これはＲＡ
Ｓ’の降下後に起きるので、必要とし得るデバイスに対
し、追加ＲＡＳ’アクセスタイムを発生できる。ＲＥＡ
ＤＹが低レベルでサンプリングされる場合、このＲＥＡ
ＤＹが再びハイレベルでサンプリングされるまでｒ６ス
テート３７７が繰り返される。
【０１８１】転送コントローラ８０は２および３サイク
ル／列書き込みおよびバスサイズを変更する１サイクル
／列アクセスの間に自動的に付加的ｒ６ステート３７７
を挿入する。転送コントローラ８０はこれらｒ６ステー
ト３７７の各々の間で通常の態様でＲＥＡＤＹをサンプ
リングする。従って、低レベルでサンプリングされるＲ
ＥＡＤＹから生じる余分なｒ６ステート３７７は、転送
コントローラ８０によって既に挿入されたステートに加
えられる。
【０１８２】列アクセス当たり１サイクルの間では、列
時間待機ステートはサポートされていないので、これら
サイクルの間でｒ６ステート３７７を越えてＲＥＡＤＹ
はサンプリングされない。転送コントローラ８０は、列
アクセス当たり２および３サイクルに対しｃ３ステート
３８６の間でＲＥＡＤＹピンをサンプリングする。これ
は列アドレスおよび反転ＣＡＳの降下後に生じるので、
必要とするデバイスに対し延長されたＣＡＳアクセス時
間を与えることができる。ＲＥＡＤＹがハイレベルでサ
ンプリングされる場合、ｃ３ステート３８６は列アクセ
スを完了させる。そうでない場合、ｃ３ステート３８６
が繰り返され、ハイレベルでサンプリングされるまで転
送コントローラ８０はその後のＣＬＫＯＵＴ降下エッジ
ごとにＲＥＡＤＹをサンプリングする。
【０１８３】マルチプロセッサ集積回路１００は２つの
タイプの再試行機構、すなわち行時間再試行および列時
間再試行をサポートしている。行われる再試行のタイプ
は、マルチプロセッサ集積回路１００の反転ＲＥＴＲＹ
入力がアクティブ低レベルとなるメモリアクセスのどの
点にあるかによって決まる。
【０１８４】行時間再試行は、現在のアクセスが完了で
きず、再試行が必要なことを外部ロジックがマルチプロ
セッサ集積回路１００に伝えることができる方法を提供
する。この行時間再試行は、ｒ３ステート３７２の開始
点でまずサンプリングされる際、ＲＥＴＲＹ’入力を低
レベルにドライブすることによって発生される。発生Ｒ
ＥＴＲＹが低レベルでサンプリングされる場合、転送コ
ントローラ８０はｒ３ステート３７２の終了点で現在の
アクセスを終了する。次により高い優先度のリクエスト
がペンディング中でなければ、再試行されるアクセスは
新しいｒ１ステート３７０と共にすぐに再スタートす
る。この場合、再試行されるサイクルは、より高い優先
度のリクエストのサービスが完了するまで再スタートさ
れない。
【０１８５】パケット転送サイクル中に行時間再試行が
行われ、同等以上の優先度のパケット転送リクエストが
ペンディング中であれば、行われている再試行が一時中
断され、ＰＴＭＩＮによって定義されるインターバルが
終了したとみなされる。パケット転送が優先度／ラウン
ドロビンチェーン内の順番に再び達し、パケット転送が
再開されるまで、転送コントローラ８０は、この一時中
断されたパケット転送を再試行することはない。
【０１８６】列時間再試行は従来の意味では実際には再
試行ではない。むしろこれらは行アクセスリクエストと
考えることができる。列再試行が生じると、転送コント
ローラ８０はそのパイプライン内でペンディング中のす
べての列アクセスを完了し、行アクセスと共に次のアク
セスを開始する。従って再試行がリクエストされた後に
多数の列アクセスが行われることがある。行アクセスが
再スタートされた後にはこれら行アクセスは繰り返され
ることはない。ｒ３ステート３７２の後で反転ＲＥＴＲ
Ｙ入力が低レベルでサンプリングされる時間に列時間の
再試行が行われる。転送コントローラ８０は各ＣＬＫＯ
ＵＴ降下エッジでｒ３ステート３７２の後の各ステート
の終了点で、ＲＥＴＲＹ’をサンプリングするので、反
転ＲＥＴＲＹは各サンプリング期間中で有効な高レベル
または低レベルとなっていなければならない。転送コン
トローラ８０が低レベルの反転ＲＥＴＲＹをサンプリン
グする場合、転送コントローラ８０のパイプライン内に
現在あるすべての列アクセスが完了するとすぐに、その
ときのページモードが終了する。再試行が一旦リクエス
トされると、反転ＲＥＴＲＹ入力に入力された値はそれ
以上の効果がなくなる。しかしながら転送コントローラ
８０は残りの列アクセスの各々の間で反転ＲＥＴＲＹを
サンプリングし続けるので、ＲＥＴＲＹ’は各サンプリ
ング期間中に高または低レベルに維持されていなければ
ならない。通常のオペレーションは、システムがＲＥＴ
ＲＹ’を低レベルにドライブし、現在の行アクセスの終
了時までこれを低レベルに維持させるためである。
【０１８７】外部メモリインターフェース３０２のパイ
プラインにロードする方法により、読み出しサイクル中
にｒ３ステート３７５またはｒ５ステート３７６でＲＥ
ＴＲＹ’をアサートすることは全く効果がない。ＲＥＴ
ＲＹ’入力はまだサンプリングされており、有効な高ま
たは低レベルになければならない。このため、列時間再
試行が望まれる場合、行アクセスの終了時までにＲＥＴ
ＲＹ’を低レベルにアサートしなければならない。フレ
ームコントローラ９０のＶＲＡＭアクセスサイクルおよ
びリフレッシュサイクルは、列時間によって影響されな
いが、その理由は、性質上、新しい行アクセスは単一列
アクセスの後に続くからである。
【０１８８】システムエラーのため、システムがメモリ
アクセスを完了できない場合、システムはメモリサイク
ルをフォールトすることによりマルチプロセッサ集積回
路１００に通知できる。これによりメモリサイクルを再
試行する前にマスタプロセッサ６０はエラーを訂正でき
る。メモリフォールトは行時間で発生できるだけであ
り、ｒ３ステート３７２の開始時にＦＡＵＬＴ’入力を
低レベルにドライブすることにより開始される。転送コ
ントローラ８０はメモリサイクルの他の部分の間で反転
フォールトをサンプリングすることはない。フォールト
機構はフォールトを生じさせたアクセスのタイプに多少
依存して変わる。これについては後により詳細に説明す
る。異なるタイプのサイクルリクエストに対するメモリ
フォールトは次のようにサポートされている。
【０１８９】フレームコントローラ９０のサイクル。フ
レームコントローラ９０のサイクルの間にフォールトは
サポートされておらず、反転ＦＡＵＬＴピンは無視され
る。リフレッシュサイクル。リフレッシュサイクル中に
フォールトはサポートされず、反転ＦＡＵＬＴピンは無
視される。
【０１９０】デジタル画像／グラフィックプロセッサキ
ャッシュおよびダイレクトメモリアクセスリクエスト。
これらサイクルの間にフォールトはサポートされる。リ
クエスト中のプロセッサはフォールトがクリアされるま
で完了されるリクエストは見ない。他のデジタル画像／
グラフィックプロセッサ７１、７２、７３、７４からの
リクエストはサービスされ続ける。
【０１９１】マスタプロセッサのインストラクションま
たはデータキャッシュリクエスト。これらサイクル中に
サポートされるフォールトはサポートされる。フォール
トされたキャッシュリクエストは即座にキャンセルさ
れ、マスタプロセッサ６０はインタラプトされる。その
他のキャッシュはペンディング中のリクエストをサービ
スすることができる。
【０１９２】マスタプロセッサ６０のダイレクトメモリ
アクセスリクエスト。これらサイクル中にはフォールト
がサポートされる。外部アクセスリクエストが即座にキ
ャンセルされ、マスタプロセッサ６０がインタラプトさ
れる。
【０１９３】パケット転送。パケット転送なかにはフォ
ールトがサポートされる。このパケット転送は一時中断
され、そのステートはリクエスト中のプロセッサのパラ
メータメモリにセーブされる。他のプロセッサからのパ
ケット転送リクエストはまだサービス可能である。セー
ブされたパラメータ内には転送コントローラ８０の内部
パケット転送ステートが含まれる。パケット転送が外部
メモリ間で外部メモリなされる場合、外部メモリ間の転
送バッファのステートもセーブされる。バッファ自体は
変わらない。セーブされたパケット転送オプションフィ
ールド内のパケット転送ステートビットは、フォールト
がソースへの転送または宛て先への転送で生じたかどう
かを示すのにセットされる。
【０１９４】一旦、パラメータがセーブされると、転送
コントローラ８０はマスタプロセッサ６０のうちのＦＬ
ＴＳＴＳレジスタ内の適当なビットをセットし、どのプ
ロセッサのパケット転送がフォールトしたかを表示す
る。下記の表１３にはＦＬＴＳＴＳレジスタのコーディ
ングが示されている。ＦＬＴＳＴＳレジスタ内のプロセ
ッサビットもマスタプロセッサ６０に対し、パケット転
送フォールトインタラプトを発生する。マスタプロセッ
サ６０はどのプロセッサがフォールトされたパケット転
送をリクエストしたかを探すため、ＦＬＴＳＴＳレジス
タを読み出すことができる。一旦プロセッサが識別され
れば、マスタプロセッサ６０は一時中断されているパケ
ット転送パラメータを検査し、フォールトを生じさせた
メモリアクセスを決定できる。
【０１９５】パケット転送中にフォールトが生じたこと
は、デジタル画像／グラフィックプロセッサ７１、７
２、７３または７４は知らない。このプロセッサは、パ
ケット転送がまだ完了していないことを知っているだけ
である。フォールトを訂正したり、またはリクエスト中
のデジタル画像／グラフィックプロセッサ７１、７２、
７３または７４に、そのパケット転送リクエストのキャ
ンセルを求めるのは、マスタプロセッサ６０の役割であ
る。
【０１９６】マスタプロセッサ６０がフォールトを訂正
できる場合、ＦＬＴＳＴＳレジスタ内のビットをクリア
することができ、パケット転送リクエストは自動的に再
送信される。フォールトしたパケット転送は、ラウンド
ロビン優先法における順番を受けると、その内部ステー
トがパラメータメモリ内のセーブされたパラメータから
レストアされ、転送コントローラ８０はフォールトされ
たアクセスでパケット転送を続ける。
【０１９７】デジタル画像／グラフィックプロセッサが
リクエストしたキャッシュサービスまたはダイレクト外
部メモリアクセスリクエスト中にフォールトが生じた場
合、リクエスト中のプロセッサのパラメータメモリのキ
ャッシュフォールトアドレス位置に、フォールトの生じ
たアドレスがセーブされる。マスタプロセッサ６０のＦ
ＬＴＳＴＳレジスタにおける適当なビットがセットさ
れ、インタラプトがマスタプロセッサ６０に送られる。
マスタプロセッサ６０がパラメータメモリを検査し、フ
ォールトしたアドレスを決定できる。マスタプロセッサ
６０がフォールトを訂正できる場合、このプロセッサは
ＦＬＴＳＴＳレジスタ内のビットをクリアし、リクエス
トは再スケジュールされる。フォールトが訂正できず、
マスタプロセッサ６０がリクエスト中のデジタル画像／
グラフィックプロセッサにキャッシュミスまたはダイレ
クト外部アクセスリクエストをアボートすることを求め
る場合、デジタル画像／グラフィックプロセッサにリセ
ットリクエストを送らなければならない。これによりそ
のタスクがアボートされる。
【０１９８】デジタル画像／グラフィックプロセッサ７
１、７２、７３または７４は、キャッシュまたはダイレ
クト外部アクセスリクエスト中にフォールトが生じたこ
とを知らず、そのリクエストが完了していないことを知
っているにすぎない。フォールトを訂正したり、リクエ
スト中のデジタル画像／グラフィックプロセッサをリセ
ットするのは、マスタプロセッサ６０の役割である。
【０１９９】マスタプロセッサ６０がキャッシュフィル
またはダイレクト外部アクセスサイクルのフォールトを
リクエストした場合、このリクエストは即座にキャンセ
ルされ、マスタプロセッサ６０にメモリフォールトイン
タラプトが送られる。このメモリフォールトインタラプ
トはフォールトがデータキャッシュフォールトまたはイ
ンストラクションキャッシュフォールトであったことを
表示する。データキャッシュフォールトが生じた場合、
そのアドレスがセーブされ、データがセーブされる。
【０２００】オンチップアドレスへの所定のアクセス
は、反転ＦＡＵＬＴ入力と独立したフォールトを生じさ
せ得る。不法なオンチップアクセスが行われると、これ
が生じる。試みられたサイクルに対する通常のフォール
ト機構が適応される。オンチップフォールトとは次のと
おりである。
【０２０１】データメモリまたはデジタル画像／グラフ
ィックプロセッサパラメータメモリでない１６進数０２
００００００以下のアドレスとの間でのデジタル画像／
グラフィックプロセッサのパケット転送。
【０２０２】データメモリまたはデジタル画像／グラフ
ィックプロセッサパラメータメモリでない１６進数０２
００００００以下のアドレスとの間でのデジタル画像／
グラフィックプロセッサのキャッシュサービス、または
マスタプロセッサ６０のキャッシュサービス、またはダ
イレクト外部アクセス。データメモリまたはデジタル画
像／グラフィックプロセッサパラメータメモリでない１
６進数０２００００００以下のマスタプロセッサ６０の
パケット転送。
【０２０３】マルチプロセッサ集積回路１００によって
発生されるメモリタイミングと異なるメモリタイミング
の発生を望むユーザーを補助するために、ＵＴＩＭＥ’
が発生される。このＵＴＩＭＥ’が行時間において低レ
ベルでサンプリングされると、現在のページの残りに対
して、反転ＲＡＳおよびＣＡＳ’〔７：０〕出力のタイ
ミングが変えられる。列アクセスが開始したことを表示
するように、ＲＡＳ’信号が変えられる。従ってＲＡ
Ｓ’の降下によってユーザーがタイミングを決めたＣＡ
Ｓ’信号をトリガできる。実際の列アクセスが開始され
たときに、マシンステートのみにおいてＲＡＳ’をアク
ティブ低レベルにアサートできるにすぎないので、転送
コントローラ８０のパイプライン内のバブルを理解する
ことができる。行アドレスと同時に列アドレスストロー
ブＣＡＳ’〔７：０〕が出力される。これにより、これ
らストローブはどのバイトがアクセスされたかを表示す
るのに使用でき、外部ＣＡＳ’の発生が容易となる。Ｒ
ＡＳ’のタイミングは変わっているので、必要な場合に
は外部ロジックが自らのＲＡＳ’タイミングを発生しな
ければならない。外部から発生されたＲＡＳ’は、Ｒ
Ｌ’の降下エッジによってトリガできる。サイクルの開
始時点で出力されたステータスコードは、そのときのサ
イクルの間にてＴＲＧ’、ＷＥ’等のエモリタイミング
を発生するのに必要なすてべの情報を提供することに留
意されたい。
【０２０４】転送コントローラ８０の内部メモリインタ
ーフェース３０１は、クロスバー５０を介し、オンチッ
プメモリにアクセスする。６４ビットの内部データバス
は、１サイクルにつき０〜８バイトを転送できる。外部
メモリインターフェース３０２は、オフチップメモリお
よび周辺機器のすべてにアクセスする。外部メモリイン
ターフェース３０２は、種々のメモリおよび周辺機器の
タイプにインターフェースするのに必要なサイクルおよ
び制御信号を発生する。６４ビットの外部データバスは
１サイクルにつき０〜８バイトを転送し、８、１６、３
２および６４ビットのデータ幅を有する画像システムバ
スに接続されたデバイスに対し、ダイナミックバスサイ
ズのサポートをする。
【０２０５】外部メモリインターフェース３０２は、転
送コントローラ８０が外部デバイスとバスを共用できる
ようにする簡単なハンドシェイク機構を含む。このハン
ドシェイク機構は４つの同期信号を活用する。すなわち
ホストリクエスト入力ＨＲＥＱ’、ホストアクノーリッ
ジ出力ＨＡＣＫ’および内部リクエスト出力ＲＲＥＱ
〔１：０〕である。
【０２０６】外部デバイスが画像システムバスの制御を
望む際、ホストリクエスト入力ＨＲＥＱ’は、マルチプ
ロセッサ集積回路１００に信号を送る。外部デバイスは
バスのオーナーシップを持ちたい場合、ホストリクエス
ト入力ＨＲＥＱ’を低レベルにドライブする。これは転
送コントローラ８０が受けることもできる最高優先度の
リクエストであり、転送コントローラ８０は、最も初期
に起こり得る時間にバスのドライブを停止させる。その
ときのオペレーションが終了し、転送コントローラ８０
のパイプラインが空になると、転送コントローラ８０の
バスオーナーシップが終了する。外部デバイスはバスを
望む限り、ＨＲＥＱ’を低レベルアクティブにドライブ
し続けなければならない。ＨＲＥＱ’がハイレベルで非
アクティブとなると、転送コントローラ８０はバスを所
有し、これをドライブする。ＨＲＥＱ’入力は内部的に
マルチプロセッサ集積回路１００の内部ブロックに同期
している。
【０２０７】ホストアクノーリッジ出力ＨＡＣＫ’は、
転送コントローラ８０が画像システムバスの制御信号を
発生する準備が完了した信号を発生する。転送コントロ
ーラ８０はアクティブなＨＲＥＱ’の後に、ＨＡＣＫ’
を低レベルにドライブし、その信号を高インピーダンス
にドライブし、バスを放棄していること表示する。反転
ＨＡＣＫが低レベルアクティブであると、ＣＬＫＯＵＴ
を除くすべての外部メモリインターフェース３０２のバ
ス出力が、高インピーダンスとされる。内部リクエスト
出力ＲＥＱ〔１：０〕、ＨＡＣＫ’およびフレームコン
トローラ９０の出力は、ドライブされ続ける。外部デバ
イスは必要に応じて画像システムバスをドライブでき
る。転送コントローラは、ＨＲＥＱ’が非アクティブと
なったことが検出された後に、非同期的にＨＡＣＫ’を
ハイレベルで非アクティブにドライブし、バスのドライ
ブを再開する。
【０２０８】内部リクエスト出力ＲＥＱ〔１：０〕は、
転送コントローラ８０によって受信される最高優先度の
内部リクエストの２つのビットコード化を形成する。表
３にリクエストコードおよびそれらの関連するサイクル
を示す。
【０２０９】
【表１０】
【０２１０】外部ロジックはいつバスを放棄して転送コ
ントローラ８０に戻すかを決定するため、内部リクエス
ト出力ＲＥＱ〔１：０〕をモニタできる。転送コントロ
ーラ８０によってホストリクエストには最高の優先度が
与えられているので、システムデザイナーは、ホストが
バスの所有権を放棄して転送コントローラ８０に返すの
はどのＲＥＱ〔１：０〕の値にするかを決定することに
より、外部デバイスが作動するレベルを決定できる。
【０２１１】転送コントローラ８０は外部メモリシステ
ムが必要とするＤＲＡＭリフレッシュサイクルを自動的
に発生するためのプログラマブルリフレッシュコントロ
ーラを含む。リフレッシュレジスタ３１３に、このリフ
レッシュのためのパラメータが記憶される。キャッシュ
制御ロジックは、マスタプロセッサ６０およびデジタル
画像／グラフィックプロセッサ７１、７２、７３および
７４がリクエストするようなキャッシュフィルおよび書
き込みバックを実行するのに必要なアドレスを発生す
る。フレームコントローラ９０のリクエストはＶＲＡＭ
制御論理によって処理される。
【０２１２】転送コントローラ８０はパケット転送を処
理するための２つの独立したコントローオラを有する。
ソースレジスタ３２１とソースコントローラ３２２から
成るソースマシンは、ソースメモリからデータをフェッ
チするのに必要なアドレスを発生する。転送コントロー
ラ８０にパケット転送リクエストを送る際、このリクエ
ストはソースデータをどのようにアクセスすべきかを指
定する多数のパラメータを含む。これらパラメータはソ
ースレジスタ３２２にロードされ、ソースアドレスを発
生するようソース制御ロジック３２３によって使用され
る。同様なパラメータの組が宛て先レジスタ３４１にロ
ードされ、宛て先制御ロジック３４２によって使用さ
れ、宛て先メモリ領域にパケットデータを書き込むのに
必要なアドレスを発生する。宛て先レジスタ３４１と宛
て先制御ロジック３４２の組み合わせにより宛て先マシ
ン３４０を形成している。ソースマシン３２０および宛
て先マシン３４０は各々オンチップメモリ１０および２
０とオフチップメモリとの双方のアドレス指定が可能で
ある。
【０２１３】図１１は、ソースマシン３２０の構造を示
す。ソースマシン３２０の内部構造と宛て先マシン３４
０の構造は同一である。転送コントローラ８０の他に対
する接続のいくつかが異なっているにすぎない。ソース
マシンは次のようなレジスタを含む。ＣＡＣＨＥＡＤＲ
レジスタ４０１は転送方向に応じて内部アドレスまたは
外部アドレスのいずれかを含む。このアドレスは、キャ
ッシュサブブロックのアドレスと共に、転送コントロー
ラ８０の内部Ｓポートからロードされる。オンチップア
ドレスの上部ビットを発生するのに、マルチプレクサを
使用できる。
【０２１４】ＡＢＰＩＴＣＨレジスタ４０２は、次のラ
インのための開始アドレスを発生するため、開始アドレ
スに加算される（または減算される）ピッチを含む。Ｇ
ＴＰＩＰＥレジスタ４０３は実際には３つの部分に分割
されている。第１部分は、ＡＳＴＡＲＴが宛て先となっ
ている３２ビットアドレスである。第２部分はＢＣＯＵ
ＮＴが宛て先となっている１６ビットのラインカウント
であり、第３部分はＡＣＯＵＮＴが宛て先となっている
１６ビットのバイトカウントである。このレジスタは、
関連するレジスタにフェッチしたガイドテーブルを即座
に記憶できないとき、ガイドテーブルオペレーション中
の一時レジスタとして働く。
【０２１５】ＡＳＴＡＲＴレジスタ４０４は、現在のラ
インの開始アドレスの記録を記憶し、ＡＳＴＡＲＴレジ
スタ４０４は、ガイドされた転送を実行する際にガイド
テーブルアドレス／オフセット入力に対して倍になる。
ＢＳＴＡＲＴレジスタ４０５は、現在のパッチの開始ア
ドレスの記録を記憶する。ＢＳＴＡＲＴレジスタ４０５
は、また、オフセットガイドされた転送に対しベースア
ドレスを含み、デルタガイドされた転送に対しては最終
パッチ開始アドレスを含む。
【０２１６】ＣＲＮＴＡＤＲレジスタ４０６はパケット
サービスの現在のアドレスを記憶する。このアドレスは
次のアクセスを実行する場所のアドレスである。次のア
ドレスを発生するよう転送されるバイト数がこの値に加
算されたり、またはこれより減算される。ラインまたは
ピッチが完了すると、ＣＲＮＴＡＤＲレジスタ４０６に
は次のラインまたはパッチの開始アドレスがロードされ
る。
【０２１７】ＢＣＰＩＴＣＨレジスタ４０７は、次のパ
ッチのための開始アドレスを発生するよう、現在のパッ
チの開始アドレスに加算もしくはこれより減算されるピ
ッチを記憶している。ガイドされた転送を行うとき、こ
のＢＣＰＩＴＣＨレジスタ４０７は、ガイドテーブルポ
インタとして使用される。ＡＣＯＵＮＴレジスタ４０８
はライン内のバイト数を記憶している。このバイト数は
定数であるか、または可変パッチガイドされた転送のた
めのガイドテーブル入力からロードされる。ＡＣＵＲＲ
ＥＮＴレジスタ４０９はライン内に残っているそのとき
のバイト数を記憶する。
【０２１８】ＢＣＯＵＮＴはパッチ内のライン数を記憶
する。この数は定数であるかまたは可変パッチのガイド
された転送のためのガイドテーブル入力からロードされ
る。ＢＣＵＲＲＥＮＴレジスタ４１１は、パッチ内に残
っている１未満のラインの現在の数を記憶する。ＣＣＵ
ＲＲＥＮＴレジスタ４１２は、パケット内に残っている
１未満のパッチの現在の数を記憶する。ガイドされた転
送を行うとき、これはその変わりにガイドテーブル内に
残っている入力の数を表示する。
【０２１９】ＣＢＹＴＥＳレジスタ４１３はダイレクト
メモリアクセスまたはキャッシュサービスにより転送す
べき残っているバイトの現在の数を記憶する。ＢＵＦＰ
ＴＲレジスタ４１４は、ソースマシン３２０と宛て先マ
シン３４０によって共用されるレジスタである。ＢＵＦ
ＰＴＲレジスタ４１４は、外部メモリ間でのパケット転
送中にバッファとして使用されるパラメータメモリの部
分をポイントする。マルチプレクサはオンチップアドレ
スの上部ビットを発生するのに使用できる。
【０２２０】ＦＣＯＵＮＴレジスタ４３１（図１２に示
す）は、パイプライン内に現在あるすべてのインストラ
クションが完了した後、パケット転送用ＦＩＦＯバッフ
ァ３１１内にどれだけ多くのバイトが残るかを示す５ビ
ットの値（１６〜０のみ）を記憶する。
【０２２１】ＢＵＦＣＯＵＮＴレジスタ４４１（図１３
に示す）は、外部メモリ間バッファ内にどれだけ多くの
スペアバイトが残るかを示す８ビットの値（１２８〜０
のみ）を記憶する。ソースマシン３２０の中心は、マシ
ンが転送したいバイト数を決定するための計算用ハード
ウェアと方法である。これはバイト計算回路４１５の数
で行われる。これは次元内に残っているバイト数、アド
レスの一致、バスサイズおよび次元が前方にアドレス指
定されているか、または後方にアドレス指定されている
かどうかに応じて決まる。エンディアンはこの計算には
重要ではない。次元内に残っているバイト数が８以上で
あると一時的に仮定すると、表１１は異なっているアラ
インメントのためにマシンが転送を望んでいるバイト
数、バスサイズおよびアドレス指定の方向（前方または
後方）を示している。
【０２２２】
【表１１】
【０２２３】バスが６４ビット幅であり、アドレス指定
が前方であれば、３つの最小位のアドレスビットの２の
補数をとることにより、上記の値を推定する。４番目の
アドレスビットは桁上げ用である。次元が後方にアドレ
ス指定される場合、３つの最小位のアドレスビットの値
に１を加えるだけでバイト数を計算する。バスが３２ビ
ット幅で、アドレス指定が前方であれば、２つの最小位
のアドレスビットの２の補数をとることにより、上記の
値を推定する。桁上げにより第３ビットとなる。次元が
後方にアドレス指定される場合、２つの最小位アドレス
ビットの値に１を加えるだけで、バイト数を計算でき
る。これらの場合、計算に通常含まれる次の最高位ビッ
トの影響は無視しなければならない。バスが１６ビット
幅で前方にアドレス指定される場合、最小位アドレスビ
ットだけの２の補数をとることにより、上記値が推定さ
れる。桁上げは第２ビットとなる。次元が後方にアドレ
ス指定される場合、最小位ビットの値に１を加えるだけ
でバイト数が計算される。これらの場合、通常計算に含
まれる次の２つの最高位ビットの影響は無視しなければ
ならない。
【０２２４】上記の説明は、マシンがそれ自体を現在の
バスサイズに一致させるため、転送を望むバイトの数に
ついて述べたものである。このオペレーションが行われ
た後に、連続する転送は自動的に現在のバスサイズによ
って可能なバイトの最大数となる。このバスサイズを変
更する場合、これも自動的に処理される。次にアドレス
レジスタはバイト数だけインクリメントまたはデクリメ
ントされ、次のデータの開始点をポイントする。現在の
次元カウントの残りのバイトの新しい数を示すように、
同じ数だけデクリメントされる。マシンが転送を望むバ
イト数が、次元内に残っているバイト数よりも大きくな
るまでこのプロセスが続き、残りのバイト数よりも転送
を望むバイト数が大きくなった時点まで、実際に転送さ
れるバイト数を低い値にしなければならず、こうして次
元の転送を完了する。このような条件は、転送を望むバ
イト数から残っているバイト数を減算することにより検
出され、借りが起こらない場合は次元の最終転送に達
し、転送すべきバイト数のためにバイトカウントを用い
る。借り条件に基づくこれら２つの値の選択のためにマ
ルチプレクサが使用される。
【０２２５】転送が次元内の最終であり、パケットリク
エストが実行中であれば、通常の第１次元計算を行う代
わりに、次の次元パラメータを計算する。ＢＣＵＲＲＥ
ＮＴレジスタ４１１内の値が０であるかどうかにより、
ＢＣＵＲＲＥＮＴレジスタ４１１またはＣＣＵＲＲＥＮ
Ｔレジスタ４１２のいずれかをデクリメントする。いず
れの場合にせよ、ｘＣＯＵＮＴレジスタから小さい次元
のｘＣＵＲＲＥＮＴカウントをロードし、次の第１次元
を開始する。
【０２２６】ＢＣＵＲＲＥＮＴレジスタ４１１の値が０
となるかどうかに応じて、ＡＳＴＡＲＴレジスタ４０４
にＡＢＰＩＴＣＨレジスタ４０２に記憶されていた値を
加算（または減算）するか、またはＢＳＴＡＲＴレジス
タ４０４にＢＣＰＩＴＣＨレジスタ４０７に記憶されて
いた値を加算（または減算）することにより、次の次元
のためのアドレスも計算される。計算された値は、ＣＲ
ＮＴＡＤＲレジスタ４０６およびＡＳＴＡＲＴレジスタ
４０４に書き込まれＢＣＵＲＲＥＮＴレジスタ４１１内
の値が０であれば、ＢＳＴＡＲＴレジスタ４０５にも書
き込まれる。
【０２２７】第１次元の最終転送が実行され、ＢＣＵＲ
ＲＥＮＴレジスタ４１１およびＣＣＵＲＲＥＮＴレジス
タ４１２内の値がいずれも０であれば、ソースマシン３
２０はパケットサービスを完了する。ソースマシン３２
０および宛て先マシン３４０の双方がこの状態に達する
と、全パケットサービスが完了する。パケット転送オプ
ションフィールドのソースおよび宛て先更新モードに応
じ、ステージで追加次元計算を行うことができ、ＣＲＮ
ＴＡＤＲレジスタ４０６に記憶されていたデータが下の
パケットリクエスト位置にセーブされる。これにより残
されている点でのパケット転送の後における再送信が可
能となる。
【０２２８】これらアドレス計算は２つの３２ビット加
算器４２０および４２３で行われる。マルチプレクサ４
２１および４２２は、加算器４２０への入力を選択し、
同様にマルチプレクサ４２４および４２５は加算器４２
３への入力を選択する。加算器４２０は、ＣＡＣＨＥＡ
ＤＲレジスタ４０１、ＡＢＰＩＴＣＨレジスタ４０２、
ＡＳＴＡＲＴレジスタ４０４、ＢＳＴＡＲＴレジスタ４
０５、ＣＲＮＴＡＤＲレジスタ４０６およびＢＣＰＩＴ
ＣＨレジスタ４０７のサービスを行う。加算器４２３
は、ＡＣＯＵＮＴレジスタ４０８、ＡＣＵＲＲＥＮＴレ
ジスタ４０９、ＢＣＯＵＮＴレジスタ４１０、ＢＣＵＲ
ＲＥＮＴレジスタ４１１、ＣＣＵＲＲＥＮＴレジスタ４
１２およびＣＢＹＴＥＳレジスタ４１３に対するサービ
スを行う。
【０２２９】上記説明は、パケット転送について簡単に
触れたものであるが、同様な方法がキャッシュサービス
およびバッファ操作に対しても適用されることに留意さ
れたい。キャッシュサービスの場合、アドレスは常に一
致した境界上で開始し、アドレスがキャッシュサブブロ
ックの終了点に達するとサービスが終了するので、バイ
トカウンタはない。このことは、ソースマシン３２０が
デジタル画像／グラッフィックプロセッサのインストラ
クションキャッシュまたはマスタプロセッサ６０のデー
タまたはインストラクションキャッシュにサービスする
かどうかに応じて変わる。
【０２３０】上記説明は、転送するバイト数の計算を常
に実行できることを示唆している。パケット転送用ＦＩ
ＦＯバッファ３１１は、マシンがその数のバイトを転送
するには、過度に満杯または空状態となり得るので、こ
のことは当てはまらない。したがってパイプライン内に
オペレーションをロードする前にさらに計算を行う必要
がある。
【０２３１】ソースマシン３２０がパケット転送用ＦＩ
ＦＯバッファ３１１内に残されている余裕よりも多いバ
イトを転送したい場合、待機する必要がある。宛て先マ
シン３４０がパケット転送用ＦＩＦＯバッファ３１１内
にあるバイト数よりも多いバイトを転送したい場合も待
機する必要がある。宛て先マシン３４０が読み出しをす
るのに、パケット転送用ＦＩＦＯバッファ３１１内に十
分なバイトをソースマシン３２０がロードしようとする
場合、双方の転送を続けることができる。
【０２３２】これら計算は図１２に示されたロジックで
実行される。ＦＣＯＵＮＴレジスタ４３１は既にパイプ
ライン内にあるオペレーションが完了した場合、パケッ
ト転送用ＦＩＦＯバッファ３１１内に入るデータのバイ
ト数を記録する。加算器４３４はソースマシン３２０が
パケット転送用ＦＩＦＯバッファ３１１に転送したいバ
イト数にこの値を加える。合計値が１６を越える場合、
ソースマシン３２０は続けることはできないが、宛て先
マシン３２０がいくらかのデータを空にすることを待た
なければならない。加算器４３４は、１７個以上の出力
を発生し、この出力はソースマシン３２０に供給され、
このマシンをストールさせる。現在の値または加算器３
４３の１７以上の出力により選択された加算の結果のい
ずれかであるパケット転送用ＦＩＦＯバッファ３１１内
の新しいバイト数がマルチプレクサ４３５を通して減算
器４３６へ送られる。減算器４３６は宛て先マシン３４
０が転送したいバイト数からパケット転送用ＦＩＦＯバ
ッファ３１１内の新しいバイト数を減算する。減算器４
３６が借り信号を発生しなければ、宛て先マシン３４０
は続行できる。減算器４２６が借り信号を発生すると、
この借り信号はマルチプレクサ４３７を制御して、差ま
たは減算前の値を選択してＦＣＯＵＮＴレジスタ４３１
にセーブする。
【０２３３】キャッシュサービスのためにキャッシュバ
ッファ３１２を使用するときは、同様な組の計算が必要
である。マルチプレクサ４３３に対するモード信号がＦ
ＣＯＵＮＴレジスタ４３１が計算のソースとして働く
か、またはキャッシュバッファ３１２に記憶されていた
バイト数を記憶する同様なＣＨＣＯＵＮＴレジスタ４３
２として働くかを選択する。
【０２３４】外部メモリ間転送を実行するとき、転送プ
ロセッサ８０は、リクエスト中のプロセッサのパラメー
タメモリの一部をバッファとして使用する。この外部メ
モリ間バッファのステートおよびその内容は管理が必要
である。バッファポインタＢＵＦＰＴＲレジスタ４１４
は、ソースマシン２４０と宛て先マシン３４０とによっ
て共用されるが、その理由は、このバッファは１度に一
つしかアクセスできないからである。ＢＵＦＰＴＲレジ
スタ４１４は、ソースマシン３２０および宛て先マシン
３４０の通常のロジックを使用して、バッファとの間で
転送されたバイト数だけインクリメントされる。ＢＵＦ
ＰＴＲレジスタ４１４は長さが８ビットだけでよい。こ
のアドレスの最高位ビットは、各プロセッサに対して固
定されており、リクエスト中のプロセッサに基づき、一
定のマルチプレクサから供給される。通常の一致／残留
スペースロジックを用いて、転送されたバイト数が計算
される。外部メモリ間バッファを空にするソースマシン
３２０は、ＢＵＦＣＯＵＮＴレジスタ４４１を使用して
そのバイトに残っている値を記憶する。外部メモリ間バ
ッファを満たす宛て先マシン３４０は、ＦＣＯＵＮＴレ
ジスタ４３１を使用してバイトに残っている値を記憶す
る。
【０２３５】図１３は、バッファカウント演算を示して
いる。ＢＵＦＣＯＵＮＴレジスタ４４１は、転送方向に
応じて外部メモリ間バッファ内のスペアバイトの数また
は空にすべき残っているデータバイトの数の８ビットカ
ウントである。ソースマシン３２０は、外部メモリ間バ
ッファを満たしたとき、パケット転送用ＦＩＦＯバッフ
ァ３１１にロードするバイト数だけＢＵＦＣＯＵＮＴレ
ジスタ４４１をデクリメントする。ＢＵＦＣＯＵＮＴレ
ジスタ４４１が７以下になるとソースマシン３２０が停
止し、パケット転送用ＦＩＦＯバッファ３１１が外部メ
モリ間バッファ内に空にされるまで、宛て先マシン３４
０の作動が続く。従ってソースマシン３２０は外部メモ
リ間バッファ内に入るデータよりも多いデータをフェッ
チできない。外部メモリ間バッファは、少なくとも１２
０バイトで満杯になる。
【０２３６】外部メモリ間バッファが満杯になる状態と
空になる状態の間で、ＢＵＦＣＯＵＮＴレジスタ４４１
は１２８から減算し、これを外部メモリ間バッファ内に
残っているデータバイトの数にしなければならない。外
部メモリ間バッファを空にすると、ソースマシン３２０
はＢＵＦＣＯＵＮＴレジスタ４４１が０となるまで、こ
れをデクリメントする。宛て先マシン３４０はパケット
転送用ＦＩＦＯバッファ３１１を空にし続け、再び方向
を反転させる。外部メモリ間バッファの充填が開始する
前に、ＢＵＦＣＯＵＮＴレジスタ４４１は１２８にリセ
ットされる。マルチプレクサ４４２および４４３、およ
びフル（全）加算器４４４は、このような必要な演算を
行う。
【０２３７】パケット転送が一時中断されているとき、
ＢＵＦＣＯＵＮＴレジスタ４４１およびＢＵＦＰＴＲレ
ジスタ４１４は、他のパケットパラメータがセーブされ
る。レストレーション時にオペレーションを正しく再開
できるように、外部メモリ間バッファを空にするか、ま
たは満たす、現在の方向を表示するビットもセーブされ
る。
【０２３８】図１４ａおよび１４ｂは、小エンディアン
および大エンディアン係数のための、それぞれのポイン
タＦＤＰＴＲおよびＦＳＰＴＲとパケット転送用ＦＩＦ
Ｏバッファ３１１との関係を示している。パケットリク
エストはソースおよび宛て先の形状を実質的に任意また
は従属的にできるので、宛て先に対して常に一致するわ
けではない。図８において、ソースと宛て先の整列がコ
ンスタントに互いに変化した状態で、０バイトのサイク
ルと８バイトのサイクルとの間でソースマシン３２０は
記憶し、宛て先マシン３４０はフェッチが可能である。
従ってパケット転送用ＦＩＦＯバッファ３１１は１６バ
イトのバイト幅のＦＩＦＯであり、このＦＩＦＯはソー
スからの０〜８バイトをロードできるのと同時に、宛て
先への０〜８バイトを空にできる。ソースマルチプレク
サおよび整列ロジック３３０はソースから適当なバイト
を抽出し、これらバイトをパケット転送用ＦＩＦＯバッ
ファ３１１の隣接するＦＩＦＯデータを維持する位置に
記憶する。宛て先マルチプレクサおよび整列ロジック３
５０は、パケット転送用ＦＩＦＯバッファ３１１からの
最も古いバイトを抽出し、宛て先に書き込む前に正しい
位置に８バイトワードでこれらバイトを一致させる。ソ
ースマルチプレクサおよび整列ロジック３３０、並びに
宛て先マルチプレクサおよび整列ロジック３５０は、そ
れらの転送を一致でき、できるだけ長くこの状態に留め
ることができるようになるとすぐに、６４ビットのダブ
ルワードの境界にこれらの転送を一致させる。従ってソ
ースマルチプレクサおよび整列ロジック３３０並びに宛
て先マルチプレクサおよび整列ロジック３５０は、変動
する整列状態をサポートする。
【０２３９】パケット転送用ＦＩＦＯバッファ３１１
は、サーキュラバッファとして１６ビットを取り扱う。
データの開始点を任意のバイト位置とすることができ
る。宛て先マルチプレクサおよび整列ロジック３５０が
データを抽出する点は、４ビットのＦＤＰＴＲレジスタ
によって表示され、ＦＤＰＴＲレジスタはデータを抽出
する同じサイクルで変更され、ポインタを新しいデータ
の開始点に移動する。宛て先マルチプレクサおよび整列
ロジック３５０は、抽出されたバイトを取り込み、宛て
先ダブルワード内の正しい位置へこれらを整列させる。
パケット転送用ＦＤＰＴＲバッファ３１１からの抽出お
よび整列は宛て先マルチプレクサおよび整列ロジック３
５０内の８つのパラレルな１６ビットバレルシフタから
成る１６ポジションバイトローテータを使用した１工程
で行われる。周辺のバイトをスワップするように、ガン
のようなデータの操作を実行し、次に別の回転を行う。
宛て先マルチプレクサおよび整列ロジック３５０も、宛
て先に適当なバイトだけが書き込まれるように、同様に
バイトストローブを操作する。
【０２４０】ソースマルチプレクサおよび整列ロジック
３３０からのパケット転送用ＦＩＦＯバッファ３１１へ
のローディングは、実質的に同様なオペレーションであ
る。ソースマルチプレクサおよび整列ロジック３３０
は、４ビットのＦＳＰＴＲレジスタによってマークされ
た最初の空いている位置にそのデータを書き込み、新し
い最初の空いた位置を有するＦＳＰＴＲレジスタを更新
する。パケット転送用ＦＩＦＯバッファ３１１がフル状
態のとき、ＦＳＰＴＲレジスタは、一旦宛て先マルチプ
レクサおよび整列ロジック３５０があるデータを抽出す
れば、空となる最初の位置を実際にポイントする。
【０２４１】宛て先マシン３４０は、クロックサイクル
のスレーブ位相に関するデータを抽出する。ソースマシ
ン３２０はクロックサイクルの次のマスタ位相時にロー
ドする。大エンディアンおよび小エンディアン作動モー
ドをサポートするため、いずれの方向にもデータ回転を
行う必要がある。データの連続性が常に正しくなるよう
にパケット転送用ＦＩＦＯバッファ３１１の外側から見
た場合、小エンディアンモードではデータ回転は時計回
り方向にし、大エンディアンモードでは反時計回り方向
にする。従って操作マルチプレクサおよび整列ロジック
３３０、宛て先マルチプレクサおよび整列ロジック３５
０、ポインタＦＳＰＴＲおよびＦＤＰＴＲおよびパケッ
ト転送用ＦＩＦＯバッファ３１１のレジスタは、双方の
エンディアンに合わせるように設計しなければならな
い。
【０２４２】図１２のＦＣＯＵＮＴレジスタ４３１は、
パケット転送用ＦＩＦＯバッファ３１１にどれだけ多く
のバイトが保持されているかの表示を記憶する。このＦ
ＣＯＵＮＴレジスタ４３１は、１７以上の値を決して含
むことができない。このレジスタはこのレジスタ内に記
憶された値がパイプライン内に現在あるインストラクシ
ョンのすべてが完了した後に、パケット転送用ＦＩＦＯ
バイト３１１内にどれだけ多くのバイトが入るかを表示
するように、パイプラインのローディング前にソースマ
シン３２０および宛て先マシン３４０によって操作され
る。これによって、パケット転送用ＦＩＦＯバッファ３
１１のブロッキングを生じさせるようなパイプラインへ
のオペレーションのローディングができなくなる。従っ
て、宛て先マシン３４０は常に十分なバイトを有し、ソ
ースマシン３２０は常に十分な余裕を有することとな
る。この結果、ＦＤＰＴＲまたはＦＳＰＴＲが互いにオ
ーバーテイクをする危険がなくなる。新しいパケットリ
クエストを開始すると、ＦＤＰＴＲおよびＦＳＰＴＲが
０にリセットされるので、これらの双方は同じ位置をポ
イントし、ＦＣＯＵＮＴレジスタ４３１は０にリセット
される。これによりパケット転送用ＦＩＦＯバッファ３
１１の正しい初期化が保証される。
【０２４３】パケット転送が一時中断されると、ＦＤＰ
ＴＲ、ＦＳＰＴＲおよびＦＣＯＵＮＴレジスタ４３１の
みならず、パケット転送用ＦＩＦＯバッファ３１１レジ
スタ自身も制御される。これによりパケット転送用ＦＩ
ＦＯバッファ３１１の全ステートが保持され、よってこ
のステートはパケット転送の再開時にレストアできる。
【０２４４】値で満杯にされたパケット転送は、満杯に
している値をパケット転送用ＦＩＦＯバッファ３１１の
最下位のダブルワードにロードし、ＦＣＯＵＮＴレジス
タ４３１を１６にセットし、ＦＤＰＴＲをエンディアン
のための正しいデータ開始点にセットする。小エンディ
アンに対してはバイト０であり、大エンディアンに対し
てはバイト７である。値で満杯にされたパケット転送中
では、ＦＣＯＵＮＴレジスタ４３１の値は変更されな
い。従って宛て先マシン３４０は、満杯になったパケッ
ト転送用ＦＩＦＯバイト３１１を常時見ているので、こ
の満杯にしている値をフェッチし、整列する。ソースマ
シン３２０も満杯にされたパケット転送用ＦＩＦＯバイ
ト３１１を常時見ているので、必要に際し、停止する。
値で満杯にされたパケット転送を一時中断またはレスト
アする際には、パケット転送ＦＩＦＯバッファ３１１の
ステートは一時中断の別の形態に対する場合のように、
セーブされ、レストアされるだけである。従って値で満
杯にされたパケット転送を一時中断するためには特別な
考慮は不要である。
【０２４５】ソースマシン３２０は、２つのパイプライ
ンを含み、宛て先マシン３４０と別のパイプラインを共
用する。パイプラインは内部メモリインターフェース３
０１および外部メモリインターフェース３０２とインタ
ーフェースされ、４つの方向のデータ転送、すなわちオ
ンチップからオンチップへ、オフチップからオンチップ
へ、オンチップからオフチップへ、オフチップからオフ
チップへのデータ転送を可能とする。ソースマシン３２
０のアドレスパイプライン４２７およびバイトパイプラ
イン４２８は、宛て先マシン３４０のパイプラインから
分離されているが、共通のパイプラインの進行を行うよ
うに連動されている。これにより、ステップ状に維持し
ながら内部メモリインターフェース３１０および外部イ
ンターフェース３２０上での独立した行動が可能となっ
ている。あるインターフェースへの不連続性は、他のイ
ンターフェースを停止させることもある。アドレスパイ
プライン４２０はソースマシン３２０によってアクセス
されるアドレスを記憶し、バイトパイプライン４２８は
バイトストローブおよび整列情報を記憶する。この情報
はどのバイトが対応しており、パケット転送用ＦＩＦＯ
バッファ３１１またはキャッシュバッファ３１２にどれ
だけ多くのバイトをロードしたり、これらから除くかを
表示している。転送コントローラ８０のレジスタの転送
にあたり、バイトパケット４２８はレジスタ番号を記憶
する。サービスを受けた情報もバイトパイプラインを下
方に移動し、オペレーションがいつ完了したかを表示す
る。
【０２４６】ソースマシン３２０と宛て先マシン３４０
は、リクエストパイプライン４２９を共用する。リクエ
ストパイプライン４２９はステータス情報、例えば低優
先度パケット転送、ダイレクト外部アクセス等の実行中
のオペレーションのタイプ、およびリクエスト中のプロ
セッサの表示を記憶する。リクエストパイプライン４２
９は、ステータス事象が生じるときを表示するパラレル
制御情報も記憶する。
【０２４７】一つ以上のアクセスが停止する際には、と
きどき内部パイプラインにバブルが生じる。転送コント
ローラ８０は、ガイドされた転送中にガイドテーブルの
値をフェッチするのに、これらバブルを使用する。これ
により、転送コントローラ８０の転送中バンド幅をより
効率的に使用できる。宛て先レジスタがフリーでない場
合、このようなフェッチされたガイドテーブルの値は、
ＧＴＰＩＰＥレジスタ４０３の関連部分に記憶される。
【０２４８】転送コントローラ８０はバイト配列された
パケット転送のみにおいて、データ配列を行うことがで
きる。ソースマシン３２０と宛て先マシン３４０とは独
立しているので、これらマシンの各々は０バイトの各サ
イクルと８バイトの各サイクルとの間でフェッチしたり
記憶することができる。このことは、ソースアドレスと
宛て先アドレスとの相互の整列はコンスタントに変化し
得ることを意味している。変動する整列をサポートする
ため、転送コントローラ８０はパケット転送用ＦＩＦＯ
バッファ３１１とソース配列ロジック３３２と、宛て先
整列ロジック３５２を含んでいる。パケット転送ＦＩＦ
Ｏバッファ３１１は、１６バイトのＦＩＦＯレジスタで
あり、このレジスタはソースからの０〜８バイトのロー
ドと、宛て先への０〜８バイトを空にすることを同時に
行うことができる。ソースマルチプレクサ３３１および
ソース配列ロジック３３２は、ソースから適当なバイト
を抽出し、これらを先のソースバイトに隣接するパケッ
ト転送用ＦＩＦＯバッファ３１１に記憶する。宛て先配
列ロジック３５２および宛て先マルチプレクサ３５１
は、パケット転送用ＦＩＦＯバッファ３１１から最も古
いバッファを抽出し、現在アドレス指定されている宛て
先の８バイトのダブルワードで、正しい位置にこれらを
配列する。パケット転送配列およびＦＩＦＯ操作は自動
的であり、意図する実施例ではプログラマーに対してト
ランスペアレントである。
【０２４９】キャッシュバッファ３１２にはパケット転
送用ＦＩＦＯバッファ３１１に対して作動が類似する８
バイトのバッファであり、キャッシュおよびダイレクト
外部アクセスオペレーション中に使用される。キャッシ
ュの内外への転送は常に８バイト幅である。キャッシュ
バッファ３１２には外部メモリバスが６０ビット幅より
も狭い場合にデータを配列するのを助ける。キャッシュ
バッファ３１２をパケット転送用ＦＩＦＯ場合に３１１
と別個に設けたことにより、現在パケット転送用ＦＩＦ
Ｏバッファ３１２にあるパケットデータを最初に空にす
ることなく、パケット転送の途中でより高い優先度のキ
ャッシュおよびダイレクト外部アクセスリクエストをサ
ービスすることが可能となっている。
【０２５０】転送コントローラ８０はオンチップメモリ
にマッピングされる４つの、ユーザーがアクセス可能な
レジスタを有する。これらレジスタはロードおよび記憶
インストラクションによりマスタプロセッサ６０によっ
てアクセス可能である。これらレジスタはデジタル画像
／グラフィックプロセッサ７１、７２、７３、７４に対
してはアクセスできない。表１２はこれらレジスタをリ
ストアップしたものである。
【０２５１】
【表１２】
【０２５２】ＲＥＦＣＮＴＬレジスタは、システムのＤ
ＲＡＭリフレッシュサイクルを制御するのに使用される
２つの１６ビットの値を含む。１６ビットＲＥＦＲＡＴ
Ｅフィールド（ビット１５〜０）は、ＤＲＡＭリフレッ
シュサイクルを発生するインターバルを決定する。ＲＥ
ＦＲＡＴＥにおける値は、各リフレッシュリクエストの
間に生じるマルチプロセッサ集積回路１００のクロック
サイクル数を示す。ＲＥＦＲＡＴＥにおける３２（１６
進数００２０）未満の値は、ＤＲＡＭリフレッシュをデ
ィスエーブルする。ＲＥＦＲＡＴＥフィールドはリセッ
ト時に３２（１６進数００２０）にセットされる。ＤＲ
ＡＭリフレッシュ中、１６ビットの疑似アドレスが外部
アドレスバス上に出力され、リフレッシュバンクデコー
ディングまたはＲＡＳ’だけのリフレッシュとともに使
用される。１６ビットＲＰＡＲＬＤフィールド（ビット
３１〜１６）は、リフレッシュサイクル中に出力される
最大値を含む。現在のリフレッシュアドレスのトラック
を維持するのに、リフレッシュアドレスカウンタが使用
される。このカウンタはリフレッシュサイクルが起きる
たびにデクリメントされ、このカウンタが０に達する
と、ＲＰＡＲＬＤにおける値が再ロードされる。ＲＰＡ
ＲＬＤフィールドはリセット時に１６進数０ＦＦＦＦに
セットされる。
【０２５３】パケット転送用最小レジスタＰＴＭＩＮ５
１１およびパケット転送用最大レジスタＰＴＭＡＸ５１
２は、パケット転送の作動時間を制御するようになって
いる。これらレジスタは、図３１に示されており、以
下、更に説明する。パケット転送用最小レジスタＰＴＭ
ＩＮ５１１は、より高い優先度のパケット転送によって
パケット転送をインタラプトできる前に、転送コントロ
ーラ８０によってパケット転送のサービスを行わなけれ
ばならないクロックサイクルの最小数を記憶する。好ま
しい実施例では、パケット転送用最小レジスタＰＴＭＩ
Ｎ５１１の２４の最小位のビットしか実行されない。よ
り高い位のビットからの読み出しは、常に０に復帰し、
これらビットへの書き込みは全く効果がない。リセット
時にパケット転送用最小レジスタＰＴＭＩＮ５１１には
１６進数１００００（６４Ｋサイクル）がロードされ
る。パケット転送用最大レジスタＰＴＭＡＸ５１２は、
タイムアウト前にパケット転送用最小レジスタＰＴＭＩ
Ｎ５１１により指定される時間の後にパケット転送を続
けることができる最大時間を決定する。本実施例では、
パケット転送用最大レジスタＰＴＭＡＸ５１２は２４の
最小位のビットを実行する。より高い位のビットからの
読み出しは０に復帰し、これらビットへの書き込みは何
らの効果もない。従ってＰＴＭＩＮサイクルの後により
高い優先度のパケット転送によりパケット転送をインタ
ラプトでき、ＰＴＭＩＮ＋ＰＴＭＡＸサイクルの後に同
じ優先度の別のパケット転送を実行するため、このパケ
ット転送を一時中断できる。より高い優先度のパケット
転送のため、あるパケット転送を一時中断できるとき、
パケット転送用最大レジスタＰＴＭＡＸ５１２内に記憶
された値は、影響しない。リセット時にＰＴＭＡＸに１
６進数の値１００００（１６Ｋサイクル）がロードされ
る。
【０２５４】パケット転送またはデジタル画像／グラフ
ィックプロセッサ７１、７２、７３、７４のインストラ
クションキャッシュフィルサイクルまたはダイレクト外
部アクセスサイクル中にフォールトが生じたことを表示
するステータスビットを含む。表１３は、ＦＬＴＳＴＳ
レジスタ上の特定のビットの意味を示す。
【０２５５】
【表１３】
【０２５６】転送コントローラ８０は、所定のメモリフ
ォールトの検出に基づき、ＦＬＴＳＴＳレジスタの個々
のビットをセットする。マスタプロセッサ６０のリクエ
ストしたパケット転送中にフォールトが生じると、Ｍビ
ット（ビット０）は１にセットされる。ビット１９〜１
６はデジタル画像／グラフィックプロセッサ７１、７
２、７３、７４によってリクエストされるパケット転送
フォールトを表示するのに使用される。ＤＩＧＰ３（ビ
ット１９）は、デジタル画像／グラフィックプロセッサ
７４のパケット転送フォールトを表示し、ＤＩＧＰ２
（ビット１８）はデジタル画像／グラフィックプロセッ
サ７３のパケット転送フォールトを表示し、ＤＩＧＰ１
（ビット１７）はデジタル画像／グラフィックプロセッ
サ７２のパケット転送フォールトを表示し、ＤＩＧＰ０
（ビット１６）はデジタル画像／グラフィックプロセッ
サ７１のパケット転送フォールトを表示する。８つのデ
ジタル画像／グラフィックプロセッサを含む実施例で、
パケット転送フォールトをレポートするのにビット２３
〜２０が保留される。対応するデジタル画像／グラフィ
ックプロセッサによりリクエストされるパケット転送中
にフォールトが生じると、これらビットの各々が１にセ
ットされる。
【０２５７】ＤＩＧＰＣ３ビット（ビット２７）は、キ
ャッシュフィルまたはデジタル画像／グラフィックプロ
セッサ７４によりリクエストされるダイレクト外部アク
セスオペレーション中にフォールトが生じると１にセッ
トされ、同様に、ＤＩＧＰＣ２ビット（ビット２６）に
おける１は、キャッシュフィルまたはデジタル画像／グ
ラフィックプロセッサ７３によりリクエストされるダイ
レクト外部アクセスオペレーション中のフォールトを表
示する。ＤＩＧＰＣ１ビット（ビット２５）における１
は、キャッシュフィルまたはデジタル画像／グラフィッ
クプロセッサ７２によりリクエストされるダイレクト外
部アクセスオペレーション中のフォールトを表示する。
ＤＩＧＰ０ビット（ビット２４）における１は、キャッ
シュフィルまたはデジタル画像／グラフィックプロセッ
サ７１によりリクエストされるダイレクト外部アクセス
オペレーション中のフォールトを表示する。８つのデジ
タル画像／グラフィックプロセッサを使用する実施例で
は、付加的デジタル画像／グラフィックプロセッサによ
りリクエストされるキャッシュフィルまたはダイレクト
外部アクセスオペレーションを表示するのに、ビット３
１〜２８が保留される。
【０２５８】Ｍ、ＤＩＧＰ３〜０、またはＤＩＧＰ３〜
０ビットのうちのいずれかをセットすると、マスタプロ
セッサ６０がインタラプトされる。セットされているＦ
ＬＴＳＴＳビットをクリアすると、関連するパケット転
送、キャッシュフィルまたは外部アクセスが再スケージ
ュール化される。適当なビットに１を書き込むと、ＦＬ
ＴＳＴＳビットがクリアされ、１つのビットに０を書き
込んでも何の効果もない。
【０２５９】マスタプロセッサ６０のレジスタは、スコ
アボード化されているので、フォールトを生じたダイレ
クト外部アクセスリクエストは必ずしもこのプロセッサ
のインストラクションパイプラインを停止するわけでは
ない。マスタプロセッサ６０はデータアクセスの別の試
みを行う場合に限り、ダイレクト外部アクセス記憶装置
のフォールトにより停止する。フォールトの生じたダイ
レクト外部アクセスロードは、同じ条件下またはダイレ
クト外部アクセスによりロードされるレジスタを使用す
る試みをなす場合に、マスタプロセッサ６０を停止させ
る。デジタル画像／グラフィックプロセッサ７１、７
２、７３または７４によりリクエストされるフォールト
の生じたダイレクト外部アクセスは、リクエストされた
ダイレクト外部アクセスが完了するまでに、常にリクエ
スト中のプロセッサを停止させる。
【０２６０】パケット転送はメモリのうちの２つの領域
間でのデータのブロック転送である。ソース（Ｓｒｃ）
メモリエリアから宛て先（Ｄｓｔ）メモリエリアまで、
転送コントローラ８０によってデータが転送される。ソ
ースおよび宛て先エリアは、オンチップまたはオフチッ
プメモリのいずれでもよい。パケット転送は、転送コン
トローラ８０への領域としてマスタプロセッサ６０また
はデジタル画像／グラフィックプロセッサ７１、７２、
７３、７４のうちの１つによって開始される。転送コン
トローラ８０は、図６および７に示すように、リクエス
ト待ち行列化および優先度決定ロジック３０３により、
固定された優先度決定方法およびラウンドロビン優先度
決定方法を用いてリクエストをサービスする。一つのプ
ロセッサがリクエストを送信すると、このプロセッサは
プロセッサの実行を続けることができる。パケット転送
はプロセッササイクルを追加することなく、転送コント
ローラ８０によって完了される。パケット転送は、異な
る優先度レベルに基づいて送信できるので、より高い優
先度の転送は低い方の優先度の転送をインタラプトでき
る。このようなことが生じると、優先度の低い方の転送
は転送コントローラ８０によって一時中断され、転送内
の現在位置が制御される。より高い優先度の転送が完了
すると、インタラプトされたポイントで一時中断された
転送が自動的に再開される。
【０２６１】パケット転送の理解を容易とするため、パ
ケット転送を説明するのに用いる用語の簡単な定義を順
に説明する。ラインとはメモリにおける多数の隣接する
バイトのことであり、パッチとは開始アドレスが等距離
離間しているライングループのことであり、パケットと
はパッチの組であり、ピッチとは２つのライン間または
２つのパッチの開始点の間のアドレスの差であり、パラ
メータテーブルとはデータのパケットおよびどのように
ソースから宛て先に移動すべきかを記述するパラメータ
の、８ダブルワード長の組であり、リンクされたリスト
とはパラメータテーブルの組であり、テーブルの各々は
リスト内の次のテーブルをポイントするものである。ガ
イドテーブルとは、パケット転送における個々のパッチ
を記述するパラメータのテーブルであり、ソース転送と
は、ソースメモリ位置からのデータの転送のことであ
り、宛て先転送とは、宛て先メモリ位置へのデータの転
送のことである。
【０２６２】各プロセッサは関連するパラメータメモリ
を有し、転送コントローラがプロセッサからのパケット
転送リクエストにサービスする際、転送コントローラ８
０が使用するため、関連するパラメータメモリ内に多数
の位置が別個にセットされている。図１５にはこれらエ
リアが示されている。転送コントローラ８０により使用
されるパラメータメモリエリアは、転送コントローラ８
０の使用のみに限定されているわけではない。しかしな
がら、これら位置に入れられるデータはパケット転送オ
ペレーション中、転送コントローラ８０によってオーバ
ーライトされる可能性があることを知っておく必要があ
る。パケット転送リクエストがアクティブである時、こ
れら位置に書き込みを行ってはならない。その理由は、
このような書き込みによってパケット転送またはそのデ
ータが破壊されるからである。
【０２６３】プロセッサがパケット転送を初期化するた
めのプロセス、方法またはシーケンスの一例は次のとお
りである。対応するパラメータメモリ内にパケット転送
パラメータテーブルを作成する。必要であれば、オンチ
ップメモリ内にパケット転送用ガイドテーブルを作成す
る。ガイドテーブルの性質については後に更に説明す
る。第１パラメータテーブルの開始点をポイントするよ
うに、パラメータメモリ内のリンクされたリストの開始
アドレスをセットする。図１５は、このリンクされたリ
ストの開始アドレスを記憶すべき対応するパラメータメ
モリ内の位置を示す。マスタプロセッサ６０に対し、こ
のリンクされたリストの開始アドレスは、１６進数０１
０１００ＦＣから１６進数０１０１００ＦＦのアドレス
に記憶しなければならない。デジタル画像／グラフィッ
クプロセッサ７１、７２、７３、７４に対しては、この
ようなリンクされたリストの開始アドレスは１６進数０
１００＃０ＦＣ〜１６進数０１００＃０ＦＦ（ここで＃
はデジタル画像／グラフィックプロセッサの数である）
のアドレスに記憶しなければならない。次に適当なパケ
ット転送優先ビットおよびＰビットをセットして、転送
コントローラ８０にリクエストを送る。マスタプロセッ
サ６０のためのＰＫＴＲＥＱ制御レジスタ内およびデジ
タル画像／グラフィックプロセッサ７１、７２、７３、
７４のＣＯＭＭレジスタ内に、これらビットが位置す
る。転送コントローラ８０は、これらレジスタのステー
タスを検出し、図６および７に示された優先度に従って
パケット転送リクエストのサービスをする。
【０２６４】パケット転送リクエストはリンクされたリ
スト構造のように送られる。リンクされたリストは単に
パケット転送パラメータテーブルの集合であり、ここで
は各パケット転送は、リスト上の次の入力の入力ポイン
トに対するポインタを含む。パケット転送はオンチップ
またはオフチップメモリ上で作動できるが、パラメータ
テーブル自体のリンクされたリストはオンチップメモリ
に記憶しなければならない。各プロセッサはメモリに記
憶された多数のリンクされたリストを有することができ
るが、一時にそのうちの一つしかアクティブになれな
い。リクエスト中のプロセッサのパラメータメモリ内の
専用のリンクされたリストの開始アドレス位置に、アク
ティブなリンクされたリストの開始点が記憶される。リ
ンクされたリスト内の各入力パラメータテーブルは、リ
スト上の次の入力の位置に対するポインタを含む。リス
トの終了部はパケット転送パラメータテーブルのパケッ
ト転送オプションフィールド内のストップビットによっ
てマークされているので、リスト内の最終入力は、いず
れの位置もポイントできる。
【０２６５】図１６は、簡単なリンクされたリスト構造
を示す。このリストは２つのパケット転送パラメータテ
ーブルを含む。リスト開始ポインタは、第１パケット転
送パラメータテーブルの開始アドレスを記憶し、第１パ
ケット転送パラメータテーブル内の第１データは、第２
の、すなわち本例では最終のパケット転送パラメータテ
ーブルのアドレス内にある。本例は、２つのパケット転
送パラメータテーブルしか含まないが、リンクされたリ
ストは、オンチップメモリに合わせるよう、できるだけ
長くすることができる。
【０２６６】あるプロセッサがＰビットをセットするこ
とによりパケット転送を送った場合、転送コントローラ
８０は対応するプロセッサのＱビットをセットすること
によって応答する。このことは、そのプロセッサのリン
クされたリストがパケットコントローラ８０内に待ち行
列状になっていることを表示する。パケット転送優先レ
ベルに適当なラウンドロビントークンがリクエスト中の
プロセッサに達すると、転送コントローラ８０はリクエ
ストのサービスをアクティブに開始する。転送コントロ
ーラ８０がリクエスト中のプロセッサのパラメータメモ
リ内のリンクされたリストの開始位置を読み出す。転送
コントローラ８０は第１パケット転送パラメータテーブ
ルの内容を、そのソースマシン３２０および宛て先マシ
ン３４０内のレジスタに読み出す。次に転送コントロー
ラ８０はソースマシン３２０および宛て先マシン３４０
を使用して、パラメータテーブル内に表示されたように
データを転送する。パケット転送が完了すると、転送コ
ントローラ８０はリンクされたリスト内の次のアドレス
と共に、パラメータメモリ内のリンクされたリストの開
始アドレスを更新する。このアドレスは、ちょうど完了
したパケット転送パラメータテーブルの第１入力から読
み出される。転送コントローラは次に、リンクされたリ
スト上の最後の入力に達するまで、この手順を繰り返
す。
【０２６７】本明細書に述べたパケット転送デバイス、
プロセスおよび方法は、データの移動のフレキシビリテ
ィを最大にできるよう、多数の異なるフォーマットおよ
びオプションを提供するものである。これらフォーマッ
トを検討する際、パケット転送のソース転送と宛て先転
送とは互いに独立していることに留意することが重要で
ある。これにより読み出し時のフォーマットと完全に異
なるフォーマットを利用してパケットデータを書き込む
ことができ、これにより任意の数のスプレッド機能また
はマージ機能を自動的に達成できる。これら２つの基本
的パケット転送フォーマットは、次元が決定され、ガイ
ドされている。これらフォーマットはソース転送または
ソース転送を記述しているかまたは宛て先転送を記述し
ているかに応じて、どのようにデータを読み出すか、ま
たは書き込むかを決定できる。ソース転送と宛て先転送
に対して異なるフォーマットを規定することが可能であ
ることに留意されたい。
【０２６８】次元の定められた転送は、最もシンプルな
タイプであるが、最も硬直したタイプでもある。このよ
うな次元の定められた転送はデータバイトの簡単な隣接
するリニアシーケンスでもよいし、または多数のかかる
領域から構成できるソースまたは宛て先を記述する。ア
ドレス指定機構は三次元までのアレイの指定を可能とす
る。この機構は、単一パケット転送による多数の二次元
状パッチの転送を可能とする。第１またはＡ次元に沿う
データは、常に１バイトだけ離れている。第２すなわち
Ｂ次元および第３すなわちＣ次元に沿う間隔は任意であ
るが、パッチ全体に対して固定されている。宛て先次元
が完了すると、転送が完了する。
【０２６９】図１７は、次元の定められた転送がどのよ
うにソースメモリまたは宛て先メモリにアクセスするか
の例を示している。この図は３ラインの２パッチから成
るパケットを示しており、各パッチは５１２個の隣接す
る８ビットピクセルから成る。例えば２つのデジタル画
像／グラフィックプロセッサ７１、７２、７３、７４が
３×３の畳み込み（各々はラインのパッチの１つに作用
する）を実行しようとしている場合、これが必要となり
得る。第１パッチ（ＰＱＲ）は、デジタル画像／グラフ
ィックプロセッサ７１と関連するデータメモリ２２に転
送すべきデータを示し、第２パッチ（ＳＴＵ）データは
デジタル画像／グラフィックプロセッサ７２に関連する
データメモリ２７に転送すべきデータを示す。本例はソ
ースメモリエリアから転送コントローラ８０がデータを
どのように読み出すべきかを指定しているので、ソース
転送を示していることになる。データパケットは、次の
パラメータ、すなわちＡカウント、Ｂカウント、Ｃカウ
ント、開始アドレス、ＢピッチおよびＣピッチによって
特定される。Ａカウントとは、第１次元内の隣接するデ
ータバイトの数であり、図１７の例ではこの数は５１２
である。Ｂカウントとは、パッチを形成する工程の数ま
たは１未満のライン数である。図１２はＢカウントが２
である場合を示す。Ｃカウントは１未満のパケットを形
成するためのパッチ工程の数である。図１７はＣカウン
ト数が１である場合を示す。開始アドレスとは、パケッ
トの開始点のリニアアドレスである。このアドレスはＰ
と表示されるバイトのアドレスである。Ｂピッチとは第
２次元のリニアピッチのことである。すなわちバイトＰ
とＱとのアドレスの差またはバイトＱとＲとのアドレス
の差である。Ｃピッチとは第３次元のリニアピッチ、す
なわちバイトＰとＳとのアドレスの差のことである。ソ
ース転送および宛て先転送のいずれも、このように定義
できるが、ソースと宛て先の形状を全く異なるようにで
きるように、パラメータは独立したものである。
【０２７０】次元の定められた転送のすべての次元をア
クティブにする必要はない。Ｂカウントおよび／または
Ｃカウントを０にセットすることにより、転送を個々の
バイト、ピクセルの倍数バイト、ラインまたはパッチに
限定できる。０のＡカウント値は転送されるデータを０
にするので、エラーを発生し得る。
【０２７１】ガイド転送とは次元アドレスのシーケンス
をパケット転送パラメータ内の値のみから計算するので
はなく、オンチップメモリ内のテーブルからガイドする
転送のことである。これらのオペレーションは次元の定
められた転送よりも複雑であるが、よりフレキシブルで
ある。ガイド転送には２つのクラス、すなわち固定パッ
チ転送と可変パッチ転送とがある。固定パッチガイド転
送は次元の定められた転送の場合のようにパケット転送
パラメータ内に記述された第１次元および第２次元を有
するが、第３次元はオンチップガイドテーブル内のエン
トリーからガイドされる。可変パッチガイドテーブルで
はガイドテーブルは各パッチに対しＡ次元およびＢ次元
のサイズも決定する。いずれの形態でも、２つの１次元
は次元の定められたテーブルと同じようにアクティブで
ある。従って各ガイドテーブルエントリーが２つの第１
次元のサイズに従って個々のバイト、倍数バイトの個々
のピクセル、ラインまたは２次元パッチを移動できる。
これによりルックアップテーブルによるライン描きまた
はデータ処理の際に生じるような多数のイレギュラーな
オペレーションが可能となる。
【０２７２】特に表示しない限り、ガイド転送について
の次の記載における情報は、ソース転送および宛て先転
送の双方にも同じように当てはまる。ガイドテーブルは
単なるエントリーのブロックであり、これは転送のタイ
プに応じて３２ビットまたは６４ビットとなり得る。こ
のガイドテーブルは、オンチップメモリ内に位置してい
なければならない。ガイドテーブルは固定パッチ転送に
対しては、３２ビットワードのアドレスに整列していな
ければならず、可変パッチ転送に対しては６４ビットの
ダブルワードアドレスに整列していなければならない。
ガイドテーブルが含むガイドテーブルの開始アドレスお
よびエントリーの数は、対応するパケット転送パラメー
タテーブル内に表示される。各ガイドテーブルエントリ
ーはパケット転送内の２次元パッチに対応しており、転
送コントローラ８０がパケット転送サービスをする際、
このコントローラはパケット転送内の次のパッチの処理
をするのに必要なように、ガイドテーブルエントリーを
一つずつフェッチする。ガイドテーブルエントリーの詳
細については、下記のガイド転送の詳細な説明で述べ
る。
【０２７３】固定パッチガイド転送は、３２ビットエン
トリーを含むオンチップガイドテーブルを使用する。こ
のテーブルは、ワード整列されていなければならないの
で、テーブルのエントリーアドレスの最小位の２つのビ
ットは００でなければならない。各エントリーは３次元
の転送のためのアドレスを計算するのに使用される情報
を含む。固定パッチ転送は３つのタイプがある。すなわ
ち固定パッチデルタガイド転送、固定パッチオフセット
転送および固定パッチオフセットガイドルックアップテ
ーブル転送がある。これらタイプについては、下記によ
り詳細に説明する。
【０２７４】固定パッチデルタガイド転送に対し、ガイ
ドテーブルは現在のパッチの開始アドレスを形成するの
に、先の２次元パッチの開始アドレスに追加すべき３２
ビットのデルタ値を含む。パッチサイズはＡカウントお
よびＢカウントパケット転送パラメータによって固定さ
れ、定義される。
【０２７５】図１８に、固定パッチデルタガイドパケッ
ト転送のプロセスおよび方法の一例が示されている。こ
こで、第１パッチすなわちパッチＡの開始アドレスを形
成するため、パケット転送パラメータ内に示された開始
アドレスに値デルタＡが加算される。この開始アドレス
は最終パッチ開始レジスタ４０３に記憶され、パッチＢ
の開始アドレスを形成するのに最終パッチ開始点４０３
に記憶されたパッチＡの開始アドレスに、デルタＢが加
算され、同様に、その後同じような加算が行われる。こ
こで加算値は次のパッチの開始アドレスのベースを形成
するよう、最終パッチ開始レジスタ４０３に常時記憶さ
れることに留意されたい。図１８に示すように、テーブ
ルポインタ５０１は、ガイドテーブル５０２内の次のエ
ントリーをポイントするように、各パッチの後に４バイ
トだけインクリメントされる。多数のエントリーカウン
タ５０３には、最初パケット転送パラメータテーブルか
らのエントリー値の数がロードされており、エントリー
カウンタ５０３の数は各パッチの後で一つだけデクリメ
ントされる。エントリー各５０３の数が０に達するとパ
ケット転送が終了する。
【０２７６】固定パッチオフセットガイドパケット転送
は、ガイドテーブル５０２を使用し、このテーブル５０
２は各パッチの開始アドレスを形成するため、パケット
転送パラメータ内に示されるベースアドレスに加算すべ
き３２ビットの値を含む。パッチサイズはＡカウントお
よびＣカウントパケット転送パラメータにより固定さ
れ、定義される。
【０２７７】図１９は固定パッチオフセットガイドパケ
ット転送のためのアドレス指定機構プロセスおよび方法
を示す。ガイドテーブル５０２における第１エントリー
からの値デルタＡは、パッチＡの開始アドレスを形成す
るため、パケット転送パラメータテーブルに特定され、
ベースアドレスレジスタ５０５に記憶されたベースアド
レスに加算される。次に、パッチＢの開始アドレスを形
成するよう、ベースアドレスレジスタ５０５内に記憶さ
れたアドレスにデルタＢが加算され、ガイドテーブル５
０２内の最終エントリーまでに同様な加算が行われる。
ここで、パケット転送パラメータテーブル内に特定され
たベースアドレスが０になると、ガイドテーブル５０２
は絶対アドレスを指定する。デルタガイド転送の場合と
同じように、テーブルポインタ５０１は現在のガイドテ
ーブルエントリーをポイントし、エントリーカウンタ５
０３の数は実行するパッチの数をトラッキングする。
【０２７８】ガイドテーブル５０２は、固定パッチオフ
セットガイドルックアップテーブルパケット転送に対
し、３２ビットのオフセット値を含む。この値はオフセ
ットレジスタ５０６内で０フィルの状態で０、１、２ま
たは３ビットだけ左にシフトし、ベースアドレスレジス
タ５０５内に記憶されたアドレスに加算されるべきもの
である。ベースアドレスレジスタ５０５に記憶されたベ
ースアドレスは、パケット転送パラメータに示されてお
り、これによりルックアップテーブルのデータサイズと
独立したルックアップテーブルのオペレーションのため
に転送を利用できる。固定パッチオフセットガイドルッ
クアップテーブルフォーマットは、ソース転送に対して
使用できるだけである。シフト量はパケット転送パラメ
ータのＡカウントフィールドのビット１〜３のうちの最
も左側のビットの位置によって表示されている。ビット
３のうちの１は、左にシフトされた３つの場所を示し、
ビット２は２つの場所を示し、ビット１は１つの場所を
示す。ビット１〜３の中に１がない場合は、０シフトを
示す。このような左シフトにより、８、１６、３２およ
び６４ビットのサポートが可能となる。ルックアップテ
ーブル転送のためのパッチサイズは、固定された１次元
であり、１、２、４または８バイトにセットされる。
【０２７９】図２０は、固定パッチオフセットガイドル
ックアップテーブルパケット転送のためのアドレス計算
の一例を示す。ここでオフセットＡはＡカウントフィー
ルド内の値によって示されるようなルックアップテーブ
ルのデータサイズに従って、０、１、２または３ビット
だけ左にシフトされる。オフセットレジスタ５０５内の
このようなシフトされたアドレスは、パッチＡの開始ア
ドレスを形成するため、ベースアドレスレジスタ５０５
内に記憶されたベースアドレスに加算される。次に、オ
フセットＢ値がシフトされ、ベースアドレスレジスタ５
０５内のベースアドレスに加算され、パッチＢの開始ア
ドレスを形成し、同様な操作が次々に実行される。ガイ
ドテーブル５０２からオフセット値がロードされる際に
シフトが行われる。先の実施例で述べたように、テーブ
ルポインタ５０１およびエントリーレジスタ５０３の数
は、ガイドテーブル５０２内の現在位置およびパッチの
数のトラッキングを維持する。
【０２８０】可変パッチガイド転送は、パケット転送パ
ラメータ内でなく、ガイドテーブル内のすべてのパッチ
サイズ情報を特定する。これによりパケット転送内の各
パッチが異なる次元を有することができる。転送はデル
タガイドまたはオフセットガイドのいずれでもよい。ガ
イドテーブルは可変ガイドパッチ転送に対し６４ビット
のダブルワードエントリーから成る。図２１にガイドテ
ーブル用の小エンディアンフォーマットが示されてい
る。ダブルワードの下方の半分は第１の２つの次元に対
するＡカウント値およびＢカウント値を含む。上方の３
２ビットは第３次元のアドレスを計算するのに使用され
る値を含む。図２２は、大エンディアンガイドテーブル
フォーマットを示し、このフォーマットでは、上方の３
２ビットがＡカウント値およびＢカウント値を含み、下
方の３２ビットがオフセットまたはデルタを含む。
【０２８１】３２ビットの書き込みを用いることによ
り、エンディアンフォーマットから独立したガイドテー
ブルを作成するためのソフトウェアが適当に与えられ
る。ＡおよびＢカウントはワード１のアドレスに現れ、
オフセット／デルタアドレスはワード０のアドレスに現
れる。ここでワード１はワード０よりも大きいアドレス
の４バイトにある。転送コントローラ８０は６４ビット
のアクセス中に一時に双方の３２ビットワードをアクセ
スし、そのとき選択されているエンディアンモードに従
って正しい内部オペレーションをするのに必要なワード
順序を調節する。可変パッチ転送のためのガイドテーブ
ルエントリーはダブルワードに整列すべきである。すな
わちバイトアドレスの３つの最小位ビットを０００とし
なければならない。
【０２８２】図２３は、可変パッチのデルタガイドパケ
ット転送の一例を示す。可変パッチデルタガイドパケッ
ト転送に対し、ガイドテーブルエントリーの第１ワード
は、最後のパッチ開始レジスタ５０４内に記憶された先
のパッチの開始アドレスに加算すべき３２ビットのデル
タ量を含む。パケット転送パラメータには第１パッチの
ための開始アドレスが示されている。パッチサイズは可
変であり、各ガイドテーブルエントリーの第２ワード内
に指定される。ここで、パッチＷの開始アドレスを形成
するのに、パケット転送パラメータ内に特定された開始
アドレスにデルタＷが加算される。Ａカウントは第１次
元のバイトの数の長さを決定し、Ｂカウントは第２次元
のサイズ（これはライン−１の数である）を決定する。
次にパッチＸの開始アドレスを発生するよう、最終パッ
チ開始レジスタ５０４内に記憶されたパッチＷ開始アド
レスにデルタＸが加算される。先に固定パッチ転送の場
合に述べたように、テーブルポインタ５０１およびエン
トリーカウンタ５０３の数は、ガイドテーブル５０２内
の位置のトラッキングを維持する。各ガイドテーブルエ
ントリーは、６４ビットすなわち８バイトであるので、
テーブルポインタ５０１は、８バイトよりも大きいアド
レスをポイントするようにインクリメントされる。
【０２８３】図２４には、可変パッチオフセットガイド
パケット転送の一例が示されている。可変パッチオフセ
ットガイドパケット転送のための各ガイドテーブルエン
トリーの１ワードは、３２ビットオフセット値を含む。
この３２ビットのオフセット値は、各パッチの開始アド
レスを計算するよう、ベースアドレスレジスタ５０５内
に記憶されたベースアドレスに加算される。このベース
アドレスはパケット転送パラメータ内で特定される。パ
ッチサイズは可変であり、各ガイドテーブルエントリー
の他方の半分内に特定される。パッチＷの開始アドレス
を発生するように、ベースアドレスレジスタ５０５内に
記憶されているベースアドレスに、アドレスＷの値が加
算される。Ａカウント値およびＢカウント値はパッチの
サイズを決定する。パッチＸのための開始アドレスを得
るよう、ベースアドレスレジスタ５０５内に記憶された
下のベースアドレスにオフセットＸが加算される。テー
ブルポインタ５０１およびエントリーカウンタ５０３の
数は、ガイドテーブル５０２内の位置のトラッキングを
維持しながらテーブルポインタ５０１が８だけインクリ
メントされる。
【０２８４】ルックアップテーブルパケット転送に類似
する、値でフィルする（ｆｉｌｌ−Ｗｉｔｈ−ｖａｌｕ
ｅ）パケット転送は、ソース転送に対して指定できるに
すぎない。この値でフィルするパケット転送は実際には
ソースメモリからデータを転送するのではなく、むしろ
パケット転送パラメータ内にソースの値を特定するよう
になっている。２つの３２ビットフィールド、最大位の
フィル値のワードおよび最小位のフィル値のワードが、
宛て先メモリを満たすのに使用される６４ビットの値を
特定する。フィルパターンが６４ビット未満であれば、
最小値のフィル値のワードおよび最大位のフィル値のワ
ードにわたって、このパターンを再現しなければならな
い。フィル値では整列オペレーションが実行されず、宛
て先ダブルワードに書き込まれるバイトはフィル値のダ
ブルワードからの対応するバイトとなっている。値でフ
ィルするパケット転送に対して、ソース開始アドレスま
たはソース次元カウントは特定されない。パケット転送
のサイズは宛て先転送パラメータによって決定される。
【０２８５】種々の転送フォーマットによりソース転送
と宛て先転送の多数の組み合わせが可能となっている。
これら組み合わせを特定するため、パケット転送パラメ
ータテーブル内のパラメータのフォーマットは、必要な
ソース転送および宛て先転送のタイプに応じて変わる。
パラメータテーブルの内容の説明を補助するため、図２
５〜２９に種々の可能なパラメータの例が示されてい
る。
【０２８６】パケット転送パラメータテーブルは、オン
チップメモリすなわちマスタプロセッサ６０のパラメー
タメモリ１５、デジタル画像／グラフィックプロセッサ
７１、７２、７３、７４のパラメータメモリ２５、３
０、３５または４０、もしくは、デジタル画像／グラフ
ィックプロセッサ７１、７２、７３、７４のデータメモ
リ２２、２３、２４、２７、２８、２９、３２、３３、
３４、３７、３８または３９内にあることが好ましい。
パケット転送パラメータテーブルは、整列された６４バ
イトでなければならない。すなわち６つの最小位アドレ
スビットが００００００となる。どのメモリがこのテー
ブルを含むかについては、制限はない。従ってマスタプ
ロセッサ６０はデジタル画像／グラフィックプロセッサ
７１に対応するパラメータメモリ２５にあるパラメータ
テーブルを使用することができる。リクエスト中のプロ
セッサはパケット転送リクエストを送る前に自己のパラ
メータメモリ内のリンクされたリストの開始アドレス位
置に適当な開始アドレスを入れるだけである。
【０２８７】図２５〜２８に関連して、次の章はパケッ
ト転送パラメータ内の種々のフィールドについて述べ
る。ＰＴによって表示されるパケット転送パラメータの
開始アドレスに対する各フィールドのアドレスは、フィ
ールドが有効な転送タイプと同じように示される。多く
の場合、２つの同じフィールドがあり、１つはソース転
送用であり、他方は宛て先転送用である。これらの場
合、１つのコンテクストでフィールドの記述が示され
る。あるフィールドは、転送のタイプに応じて使用しな
い。これらのケースではフィールドはプログラムしない
ままにできる。表１４は可能なオプションのすべてをリ
ストアップしたものである。以下、これらのオプション
について詳細に説明する。
【０２８８】
【表１４】
【０２８９】パケット転送パラメータ内の第１データワ
ードは、次のパラメータテーブルの次のパケット転送開
始アドレスである。このワードはすべてのパケット転送
タイプに存在し、パケット転送用のリンクされたリスト
上の次のエントリーの開始点に対する３２ビットのポイ
ンタである。このワードは６４バイトの整列したオンチ
ップアドレスをポイントするので、このアドレスの６つ
の最小位のビットは００００００とならなければならな
い。パケット転送用オプションフィールド内の停止ビッ
トは、リンクされたリストを終了させるのに使用される
ので、リンクされたリストの最終エントリーは、次の特
別なアドレスエントリーを必要としない。パケット転送
が成功裏に終了するときはいつも、リクエスト中のプロ
セッサのパラメータメモリ内のリンクされたリストの開
始アドレス位置に、次のパケット転送エントリーアドレ
スワード内の値が書き込まれる。これによりポインタは
次のパケット転送に自動的に進む。このポインタは、リ
ンクされたリストに実行を休止するのに停止ビットが使
用される場合に、このポインタがリンクされたリストが
イネーブルされた際にリンクされたリスト上の次のパケ
ット転送をポイントするように、リンクされたリスト上
の最終パケットが完了した後にも、更新される。
【０２９０】第２ワードは、パケット転送オプションフ
ィールドとなっている。これはＰＴ＋４に位置する。こ
のパケット転送オプションフィールドは、データを転送
する方法で種々のオプションを指定するようにすべての
パケット転送タイプで使用される。以下、このパケット
転送オプションフィールドについて詳細に説明する。
【０２９１】次元が定められたパケット転送およびデル
タガイドパケット転送で使用される第３および第４デー
タワードは、ソースおよび宛て先開始アドレスとなって
いる。ＰＴ＋８にはソース開始アドレスがあり、ＰＴ＋
１２には宛て先アドレスがある。これらフィールドは次
元の定められたパケット転送およびデルタガイドパケッ
ト転送で使用される。次元の定められたパケット転送に
対し、各々はソースまたは宛て先のための開始バイトア
ドレスを表示する３２ビットのワードであり、デルタガ
イド転送に対し、各々はソースまたは宛て先転送のため
に第１デルタオフセット値を加算する開始アドレスを示
す。
【０２９２】オフセットガイドパケット転送で使用され
る第３および第４データワードは、ＰＴ＋８にはソース
開始アドレスがあり、ＰＴ＋１２には宛て先アドレスが
ある。これらフィールドは、オフセットガイド転送モー
ドを使用する際に、ソースおよび宛て先開始アドレスの
場所をとる３２ビットのオフセット値である。
【０２９３】第５および第６データワードは、ソースお
よび宛て先のＡおよびＢカウントであり、ＰＴ＋１６バ
イトにおける第５データワードはビット１５〜０にソー
ス用のＡカウントを有し、ビット３１〜１６にソース用
のＢカウントを有する。同様に、ＰＴ＋２０における第
６データワードは、ビット１５〜０に宛て先用Ａカウン
トを有し、ビット３１〜１６に宛て先用Ｂカウントを有
する。このＡカウントの１６ビットフィールドは、次元
の決められた、すなわち固定パッチ転送のためのソース
または宛て先の対応する第１次元において、転送すべき
バイトの数を指定する。可変パッチガイド転送に関して
は、Ａカウントフィールドは使用されない。更に値でフ
ィルされたパケット転送に関してはソースＡカウントは
使用されない。Ｂカウントの１６ビットフィールドは、
次元の定められた、または固定されたパッチ転送用のソ
ースまたは宛て先の対応する第２の次元で発生すべきス
テップ数を特定する。これはライン−１の数に等しい。
従って０の値は第２の次元をディスエーブルし、その結
果パッチ当たり１本のラインしか転送しない。ソースＢ
カウントは値でフィルされたパケット転送中には使用さ
れない。
【０２９４】次元の定められたパケット転送内のＰＴ＋
２４およびＰＴ＋２８に位置する第７および第８データ
ワードは、それぞれソースＣカウントおよび宛て先Ｃカ
ウントである。これら３２ビットのフィールドはソース
または宛て先の第３次元におけるパッチ工程数を特定す
る。従って０の値は第３次元をディスエーブルし、一つ
のパッチしか転送しない。フィル転送に対してはソース
Ｃカウントフィールドを使用されない。
【０２９５】デルタまたはオフセットガイドパケット転
送における第７および第８データワードはエントリーの
数である。これらの３２ビットフィールドにおける値
は、それぞれソースおよび宛て先のためのガイドテーブ
ルのエントリーの数を指定する。従ってこれらフィール
ドは、転送される情報のパッチ数を表示する。値が０で
あればデータ転送は行われない。
【０２９６】ＰＴ＋３２およびＰＴ＋３６には第９およ
び第１０データワードがある。次元の定められた固定パ
ッチパケット転送では、これら３２ビットのフィールド
はソースおよび宛て先の第２次元のピッチを特定する。
このピッチの値はソースまたは宛て先ラインの開始アド
レスに加算され、次のラインの開始アドレスを得る。対
応するＢカウントフィールドにおける値は、０である
が、このフィールドはプログラムされない状態のままに
できる。
【０２９７】ＰＴ＋４０およびＰＴ＋４４にはそれぞれ
第１１および第１２データワードがある。次元の定めら
れたパケット転送では、これら３２ビットフィールドで
は、ソースまたは宛て先の第３次元のピッチを特定す
る。次のパッチの開始アドレスを得るのに、ソースまた
は宛て先パッチの開始アドレスにこのピッチの値が加算
される。対応するＣカウントフィールド内の値が０であ
れば、このフィールドはプログラムされない状態のまま
にできる。
【０２９８】デルタまたはオフセットガイド転送におい
て、第１１および第１２データワードは、ガイドテーブ
ルアドレスである。これらフィールドにはそれぞれのガ
イドテーブル内の第１エントリーをポイントする整列さ
れたアドレスがロードされる。これらデータワードの値
は、ガイドテーブルからエントリーが取り出されるたび
に固定パッチ転送に対しては４だけ、または可変パッチ
転送に対しては８だけ自動インクリメントされる。これ
らガイドテーブル開始アドレスは、固定パッチパケット
転送に対しては３２ビットワードアドレスに対して整列
し、可変パッチパケット転送に対しては６４ビットダブ
ルワードアドレスに整列しなければならない。ガイドテ
ーブルはオンチップメモリ内になければならず、いずれ
かの条件が真でなければ、イリーガルなアドレスエラー
インタラプトが生じる。
【０２９９】第９および第１１データワードは、値で満
たされたパケット転送において特別な用途がある。これ
ら２つの３２ビットフィールドは６４ビットフィルパタ
ーンを構成する。宛て先のダブルワードに書き込まれた
バイトはフィル値のダブルワード内の対応するバイトか
ら取り出される。従ってフィルパターンが６４ビット未
満であれば、これら２つのデータワード内でデータ値を
繰り返さなければならない。値でフィルするパケット転
送に対し、このフィル値はソースに対してのみ可能であ
るが、他方、宛て先は次元の定めれられた、固定または
可変パッチのデルタまたはオフセットガイドにできる。
【０３００】パケット転送がソーストランスペアレンシ
ーを利用する場合、第１３および第１４データワードは
トランスペアレンシー値をホールドする。この６４ビッ
トのダブルワードはＰＴ＋４８で開始する。この６４ビ
ットフィールドはトランスペアレンシーを選択した場
合、比較すべき値を表示するのに使用される。パケット
転送オプションフィールドのパケットアクセスモードフ
ィールドは、このフィールド内に含まれる値のトランス
ペアレンシーサイズまたは数を表示する。宛て先ダブル
ワードにすぐに書き込まれるバイトは、トランスペアレ
ンシー値内の対応するバイトと比較され、一致が見つか
ればバイトストローブが非アクティブにドライブされ
る。ピクセルサイズが６４ビット未満であれば、データ
値を再現しなければならない。このフィールドはブロッ
クの書き込みを除くすべての非トランスペアレンシー転
送に対しては用いられない。ソーストランスペアレンシ
ー値は、エンディアンモードにかかわらず、メモリに書
き込まれるのとまさに同じように、転送コントローラ８
０によって使用されるので、ワードスワップは生じな
い。これは図２５に示されている。パケット転送パラメ
ータテーブル開始アドレスに続く４８バイトをアドレス
指定するダブルワード書き込みとして常にこの値を書き
込むことにより、混乱を避けることができる。
【０３０１】パケット転送はブロック書き込みモードを
使用する場合、第３および第４データワードはカラーレ
ジスタのデータをホールドする。６４ビットのカラーレ
ジスタフィールドはブロック書き込みサイクルの準備の
際にビデオランダムアクセスメモリ（ＶＲＡＭ）をロー
ドするのに使用される値を含む。この値は、シミュレー
トされたブロック書き込みを実行する際にも使用され
る。転送コントローラ８０はエンディアンモードにかか
わらず、トランスペアレンシー値に関してこれまで述べ
たのとまったく同じ態様で書き込まれるカラーレジスタ
値を使用する。これは図２９に示されている。以下、こ
のフィールドの使用について詳細に説明する。
【０３０２】パケット転送パラメータの最終ダブルワー
ドを形成するＰＴ＋５６で開始する第１５および第１６
データワードは、すべての転送モードに対してそのとき
は使用されず、プログラムされない状態のままにでき
る。これらデータワードはマルチプロセッサ集積回路１
００を未来バージョンで使用できる。
【０３０３】図２５〜２９は、パケット転送パラメータ
テーブルの少数の可能なフォーマットを示す。図２５
は、ソーストランスペアレンシーを有するソースおよび
宛て先用の次元の定められたパケット転送用のパラメー
タのテーブルの一例を示し、ＰＴ＋４８にトランスペア
レンシーワード０が記憶され、ＰＴ＋５２にトランスペ
アレンシーワード１が記憶される。図２６は、値でフィ
ルする宛て先用の次元の定められたパケット転送用パラ
メータテーブルの一例を示す。ＰＴ＋４０にフィル値の
最大のビットが記憶される。ＰＴ＋３２にフィル値の最
小位のビットが記憶される。図２７は、次元の定められ
たソースおよび固定パッチガイド宛て先パケット転送用
のパラメータテーブルの一例を示す。ＰＴ＋１２におけ
るデータワードは、ベースアドレスを記憶し、ＰＴ＋２
８におけるデータワードはガイドテーブル内のエントリ
ー数を記憶し、ＰＴ＋４４におけるデータワードはガイ
ドテーブルの開始アドレスを記憶する。図２８は、次元
の定められたソースおよび可変パッチガイド宛て先パケ
ットのためのパラメータテーブルの一例を示す。通常Ｐ
Ｔ＋２２に記憶される宛て先ＡおよびＢカウントはプロ
グラムされないが、その理由は、これらカウントが宛て
先ガイドテーブルの一部であるからである。図２９は、
次元の定められたブロック書き込みパケット転送用の一
例を示す。ＰＴ＋４８で開始するダブルワードは、カラ
ーレジスタワード０および１を含むことに留意された
い。
【０３０４】パケット転送オプションフィールドはソー
スおよび宛て先転送のためにどんなフォームの転送を用
いるかを選択し、現在のパケットがリンクされたリスト
を終了させるかどうかを決定する。更に特殊転送モー
ド、パケット転送終了時の付加的アドレス計算の実行、
次元アドレス計算の方向変化またはソース転送と宛て先
転送の反転のような多数の付加的特徴の選択を可能にす
る。図３０にパケット転送オプションフィールドのフォ
ーマットが示されている。オプションフィールドにすべ
て０をロードすることにより、特殊アドレスモードを用
いないで、ソースおよび宛て先で次元の定められた転送
を利用するデフォールトパケット転送を行うことにな
る。
【０３０５】パケット転送オプションフィールドのビッ
ト１〜０は、宛て先更新モードフィールドを形成する。
これら２つのビットは、元のパケット転送パラメータテ
ーブル内の宛て先開始アドレスが、パケット転送が完了
した場合にどのように更新されるかを表示する。これら
ビットが０でなければ、パケット転送完了後に余分なア
ドレス計算を行う。パケット転送パラメータテーブルに
指定された元の宛て先開始アドレス上にこの値が書き込
まれる。これによりパケット転送を更に送ることが可能
となり、オフ状態から続けることが可能となる。これは
特に２つのメモリエリア間でピンポン操作するのに有効
である。
【０３０６】表１５に、宛て先更新モードがリストアッ
プされている。下記のような宛て先反転アドレス指定ビ
ットの反転宛て先Ｃまたは反転宛て先Ｂの一方がセット
されると、加算よりも減算を行う。
【０３０７】
【表１５】
【０３０８】宛て先更新モードは、使用中の最大次元の
追加ステップを実行するのに使用できるが、他の有効な
オペレーションも実行できる。転送は２次元だけにする
ことができたが、Ｃピッチを加えるよう、モード１０も
使用できる。これにより最終パケットに対し次の２次元
パケットを位置させることができる。２つの１次元また
は２次元パッチ間で、例えばオンチップデータメモリ上
でピンポン動作するパケット転送を再送信するのにモー
ド１１が特に有効である。完了時にパケット転送パラメ
ータを更新するたびに、第３次元のアドレス指定方向が
反転されるので、この方向はメモリエリア間で交互に変
わる。
【０３０９】この機能は、主に次元の定められた転送と
共に使用することを意図するものである。この機能は、
ガイド転送で指定できるが、注意が必要である。ガイド
転送に対しては、宛て先Ｃピッチは宛て先ガイドテーブ
ルポインタと置換されていることを思い出していただき
たい。
【０３１０】パケット転送オプションフィールドのビッ
ト６〜４は、宛て先転送モードフィールドを形成する。
これら３つのビットは宛て先アドレス指定のためにどの
フォームの転送を使用すべきかを表示する。ソース指定
モードルックアップテーブルおよび値によるフィル操作
は宛て先アドレス指定のために定義されていない（保留
されている）。
【０３１１】
【表１６】
【０３１２】パケット転送オプションフィールドのビッ
ト９〜８は、ソース更新モードフィールドを形成する。
表１７に、このソース更新モードが示されている。適当
なソース反転アドレス指定ビット、反転ソースＣまたは
反転ソースＢがセットされる場合、加算よりも減算を実
行する。
【０３１３】
【表１７】
【０３１４】これら２つのビットはパケット転送が完了
した際に元のパケット転送パラメータ内のソース開始ア
ドレスをどの値で更新すべきかを表示する。これらビッ
トが０でなければパケット転送完了後に追加的ソースア
ドレス計算を実行する。次にパケット転送パラメータに
指定された元のソース開始アドレス上にこの値を書き込
む。これによりパケット転送を再び送ることができ、先
の時間に残っていた場所より続けることができる。この
ような転送は、２つのメモリエリア間でピンポン操作す
るのに特に有効である。これらモードは先に宛て先アド
レスの発生で述べたように、操作アドレスの発生でも同
じような用途がある。
【０３１５】パケット転送オプションフィールドのビッ
ト１４〜１２は、ソース転送モードフィールドを形成す
る。これら３つのビットは、ソースアドレス指定のため
どのフォームの転送を使用すべきかを表示する。表１８
にこれらのコーディングを示す。
【０３１６】
【表１８】
【０３１７】パケット転送オプションフィールドのビッ
ト１８〜１６は、パケット転送アクセスモードフィール
ドを形成する。これら３つのビットは表１９に示される
ような特別なアクセスモードをエンコードするのに用い
られる。これらモードは宛て先にソースデータを書き込
む方法を変えるものであり、オンチップメモリの宛て先
に対し、モード０００の通常の転送しか許可されない。
【０３１８】
【表１９】
【０３１９】０００のコーディングは、外部メモリに対
する通常のアクセスモードまたはページモードアクセス
を可能にする。ソースまたは宛て先上では特別なアドレ
ス指定モードは使用されない。変更をすることなく、ソ
ースから宛て先にデータが転送される。
【０３２０】００１のコーディングは、周辺デバイス転
送モードを可能にする。周辺デバイスモードはメモリコ
ントローラとして転送コントローラ８０を使用するマル
チプロセッサ集積回路１００の外部のメモリを、他のデ
バイスが読み出したり書き込んだりするのを可能にす
る。デバイスのメモリの読み出しはソースをプログラム
することによって達成され、デバイスのメモリへの書き
込みは宛て先をプログラムすることによって達成され
る。いずれの場合にせよ、転送コントローラ８０は通常
は転送パラメータに従って発生されたアドレスによりメ
モリアドレスおよび制御ラインをドライブするが、周辺
デバイスがデータを読み出したりドライブしたりできる
ように、データバスをハイインピーダンスモードとす
る。周辺デバイスモードは値でフィルする転送を除き、
任意の形態のソースまたは宛て先転送と共に使用でき
る。
【０３２１】０１０のコーディングはパケット転送がＶ
ＲＡＭブロック書き込みを使用できるようにする。これ
により、転送コントローラ８０はＶＲＡＭカラーレジス
タにロードし、ＶＲＡＭブロック書き込みモードを使っ
て外部メモリへの宛て先書き込みを実行する。このモー
ドでは、ＶＲＡＭカラーレジスタデータがＶＲＡＭ内の
どの位置に書き込まれるかを指定する、ブロック書き込
みアドレスマスクビットをソースデータが表示する。こ
れらビットは通常のアドレス指定を用いてソースからフ
ェッチされ、その後、ブロック書き込みモードを用いて
宛て先ＶＲＡＭに書き込まれる。ＶＲＡＭカラーレジス
タにロードされる値は、パケット転送パラメータのカラ
ーレジスタ値として指定される。
【０３２２】ブロック書き込みオペレーションはオフチ
ップの宛て先だけにサポートされている。オンチップ宛
て先アドレスへのブロック書き込みの試みは、エラー条
件によりパケット転送を一時中断させる。
【０３２３】０１１のコーディングはシリアルレジスタ
転送モードを可能にする。一般に、ＶＲＡＭのバルク初
期化を行うために、シリアルレジスタ転送モードが使用
される。ＶＲＡＭの行をＶＲＡＭシリアルシフトレジス
タにコピーするのに、ソースアドレスが使用される。次
にシフトレジスタを多数のＶＲＡＭメモリの行にコピー
するのに、宛て先アドレスが使用される。通常のオペレ
ーションはソースへのカウントに１バイトをロードし、
宛て先に１のＡカウントおよびｎ−１（ここでｎは書き
込みを行う行の数）のＢカウントをロードすることであ
る。このモードでは、データバスまたはクロスバー５０
上でのデータ転送は行われず、ＶＲＡＭによりすべての
データ転送が行われることに留意されたい。すべてのソ
ースアクセスおよび宛て先アクセスは非ページモードと
なる。シリアルレジスタ転送オペレーションは、オフチ
ップのソースおよび宛て先だけにサポートされている。
【０３２４】１ＸＸフォームのコーディングはトランス
ペアレンシーを可能にする。通常、ソースおよび宛て先
の次元の定められた転送またはガイド転送が実行され
る。しかしながら宛て先データを書き込む前に、このデ
ータはパケット転送パラメータ内に示されたトランスペ
アレンシー値を比較される。このトランスペアレンシー
の比較は、トランスペアレンシーおよびバイト書き込み
回路３５３で行われる。パケットアクセスモードの２つ
の最小位のビットはトランスペアレンシーデータのサイ
ズを表示する。従って、１回の６４ビットの比較、２回
の３２ビットの比較、４回の１６ビットの比較または８
回の８ビットの比較がなされる。比較のいずれかが真で
あれば、トランスペアレンシーおよびバイト書き込み回
路３５３は。宛て先バイトが書き込まれないように対応
するバイトストローブをディスエーブルする。オンチッ
プソースまたは宛て先アドレスによるトランスペアレン
シーの試みにより、パケット転送はエラー条件で一時中
断される。
【０３２５】パケット転送オプションフィールドのビッ
ト１９は、交換用ソースおよび宛て先パラメータビット
である。ビット１９のセットにより、ソースおよび宛て
先パラメータをマニュアルでスワップすることなく、パ
ケット転送方向を反転できる。これは元の位置にデータ
を戻す際に有効である。交換用ビットがセットされる
と、転送コントローラ８０はパケット転送パラメータを
ロードする際に、すべてのソースおよび宛て先値の開始
アドレス、ピッチ、カウント、ガイドテーブルポインタ
およびフィル値のすべてをスワップする。表２０は、こ
のビットがセットされる場合の３２ビットのスワップを
示す。ＰＴはパケット転送パラメータテーブルの次のエ
ントリーアドレスのアドレスを表示する。
【０３２６】
【表２０】
【０３２７】ＰＴにおける次のエントリーアドレスデー
タおよびＰＴ＋０４におけるパケット転送オプションフ
ィールドは、これらの値がソースまたは宛て先に関連し
ていないので、それらの先の位置に止まることに留意さ
れたい。更にトランスペアレンシーデータまたはカラー
レジスタデータを記憶するＰＴ＋４８およびＰＴ＋５２
は、スワップされないことにも留意されたい。これによ
り、６４ビットのトランスペアレンシーまたはカラーレ
ジスタパラメータはその値を維持できる。転送コントロ
ーラ８０はソースおよび宛て先に関連したパラメータワ
ードのスワップのほかに、パケット転送オプションフィ
ールド内でソースおよび宛て先に関連したビットもスワ
ップする。これについては表２１に示されている。
【０３２８】
【表２１】
【０３２９】スワップのいずれかの結果、機能がサポー
トされなくなると、パケット転送はエラー条件により一
時中断する。パケット転送パラメータがロードされると
きはいつも、ソースパラメータと宛て先パラメータとの
交換が実行される。パケット転送が一時中断されている
場合、そのときのパラメータはリクエスト中のプロセッ
サのパラメータメモリにセーブされる前に、元の位置へ
スワップし戻される。一時中断されたパケット転送がレ
ストアされる場合、パラメータは転送コントローラ８０
によりロードされる際に再びスワップされる。
【０３３０】パケット転送オプションフィールド内で更
新モードのうちの一つが指定される場合、パケット転送
の完了時に通常のオペレーションが行われる。例えばソ
ース更新オペレーションが選択される場合、元のパケッ
ト転送パラメータ内ソース開始アドレスは、パケット転
送中に宛て先開始アドレスとして実際に使用されても更
新されることになる。同様に、更新モードとしてトグル
反転ソースＣアドレス指定ビットを指定すると、元のパ
ケット転送オプションフィールドのビット２２がトグリ
ングされ、これにより実際にパケット転送が再送信され
た場合、宛て先Ｃのアドレス指定が反転される。
【０３３１】上記例が示すようにＸビットを使用する際
には注意が必要である。例えば次元の定められた宛て先
パケット転送に対する値で満たされたソースのために指
定する場合、値によるフィルオペレーションは宛て先オ
ペレーションとして指定できないので、パケット転送は
エラーにより一時中断される。エラーが発生しない場合
でも、宛て先開始アドレスおよびカウントには、一般に
プログラムされないソース値がロードされる。同様に、
フィル値のワードには宛て先ピッチがロードされる。こ
の結果、極めて無意味なパケット転送となる。
【０３３２】パケット転送オプションのビット２１は反
転ソースＢアドレス指定ビットである。このビットを１
にセットすると、ソースの第２の次元が後方にアドレス
指定される。加算よりもむしろ先のライン開始アドレス
からＢピッチが減算される。このビットが０であれば、
通常はパケット転送ソースアドレス指定が行われる。
【０３３３】パケット転送オプションフィールドのビッ
ト２２は、反転ソースＣアドレス指定ビットである。こ
のビットを１にセットすると、ソースの第３次元が後方
にアドレス指定される。加算よりもむしろ先のパッチ開
始アドレスからＣピッチが減算される。このビットが０
であれば、通常はパケット転送ソースアドレス指定が行
われる。このビットはガイド転送に対しては意味がな
く、ガイドテーブルを介してＣのアドレス指定を特定す
る。
【０３３４】パケットテーブルオプションフィールドの
ビット２３は、反転ソースＡアドレス指定ビットであ
る。このビットを１にセットすると、ソースおよび宛て
先の第１次元は後方にアドレス指定される。ダブルワー
ドアドレスはインクリメントされる代わりにデクリメン
トされる。このことは、Ｂピッチが加算（または減算）
される値は、第１の次元における最も大きなアドレスで
あることを意味している。ダブルワード内でのバイトに
よるアドレス指定は反転されず単なるダブルワードのア
ドレス指定であることに留意されたい。
【０３３５】パケットテーブルオプションフィールドの
ビット２４は、反転宛て先Ｂの宛て先指定ビットであ
る。このビットを１にセットすると、宛て先の第２の次
元が後方にアドレス指定される。Ｂピッチは加算される
よりもむしろ先のライン開始アドレスから減算される。
このビットが０であれば、通常はパケット転送ソースア
ドレス指定が行われる。
【０３３６】ビット２５は反転宛て先Ｃのアドレス指定
ビットである。このビットを１にセットすると、宛て先
の第３の次元が後方にアドレス指定される。Ｃピッチは
加算されるよりもむしろ先のパッチ開始アドレスから減
算される。このビットが０であれば、通常はパケット転
送ソースアドレス指定が行われる。このビットはガイド
転送に対しては意味がなく、ガイドテーブルを介してＣ
アドレス指定を特定する。
【０３３７】パケットテーブルオプションフィールドの
ビット２８は、ビットを終了した際のインタラプトであ
る。このビットを１にセットすると、リンクされたリス
ト上のこのエントリーを終了した後にすぐに、パケット
転送を開始しているプロセッサに通常のインタラプトが
送られる。リンクされたリストは更にエントリーを含む
ことができる。これによりリンクされたリスト内の特定
のポイントに達したときに、リクエスト中のプロセッサ
にフラグを立てることができる。このビットが０であれ
ば、リンクされたリスト内の対応するパケットエントリ
ーが終了した際には、プロセッサにはインタラプトは送
られない。従って、このビットセットを有するエントリ
ーが生じて完了するか、またはリンクされたリストの終
わりにあるパケット転送が完了するかのいずれかまで
に、インタラプトが発生されることはない。しかしなが
らエラーがある時間に生じた場合、転送コントローラ８
０はリクエスト中のプロセッサに即座にエラーインタラ
プトを送る。
【０３３８】パケット転送オプションフィールドのビッ
ト３０〜２９は、パケット転送ステータスフィールドを
形成する。パケット転送ステータスフィールドはパケッ
ト転送リクエストのステートを表している。プロセッサ
がリクエストを送る際には、これらビットは常に００と
セットされていなければならない。リンクされたリスト
内のパケット転送が一時中断状態の場合、転送コントロ
ーラ８０は、これが中断中のパケットパラメータエリア
にセーブしているパケット転送オプションフィールド内
の適当なパケット転送ステータスビットをセットする。
中断されたパケット転送がフレッシュなパケット転送よ
りも多くのパケットを含んでおり、従って異なる態様で
セーブされ、レストアされるので、このような操作が必
要である。転送コントローラ８０がパケット転送パラメ
ータをロード中に、これらビットのいずれかが１とみな
されると、転送コントローラはパケット転送を一時中断
し、よって余分なパラメータのすべてをレストアする。
このフィールドは、表２２にリストされているようにコ
ード化される。
【０３３９】
【表２２】
【０３４０】次の条件のうちの１つが生じたためにパケ
ット転送が一時中断されると、転送コントローラ８０は
これらビットに０１を書き込む。すなわち転送コントロ
ーラ８０により、より高い優先度のパケット転送リクエ
ストが受信される場合、パケット転送が多くタイムアウ
トしてしまった場合、パケット転送をリクエストしたプ
ロセッサがパケット転送の一時中断を求めた場合、また
はエラー条件が生じた場合、ビット３０は実際にフォー
ルトが生じたことによりパケット転送を一時中断したこ
とを表示する。ビット２９は、フォールトがソースにあ
るのか宛て先にあるのかを表示する。フォールト条件を
解決するため、この情報はマスタプロセッサ６０が必要
とする。このことは、フォールトの生じたパケット転送
のパラメータを再ロードする際の転送コントローラ８０
には関係がない。その理由は、一時中断プロセスとレス
トアプロセスとはすべてのタイプの一時中断パケット転
送に対して同じであるからである。
【０３４１】交換用ソースおよび宛て先パラメータビッ
ト（ビット１９）が中断されたパケット転送オプション
フィールド内で１であれば、フォールトの生じたパケッ
ト転送に対するビット２９の意味は反転する。従って１
０が宛て先上でのフォールトを示し、１１がソース上で
のフォールトを示す。従ってマスタプロセッサ６０のソ
フトウェアはフォールトの生じたアドレス一を決定する
際に、ビット２９と１９の双方を検査しなければならな
い。
【０３４２】転送コントローラ８０はパケット転送中に
フォールトが生じた場合に数種の措置をとる。転送コン
トローラ８０は、ビット２９と３０を適当にセットし、
この適当なビットをＦＬＴＳＴＳレジスタ内にセットす
る。転送コントローラ８０がマスタプロセッサ６０にフ
ォールトインタラプトを発生する。デジタル画像／グラ
フィックプロセッサ７１、７２、７３または７４のうち
の一つがパケット転送を発生する場合、このプロセッサ
はフォールトが生じていることについて認識していな
い。マスタプロセッサ６０は、このフォールト条件をク
リアし、ＦＬＴＳＴＳレジスタ内のフォールトフラグを
クリアしなければならない。ＦＬＴＳＴＳレジスタ内の
対応するフォールトフラグをクリアする際に転送コント
ローラ８０はパケット転送を自動的に再送信する。
【０３４３】パケット転送オプションフィールドのビッ
ト３１はストップビットである。このビットはリンクさ
れたリストの終了部をマークするのに使用されている。
このビットが１であるパケット転送に会うと、パケット
転送は完了され、リンクされたリストが終了される。終
了前にリクエスト中のプロセッサのパラメータメモリ内
のリンクされたリストの開始アドレス位置に、次のエン
トリーアドレスフィールドがコピーされる。従ってリン
クされたリストが再イネーブル化されると、リンクされ
たリスト内の次のエントリーで実行が開始する。これに
より、ピンポンオペレーションのような繰り返しオペレ
ーションに特に有効な円形状のリンクされたリストが形
成できる。ストップビットは所望の位置でリンクされた
リストをブレークするのにも使用できる。
【０３４４】転送コントローラ８０がパラメータテーブ
ルからのパケット転送パラメータを一旦読み出すと、デ
ータの転送を開始する準備が完了する。これを行うた
め、転送コントローラ８０はクロスバーアクセスまたは
外部メモリアクセスのいずれかまたは双方を発生しなけ
ればならない。ソースから宛て先へのデータの基本的フ
ローには４つの可能性がある。すなわちオンチップから
オンチップへ、オンチップからオフチップへ、オフチッ
プからオンチップへ、更にオフチップからオフチップへ
のフローがある。最初の３つは通常取り扱われている
が、最後のケースは特別なケースである。
【０３４５】ソースマシン３２０は、正常なパケットデ
ータ転送フロー中に、転送パラメータに基づきソースア
ドレスを発生し、これを用いて適当なオンチップまたは
オフチップメモリからデータをフェッチする。クロスバ
ーまたは外部メモリバスからデータが受け取られると、
必要なバイトは抽出され、ソース整列ロジック３３２に
よって整列され、次にパケット適当なＦＩＦＯバッファ
３１２に入れられる。これと同時に宛て先マシン３４０
は宛て先メモリのためのアドレスも発生する。パケット
転送ＦＩＦＯバッファ３１１が一旦次の宛て先メモリア
クセスに必要なバイト数を含むと、宛て先マシン３４０
は必要なクロスバーまたは外部メモリサイクルを発生す
る。
【０３４６】パケット転送ＦＩＦＯバッファ３１１は、
データフローを制御し、ソースマシン３２０と宛て先マ
シン３４０との同期を維持するように働く。あるとき
に、パケット転送ＦＩＦＯバッファ３１１が次の宛て先
アクセスのための十分なソースバイトを含んでいない場
合、データが利用可能となるまで宛て先マシン３４０は
停止する。これと同じように、パケット転送ＦＩＦＯバ
ッファ３１１がフル状態となれば、宛て先マシン３４０
が次のソースアクセスを完了させるのに十分なバイトを
引き出すまで停止する。これにより、ソース転送が宛て
先転送をオーバーランさせることが防止される。特殊な
パケット転送アクセスモードに対しては、このデータフ
ローは多少変えることができる。
【０３４７】クロスバー５０と外部メモリインターフェ
ースは独立しているので、ソース転送は外部バス上で行
われ、クロスバー上で宛て先転送を行うことができ、ま
た、パラレル状態で外部バス上で宛て先転送を行い、ク
ロスバー上でソース転送を行うこともできる。オンチッ
プからオンチップへの転送に対してはソースと宛て先と
は必要に応じてクロスバーインターフェースを共用し、
サイクルをインターリーブすることになる。
【０３４８】キャッシュサービスリクエスト、ダイレク
ト外部アクセスリクエスト、フレームコントローラ９０
のリクエスト、緊急リフレッシュおよびホストリクエス
トは、パケット転送を一時中断させることはない。これ
らリクエストがパケット転送よりも優先度が高い場合に
のみ、ソースマシン３２０および宛て先マシン３４０の
一方または双方を停止できる。フレームコントローラ９
０および緊急リフレッシュサイクルは、外部メモリイン
ターフェースだけを使用する。従ってパケット転送クロ
スバーアクセスは続いて行うことができる。ソースマシ
ン３２０または宛て先マシン３４０のいずれかが、外部
メモリインターフェースを使用している場合、パケット
転送ＦＩＦＯバッファ３１１は、最終的にフル状態また
は空状態となる。従ってクロスバーを用いるコントロー
ラは外部メモリインターフェースが再び利用できるまで
停止していなければならない。オンチップからオンチッ
プへの転送である場合、ソースマシン３２０および宛て
先マシン３４０の双方は、障害を受けない状態を続ける
ことができる。キャッシュおよびダイレクト外部アクセ
スサービスは、クロスバーと外部インターフェースの双
方を使用するので、これらは一般に、必要とするサイク
ル数の間でパケット転送を停止する。
【０３４９】オンチップソースからオフチップの宛て先
へのパケット転送は、他の３つのパケット転送の例と異
なって取り扱われる。ＤＲＡＭまたはＶＲＡＭ上でペー
ジモードの利点を活用するため、転送コントローラ８０
はオフチップソースからオンチップへの列アクセスのペ
ージモードバーストを実行し、次にオンチップからオフ
チップの宛て先への別のページモードバーストを実行す
る。これを行うにはオンチップバッファを使用しなけれ
ばならない。各プロセッサは図１５に示すように、この
目的のために保留された対応するパラメータメモリ内の
１２８バイトのエリアを有する。図１５に示すように、
マスタプロセッサ６０によってリクエストされるオフチ
ップからオフチップへのパケット転送は、アドレスの１
６進数０１０１０１００から１６進数０１０１０１７Ｆ
を使用する。デジタル画像／グラフィックプロセッサ７
１、７２、７３、７４のうちの一つによってリクエスト
されるオフチップからオフチップへのパケット転送が、
アドレスの１６進数０１００＃１００から１６進数０１
００＃１７Ｆ（ここで＃は表３にリストされているよう
なデジタル画像／グラフィックプロセッサの番号に対応
する）を利用する。このパラメータメモリバッファの内
外へのデータの転送は、転送コントローラ８０のハード
ウェアにより処理され、ユーザーに対しトランスペアレ
ントである。
【０３５０】パケット転送パラメータの組み合わせは、
完了するのに極めて長い時間を必要とする、極めて大き
な転送の指定を可能とする。更により高い優先度のパケ
ット転送リクエストが、パケット転送をインタラプトし
続け、パラメータのロードに長い時間がかかるの防止す
る。このような状況のいずれかの発生を防止するため、
転送コントローラ８０は図３１に示されている２つの２
４ビットレジスタのパケット転送最小レジスタＰＴＭＩ
Ｎ５１１とパケット転送最大レジスタＰＴＭＡＸ５１２
を含むタイマーを有する。これらレジスタはパケット転
送の最小長さと最大長さとを指定する。パケット転送カ
ウンタＰＴＣＯＵＮＴ５１３は、パケット転送を実行す
るクロックサイクル数を表示する。
【０３５１】パケット転送最小レジスタＰＴＭＩＮ５１
１は、より高い優先度のパケット転送リクエストによっ
て中断できる前に、パケット転送が実行しなければなら
ないクロックサイクルの最小数を示す。パラメータがロ
ードされた後にパケット転送が開始すると、タイマーシ
ーケンサ５１５はパケット転送最小レジスタＰＴＭＩＮ
５１１に記憶されていた値を、パケット転送カウンタＰ
ＴＣＯＵＮＴ５１３にロードする。パケット転送カウン
タＰＴＣＯＵＮＴ５１３は、パケット転送が転送コント
ローラ８０によってアクティブにサービスされるクロッ
クサイクルごとに、１だけデクリメントする。パケット
転送カウンタＰＴＣＯＵＮＴ５１３は、パケット転送中
に生じ得るキャッシュサービスサイクル、フレームコン
トローラ９０サイクル、ホストサイクルまたはリフレッ
シュサイクル中にはデクリメントしないが、アクティブ
なパケット転送サービス中に生じる再試行または待機ス
テート中にデクリメントする。しかしながら、クロスバ
ーのパケット転送アクセスがまだ行われている場合、外
部バス上でのフレームコントローラ９０、ホストまたは
リフレッシュ活動中にデクリメントされる。パケット転
送はＰＴＣＯＵＮＴが０に達したことを０検出器５１４
がタイマーシーケンサ５１５に信号を送るまで、優先度
の高いパケット転送リクエストによってインターラプト
することはできない。またパケット転送はエラーまたは
フォールト条件によって一時中断することもできる。パ
ケット転送最小レジスタＰＴＭＩＮ５１１には、リセッ
ト時に１６進数１００００（６５，５３６サイクル）が
ロードされる。
【０３５２】パケット転送最小レジスタＰＴＭＩＮ５１
１の重要な用途は、すでに中断したパケット転送のパラ
メータを別のメモリエリアに転送するための停止不能な
パケット転送を行うことである。別の一時中断によりデ
ータを転送するパラメータメモリエリアにオーバーライ
トされるので、パケット転送最小レジスタＰＴＭＩＮ５
１１はパケット転送を完了できるように保証するために
使用される。かかる転送はフォールト状態にならないこ
とが重要である。その理由は、この状態になるとパラメ
ータメモリエリアもオーバーライトされるからである。
このような特徴により、最小時間前により高い優先度の
メモリアクセスがパケット転送をアボートすることが防
止され、従って最小の数のデータ転送が行われる。
【０３５３】パケット転送最大レジスタＰＴＭＡＸ５１
２は、１つのパケット転送によるデータの転送の独占を
防止するのに使用される。ＰＴＭＩＮ時間が経過し、パ
ケット転送カウンタＰＴＣＯＵＮＴ５１３が０検出器５
１４に検出されるように、０にデクリメントされると、
タイマーシーケンサ５１５はパケット転送最大レジスタ
ＰＴＭＡＸ５１２内に記憶されていた値をパケット転送
カウンタＰＴＣＯＵＮＴ５１３にロードする。これによ
り、タイムアウトするまでに転送を進めることができる
残りの時間が決まる。従ってインタラプトされないパケ
ット転送のための最大期間は、ＰＴＭＩＮ＋ＰＴＭＡＸ
クロックサイクルとなる。パケット転送カウンタＰＴＣ
ＯＵＮＴ５１３は、リフレッシュのような非パケット転
送サイクルを除く、パケット転送が連続的にアクティブ
となるサイクルごとにデクリメントされる。パケット転
送完了前にパケット転送カウンタＰＴＣＯＵＮＴ５１３
内の値が０に達したことを、０検出器５１４が検出する
と、パケット転送はタイムアウトしたものと見なされ
る。タイマーシーケンサ５１５は、パケット転送を一時
中断し、転送コントローラ８０はラウンドロビン状に同
じ優先度の次のリクエストに移る。同じ優先度の他のリ
クエストがペンディング中となっていなければ、このよ
うな同じ優先度のリクエストまたは優先度のより高いリ
クエストが生じるまで、または転送が完了するまで、０
のＰＴＣＯＵＮＴと共に転送を続行できる。パケット転
送最小レジスタＰＴＭＩＮ５１１内に指定されたサイク
ル数が経過した後に、優先度のより高いパケット転送リ
クエストが受信されると、ＰＴＭＡＸに達したか否かに
係わらず、アクティブなパケット転送が一時中断され
る。パケット転送最大レジスタＰＴＭＡＸ５１２にはリ
セットで１６進数１００００（６５，５３６サイクル）
がロードされる。
【０３５４】パケット転送が一時中断状態となると、リ
ンクされたリスト全体も一時中断される。ラウンドロビ
ントークンはリンクされたリスト内の次のパケット転送
でなくて、ペンディング中のリクエストと共に次のプロ
セッサに進む。パケット転送がタイムアウトすると、一
時中断された転送のステートはリクエスト中のプロセッ
サのパラメータメモリにセーブされる。ラウンドロビン
の優先度がそのプロセッサに戻されると、転送コントロ
ーラ８０は連続のためのこのリクエストを自動的に再送
信する。一時中断されたパケット転送が再開されるとき
はいつも、フル状態のＰＴＭＩＮおよびＰＴＭＡＸ値が
有効となる。
【０３５５】好ましい実施例では、パケット転送最小レ
ジスタＰＴＭＩＮ５１１およびパケット転送最大レジス
タＰＴＭＡＸ５１２は、２４ビットしか含まない。従っ
てタイムアウトすることなく、パケット転送サービスが
続くことのできる最大時間は５０ＭＨｚの目標作動周波
数で約０．６７秒である。
【０３５６】パケット転送用のリンクされたリストは、
次のように転送コントローラ８０によって管理される。
緊急優先度を除くパケット転送中にリフレッシュ、フレ
ームコントローラ９０、ホストインターフェースまたは
キャッシュサービスリクエストが受信される場合、パケ
ット転送パラメータのステートは転送コントローラ８０
の内部レジスタに保持され、必要であればソースおよび
／または宛て先転送が停止される。優先度のより高いリ
クエストのサービスが完了すると、パケット転送が開始
される。
【０３５７】優先度のより高いパケット転送リクエス
ト、タイムアウト、リクエスト中のプロセッサからの一
時中断リクエスト、フォールトまたはエラーによってパ
ケット転送がインタラプトされると、パケット転送が一
時中断される。リクエスト中のプロセッサのパラメータ
メモリ内のリンクされたリストの開始アドレスが、セー
ブされたパケット転送パラメータをポイントするように
変更される。このインタラプトが優先度のより高いパケ
ット転送によるものである場合、ラウンドロビントーク
ンはインタラプトされたパケット転送と共に留まるの
で、優先度のより低いリクエストが再開されると、その
サービスが再開される。パケット転送パラメータのロー
ディング中に優先度のより高いリクエストが生じると、
ローディングが停止される。一時中断は行われない。優
先度のより高いパケット転送が完了すると、元のパラメ
ータリストからパケット転送パラメータがロードされ
る。パケット転送がタイムアウト、フォールト、エラー
または一時中断リクエストにより一時中断されている場
合、優先度決定チェーンの終了部にインタラプトされた
パケット転送を送るように、ラウンドロビントークンが
進められる。
【０３５８】パケット転送が完了し、パケット転送オプ
ションフィールドのインタラプトビットが１となると、
転送コントローラ８０はリクエスト中のプロセッサにパ
ケットの終了部のインタラプト信号を発生する。リンク
されたリスト内に１のパケット転送オプションフィール
ドの停止ビットを有する最終パケット転送が完了する
と、転送コントローラ８０がリクエスト中のプロセッサ
にパケットの終了部インタラプト信号を発生する。パケ
ット転送が完了すると、パケット転送のパケット転送オ
プションフィールドストップビットがセットされていて
も、リクエスト中のプロセッサのパラメータメモリ内の
リンクされたリストの開始アドレス位置に、パケット転
送パラメータからの次のアドレスフィールドが書き込ま
れる。
【０３５９】パケット転送パラメータがロードされる
と、転送コントローラ８０はパケット転送オプションフ
ィールドのパケット転送ステータスビットをチェックす
る。パケット転送が一時中断されたことをこれらビット
が表示する場合、一時中断された転送を付加的ステート
情報がロードされる。これらについては後に更に説明す
る。
【０３６０】パケット転送がエラー状態を経験すると、
転送コントローラ８０は即座にデータの転送を停止し、
一時中断を実行する。転送コントローラ８０はリクエス
ト中のプロセッサのＰＴＥＲＲＯＲフラグをセットす
る。転送コントローラ８０はリンクされたリストが終了
したことを表示するため、リクエスト中のプロセッサの
ＣＯＭＮレジスタ１２０のＱビットもセットする。リク
エスト中のプロセッサは、セーブされたパラメータから
のエラーの原因を決定するようにプログラムすることが
できる。
【０３６１】パケット転送中に多数の条件のいずれかが
エラーを生じさせる。試みられたＶＲＡＭアクセスモー
ド、例えばオンチップメモリ内のソースまたは宛て先に
よるブロック書き込み宛て先転送またはシリアルレジス
タ転送がエラーを生じさせる。トランスペアレンシーを
利用して試みられるオンチップ宛て先アクセスもエラー
を生じさせる。値でフィルされた場合を除くソース転
送、シフトレジスタ転送または周辺デバイス転送の長さ
よりも、パケット転送リクエスト宛て先転送のバイトの
総数の長さが長くなると、エラーが生じる。ルックアッ
プテーブルの宛て先オペレーションを試みる際にエラー
が生じる。このようなエラーは、交換用ソースおよび宛
て先パラメータのオペレーションから生じる。リンクさ
れたリストの開始アドレスまたはリンクされたリストの
次のエントリーがアドレスのオフチップをポイントする
際にエラーが生じる。パケット転送パラメータテーブル
およびリンクされたリストの開始アドレスが６４バイト
の境界に整列していないときにも、エラーが生じる。ソ
ースまたは宛て先ガイドテーブルポインタがオフチップ
メモリをポイントしたり、これらが正しく整列されてい
ないときに試みられるパケットリクエストの際にエラー
が生じる。実際のエラー状態を表示するようにステータ
スビットはセーブされず、このエラー状態は一時中断パ
ラメータのステートから推定しなければならない。
【０３６２】リンクされたリストの開始アドレスまたは
リンクされたリストのアドレスのオフチップの次のエン
トリー、整列状態のパケット転送パラメータテーブルま
たはオフチップメモリへのガイドテーブルポインタによ
って生じたエラーは、パケット転送パラメータをリクエ
スト中のプロセッサのパラメータメモリの一時中断エリ
アにセーブしない。これはデータを転送する前にパケッ
ト転送がアボートし、実際に開始することがないからで
ある。従って、エラーの原因を診断しようとすると、リ
ンクされたリストのアドレスの有効性をチェックして、
一時中断されたパラメータが有効であることを保証しな
ければならない。
【０３６３】転送コントローラ８０は多くの条件下でパ
ケット転送を一時中断する。優先度のより高いパケット
転送リクエストを受けると、現在のパケット転送のため
にＰＴＭＩＮに指定されていたサイクル数がなくなる場
合に、パケット転送を一時中断する。転送コントローラ
８０はサイクル数がＰＴＭＩＮ＋ＰＴＭＡＸを越え、タ
イムアウトし、別のプロセッサからの同じ優先度のパケ
ット転送リクエストがペンディング中である場合、パケ
ット転送を一時中断する。転送コントローラ８０がリク
エスト中のプロセッサがこのコントローラにＣＯＭＭレ
ジスタ１２０のＳビットにより一時中断することを求め
る場合、パケット転送を一時中断する。ソースアドレス
指定または宛て先アドレス指定中にメモリフォールトが
生じる場合、転送コントローラ８０はパケット転送を一
時中断する。エラー状態が検出される場合、転送コント
ローラ８０はパケット転送を一時中断する。また、外部
メモリアクセス中に再試行が行われ、別のプロセッサか
らの同じ優先度のパケット転送リクエストが待機中であ
り、現在のパケット転送のためのＰＴＭＩＮ内に指定さ
れたサイクル数がなくなる場合、転送コントローラ８０
はパケット転送を一時中断する。
【０３６４】これらケースの各々における一時中断機構
は同一である。転送コントローラ８０は現在のパケット
転送パラメータおよび転送コントローラ８０の内部ステ
ートをセーブする。この情報により、パケット転送を将
来続行できる。これらパラメータはリクエスト中のプロ
セッサのパラメータメモリの一時中断エリアにセーブさ
れる。図１５に示すように、マスタプロセッサ６０がパ
ケット転送をリクエストした場合、このエリアは１６進
数０１０１００００から１６進数０１０１００７Ｆとな
る。デジタル画像／グラフィックプロセッサ７１、７
２、７３、７４の一つにリクエストされたパケット転送
のための一時中断されたパケットパラメータエリアは、
アドレスの１６進数０１０１＃０００から１６進数０１
００＃０７Ｆ（ここで＃は表３にリストしたようなデジ
タル画像／グラフィックプロセッサ番号に対応する）を
使用する。図３２および３３には、これらパラメータの
ためのフォーマットが示されている。図３２における％
のマークのついたダブるワードは、現在のエンディアン
のためには調節されないことに留意されたい。
【０３６５】一時中断条件が生じ、ペンディング中の外
部メモリ行アクセスが完了した直後に、一時中断が開始
する。リクエスト中のプロセッサのパラメータメモリ上
の外部間バッファは空ではないが、パケット転送ＦＩＦ
Ｏバッファ３１１の現在ステートがセーブされる。この
方法により、原因にかかわらず、パケット転送は一貫し
て中断できる。パケット転送ＦＩＦＯバッファ３１１の
空状態は生じないので、この一時中断は高速となるよう
にも保証されている。従ってパケット転送ＦＩＦＯバッ
ファ３１１を空にするのに潜在的に低速のパケット転送
を待つことなく、緊急優先度のパケット転送リクエスト
を急速にサービスできる。
【０３６６】パラメータメモリが一時中断の原因となっ
ている場合、より高い優先度の転送コントローラ８０の
クロスバーの優先レベルで実行される。従って一時中断
が完了するまでデジタル画像／グラフィックプロセッサ
７１、７２、７３、７４またはマスタプロセッサ６０は
一時的な競合を経験することがある。一時中断がタイム
アウト、フォールト、エラーまたはリクエスト中のプロ
セッサからの一時中断リクエストによるものであるとき
は、パケット転送の元の転送コントローラ８０のクロス
バーの優先度で、この一時中断が実行される。
【０３６７】新しいアドレスをポイントするように、リ
ンクされたリストの開始アドレスポインタが変えられる
ことを条件に、一時中断されたパケット転送パラメータ
を他の場所でコピーし、その新しい位置から再送信する
ことができる。パケット転送オプションフィールドのパ
ケット転送ステータスビットは、パケット転送が一時中
断されたことを表示するので、一時中断されたパラメー
タの全組は、その位置がどこであれ、再送信時にロード
される。一時中断されたパラメータの新しい開始アドレ
スは、偶数の１２８バイトの境界上で整列していなけれ
ばならず、従って７つの最小位アドレスビットは、再送
信すべき一時中断されているパケット転送に対し０００
００００とならなければならない。
【０３６８】パケット転送一時中断エリアにセーブされ
た最初の８つの６４ビットダブルワードは、通常のパケ
ット転送パラメータを示す。これらは、少数の例外を除
き、ユーザーによってプログラムされたパラメータと同
じである。最初の３２ビットワードは、リンクされたリ
スト上の次のエントリーのアドレスでなく、一時中断さ
れたパケット転送の元のエントリーアドレスを含む。Ｃ
カウントフィールドは、次元の定められた転送のための
現在のＣカウントを含む。ガイド転送に対し、Ｃカウン
トフィールドはガイドカウントとガイドテーブルポイン
タフィールドを含み、ガイドテーブルポインタフィール
ドはガイドテーブルポインタの現在位置を含む。更にパ
ケット転送オプションフィールドはパラメータが一時中
断されたパケット転送を表示することを示すように変え
られた、そのパケット転送ステータスフィールドを有す
る。
【０３６９】一時中断エリアは通常のユーザーがプログ
ラムしたパケット転送パラメータの他に８個の保留され
た内部ステートのダブルワードも含む。これらワードは
一時中断されたパケット転送が再スタートされる際に自
動的にロードされるフィールドである。これらは一時中
断した際のパケット転送の次元内ステートに関する情報
を含む。これらの値は、これらが再送信される際に残さ
れる場所で正確に一時中断されたパケット転送を正しく
開始できるようにセーブされる。１６進数０４０で終了
するアドレスにおけるデータワードは、現在のソースＡ
およびＢのカウントを記憶する。これらはソースマシン
３２０のＡＣＵＲＲＥＮＴおよびＢＣＵＲＲＥＮＴから
の１６ビットの値である。Ｂのカウントはビット３１〜
１６に記憶され、Ａのカウントはビット１５〜０に記憶
される。１６進数０４４で終了するアドレスにおけるデ
ータワードは、現在の宛て先ＡおよびＢのカウントを記
憶する。これらは宛て先マシン３４０のＡカウントおよ
びＢカウントレジスタからの１６ビットの値である。Ｂ
のカウントはビット３１〜１６に記憶され、Ａのカウン
トはビット１５〜０に記憶される。１６進数０４８で終
了するアドレスにおけるデータワードは、現在のソース
Ａ開始アドレスまたは現在のガイドテーブルアドレスで
ある。一時中断されたパケットサービスパラメータ内の
対応するＰビットは、どのデータがここに記憶されたか
を表示する。元のＢのカウントが０に達するまでガイド
テーブルのフェッチは行われないので、ガイドパケット
転送でもここにソースＡの開始アドレスを記憶できるこ
とに留意されたい。１６進数０４Ｃで終了するアドレス
におけるデータワードは、現在の宛て先Ａの開始アドレ
スまたは現在のガイドテーブルフェッチ値であり、その
識別は一時中断されたパケットサービスパラメータの対
応するＰビットによって決定される。１６進数０５０お
よび０５６で終了するアドレスにおけるデータワード
は、現在の宛て先Ｂの開始アドレスまたは対応するガイ
ドテーブルフェッチ値である。
【０３７０】１６進数０５８で終了するアドレスで開始
する１６ビットのダブルワードは、一時中断されたパケ
ットサービスパラメータを記憶する。一時中断されたパ
ケットサービスパラメータのフォーマットは図３２およ
び３３に示されている。上部データワードのビット３１
〜３０はＰビットである。ビット３１における１は、ガ
イドテーブルからフェッチされたソースマシン３２０の
ＡＳＴＡＲＴレジスタおよびＢＳＴＡＲＴレジスタの値
を記憶する。これと異なり、これらレジスタは次元の定
められた転送からの値を記憶する。同様にビット３０に
おける１は、一時中断されたパケット転送パラメータが
ガイドテーブルからフェッチされたソースマシン３２０
のＡＳＴＡＲＴレジスタおよびＢＳＴＡＲＴレジスタ値
を記憶し、０はこれら値が次元の定められた転送からの
ものであることを表示する。これらビットは一時中断さ
れたパケット転送がガイドソースまたは宛て先アドレス
指定を含んでいたことを、パケット転送オプションフィ
ールドが表示している場合に意味があるにすぎない。こ
れとは異なり、データは次元の定められた転送からのも
のであると見なされる。
【０３７１】Ｅビット（上方データワードのビット２
９）は、一時中断されたパケット転送がオフチップから
オフチップへのパケット転送であることを表示する。か
かるオフチップからオフチップへのパケット転送は、リ
クエスト中のプロセッサのパラメータメモリ内のバッフ
ァを利用する。このＥビットが１であれば、一時中断さ
れたパケット転送はオフチップからオフチップへのパケ
ット転送である。このＥビットが０であれば、一時中断
されたパケット転送は他の３つのタイプのうちの一つで
あり、リクエスト中のプロセッサのパラメータメモリは
外部から外部へのバッファ化されたデータを記憶しな
い。
【０３７２】Ｓビット（上部データワードのビット２
８）は、パラメータメモリの外部間バッファがソースマ
シン３２０によってアクセスされているか、宛て先マシ
ン３４０でアクセスされているかどうかを表示する。Ｅ
ビットが１であって、リクエスト中のプロセッサのパラ
メータメモリ内の外部間でバッファ化されたデータの記
憶を表示している場合にかぎり意味がある。Ｓビットが
１である場合、ソースマシン３２０はパケット転送が一
時中断されているときに、外部間バッファにアクセス中
である。Ｓビットが０であれば宛て先コントローラは外
部間バッファにアクセス中である。
【０３７３】上部データワードのビット２０〜１６は、
ＢＵＦＰＴＲレジスタ４１４の値を記憶する。ＢＵＦＰ
ＴＲレジスタ４１４は、パラメータメモリの外部間バッ
ファへのポインタである。このポインタを記憶すると、
パラメータメモリの外部間バッファのステータスをリカ
バーすることにより、外部間パケット転送の再使用が可
能となる。当然ながらこのフィールドは、一時中断パケ
ット転送が外部間パケット転送である場合にのみ意味が
ある。
【０３７４】上部データワードのビット１４〜８は、Ｂ
ＵＦＣＯＵＮＴレジスタ４４１の値を記憶する。このＢ
ＵＦＣＯＵＮＴレジスタ４４１の値は、Ｓビットのステ
ータスに基づいて解釈される。Ｓビットが１であって、
パラメータメモリの外部間バッファのソースアドレス指
定が一時中断していることが表示されると、ＢＵＦＣＯ
ＵＮＴレジスタ４４１はバッファ内に残っているバイト
数を表示する。Ｓビットが０であり、パラメータメモリ
の外部間アドレスの宛て先アクセスの一時中断を表示し
ている場合、ＢＵＦＣＯＵＮＴレジスタ４４１はバッフ
ァ内に記憶されたバイト数を表示する。このフィールド
は一時中断された外部間パケット転送にしか意味がな
い。上部データワードのビット３〜０は、ＦＣＯＵＮＴ
である。これはパケット転送ＦＩＦＯバッファ３１１に
このとき保持されているデータのバイト数である。
【０３７５】一時中断されたパケットサービスパラメー
タの下部データワードは、２つのＦＩＦＯポインタを保
持する。下部データワードのビット１１〜８は、ＦＤＰ
ＴＲすなわち宛て先ポインタを記憶する。下部データワ
ードのビット３〜０は、ＦＳＰＴＲすなわちソースポイ
ンタを記憶する。これらポインタは、一時中断点におけ
る一時中断パケット転送の再開を可能にする。
【０３７６】１６進数０６０で終了するアドレスで開始
する４つのデータワードは、パケット転送ＦＩＦＯバッ
ファ３１１の内容を記憶している。パケット転送ＦＩＦ
Ｏバッファ３１１を空にするかわりに、このデータを記
憶することにより、より高い優先度のパケット転送を早
期にスタートできる。将来、より大きなバッファを使用
する場合に、このような大きなパケット転送用ＦＩＦＯ
バッファ３１１の内容の記憶をサポートするために、１
６進数０７０で終了するアドレスで開始する４つのデー
タワードが保留されていることに留意されたい。
【０３７７】転送コントローラ８０は、多数の標準的で
ないパケット転送アクセスモードをサポートする。これ
らにはブロックライト、シリアルレジスタ転送、トラン
スペアレンシーおよび周辺デバイス転送が含まれる。こ
れら非標準的パケット転送アクセスモードは、パケット
転送パラメータのパケット転送オプションフィールドに
よりイネーブルされる。
【０３７８】パケット転送パラメータのパケットアクセ
スモードが０１０に等しいとき、このモードはブロック
書き込みパケットアクセスモードを可能にする。転送コ
ントローラ８０は３つの異なるブロック書き込み機構、
すなわち８ｘ、３ｘおよびシミュレート機構をサポート
する。システムハードウェアは、ブロックの書き込みが
開始する時間にブロック書き込み機構を決定する。これ
によりソフトウェアはシステムが使用するブロック書き
込みのタイプがどのタイプであるかとは無関係に、また
はこれをアドレス指定されたメモリがサポートするか否
かとは無関係に、ソフトウェアがブロック書き込みを利
用できるようにする。しかしながらブロック書き込みモ
ードの各々は、６４ビットのバスサイズおよび８ビット
の値（１〜８）に対してしかサポートされていない。ブ
ロック書き込みのための宛て先スタートアドレスはオフ
チップであり、６４ビットに整列していなければならな
い。すなわち最小位の６つのアドレスビットは００００
００でなければならない。
【０３７９】転送コントローラ８０によって使用される
ブロック書き込みモードは、外部回路によりマルチプロ
セッサ集積回路１００のＢＳ〔１：０〕ピンに入力され
た値によって選択される。好ましい実施例では、ブロッ
ク書き込みは６４ビットのデータバスに対してのみサポ
ートされているので、これらバスサイズ入力はブロック
書き込みおよび負荷カラーレジスタサイクル中にブロッ
ク書き込み選択として使用される。表２３は、ＢＳ
〔１：０〕により選択されたブロック書き込みモードを
示す。
【０３８０】
【表２３】
【０３８１】種々のＶＲＡＭサイズおよびアーキテクチ
ャのために、多数の異なるブロック書き込み方法があ
る。以下の表記法は、種々のブロック書き込み方法；す
なわちＣ×Ｌ×Ｒ（ここでＣはカラーレジスタ当たりの
列位置の数、Ｌはビットによるカラーレジスタの長さ、
Ｒはカラーレジスタの数である）を示すのに使用されて
いる。たいていの１ＭビットのＶＲＡＭは、２５６Ｋビ
ット×７ビットデータアレイを有し、４×４×１のブロ
ック書き込みをサポートしている。これらは１つの４ビ
ットカラーレジスタを有し、各ブロック書き込みサイク
ルは、４メモリアレイ平面での４つの隣接する列位置へ
のカラーレジスタの書き込みを制御している。
【０３８２】８×（倍の）ブロック書き込みは、位置当
たり８ビットに、アクセス当たり８つの行位置を（すな
わち８×８×１または８×８×２）書き込みできるＶＲ
ＡＭと共に使用するようになっている。ソースデータの
各ビットは、データバスＤ〔６３：０〕上の１ビットに
出力され、このサイクルでアクセスされる６４個の列の
うちの１つに対する８ビットＶＲＡＭカラーレジスタの
書き込みをイネーブルしたりディスエーブルしたりす
る。各列は各ＶＲＡＭ内の８つのメモリアレイ平面の各
々における列位置を表示している。従って１回のアクセ
スで６４までのバイトのカラーレジスタデータを書き込
みできる。
【０３８３】８×ブロック書き込みをサポートするビデ
オＲＡＭは、ブロック書き込みサイクル中に最小位の３
つの列のアドレスを無視する。従って、データバスは６
４ビット（８バイト幅）であるので、ブロック書き込み
サイクルは常に６４バイトの境界上で開始する。６４バ
イトに整列されていない宛て先アドレスに対し、転送コ
ントローラ８０はソースビットを整列し、書き込みされ
ていない６４バイトのアクセス内の位置に対して喪失し
た０を発生する。次に転送コントローラ８０は、ビット
がデータバス上のＶＲＡＭの各々内の適当な列位置をア
ドレス指定するように、ビットを再マップ化する。
【０３８４】図３４は、小エンディアンモードにおける
８×ブロック書き込みのためのデータ再マップ化プロセ
スを示す。最初の８つのソースビットは宛て先のうちの
最初の８バイトを制御する。これらバイトは実際は、ア
クセスされている８個の８平面ＶＲＡＭアレイの各々に
おける最小位の列位置である。最小位バイトはブロック
書き込み中にＶＲＡＭのＤ０入力（および１６ビットＶ
ＲＡＭのためのＤ８入力）によって制御されるので、ソ
ースビット０〜７はデータバスのそれぞれのビット０、
８、１６、２４、３２、４０、４８および５６にマップ
化され、これらは、アクセスされたＶＲＡＭのＤ０入力
（１６ビットデバイスのためのＤ０およびＤ８入力）を
表示する。ソースビットの残りは同様にマップ化され
る。転送コントローラ８０は、大エンディアン８×ブロ
ック書き込みのための同様なマッピングを行う。大エン
ディアンモードではソース画像のうちの最小位ビットは
左側の最大ビットであり、最高位ビットは右側の最大ビ
ットである。マッピング機構は小エンディアンモードの
ために使用されているものと同じであるので、ソースビ
ット０〜７はそれぞれビット６３、５５、４７、３９、
３１、２３、１５および７にマップ化されている。これ
らビットはＶＲＡＭアレイ内でアクセスされている最小
位列位置を表示する。これらバイトは、ＶＲＡＭのＤ０
入力（１６ビットデバイスのためのＤ０およびＤ８入
力）によって制御されているので、ブロック書き込みが
正しく作動できるように、逆の順にＶＲＡＭに接続しな
ければならない。
【０３８５】データは逆の順に書き込みされ、読み出さ
れるので、データバスを逆の順に接続しても通常の読み
出しおよび書き込みに影響しない。ＶＲＡＭのシリアル
ポートの内外にシフトされるビットは、逆の順となるこ
とをユーザーは認識しなければならない。このようにす
るには、適当なオペレーションを保証するため、出力デ
バイスまたは入力デバイスを接続する際にシリアルデー
タバスの順を反転しなければならないことがある。
【０３８６】４×ブロック書き込みモードは、アクセス
当たり４列の位置、すなわち位置当たり４または８ビッ
トのいずれかで、４×４×１、４×４×４、４×８×
１、４×８×２を書き込みできるＶＲＡＭと共に使用す
るように設計されている。４×４のブロック書き込みの
場合、ソースデータの各ビットは、データバスＤ〔６
３：０〕上の２ビットに出力され、このサイクルでアク
セスされる６４列のうちの２つに対する４ビットＶＲＡ
Ｍカラーレジスタのうちの２つの書き込みをイネーブル
またはディスエーブルする。各列はアレイのうちの４つ
の平面上の列位置を表示する。各カラーレジスタは４ビ
ット幅しかないので、８ビットのピクセルを表示するの
に２つのレジスタが必要である。従って各ソースビット
は８ビットの書き込みが生じるように、隣接するニブル
に書き込む２つのカラーレジスタを制御しなければなら
ない。これにより１回のアクセスでカラーレジスタデー
タのうちの３２バイトまでを書き込みできる。
【０３８７】４×ブロック書き込みをサポートするＶＲ
ＡＭは、ブロック書き込みサイクル中に最小位の２つの
列アドレスを無視する。従ってブロック書き込みは常に
３２バイト境界上で始まる。８×ブロック書き込みと同
じように、転送コントローラ８０は３２バイトブロック
内の宛て先開始アドレスのダブルワードによって指定さ
れたデータにソースデータを整列し、書き込まれていな
いダブルワードに対し、喪失した０を満たす。
【０３８８】図３５は、小エンディアンモードにおける
４×ブロック書き込みのためのデータ再マップ化プロセ
スを示す。最初の８つのソースビットは宛て先の最初の
８つのバイトを制御する。しかしながら４×４ブロック
書き込みでは、各データ入力では４ビットしか書き込み
しないので、完全なバイトを書き込みするように２つの
データバスピンに各ソースビットをマップ化しなければ
ならない。従ってソースビット０〜７はビット０と４、
８と１２、１６と２０、２４と２８、３２と３６、４０
と４４、４８と５２ならびに５６と６０にそれぞれマッ
プ化される。
【０３８９】４×８×１または４×８×２のブロック書
き込みの場合、ＶＲＡＭカラーレジスタは８ビット幅で
ある。しかしながら書き込むべきバイトを選択するの
に、ＶＲＡＭの８個のデータ入力のうちの４つしか使用
しない。従ってデータバスのうちの半分は使用せず、１
回のアクセスで３２バイトしか書き込みできない。しか
しながら、Ｄ〔６３：０〕上に実際に入力されるデータ
は同じであり、ＶＲＡＭは他のどのニブルも無視するだ
けであることに留意されたい。大エンディアンモードで
は、ソースビット０〜７は外部データバスのうちのビッ
ト６３と５９、５５と５１、４７と４３、３９と３５、
３１と２７、２３と１９、１５と１１ならびに７と３に
マップ化される。８×大エンディアンブロック書き込み
と同じように、正しいオペレーションを保証するように
ＶＲＡＭにデータバスを逆の順序で接続しなければなら
ない。
【０３９０】ブロック書き込みをサポートしないメモリ
デバイスに対し、転送コントローラ８０はシミュレート
されたブロック書き込みモードを提供する。このモード
では、データバス上にパケット転送パラメータ内に含ま
れていた６４ビットのカラーレジスタ値が出力され、サ
イクル中にアドレス指定される８バイトのうちの１つを
イネーブルまたはディスエーブルするよう、ＣＡＳ’列
アドレスストローブピンを制御することにより、各ソー
スデータビットはバイト選択信号として機能する。従っ
てブロック書き込みは実質的にはカラーレジスタ値がフ
ィル値となるような、値でフィルするタイプの転送に変
換される。次に、宛て先アクセスは、ソースデータによ
って指定されるように、あるバイトへの書き込みをディ
スエーブルする通常のページモードの６４ビットの書き
込みサイクルとなる。
【０３９１】４×および８×ブロック書き込みサイクル
を実行する前に、ＶＲＡＭのカラーレジスタに正しい値
をロードしなければならない。転送コントローラ８０は
パケット転送パラメータに含まれるカラーレジスタ値を
使用するロードカラーレジスタＬＣＲサイクルを実行す
ることによりこれを行う。ブロック書き込みパケット転
送は、より高い優先度のリクエスト、例えばＶＲＡＭカ
ラーレジスタを変え得るホストアクセスまたは他のブロ
ック書き込みパケット転送によってインタラプトできる
ので、ブロック書き込みパケット転送が再開するときは
いつも、ロードカラーレジスタサイクルも実行しなけれ
ばならない。従って４×または８×ブロック書き込みパ
ケット転送が始まるとき、一時中断からブロック書き込
みパケット転送が再開するとき、ホストが画像システム
バスを使用し、これを戻した後ブロック書き込みパケッ
ト転送が続くときはいつも、ロードカラーレジスタが始
まる。アクセスされているメモリがシミュレートされた
ブロック書き込みを必要とする場合には、ロードカラー
レジスタサイクルは実行されない。
【０３９２】一旦カラーラッチがロードされると、上記
条件のうちの１つが発生しなければ、別のロードカラー
レジスタサイクルを実行することはない。例えば８×モ
ードでブロック書き込みが開始し、次にシミュレートさ
れたモードと８×モードが交互に変わると、８×モード
となるたびにロードカラーレジスタが繰り返されること
はない。
【０３９３】ブロック書き込みパケット転送のための事
象シーケンスは次のとおりである。転送コントローラ８
０は、実行すべきロードカラーレジスタステータスコー
ドおよび第１ブロック書き込みのアドレスを出力する。
次に転送コントローラ８０は、ＢＳ〔１：０〕ピンに入
力された値を読み出す。ＢＳ〔１：０〕が１０または１
１に等しければ、パケット転送パラメータ内に含まれる
６４ビットのカラーレジスタ値も用いてロードカラーレ
ジスタサイクルを完了する。この後に、４×または８×
ブロックサイクルを発生してパケット転送を完了する。
一方、ＢＳ〔１：０〕が００であれば、ロードカラーレ
ジスタサイクルはデータとしてパケット転送パラメータ
内に含まれる６４ビットのカラーレジスタ値およびバイ
ト選択信号としてソースデータビットを用いる通常のペ
ージモードの書き込みとなる。ページ変更またはより高
い優先度のサイクルからのインタラプトのために、新し
い行アクセスが開始された場合、実行すべきロードカラ
ーレジスタのステータスコードおよび次のブロック書き
込みのアドレスを出力する工程を、次の宛て先アドレス
に対して繰り返す。
【０３９４】ロードカラーレジスタサイクルが一旦実行
されると、次のようにシーケンスが続く。転送コントロ
ーラ８０がブロック書き込みステータスコードおよび実
行すべき次のブロック書き込みのアドレスを出力する。
ＢＳ〔１：０〕が１０または１１である場合、ソースデ
ータビットを用いてブロック書き込みページモードサイ
クルが完了される。新しい行アクセスが開始されると、
ブロック書き込みステータスコードおよび実行すべき次
のブロック書き込みのアドレスを出力するステップが繰
り返される。他方、ＢＳ〔１：０〕が００であれば、ブ
ロック書き込みサイクルはパケット転送内に含まれる６
４ビットのカラーレジスタ値をデータとして使用し、ソ
ースデータビットをバイト選択ビットとして使用する、
通常のページモード書き込みとなる。新しい行アクセス
が開始されると、ブロック書き込みステータスコードお
よび実行すべき次のブロック書き込みのアドレスを出力
するステップが次の宛て先アドレスに対して繰り返され
る。
【０３９５】転送コントローラ８０は実際の４×または
８×ブロック書き込みを常に実行するように試みる。従
ってシミュレートされたブロック書き込みモード中に生
じる通常の書き込みサイクルは、常にロードカラーレジ
スタまたはブロック書き込みステータスコードを有す
る。
【０３９６】パケット転送オプションフィールド内のパ
ケットアクセスモードが、シリアルレジスタ転送モード
を選択する０１１であれば、転送コントローラ８０のデ
ータ転送モードがディスエーブルされる。転送コントロ
ーラ８０はアドレスおよびＣＡＳ’を出力するだけであ
る。転送コントローラは更に行時間にＴＲＧ’、Ｗ’お
よびＤＳＦ〔１：０〕ピンもドライブし、読み出し転送
または書き込み転送のＶＲＡＭモードのいずれかを選択
する。これらオペレーションのいずれかを実行する際、
Ｄ〔６３：０〕ピンは行時間に１６進数ＦＦＦＦＦＦＦ
ＦＦＦＦＦＦＦＦＦのマスク値を出力して、ＶＲＡＭ転
送マスクをディスエーブルする。
【０３９７】メモリからレジスタへの転送である読み出
し転送を実行するためのアドレスを発生するのにソース
パラメータが使用され、レジスタからメモリへの転送で
ある書き込み転送を実行するのに宛て先メモリが使用さ
れる。
【０３９８】ソースおよび宛て先の双方によって実行さ
れる各アクセスは、１回の行アクセスである。転送コン
トローラ８０を介するデータの転送は行われないので、
宛て先アクセス前にすべてのソースアクセスが実行され
る。各ソースアクセスはＶＲＡＭの行をＶＲＡＭシフト
レジスタ内に転送させる。実際にはソースパラメータは
通常整列したアドレス、１のＡカウント、０のＢカウン
トおよび０のＣカウントでセットアップされる。従って
１回の転送しか実行されない。読み出し転送に対しては
すべての反転ＣＡＳラインはアクティブであるので、ソ
ースバスサイズ以下のＡカウントをセッティングする結
果、１回の転送が行われる。従ってほとんどの状況に対
して１のソースＡカウントが理想的である。
【０３９９】各宛て先アクセスは、ＶＲＡＭシフトレジ
スタのデータをＶＲＡＭメモリアレイの行内に転送させ
る。通常、各宛て先アクセスは次の逐次行アドレスに対
する整列された転送となっている。これは、整列された
開始アドレス、１のＡカウント、行数−１のＢカウント
およびＶＲＡＭ行アドレスピッチに等しいＢピッチで宛
て先パラメータをセットアップすることによって行われ
る。書き込み転送中、すべての反転ＣＡＳラインが附勢
されるので、宛て先バスサイズ以下のＡカウントをセッ
トする結果、ライン当たり１回の転送が行われる。従っ
て１の宛て先Ａカウントはほとんどの状況に対して理想
的である。
【０４００】シフトレジスタ転送パケット転送は、ＶＲ
ＡＭシフトレジスタの内容を変え得る優先度のより高い
リクエストによりインタラプトされ得るので、ＶＲＡＭ
シフトレジスタが損なわれる可能性がある場合はいつ
も、読み出し転送サイクルを実行する必要がある。従っ
て、シフトレジスタ転送パケット転送が開始するとき、
シフトレジスタ転送パケット転送が一時中断された後に
再開するとき、更にホストが使用され、画像システムバ
スに復帰した後にシフトレジスタ転送パケット転送が続
くときはいつも、シフトレジスタ転送パケット転送ノソ
ースオペレーション、すなわち読み出し転送が行われ
る。
【０４０１】図３７にシリアルレジスタ転送パケット転
送の簡単な例が示されている。行０は所望のパターンに
セットされているものとする。パケット転送はこのパタ
ーンは行２、４、６、８および１０にコピーし、ストラ
イプ状効果を発生するためのものである。
【０４０２】パケット転送オプションフィールド内のパ
ケット転送アクセスモードビットを、１ＸＸにセットす
ることにより、トランスペアレンシーモードをイネーブ
ルする。トランスペアレンシーモードのうちの１つを指
定することによりソース上でのトランスペアレンシーオ
ペレーションがイネーブルされる。ソースデータはパケ
ット転送パラメータ内に指定された６４ビットのトラン
スペアレンシーモード値と比較される。トランスペアレ
ンシーは８、１６、３２または６４ビットデータサイズ
として指定できる。１回の６４ビットの比較、２回の３
２ビットの比較、４回の６４ビットの比較または８回の
８ビットの比較を行う。比較の結果が真であれば、トラ
ンスペアレンシーおよびバイト書き込み回路３５３（図
３８に示される）が対応するバイトストローブをディス
エーブルし、宛て先バイトの書き込みを防止する。トラ
ンスペアレンシーはオフチップの宛て先にしかサポート
されていない。オンチップの宛て先に対するトランスペ
アレンシーを指定すると、エラー条件によりパケット転
送が一時中断される。
【０４０３】ソースデータが宛て先および外部バスサイ
ズに整列された後、トランスペアレンシーおよびバイト
書き込み回路３５３（図３８に示されている）によりト
ランスペアレンシー検出が行われる。バスサイズが６４
ビット未満であっても、データのうちのすべての８バイ
トがトランスペアレンシー値の対応する８バイトと比較
される。８回の比較は、トランスペアレンシーデータサ
イズに従ってグループ分けされる。グループ内の比較さ
れるバイトがすべて一致すると、そのグループに関連す
るバイトストローブＣＡＳ’信号がディスエーブルさ
れ、そのグループ内のバイトのいずれかへの書き込みが
防止される。
【０４０４】図３７ａ、３７ｂ、３７ｃおよび３７ｄ
は、それぞれ６４ビット、３２ビット、１６ビットおよ
び８ビットのトランスペアレンシーデータサイズに対し
てどのように比較を行うかを示している。＆記号はグル
ープを形成するのに、どのバイトの比較をＡＮＤ演算す
るかを示している。図３７ａが示すように、６４ビット
のトランスペアレンシーサイズは１回の６４ビットの比
較を行う。ソースデータおよびトランスペアレンシー値
が等しければＣＡＳ’ストローブのすべてがディスエー
ブルされる。それ以外の場合、８バイトのすべてが書き
込まれる。図３７ｂは、３２ビットのトランスペアレン
シーサイズで２回の３２ビットの比較が行われ、それぞ
れＣＡＳ’〔７：４〕およびＣＡＳ’〔３：０〕を制御
することを示している。図３７ｃは、１６ビットのトラ
ンスペアレンシーサイズにおいて、４回の１６ビットの
比較が行われ、それぞれＣＡＳ’〔７：６〕、ＣＡＳ’
〔５：４〕、ＣＡＳ’〔３：２〕およびＣＡＳ’〔１：
０〕を制御することを示している。図３７ｄは８ビット
のトランスペアレンシーサイズにて８回の８ビットの比
較を別々に行い、ＣＡＳ’〔７〕、ＣＡＳ’〔６〕、Ｃ
ＡＳ’〔５〕、ＣＡＳ’〔４〕、ＣＡＳ’〔３〕、ＣＡ
Ｓ’〔２〕、ＣＡＳ’〔３：２〕、ＣＡＳ’〔１：０〕
を制御することを示している。ＣＡＳ’〔７：０〕スト
ローブは、オペレーションのエンディアンにかかわら
ず、データバス上の同一ビットにより常時識別される。
【０４０５】外部バスへの整列後、トランスペアレンシ
ーの比較が行われる。従って外部バスサイズが３２ビッ
トであれば、６４ビットのトランスペアレンシーモード
が選択されていても、データは常にトランスペアレンシ
ー値のうちのビット３１〜０（大エンディアンモードで
はビット６３〜３２）と比較される。このトランスペア
レンシー機構は整数の比較グループに分割できる現在の
バスサイズで作動するようになっている。従ってバスサ
イズは常にトランスペアレンシーサイズ以上でなければ
ならない。
【０４０６】図３８は、宛て先マルチプレクサおよび整
列ロジック３５０の一部である、トランスペアレンシー
およびバイト書き込みロジック３５３の構造を示す。ト
ランスペアレンシーレジスタ６０１は、パケット転送パ
ラメータからの６４ビットのトランスペアレンシー値を
記憶する。一連の８ビットのコンパレータ６１１、６１
２、６１３、６１４、６１５、６１６、６１７および６
１８は、トランスペアレンシーレジスタ６０１内に記憶
されたトランスペアレンシー値のバイトの個々のビット
と、宛て先マルチプレクサ３５１からの整列された宛て
先データのバイトの対応するビットとを比較する。各コ
ンパレータ６１１、６１２、６１３、６１４、６１５、
６１６、６１７、６１８は、対応するビットが同じであ
るかどうかを表示するバイトの等しい信号を発生する。
ハーフワードＡＮＤゲート６２１、６２２、６２３およ
び６２４の一組は、バイト０と１、バイト２と３、バイ
ト４と５、並びにバイト６と７に対する対応するハーフ
ワードの等しい信号をそれぞれ形成する。２つのワード
ＡＮＤゲート６３１および６３２は、ハーフワードＡＮ
Ｄゲート６２１、６２２、６２３および６２４に接続さ
れており、バイト０〜３およびバイト４〜７に対する対
応するワードの等しい信号を形成する。最後に、ダブル
ワードのＡＮＤゲート６４１はワードゲート６３１およ
び６３２に接続されており、すべての６４ビットに対す
るダブルワードの等しい信号を形成する。
【０４０７】マルチプレクサ６４５は８個のバイトの等
しい信号、４つのハーフワードの等しい信号、２つのワ
ードの等しい信号およびダブルワードの等しい信号を受
ける。このマルチプレクサ６４５はパケット転送オプシ
ョンフィールドのパケット転送アクセスモードのビット
１７〜１６に従って選択されたトランスペアレンシーサ
イズの表示も受ける。これらビットは表１９に示される
ようにコード化されている。マルチプレクサ６４５の出
力バイト書き込みストローブは、それぞれの入力および
トランスペアレンシーサイズに基づき、反転ＣＡＳ信号
を実際に発生する。８ビットのトランスペアレンシーサ
イズが選択される場合、バイトの等しい信号がそれぞれ
のバイト書き込みストローブを制御する。トランスペア
レンシーカラー値と、対応するデータバイトが等しいこ
との表示は、バイト書き込みストローブを禁止する。従
ってメモリにはデータは書き込まれない。１６ビットの
トランスペアレンシーサイズが選択されると、各ハーフ
ワードの等しい信号は２つの対応するバイト書き込みス
トローブを制御し、よって、各ハーフワードの等しい信
号は２バイトの書き込みストローブを制御する。３２ビ
ットのトランスペアレンシーサイズが制御されると、各
ワードの等しい信号は４つの対応するバイト書き込みス
トローブを制御する。６４ビットのトランスペアレンシ
ーサイズが選択されると、８つのバイト書き込みストロ
ーブのすべてがダブルワードの等しい信号によって制御
される。従って、選択されたトランスペアレンシーサイ
ズに基づき、トランスペアレンシーサイズに等しいデー
タ部分とトランスペアレンシーカラー値との同一性によ
り、データの宛て先への書き込みがアボートされる。こ
の機能は多くのグラフィックアプリケーションで極めて
有効である。
【０４０８】パケット転送オプションのパケットアクセ
スモードが００１に等しいときに、周辺デバイスモード
が選択されると、周辺デバイス転送が実行される。この
モードは周辺デバイスが転送コントローラ８０のメモリ
コントローラを活用し、マルチプロセッサ集積回路１０
０の外部のメモリとの間における読み出しまたは書き込
みを可能にする。周辺デバイス転送が行われると、転送
コントローラ８０はメモリアドレスおよび制御ラインを
ドライブするが、データを読み出したり、ドライブ出力
させることはない。これにより、周辺デバイス、例えば
画像システムバスに接続されているホストシステム１
は、データの書き込みまたは読み出しを可能にする。周
辺転送の読み出しまたは書き込み方向は、パケット転送
パラメータをプログラムする方法により決定される。
【０４０９】メモリから周辺デバイスへの読み出しを行
う周辺読み出し転送は、周辺デバイスが必要とするメモ
リデータにアクセスするよう、パケット転送のソースパ
ラメータをプログラムすることによって発生される。ソ
ースアクセスモードは、次元の定められた転送またはガ
イド転送のいずれかにできるが、値でフィルする転送に
はできない。宛て先転送は宛て先転送モードを０００フ
ィールドにセットし、宛て先Ａカウントを０にセットす
ることによりディスエーブルしなければならない。
【０４１０】周辺デバイスからメモリへの書き込みを行
う周辺書き込み転送は、周辺デバイスが書き込みを必要
とするメモリエリアにアクセスするよう、宛て先パラメ
ータをプログラムすることによって発生される。宛て先
アクセスモードは次元の定められた転送またはガイド転
送のいずれかにできる。ソース転送はソース転送モード
を０００にセットし、ソースＡカウントを０にセットす
ることによりディスエーブルしなければならない。バイ
トの宛て先番号がバイトのソース番号を越えたとして
も、この例ではパケット転送エラーは生じない。
【０４１１】周辺デバイスパケット転送リクエストは、
任意の優先度のプロセッサにより送信でき、通常の優先
度決定方法を用いてサービスされる。しかしながら通常
のオペレーションはデータの読み出し、書き込みを望む
際に、周辺デバイスに転送を開始させるようになってい
る。このような開始は、外部インタラプトを用いること
によって行われる。周辺デバイスがサービスを必要とす
る際、周辺デバイスはマルチプロセッサ集積回路１００
の外部のインタラプト入力の一つにより、マルチプロセ
ッサ６０をインタラプトできる。マスタプロセッサ６０
は次に、インタラプトサービスルーチンの一部として周
辺デバイスパケット転送を送ることができる。サービス
ルーチン内でインタラプトがディスエーブルされれば、
この転送は緊急優先度を送ることにより、デジタル画像
／グラフィックプロセッサ７１、７２、７３、７４のキ
ャッシュリクエストよりも高い優先度を与えることがで
きる。
【０４１２】周辺デバイスがマスタプロセッサ６０を一
旦インタラプトすると、周辺デバイスは転送コントロー
ラ８０がデータの読み出し、書き込みをできる前に、パ
ケット転送を開始するまで待機しなければならない。周
辺デバイスの転送の開始は、行時間におけるステータス
〔４：０〕上に出力される特別サイクルタイプのコード
によって信号が送られる。読み出しに対しては値００１
００が使用され、書き込みに対しては値００１０１が使
用される。周辺デバイス転送の開始点および終了点は、
常にＬＡＳＴＰＡＧＥレジスタ３６０を無効にし、行ア
クセスを強制的に行わせる。周辺デバイスはデータ転送
をいつ行うかを決定するよう、ＳＴＡＴＵＳ〔４：０〕
をモニタしなければならない。転送コントローラ８０に
より発生されるメモリサイクルのバスサイズのタイプ、
列タイミング等は、サイクルの開始点におけるメモリ識
別入力バスサイズ選択ＢＳ〔１：０〕、列タイミング選
択ＣＴ〔１：０〕等によって選択されるものに対応す
る。次に周辺デバイスは、ＣＡＳ’〔７：０〕、ＣＬＫ
ＯＵＴ等を用いる、その後の列アクセスにそのデータ転
送を同期化できる。
【０４１３】メモリのアドレス指定はパケット転送パラ
メータによって行われるので、転送周辺デバイスでは転
送コントローラ８０によってアクセスされる順で、デー
タを送受信するように準備が整っていなければならな
い。周辺デバイスは転送コントローラ８０の転送レート
に合致したり、転送を低速にするよう、待機ステートを
挿入できるようになっていなければならない。
【０４１４】周辺デバイスは転送のために画像システム
バスを使用しているので、周辺デバイス転送が開始する
までバスをドライブしてはならない。これは周辺デバイ
スとマルチプロセッサ集積回路１００のデータバスとの
間にトランシーバを置き、周辺デバイス転送中にこれら
をイネーブルするだけで達成できる。マルチプロセッサ
集積回路１００は転送中にそのデータバスを高インピー
ダンスとし、外部トランシーバが設けられていれば、こ
れをディスエーブルするよう、反転ＤＢＥＮをハイレベ
ルで非アクティブとなるようにドライブする。
【０４１５】転送コントローラ８０は、大エンディアン
フォーマットまたは小エンディアンフォーマットのいず
れかでデータにアクセスできる。このエンディアンモー
ドは、バイトをアクセスする方法を選択する。小エンデ
ィアンフォーマットではバイト０はワード内の最も右側
のバイトであり、その後に続くバイトは左に向かって番
号がつけられる。大エンディアンフォーマットではバイ
ト０はワード内の最も左側のバイトであり、その後に続
くバイト２は右側に番号がつけられる。
【０４１６】アドレスの最小位の３ビットおよび転送す
べきバイト数は、有効データバイトの位置を決定する。
表２４ａおよび２４ｂは、小エンディアンモードで６４
ビットバス転送のためのバイト位置を示す。表２４ａお
よび２４ｂではＶは有効バイト位置を示し、０は無効バ
イトを示す。点線はそのオペレーションを実行できない
ことを示す。
【０４１７】
【表２４】
【０４１８】表２５ａおよび２５ｂは、大エンディアン
モードにおける６４ビットバス転送のためのバイト位置
を示す。
【０４１９】
【表２５】
【０４２０】外部バスが３２ビットに制限されていると
き、データの転送にはバスのうちの最小位の４バイトし
か使用しない。このことは、小エンディアン転送ではＤ
〔３１：０〕が使用され、大エンディアン転送に対して
はＤ〔６３：３２〕が使用されることを意味している。
表２６には、小エンディアンのためのアドレスの最小位
の２ビットに基づくバイト位置が示されている。Ｘは無
視する６４ビットバスのバイトを表示し、点線は実行で
きない転送を示している。
【０４２１】
【表２６】
【０４２２】表２７には、大エンディアンのためのアド
レスの最小位の２ビットに基づくバイト位置が示されて
いる。
【０４２３】
【表２７】
【０４２４】外部バスが１６ビットに制限されている
と、データの転送のために小エンディアンのための最小
位の２バイトＤ〔１５：０〕または大エンディアンのた
めのＤ〔６３：４８〕が使用される。表２８は、アドレ
スの最小位バイトに基づく小エンディアンモードのため
のバイト位置を示す。
【０４２５】
【表２８】
【０４２６】表２９は、アドレスの最小位ビットに基づ
く小エンディアンモードのためのバイト位置を示す。
【０４２７】
【表２９】
【０４２８】外部バスが８ビット用に構成されていると
き、データ転送のために小エンディアン用の最小位のバ
イトＤ〔７：０〕または大エンディアン用Ｄ〔６３：５
６〕だけが使用される。
【０４２９】内部クロスバー上で３２ビットの外部デー
タを転送する際、転送コントローラ８０は表２４ａ、２
４ｂ、２５ａおよび２５ｂからの１バイト、２バイト、
３バイトおよび４バイトのバイト位置を用いて、通常６
４ビットのアクセスを実行する。内部クロスバー上で１
６ビットの外部データを転送する際、転送コントローラ
８０は表２４ａ、２４ｂ、２５ａおよび２５ｂからの１
バイトおよび２バイトのバイト位置を用いて、通常の６
４ビットアクセスを実行する。
【０４３０】反転ＵＴＩＭＥ入力を用いてリセット時に
マルチプロセッサ集積回路１００のエンディアンモード
が選択される。マルチプロセッサ集積回路１００反転リ
セット入力上の立ち上がりエッジの前のクロックサイク
ルにおけるＵＴＩＭＥ’の値をサンプリングし、合致す
る。ＵＴＩＭＥ’がリセットの終了時に低レベル（０）
にサンプリングされた場合、マルチプロセッサ集積回路
１００は次のハードウェアのリセットが生じるまで、大
エンディアンモードで作動する。ＵＴＩＭＥ’が高レベ
ル（１）でサンプリングされると、マルチプロセッサ集
積回路１００は小エンディアンモードで作動する。
【０４３１】パケット転送パラメータはこれまで述べた
ように、ワード（３２ビット）レベルのみにおいて、エ
ンディアンと独立している。転送コントローラ８０はパ
ケット転送パラメータをダブルワード（６４ビット）転
送として常にフェッチし、記憶する。転送コントローラ
８０は選択されたエンディアンに従って３２ビットのワ
ードをスワップする。ワード内の１６ビットの量、例え
ばＡカウントおよびＢカウントは、これら値を含むフィ
ールドが単一の３２ビットの量とみなされるので、エン
ディアンに従ってスワップされることはない。同様に、
６４ビットのトランスペアレンシーワードおよび６４ビ
ットのカラーレジスタ値のフィールドは、常に単一の６
４ビット量として取り扱われ、そのバイトはエンディア
ンに従ってスワップされることはない。
【０４３２】ローカルメモリの読み出しおよび書き込み
サイクルは、メモリとプロセッサ集積回路１００との間
でデータとインストラクションとを転送するのに使用さ
れる。これらサイクルはパケット転送、キャッシュリク
エストまたは転送コントローラ８０に対するダイレクト
外部アクセスリクエストの結果として生じ得る。読み出
しサイクルはデータをメモリからマルチプロセッサ集積
回路１００へ転送する。転送コントローラ８０はこのサ
イクルの開始点でＳＴＡＴＵＳ〔４：０〕上に００００
０を出力し、読み出しが行われていることを表示する。
サイクル中ＷＥ’は高レベルで非アクティブに保持さ
れ、ＴＲＧ’はＲＡＳ’の降下後に低レベルにドライブ
され、メモリ出力ドライバをイネーブルし、ＤＤＩＮ’
はデータトランシーバがマルチプロセッサ集積回路１０
０の内部をドライブするように、このサイクル中に低レ
ベルでアクティブとなる。転送コントローラ８０はＤ
〔６３：０〕をメモリから駆動できるように高インピー
ダンスにスイッチングし、適当な熱ステートの間に入力
データをラッチする。転送コントローラ８０は常に６４
ビットのダブルワードを読み出し、次に適当なデータバ
イトとを抽出し、整列する。従って６４ビット未満のバ
スサイズに対して、無効バイトを放棄する。
【０４３３】図３９は、高品位テレビシステムにおけ
る、本発明に係わるマルチプロセッサ集積回路１００の
使用法を示す。図３９は、高品位テレビ信号の３つのソ
ースを示している。これら信号としては、放送テレビ信
号、コンパクトディスクのリードオンリーメモリ信号お
よびケーブルテレビ信号がある。
【０４３４】アンテナ８０１は高品位テレビ信号を含む
放送用無線周波数信号を受信し、テレビチューナー８０
２は特定の無線周波数信号を選択する同調受信機と、無
線周波数信号上にエンコードされた画像データを抽出す
る複合器と、アナログ／デジタルコンバータを含む。従
ってテレビチューナー８０２は、高品位テレビ画像に対
応するデジタル信号を発生する。これらデジタル信号は
バッファ８０３に一時的に記憶されるようになってい
る。
【０４３５】コンパクトディスクリードオンリーメモリ
（ＣＤＲＯＭ）プレーヤー８１１は、コンパクトディス
ク上に永久記録されたデータを読み出す。これらデータ
は、所望の高品位テレビプログラムに対応した画像デー
タを含む。コンパクトディスクリードオンリーメモリプ
レーヤー８１１は、コンパクトディスクから読み出した
デジタルデータを一時記憶のためバッファ８１２へ供給
する。バッファ８１２は、画像システムバスにも接続さ
れている。
【０４３６】ケーブルシステムボックス８２１は、ケー
ブルシステムに双方向に接続する。このような双方向の
接続によりケーブルシステムからユーザーに高品位テレ
ビ信号の送信を行い、更にユーザーからケーブルシステ
ムへリクエスト、質問等の送信を行うことができるよう
になっている。ケーブルシステムはユーザーへのデジタ
ル送信を利用したり、上記無線周波数放送に類似する無
線周波数送信を利用したりできる。ケーブルシステムボ
ックス８２１は、デジタル画像データを一時記憶できる
よう、バッファ８２２に供給するための必要な変換回路
を含む。ここでバッファ８２２画像システムバスにも接
続されていることに留意されたい。高品位テレビは送信
モードに拘わらずデータ圧縮フォーマットで送信する可
能性がかなり高い。マイクロプロセッサ集積回路１００
は、圧縮されたデータを受信し、このデータを個々のテ
レビフレームにデコンプレス（圧縮解凍）し、フレーム
データをビデオランダムアクセスメモリ６に供給するよ
うにプログラムされている。先に述べたように、このデ
ータはビデオランダムアクセスメモリ６からリコールさ
れ、ビデオパレット７へ供給される。ビデオパレット７
は、適当なビデオ信号を発生し、ビデオディスプレイ８
をドライブする。画像データをディスプレイに供給する
際に、画像データをデコンプレスする方法は、マイクロ
プロセッサ集積回路１００内および画像システムバスに
沿った多数のデータ移動を伴う。転送コントローラ８０
はマスタプロセッサ６０およびデジタル画像／グラフィ
ックプロセッサ７１、７２、７３および７４からのパケ
ット転送用リクエストに応答し、このデータ移動を制御
し、更にメモリリフレッシュのような他の画像システム
バスの使用と、このデータ移動とを調和させる。
【０４３７】図４０は、本発明の別のシステムの実施例
を示す。図４０では、マルチプロセッサの集積回路１０
１はマスタプロセッサ６０と単一のデジタル画像／グラ
フィックプロセッサ７１を含む。マルチプロセッサ集積
回路１０１はマルチプロセッサ集積回路１００よりも狭
いシリコン基板面積しか必要としないので、より安価に
製造できる。マルチプロセッサ集積回路１０１は、マル
チプロセッサ集積回路１００の製造に対して先に述べた
技術と同じ技術を用いて製造される。各デジタル画像／
グラフィックプロセッサの幅は、対応するメモリおよび
クロスバー５０の関連する部分の幅と一致するので、マ
ルチプロセッサ集積回路１００をデジタル画像／グラフ
ィックプロセッサ７１と７２との間でカットし、マルチ
プロセッサ集積回路１０１を得ることができる。４つの
デジタル画像／グラフィックプロセッサの処理容量が不
要の場合には、アプリケーションのためマルチプロセッ
サ集積回路１０１を用いることができる。
【０４３８】図４２では、マルチプロセッサ集積回路１
０１がカラーファクシミリ装置の一部として示されてい
る。モデム１３０１は送受信のための電話回線に双方に
結合されている。モデム１３０１は、バッファ１３０２
とも通信し、このバッファは画像システムバスに更に結
合されている。モデム１３０１は電話回線を介してファ
クシミリ信号を受信し、モデム１３０１はこれら信号を
復調し、復調信号は次にバッファ１３０２に一時的に記
憶される。転送コントローラ８０はデジタル画像／グラ
フィックプロセッサ７１によって処理できるよう、デー
タメモリ２２、２３、２４へデータを転送することによ
り、バッファ１３０２にサービスする。デジタル画像／
グラフィックプロセッサ７１が、入進データの前に位置
づけることができない場合、転送するコントローラ８０
はこのデータを場合１３０２からメモリ９へ転送するこ
ともできる。デジタル画像／グラフィックプロセッサ７
１は入進ファクシミリの画像データを処理する。この処
理では、画像デコンプレッション、ノイズ低減、誤り訂
正、カラーベース補正等を行ってもよい。一旦処理した
場合、転送コントローラ８０は画像データをデータメモ
リ２２、２３、２４からビデオランダムアクセスメモリ
（ＶＲＡＭ）１３０３へ転送する。プリンタコントロー
ラ１３０４は、フレームコントローラ９０の制御によ
り、画像データをリコールし、これをカラープリンタ１
３０５へ供給し、このプリンタはハードコピーを作成す
る。
【０４３９】図４０の装置はカラーファクシミリを送る
こともできる。撮像デバイス３はソース原画をスキャン
する。撮像デバイス３はフレームコントローラ９０の制
御により作動している画像キャプチャコントローラ４
へ、生の画像データを供給する。この画像データは、ビ
デオランダムアクセスメモリ１３０３に記憶される。図
４０に示された実施例は、別個のビデオランダムアクセ
スメモリを利用している図１の実施例と対照的に、画像
キャプチャと画像ディスプレイの双方のためにビデオラ
ンダムアクセスメモリ１３０３を共用している。転送コ
ントローラ８０は、この画像データをデータメモリ２
２、２３、２４へ転送する。次にデジタル画像／グラフ
ィックプロセッサ７１は、データ圧縮、誤り訂正冗長
性、カラーベース補正等のために画像データを処理す
る。この処理されたデータはファクシミリ転送をサポー
トするのに必要なように、転送コントローラ８０によっ
てバッファ１３０３へ転送される。転送コントローラ８
０は相対的データレートに応じてバッファ１３０２への
転送前に一時的にメモリ９にデータを記憶する。バッフ
ァ１３０２内のこの画像データは、モデム１３０１によ
り変調され、電話回線を通して送信される。
【０４４０】撮像デバイスとカラープリンタとが同じシ
ステム内に設けられているので、このシステムはカラー
複写機としても作動できることに留意されたい。この場
合、データ圧縮とデコンプレッションは不要である。し
かしながらノイズ低減およびカラーベース補正のために
は、まだデジタル画像／グラフィックプロセッサ７１が
有効である。コピーが原画と異なるカラーを有するよう
に、色を注意深くずらすように、デジタル画像／グラフ
ィックプロセッサ７１をプログラムすることも可能であ
る。フォールスカラーリングとして知られているこの技
術は、データのダイナミックレンジを利用可能なプリン
トカラーのダイナミックレンジに合わせるのに有効であ
る。
【０４４１】以上の説明に関して更に以下の項を開示す
る。 （１）複数の対応するアドレスにデータを記憶するメモ
リと、パケット転送リクエストと、パケット転送パラメ
ータとを受ける動作をする制御回路であって、該パケッ
ト転送パラメータが、スタートアドレスと、ある数のガ
イドテーブルエントリと、テーブルポインタとを含む、
前記制御回路と、前記数のガイドテーブルエントリを含
むガイドテーブルであって、それぞれのガイドテーブル
エントリが、アドレス値およびアドレスのブロックを定
義するディメンション値を含み、前記テーブルポインタ
が最初に前記ガイドテーブル内の第１ガイドテーブルエ
ントリをポイントする、前記ガイドテーブルと、前記制
御回路に結合せしめられたアドレス発生回路であって、
該アドレス発生回路が、前記パケット転送パラメータか
ら、前記スタートアドレスと、前記数のガイドテーブル
エントリと、前記テーブルポインタとを受ける動作を
し、前記アドレス発生回路が、前記ガイドテーブルエン
トリに対応するメモリアクセス用のアドレスのブロック
の集合を、前記スタートアドレスと、前記テーブルポイ
ンタによりポイントされた前記ガイドテーブルエントリ
の前記アドレス値と、の所定の組合せから、ブロックス
タートアドレスであって、該第１ブロックスタートアド
レスが前記スタートアドレスである、前記ブロックスタ
ートアドレスを形成し、該ブロックスタートアドレス
と、前記テーブルポインタによりポイントされた前記ガ
イドテーブルエントリの前記ディメンション値と、から
アドレスのブロックを形成し、アドレスの該ブロックに
メモリアクセスを行い、もしガイドテーブルエントリの
前記数よりも少ないメモリアクセスしか行われ終わって
いなければ、前記メモリアクセスに続いて、前記ガイド
テーブルの次のエントリをポイントするように前記テー
ブルポインタを更新する、ことによって形成する、前記
アドレス発生回路と、を含む、データ処理装置。
【０４４２】（２） 前記アドレス発生回路が、前記ア
ドレス値を前記前のブロックスタートアドレスに加算す
ることにより、前記スタートアドレスと、前記テーブル
ポインタによりポイントされた前記ガイドテーブルエン
トリの前記アドレス値と、の前記所定の組合せを形成す
る、第１項記載のデータ処理装置。
【０４４３】（３）前記アドレス発生回路が、前記テー
ブルポインタによりポイントされた前記ガイドテーブル
値を前記スタートアドレスに加算することにより、前記
スタートアドレスと、前記テーブルポインタによりポイ
ントされた前記ガイドテーブルエントリの前記アドレス
値と、の前記所定の組合せを形成する、第１項記載のデ
ータ処理装置。
【０４４４】（４）それぞれのガイドテーブルエントリ
の前記ディメンション値が、画素のアレイの水平ディメ
ンション値および垂直ディメンション値を含む、第１項
記載のデータ処理装置。
【０４４５】（５）前記メモリアクセスが、アドレスの
前記ブロックからのメモリリードから成る、第１項記載
のデータ処理装置。
【０４４６】（６）前記メモリアクセスが、アドレスの
前記ブロックへのメモリライトから成る、第１項記載の
データ処理装置。
【０４４７】（７）単一半導体チップ上に、メモリと、
パケット転送リクエストを発生する回路を有するデータ
プロセッサと、前記メモリと、前記データプロセッサ
と、に接続されたデータ転送制御装置であって、該デー
タ転送制御装置が、パケット転送リクエストと、パケッ
ト転送パラメータとを受ける動作をする制御回路であっ
て、該パケット転送パラメータが、スタートアドレス
と、ある数のガイドテーブルエントリと、テーブルポイ
ンタとを含む、前記制御回路と、前記数のガイドテーブ
ルエントリを含むガイドテーブルであって、それぞれの
ガイドテーブルエントリが、アドレス値およびアドレス
のブロックを定義するディメンション値を含み、前記テ
ーブルポインタが最初に前記ガイドテーブル内の第１ガ
イドテーブルエントリをポイントする、前記ガイドテー
ブルと、前記制御回路に結合せしめられたアドレス発生
回路であって、該アドレス発生回路が、前記パケット転
送パラメータから、前記スタートアドレスと、前記数の
ガイドテーブルエントリと、前記テーブルポインタとを
受ける動作をし、前記アドレス発生回路が、前記ガイド
テーブルエントリに対応するメモリアクセス用のアドレ
スのブロックの集合を、前記スタートアドレスと、前記
テーブルポインタによりポイントされた前記ガイドテー
ブルエントリの前記アドレス値と、の所定の組合せか
ら、ブロックスタートアドレスであって、該第１ブロッ
クスタートアドレスが前記スタートアドレスである、前
記ブロックスタートアドレスを形成し、該ブロックスタ
ートアドレスと、前記テーブルポインタによりポイント
された前記ガイドテーブルエントリの前記ディメンショ
ン値と、からアドレスのブロックを形成し、アドレスの
該ブロックにメモリアクセスを行い、もしガイドテーブ
ルエントリの前記数よりも少ないメモリアクセスしか行
われ終わっていなければ、前記メモリアクセスに続い
て、前記ガイドテーブルの次のエントリをポイントする
ように前記テーブルポインタを更新する、ことによって
形成する、前記アドレス発生回路と、を含む、前記デー
タ転送制御装置と、を備えた、集積回路。
【０４４８】（８）前記アドレス発生回路が、前記アド
レス値を前記前のブロックスタートアドレスに加算する
ことにより、前記スタートアドレスと、前記テーブルポ
インタによりポイントされた前記ガイドテーブルエント
リの前記アドレス値と、の前記所定の組合せを形成す
る、第７項記載の集積回路。
【０４４９】（９）前記アドレス発生回路が、前記テー
ブルポインタによりポイントされた前記ガイドテーブル
値を前記スタートアドレスに加算することにより、前記
スタートアドレスと、前記テーブルポインタによりポイ
ントされた前記ガイドテーブルエントリの前記アドレス
値と、の前記所定の組合せを形成する、第７項記載の集
積回路。
【０４５０】（１０）それぞれのガイドテーブルエント
リの前記ディメンション値が、画素のアレイの水平ディ
メンション値および垂直ディメンション値を含む、第７
項記載の集積回路。
【０４５１】（１１）前記メモリアクセスが、アドレス
の前記ブロックからのメモリリードから成る、第７項記
載の集積回路。
【０４５２】（１２）前記メモリアクセスが、アドレス
の前記ブロックへのメモリライトから成る、第７項記載
の集積回路。
【０４５３】（１３）前記単一半導体チップ上に含まれ
ない外部メモリにアクセスする動作をする外部メモリイ
ンタフェースをさらに含み、前記アドレス発生回路が、
前記メモリおよび前記外部メモリの双方を含むアドレス
を発生する、第７項記載の集積回路。
【０４５４】（１４）複数の位置に情報を記憶するステ
ップと、パケットリクエストを受けてスタートアドレス
および制御信号を供給するステップと、該スタートアド
レス、制御信号、およびパッチ値に応答してパッチアド
レスを発生するステップと、パッチ情報をデコードして
ディメンション値およびパッチ値を供給するステップ
と、前記スタートアドレスと、前記ディメンション値
と、前記パッチ値とに応答してパッチアドレスを発生す
るステップと、を含む、データ処理装置を操作する方
法。
【０４５５】（１５）複数の対応するアドレスにデータ
を記憶するメモリと、パケット転送リクエストと、パケ
ット転送パラメータとを受ける動作をする制御回路であ
って、該パケット転送パラメータが、スタートアドレス
と、アドレスのブロックを定義するディメンション値
と、ある数のガイドテーブルエントリと、テーブルポイ
ンタとを含む、前記制御回路と、前記数のガイドテーブ
ルエントリを含むガイドテーブルであって、それぞれの
ガイドテーブルエントリがアドレス値を含み、前記テー
ブルポインタが最初に前記ガイドテーブル内の第１ガイ
ドテーブルエントリをポイントする、前記ガイドテーブ
ルと、前記制御回路と、前記ガイドテーブルと、に結合
せしめられたアドレス発生回路であって、該アドレス発
生回路が、前記パケット転送パラメータから、前記スタ
ートアドレスと、前記ディメンション値と、前記数のガ
イドテーブルエントリと、前記テーブルポインタとを受
ける動作をし、前記アドレス発生回路が、前記ガイドテ
ーブルエントリに対応するメモリアクセス用のアドレス
のブロックの集合を、前記スタートアドレスと、前記テ
ーブルポインタによりポイントされた前記ガイドテーブ
ルエントリの前記アドレス値と、の所定の組合せから、
ブロックスタートアドレスであって、該第１ブロックス
タートアドレスが前記スタートアドレスである、前記ブ
ロックスタートアドレスを形成し、該ブロックスタート
アドレスと、前記ディメンション値とからアドレスのブ
ロックを形成し、アドレスの該ブロックにメモリアクセ
スを行い、もしガイドテーブルエントリの前記数よりも
少ないメモリアクセスしか行われ終わっていなければ、
前記メモリアクセスに続いて、前記ガイドテーブルの次
のエントリをポイントするように前記テーブルポインタ
を更新する、ことによって形成する、前記アドレス発生
回路と、を含む、データ処理装置。
【０４５６】（１６）前記アドレス発生回路が、前記ア
ドレス値を前記前のブロックスタートアドレスに加算す
ることにより、前記スタートアドレスと、前記テーブル
ポインタによりポイントされた前記ガイドテーブルエン
トリの前記アドレス値と、の前記所定の組合せを形成す
る、第１５項記載のデータ処理装置。
【０４５７】（１７）前記アドレス発生回路が、前記テ
ーブルポインタによりポイントされた前記ガイドテーブ
ル値を前記スタートアドレスに加算することにより、前
記スタートアドレスと、前記テーブルポインタによりポ
イントされた前記ガイドテーブルエントリの前記アドレ
ス値と、の前記所定の組合せを形成する、第１５項記載
のデータ処理装置。
【０４５８】（１８）前記パケット転送パラメータの前
記ディメンション値が、画素のアレイの水平ディメンシ
ョン値および垂直ディメンション値を含む、第１５項記
載のデータ処理装置。
【０４５９】（１９）前記メモリアクセスが、アドレス
の前記ブロックからのメモリリードから成る、第１５項
記載のデータ処理装置。
【０４６０】（２０）前記メモリアクセスが、アドレス
の前記ブロックへのメモリライトから成る、第１５項記
載のデータ処理装置。
【０４６１】（２１）単一半導体チップ上に、メモリ
と、パケット転送リクエストを発生する回路を有するデ
ータプロセッサと、前記メモリと、前記データプロセッ
サと、に接続されたデータ転送制御装置であって、該デ
ータ転送制御装置が、パケット転送リクエストと、パケ
ット転送パラメータとを受ける動作をする制御回路であ
って、該パケット転送パラメータが、スタートアドレス
と、アドレスのブロックを定義するディメンション値
と、ある数のガイドテーブルエントリと、テーブルポイ
ンタとを含む、前記制御回路と、前記数のガイドテーブ
ルエントリを含むガイドテーブルであって、それぞれの
ガイドテーブルエントリがアドレス値を含み、前記テー
ブルポインタが最初に前記ガイドテーブル内の第１ガイ
ドテーブルエントリをポイントする、前記ガイドテーブ
ルと、前記制御回路と、前記ガイドテーブルと、に結合
せしめられたアドレス発生回路であって、該アドレス発
生回路が、前記パケット転送パラメータから、前記スタ
ートアドレスと、前記ディメンション値と、前記数のガ
イドテーブルエントリと、前記テーブルポインタとを受
ける動作をし、前記アドレス発生回路が、前記ガイドテ
ーブルエントリに対応するメモリアクセス用のアドレス
のブロックの集合を、前記スタートアドレスと、前記テ
ーブルポインタによりポイントされた前記ガイドテーブ
ルエントリの前記アドレス値と、の所定の組合せから、
ブロックスタートアドレスであって、該第１ブロックス
タートアドレスが前記スタートアドレスである、前記ブ
ロックスタートアドレスを形成し、該ブロックスタート
アドレスと、前記パケット転送パラメータの前記ディメ
ンション値とからアドレスのブロックを形成し、アドレ
スの該ブロックにメモリアクセスを行い、もしガイドテ
ーブルエントリの前記数よりも少ないメモリアクセスし
か行われ終わっていなければ、前記メモリアクセスに続
いて、前記ガイドテーブルの次のエントリをポイントす
るように前記テーブルポインタを更新する、ことによっ
て形成する、前記アドレス発生回路と、を含む、前記デ
ータ転送制御装置と、を備えた、集積回路。
【０４６２】（２２）前記アドレス発生回路が、前記ア
ドレス値を前記前のブロックスタートアドレスに加算す
ることにより、前記スタートアドレスと、前記テーブル
ポインタによりポイントされた前記ガイドテーブルエン
トリの前記アドレス値と、の前記所定の組合せを形成す
る、第２１項記載の集積回路。
【０４６３】（２３）前記アドレス発生回路が、前記テ
ーブルポインタによりポイントされた前記ガイドテーブ
ル値を前記スタートアドレスに加算することにより、前
記スタートアドレスと、前記テーブルポインタによりポ
イントされた前記ガイドテーブルエントリの前記アドレ
ス値と、の前記所定の組合せを形成する、第２１項記載
の集積回路。
【０４６４】（２４）前記パケット転送パラメータの前
記ディメンション値が、画素のアレイの水平ディメンシ
ョン値および垂直ディメンション値を含む、第２１項記
載の集積回路。
【０４６５】（２５）前記メモリアクセスが、アドレス
の前記ブロックからのメモリリードから成る、第２１項
記載の集積回路。
【０４６６】（２６）前記メモリアクセスが、アドレス
の前記ブロックへのメモリライトから成る、第２１項記
載の集積回路。
【０４６７】（２７）前記単一半導体チップ上に含まれ
ない外部メモリにアクセスする動作をする外部メモリイ
ンタフェースをさらに含み、前記アドレス発生回路が、
前記メモリおよび前記外部メモリの双方を含むアドレス
を発生する、第２１項記載の集積回路。
【０４６８】（２８）複数の位置に情報を記憶するステ
ップと、パケットリクエストを受けて、スタートアドレ
スと、制御信号と、パッチ値と、を供給するステップ
と、該スタートアドレスと、該制御信号と、該パッチ値
と、に応答してパッチアドレスを発生するステップと、
を含む、画像処理装置を操作する方法。
【０４６９】（２９）本発明は、メモリアクセスのアド
レスの制御様式に関する。本発明のデータ処理装置は、
メモリと、制御回路と、ガイドテーブルと、アドレス発
生回路と、を含む。該制御回路は、パケット転送リクエ
ストと、パケット転送パラメータとを受ける。該パケッ
ト転送パラメータは、スタートアドレスと、ある数のガ
イドテーブルエントリと、テーブルポインタとを含む。
前記ガイドテーブルは、ガイドテーブルエントリを含
み、それぞれのガイドテーブルエントリは、アドレス値
およびアドレスのブロックを定義するディメンション値
を含む。前記テーブルポインタは、最初に前記ガイドテ
ーブル内の第１ガイドテーブルエントリをポイントす
る。前記アドレス発生回路は、前記スタートアドレス
と、前記ガイドテーブルエントリの前記アドレス値と、
の所定の組合せから形成されるスタートアドレスを有す
る、それぞれのガイドテーブルエントリに対応するメモ
リアクセス用のアドレスのブロックの集合を形成する。
アドレスの該ブロックは、前記ディメンション値から形
成される。前記メモリアクセスに続いて、前記アドレス
発生回路は、前記ガイドテーブルの次のエントリをポイ
ントするように前記テーブルポインタを更新する。前記
アドレス発生回路は、随意選択的に、前記アドレス値を
前記前のブロックスタートアドレスに加算することによ
り、または、前記ガイドテーブル値を前記スタートアド
レスに加算することにより、スタートアドレスと、ガイ
ドテーブルエントリのアドレス値と、の前記所定の組合
せを形成しうる。前記メモリアクセスは、アドレスの前
記ブロックからのメモリリード、または、アドレスの前
記ブロックへのメモリライトでありうる。実施例におい
ては、メモリと、データプロセッサと、上述のメモリア
クセスを行うデータ転送制御装置とは、単一半導体チッ
プ内に構成される。該データ転送制御装置は、オンチッ
プメモリと同様に、外部メモリにアクセスしうる。
【０４７０】警告：著作権１９９１年テキサスインスツ
ルメンツ社 本特許文献の開示の一部は、著作権およ
びマスクワーク保護の対象となる資料を含む。この著作
権およびマスクワークの所有者は、米国特許庁の特許フ
ァイルまたは記録にある特許文献または特許の開示の、
何人によるコピーに反対するものではないが、それ以外
に対しては、すべての著作権およびマスクワークの権利
を留保するものである。
【０４７１】関連出願とのクロスレファレンス：本願
は、下記の米国特許および継続中の米国特許出願に開示
された発明の改良に関するもので、下記の特許および米
国特許出願はすべてテキサスインスツルメンツ社に譲渡
されたものであり、これらのいずれも参考例として援用
する。
【０４７２】１９９４年６月２１日に出願された「プロ
セッサとメモリをクロスバーリンクしたマルチプロセッ
サおよびその作動方法」を発明の名称とする、米国特許
出願第０８／２６３，５０１号。この出願は、１９９３
年１０月１２日出願され現在放棄された米国特許出願第
０８／１３５，７５４号の継続出願であり、１９９２年
８月２１日に出願され現在放棄されている米国特許出願
第０７／９３３，８６５号の継続出願であり、この米国
特許出願第０７／９３３，８６５号は、１９８９年１１
月１７日出願され現在放棄されている米国特許出願第０
７／４３５，５９１号の継続出願である。
【０４７３】１９８９年１１月１７日出願され１９９３
年５月１８日に発行された「ＳＩＭＤ／ＭＩＭＤ再構成
可能なマルチプロセッサおよびオペレーション方法」を
発明の名称とする米国特許第５，２１２，７７７号。
【０４７４】１９８９年１１月１７日出願され現在放棄
されている米国特許出願第０７／４３７，８５６号の継
続出願である、１９９２年６月５日出願され現在放棄さ
れている米国特許出願第０７／８９５，５６５号の継続
出願である、１９９４年６月２２日出願された「マルチ
プロセッサ用再構成可能な通信およびそのオペレーショ
ン方法」を発明の名称とする米国特許出願第０８／２６
４，１１１号。
【０４７５】１９８９年１１月１７日出願され現在放棄
されている米国特許出願第０７／４３７，８５２号の継
続出願である、１９９４年６月２２日出願された「小エ
リアのクロスバーおよびそのオペレーション方法」を発
明の名称とする米国特許出願第０８／２６４，５８２
号。
【０４７６】１９８９年１１月１７日出願され現在放棄
されている米国特許出願第０７／４３７，８５３号の継
続出願である、１９９３年５月１５日出願された「同期
されたＭＩＭＤマルチ処理システムおよびそのオペレー
ション方法」を発明の名称とする米国特許出願第０８／
０３２，５３０号。
【０４７７】１９８９年１１月１７日出願され、１９９
３年３月２３日発行された「スライスされたアドレス指
定用マルチプロセッサおよびそのオペレーション方法」
を発明の名称とする米国特許第５，１９７，１４０号。
【０４７８】１９８９年１１月１７日出願され、１９９
４年８月１６日発行された「画像データの二進ストリー
ム内の１の数をカウントするための相互接続された半加
算器のマトリックスを利用する１をカウントする回路」
を発明の名称とする米国特許第５，３３９，４４７号。
【０４７９】１９８９年１１月１７日出願され、１９９
３年８月２４日に発行された「ＳＩＭＤモードで作動す
る際にデータメモリとしてＭＩＭＤインストラクション
メモリを再利用するデュアルモードのＳＩＭＤ／ＭＩＭ
Ｄプロセサ」を発明の名称とする米国特許第５，２３
９，６５４号。
【０４８０】１９８９年１１月１７日出願され現在放棄
されている米国特許出願第４３７，８５４号の継続出願
である、１９９２年６月２９日に出願された「イメージ
ングコンピュータおよびそのオペレーション方法」を発
明の名称とする米国特許出願第０７／９１１，５６２
号。
【０４８１】１９８９年１１月１７日出願され、１９９
３年７月６日に発行された「集積クロスポイントロジッ
クを有するスイッチマトリックスおよびそのオペレーシ
ョン方法」を発明の名称とする米国特許第５，２２６，
１２５号。
【０４８２】１９９３年１１月３０日出願された「バレ
ルローテータを備えた３入力端論理ユニット」を発明の
名称とする米国特許出願第０８／１６０，２９９号。
【０４８３】１９９３年１１月３０日出願された「複数
の独立部分および各部分からの結果の表示ビットを記憶
するレジスタを有する算術論理ユニット」を発明の名称
とする米国特許出願第０８／１５８，７４２号。
【０４８４】１９９３年１１月３０日出願された「レジ
スタペア条件からのメモリストア」を発明の名称とする
米国特許出願第０８／１６０，１１８号。
【０４８５】１９９３年１１月３０日出願され現在放棄
されている米国特許出願第０８／１６０，１１５号の継
続出願である、１９９４年１０月１７日出願された「繰
り返しごとに複数の商ビットを形成する繰り返し割り算
装置、システムおよび方法」。
【０４８６】１９９３年１１月３０日出願された「混合
された算術およびブール組み合わせを形成する３入力端
算術論理ユニット」を発明の名称とする米国特許出願第
０８／１５９，２８５号。
【０４８７】１９９３年１１月３０日出願された「単一
データワードの複数の等しい部分におけるデータの合計
を計算する方法、装置およびシステム」を発明の名称と
する米国特許出願第０８／１６０，１１９号。
【０４８８】１９９３年１１月３０日出願された「サイ
ズ検出のため最小位ビットの変化を用いるハフマンコー
ド化方法、回路およびシステム」を発明の名称とする米
国特許出願第０８／１５９，３５９号。
【０４８９】１９９３年１１月３０日出願された「負の
数を変換するため条件付き減算を利用するハフマンコー
ド化方法、回路およびシステム」を発明の名称とする米
国特許出願第０８／１６０，２９６号。
【０４９０】１９９３年１１月３０日出願された「複数
の絶対値の差を合計するための方法、装置およびシステ
ム」を発明の名称とする米国特許出願第０８／１６０，
１１２号。
【０４９１】１９９３年１１月３０日出願された「排他
的ＯＲによる最も左側の１の検出を利用する繰り返し割
り算装置、システムおよび方法」を発明の名称とする米
国特許出願第０８／１６０，１２０号。
【０４９２】１９９３年１１月３０日出願された「２つ
の独立アドレスの選択的マージを利用するアドレス発生
器」を発明の名称とする米国特許出願第０８／１６０，
１１４号。
【０４９３】１９９３年１１月３０日出願された「相関
化方法、装置およびシステム」を発明の名称とする米国
特許出願第０８／１６０，１１６号。
【０４９４】１９９３年１１月３０日出願された「複数
の独立したプロセッサオペレーションを制御する長いイ
ンストラクションワード」を発明の名称とする米国特許
出願第０８／１６０，２９７号。
【０４９５】１９９３年１１月３０日出願された「直交
データ変換のための回転レジスタ」を発明の名称とする
米国特許出願第０８／１５９，３４６号。
【０４９６】１９９３年１１月３０日出願された「メデ
ィアンフィルタ方法、回路およびシステム」を発明の名
称とする米国特許出願第０８／１５９，６５２号。
【０４９７】１９９３年１１月３０日出願された「条件
レジスタソース選択を備えた算術論理ユニット」を発明
の名称とする米国特許出願第０８／１５９，３４４号。
【０４９８】１９９３年１１月３０日出願された「繰り
返しによる除算のための装置、システムおよび方法」を
発明の名称とする米国特許出願第０８／１６０，３０１
号。
【０４９９】１９９３年１１月３０日出願された「冗長
コード化された乗算の結果を利用する乗算丸め方法」を
発明の名称とする米国特許出願第０８／１５９，６５０
号。
【０５００】１９９３年１１月３０日出願された「スプ
リット乗算方法」を発明の名称とする米国特許出願第０
８／１５９，３４９号。
【０５０１】１９９３年１１月３０日出願された「ゼロ
の条件テストを含む混合形条件テストおよびブランチ演
算」を発明の名称とする米国特許出願第０８／１５８，
７４１号。
【０５０２】１９９３年１１月３０日出願された「パッ
クされたワード対の乗算方法」を発明の名称とする米国
特許出願第０８／１６０，３０２号。
【０５０３】１９９３年１１月３０日出願された「シフ
タを備えた３入力端算術論理ユニット」を発明の名称と
する米国特許出願第０８／１６０，５７３号。
【０５０４】１９９３年１１月３０日出願された「マス
ク発生器を備えた３入力端算術論理ユニット」を発明の
名称とする米国特許出願第０８／１５９，２８２号。
【０５０５】１９９３年１１月３０日出願された「バレ
ルローテータおよびマスク発生器を備えた３入力端算術
論理ユニット」を発明の名称とする米国特許出願第０８
／１６０，１１１号。
【０５０６】１９９３年１１月３０日出願された「シフ
タおよびマスク発生器を備えた３入力端算術論理ユニッ
ト」を発明の名称とする米国特許出願第０８／１６０，
２９８号。
【０５０７】１９９３年１１月３０日出願された「第２
入力と第３入力のブール組み合わせプラス第２入力と第
３入力の第２ブール組み合わせが加算された第１入力の
合計を計算する３入力端算術論理ユニット」を発明の名
称とする米国特許出願第０８／１５９，３４５号。
【０５０８】１９９３年１１月３０日出願された「第
１、第２および第３入力のブール組み合わせプラス第
１、第２、第３入力の第２ブール組み合わせの合計を計
算する３入力端算術論理ユニット」を発明の名称とする
米国特許出願第０８／１６０，１１３号。
【０５０９】１９９３年１１月３０日出願された「桁上
げ伝搬ロジックを利用する３入力端算術論理ユニット」
を発明の名称とする米国特許出願第０８／１５９，６４
０号。
【０５１０】１９９３年１１月３０日出願された「書き
込み優先権を利用するＩＦ、ＴＨＥＮオペレーションの
ためのデータ処理装置、システムおよび方法」を発明の
名称とする米国特許出願第０８／１６０，３００号。
【０５１１】１９９３年３月８日出願された「ＭＰベク
トルインストラクションＦＰ＋ＬＯＡＤ／ＳＴＯＲＥ」
を発明の名称とする米国特許出願第０８／２０７，９８
９号（ＴＩ整理番号１５５２１）。
【０５１２】１９９３年３月８日出願された「不動点少
数のための正規化方法」を発明の名称とする米国特許出
願第０８／ 号（ＴＩ整理番号１８６９
５）。
【０５１３】本願は下記の米国特許出願とも関連してお
り、これらのいずれも参考例としてここに援用する。
【０５１４】１９９３年３月８日出願された「ＰＰ転送
プロセッサにおけるトランスペアレンシーおよび平面マ
スキング」を発明の名称とする米国特許出願第０８／２
０８，４１３号。
【０５１５】１９９３年３月８日出願された「トランス
ペアレンシーを備えたＰＩＸＢＬＴ」を発明の名称とす
る米国特許出願第０８／２０８，１６１号。
【０５１６】１９９３年３月８日出願された「プロセッ
サからのメッセージパッシングおよびブラストインタラ
プト」を発明の名称とする米国特許出願第０８／２０
８，１７１号。
【０５１７】１９９３年３月８日出願された「Ｘ、Ｙ次
元を備えたガイド転送および変数ステッピング」を発明
の名称とする米国特許出願第０８／２０９，１２３号。
【０５１８】１９９３年３月８日出願された「ガイド転
送ラインドローイング」を発明の名称とする米国特許出
願第０８／２０９，１２４号。
【０５１９】１９９３年３月８日出願された「異なるメ
モリタイプを同時に制御する転送プロセッサ用メモリイ
ンターフェース」を発明の名称とする米国特許出願第０
８／２０８，５１７号。
【０５２０】１９９３年３月８日出願された「ＴＰ転送
プロセッサのアーキテクチャ」を発明の名称とする米国
特許出願第０８／２０７，５０３号。
【図面の簡単な説明】
【図１】本発明の画像処理システムのシステムアーキテ
クチャを示す図。
【図２】単一集積回路マルチプロセッサのアーキテクチ
ャを示す図。
【図３】デジタル画像／グラフィックプロセッサのイン
タラプトイネーブルおよびインタラプトフラグレジスタ
を示す図。
【図４】共通ワードのフィールドを示す図。
【図５】デジタル画像／グラフィックプロセッサの通信
レジスタを示す図。
【図６】画像システムバスの優先度およびオペレーショ
ン方法を示す図。
【図７】クロスバー優先度およびマルチプロセッサ集積
回路内のオペレーション方法を示す図。
【図８】本発明の実施例の転送プロセッサ構造を示す
図。
【図９】ＬＡＳＴＰＡＧＥレジスタの使用を示す図。
【図１０】外部メモリシーケンサのステート図およびオ
ペレーション方法を示す図。
【図１１】ソースマシン構造を示す図。
【図１２】パケット転送ＦＩＦＯバッファ、キャッシュ
バッファ算術演算およびブロックの例を示す図。
【図１３】バッファカウント算術演算およびブロックの
例を示す図。
【図１４】ａは小エンディアンパケット転送ＦＩＦＯバ
ッファの例および方法を示す図。ｂは大エンディアンパ
ケット転送ＦＩＦＯバッファの例および方法を示す図。
【図１５】プロセッサのパラメータメモリの使用例を示
す図。
【図１６】リンクされたリストパケット転送方法の一例
を示す図。
【図１７】次元の定められたパケット転送方法の一例を
示す図。
【図１８】固定パッチのデルタガイドパケット転送方法
の一例を示す図。
【図１９】固定パッチのオフセットガイド転送方法の一
例を示す図。
【図２０】固定パッチのオフセットガイドルックアップ
テーブルパケット転送方法の一例を示す図。
【図２１】小エンディアン可変パッチガイドテーブルフ
ォーマットを示す図。
【図２２】大エンディアン可変パッチガイドテーブルフ
ォーマットを示す図。
【図２３】可変パッチデルタガイドパケット転送方法の
一例を示す図。
【図２４】可変パッチオフセットガイドパッチ転送方法
の一例を示す図。
【図２５】ソーストランスペアレンシーパラメータを備
えた、次元の定められたパケット転送の一例を示す図。
【図２６】フィルパラメータを備えた、次元の定められ
たパケット転送の一例を示す図。
【図２７】次元の定められたソースおよび固定パッチガ
イド宛て先パケット転送パラメータの一例を示す図。
【図２８】次元の定められたソースおよび可変パッチガ
イド宛て先パケット転送パラメータの一例を示す図。
【図２９】次元の定められたブロック書き込みパケット
転送パラメータの一例を示す図。
【図３０】パケット転送パラメータのエンコーディング
を示す図。
【図３１】パケット転送タイマー構造を示す図。
【図３２】一時中断されたパケット転送パラメータの記
憶方法の一例を示す図。
【図３３】一時中断されたパケットサービスパラメータ
のエンコーディングを示す図。
【図３４】小エンディアンモードでの８×ブロック書き
込みビット再マッピングにおけるビット再マッピングの
一例を示す図。
【図３５】小エンディアンモードでの４×ブロック書き
込みビット再マッピングにおけるビット再マッピングの
一例を示す図。
【図３６】シリアルレジスタ転送方法の一例を示す図。
【図３７】トランスペアレンシーオペレーションを示す
図。
【図３８】トランスペアレンシーおよびバイト書き込み
ロジック回路の実施例を示す図。
【図３９】高品位テレビシステムの一実施例を示す図。
【図４０】単一のデジタル画像／グラフィックプロセッ
サを有するマルチプロセッサ集積回路を含むカラーファ
クシミリシステムの一実施例を示す図。
【符号の説明】 １ ホスト処理システム ２ ホスト周辺デバイス ３ 撮像デバイス ４ 画像キャプチャコントローラ ５、６ ビデオラム ７ ビデオパレット ８ ビデオディスプレイ ９ メモリ １６ トランシーバ １００ マルチプロセッサ集積回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/163 Ｇ０６Ｆ 15/64 ４５０ Ｃ (72)発明者 キース ブラマー イギリス国ベッドフォード，サルコム ク ローズ ６ (72)発明者 クリストファー ジェイ．リード アメリカ合衆国テキサス州ヒューストン, バーリンゲイム 11807 (72)発明者 イェイン ロバートソン イギリス国ベッドフォードシャー，グレン ジ レーン，10 (72)発明者 ニコラス イング − シモンズ イギリス国ハンチングドン，ケンブリッジ シャー カウンティ，アルコンベリィ ウ エストン，ハイフィールド アベニュー, 47

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数の対応するアドレスにデータを記憶す
    るメモリと、 パケット転送リクエストと、パケット転送パラメータと
    を受ける動作をする制御回路であって、該パケット転送
    パラメータが、スタートアドレスと、ある数のガイドテ
    ーブルエントリと、テーブルポインタとを含む、前記制
    御回路と、 前記数のガイドテーブルエントリを含むガイドテーブル
    であって、それぞれのガイドテーブルエントリが、アド
    レス値およびアドレスのブロックを定義するディメンシ
    ョン値を含み、前記テーブルポインタが最初に前記ガイ
    ドテーブル内の第１ガイドテーブルエントリをポイント
    する、前記ガイドテーブルと、 前記制御回路に結合せしめられたアドレス発生回路であ
    って、該アドレス発生回路が、前記パケット転送パラメ
    ータから、前記スタートアドレスと、前記数のガイドテ
    ーブルエントリと、前記テーブルポインタとを受ける動
    作をし、前記アドレス発生回路が、前記ガイドテーブル
    エントリに対応するメモリアクセス用のアドレスのブロ
    ックの集合を、 前記スタートアドレスと、前記テーブルポインタにより
    ポイントされた前記ガイドテーブルエントリの前記アド
    レス値と、の所定の組合せから、ブロックスタートアド
    レスであって、該第１ブロックスタートアドレスが前記
    スタートアドレスである、前記ブロックスタートアドレ
    スを形成し、 該ブロックスタートアドレスと、前記テーブルポインタ
    によりポイントされた前記ガイドテーブルエントリの前
    記ディメンション値と、からアドレスのブロックを形成
    し、 アドレスの該ブロックにメモリアクセスを行い、 もしガイドテーブルエントリの前記数よりも少ないメモ
    リアクセスしか行われ終わっていなければ、前記メモリ
    アクセスに続いて、前記ガイドテーブルの次のエントリ
    をポイントするように前記テーブルポインタを更新す
    る、ことによって形成する、前記アドレス発生回路と、
    を含む、データ処理装置。
  2. 【請求項２】複数の位置に情報を記憶するステップと、 パケットリクエストを受けてスタートアドレスおよび制
    御信号を供給するステップと、 該スタートアドレスと、制御信号と、パッチ値と、に応
    答してパッチアドレスを発生するステップと、 パッチ情報をデコードしてディメンション値およびパッ
    チ値を供給するステップと、 前記スタートアドレスと、前記ディメンション値と、前
    記パッチ値とに応答してパッチアドレスを発生するステ
    ップと、を含む、データ処理装置を操作する方法。
JP7085856A 1994-03-08 1995-03-07 画像／グラフィックス処理用のデータ処理装置およびその操作方法 Pending JPH0877347A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US209124 1994-03-08
US209123 1994-03-08
US08/209,123 US5651127A (en) 1994-03-08 1994-03-08 Guided transfers with variable stepping
US08/209,124 US5487146A (en) 1994-03-08 1994-03-08 Plural memory access address generation employing guide table entries forming linked list

Publications (1)

Publication Number Publication Date
JPH0877347A true JPH0877347A (ja) 1996-03-22

Family

ID=26903840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7085856A Pending JPH0877347A (ja) 1994-03-08 1995-03-07 画像／グラフィックス処理用のデータ処理装置およびその操作方法

Country Status (4)

Country Link
EP (1) EP0671718B1 (ja)
JP (1) JPH0877347A (ja)
KR (1) KR100372061B1 (ja)
DE (1) DE69524798T2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008521097A (ja) * 2004-11-15 2008-06-19 エヌヴィディア コーポレイション ビデオ処理
US8885053B2 (en) 2003-02-20 2014-11-11 Panasonic Corporation Integrated circuit and electric device for avoiding latency time caused by contention
US8923385B2 (en) 2008-05-01 2014-12-30 Nvidia Corporation Rewind-enabled hardware encoder
US9024957B1 (en) 2007-08-15 2015-05-05 Nvidia Corporation Address independent shader program loading
US9064333B2 (en) 2007-12-17 2015-06-23 Nvidia Corporation Interrupt handling techniques in the rasterizer of a GPU
US9092170B1 (en) 2005-10-18 2015-07-28 Nvidia Corporation Method and system for implementing fragment operation processing across a graphics bus interconnect
US9111368B1 (en) 2004-11-15 2015-08-18 Nvidia Corporation Pipelined L2 cache for memory transfers for a video processor

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3062418B2 (ja) * 1995-06-02 2000-07-10 キヤノン株式会社 表示装置並びに表示システム及び表示制御方法
DE10303095A1 (de) * 2003-01-27 2004-08-12 Infineon Technologies Ag Datenverarbeitungsvorrichtung
EP1591906A1 (en) 2004-04-27 2005-11-02 Texas Instruments Incorporated Efficient data transfer from an ASIC to a host using DMA
US10146545B2 (en) 2012-03-13 2018-12-04 Nvidia Corporation Translation address cache for a microprocessor
US9880846B2 (en) 2012-04-11 2018-01-30 Nvidia Corporation Improving hit rate of code translation redirection table with replacement strategy based on usage history table of evicted entries
US9875105B2 (en) 2012-05-03 2018-01-23 Nvidia Corporation Checkpointed buffer for re-entry from runahead
US10241810B2 (en) 2012-05-18 2019-03-26 Nvidia Corporation Instruction-optimizing processor with branch-count table in hardware
US9645929B2 (en) 2012-09-14 2017-05-09 Nvidia Corporation Speculative permission acquisition for shared memory
US10001996B2 (en) 2012-10-26 2018-06-19 Nvidia Corporation Selective poisoning of data during runahead
US9740553B2 (en) 2012-11-14 2017-08-22 Nvidia Corporation Managing potentially invalid results during runahead
US9632976B2 (en) 2012-12-07 2017-04-25 Nvidia Corporation Lazy runahead operation for a microprocessor
US9569214B2 (en) 2012-12-27 2017-02-14 Nvidia Corporation Execution pipeline data forwarding
US20140189310A1 (en) 2012-12-27 2014-07-03 Nvidia Corporation Fault detection in instruction translations
US9823931B2 (en) 2012-12-28 2017-11-21 Nvidia Corporation Queued instruction re-dispatch after runahead
US9547602B2 (en) 2013-03-14 2017-01-17 Nvidia Corporation Translation lookaside buffer entry systems and methods
US10108424B2 (en) 2013-03-14 2018-10-23 Nvidia Corporation Profiling code portions to generate translations
US9582280B2 (en) 2013-07-18 2017-02-28 Nvidia Corporation Branching to alternate code based on runahead determination

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57500529A (ja) * 1980-02-29 1982-03-25
US5251303A (en) * 1989-01-13 1993-10-05 International Business Machines Corporation System for DMA block data transfer based on linked control blocks
WO1992002879A1 (en) * 1990-08-03 1992-02-20 Du Pont Pixel Systems Limited Virtual memory system
GB2250615B (en) * 1990-11-21 1995-06-14 Apple Computer Apparatus for performing direct memory access with stride

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8885053B2 (en) 2003-02-20 2014-11-11 Panasonic Corporation Integrated circuit and electric device for avoiding latency time caused by contention
JP2008521097A (ja) * 2004-11-15 2008-06-19 エヌヴィディア コーポレイション ビデオ処理
JP4906734B2 (ja) * 2004-11-15 2012-03-28 エヌヴィディア コーポレイション ビデオ処理
US9111368B1 (en) 2004-11-15 2015-08-18 Nvidia Corporation Pipelined L2 cache for memory transfers for a video processor
US9092170B1 (en) 2005-10-18 2015-07-28 Nvidia Corporation Method and system for implementing fragment operation processing across a graphics bus interconnect
US9024957B1 (en) 2007-08-15 2015-05-05 Nvidia Corporation Address independent shader program loading
US9064333B2 (en) 2007-12-17 2015-06-23 Nvidia Corporation Interrupt handling techniques in the rasterizer of a GPU
US8923385B2 (en) 2008-05-01 2014-12-30 Nvidia Corporation Rewind-enabled hardware encoder

Also Published As

Publication number Publication date
KR100372061B1 (ko) 2003-03-12
EP0671718A1 (en) 1995-09-13
KR950033816A (ko) 1995-12-26
EP0671718B1 (en) 2002-01-02
DE69524798D1 (de) 2002-02-07
DE69524798T2 (de) 2002-08-14

Similar Documents

Publication Publication Date Title
US5487146A (en) Plural memory access address generation employing guide table entries forming linked list
US5560030A (en) Transfer processor with transparency
US5524265A (en) Architecture of transfer processor
US6185629B1 (en) Data transfer controller employing differing memory interface protocols dependent upon external input at predetermined time
JPH0877347A (ja) 画像／グラフィックス処理用のデータ処理装置およびその操作方法
US5724599A (en) Message passing and blast interrupt from processor
US5651127A (en) Guided transfers with variable stepping
US5493646A (en) Pixel block transfer with transparency
US5956744A (en) Memory configuration cache with multilevel hierarchy least recently used cache entry replacement
US5850632A (en) Memory access controller utilizing cache memory to store configuration information
JP5285828B2 (ja) 並列データ処理装置
US6948050B1 (en) Single integrated circuit embodying a dual heterogenous processors with separate instruction handling hardware
US5613146A (en) Reconfigurable SIMD/MIMD processor using switch matrix to allow access to a parameter memory by any of the plurality of processors
US5768609A (en) Reduced area of crossbar and method of operation
JP3806936B2 (ja) データ・フロー制御および複数の処理装置を有する画像圧縮コプロセッサ
US5510740A (en) Method for synchronizing clocks upon reset
US5239654A (en) Dual mode SIMD/MIMD processor providing reuse of MIMD instruction memories as data memories when operating in SIMD mode
US5933624A (en) Synchronized MIMD multi-processing system and method inhibiting instruction fetch at other processors while one processor services an interrupt
US5371896A (en) Multi-processor having control over synchronization of processors in mind mode and method of operation
US5592405A (en) Multiple operations employing divided arithmetic logic unit and multiple flags register
KR100246067B1 (ko) 집적회로 장치와 디지탈 데이타 처리 및 비디오 디스플레이 신호 발생 시스템
US5860086A (en) Video processor with serialization FIFO
US5754191A (en) Method and apparatus for optimizing pixel data write operations to a tile based frame buffer
JP3518788B2 (ja) デジタル・データ及びビデオ信号の処理デバイス及びシステム
US5655131A (en) SIMD architecture for connection to host processor's bus

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050913

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051213

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060414