JPS5826055B2 - 並列アクセス記憶装置 - Google Patents

並列アクセス記憶装置

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JPS5826055B2
JPS5826055B2 JP52141071A JP14107177A JPS5826055B2 JP S5826055 B2 JPS5826055 B2 JP S5826055B2 JP 52141071 A JP52141071 A JP 52141071A JP 14107177 A JP14107177 A JP 14107177A JP S5826055 B2 JPS5826055 B2 JP S5826055B2
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Description

【発明の詳細な説明】 この発明は、データ処理記憶装置に関する。
データ処理方式に用いられる記憶装置は、一時に１ワー
ドずつアクセスされるように設計されている。
その結果、記憶装置へのローディング時間（ｌｏａｄｉ
ｎｇ ｔｉｍｅ）が、その記憶装置のサイクルタイムと
記憶容量すなわち総語数の積に等しくなる。
（１語（ワード）は、１つの記憶位置に記憶され、１単
位として取扱われるデータの量である。
）キャラクタ速度の高い周辺装置に適用されるときはメ
モリサイクルタイムがそのシステムで使用し得るその周
辺装置の数を制限する重大な要因となる。
一時に１語ずつアクセスすることの制約は、たとえば、
１９７６年９月１３日付の米国特許出願第７２２，５８
４号（ＲＣＡ ７０，５８５）明細書記載のように、記
憶装置における１つの表示域を標準のテレビジョン装置
のブラウン管のラスタに写体する場合に現れて来る。
上記の出願には、１つの記憶域を白黒テレビジョンのラ
スタで表示することに速度上の制約のあることと、１つ
の記憶域をカラーテレビジョン装置で表示するにはメモ
リアクセス数の３倍（３個のカラー電子銃に１つずつ）
を必要とすることが開示されている。
この発明の装置は、記憶手段中の位置から各利用手段に
対して並列にデータを伝送するための並列アクセス記憶
装置である。
この装置は、複数個のブロックのアドレス信号を転送す
るためのアドレスバス（例えば後述のバス２８，３８”
）と；データ信号を転送するためのデータバス（例えば
後述のバス２０．３０）と；を備えている。
上記記憶手段は、上記データバスに結合されたデータポ
ートを有する少なくとも１つの第１の記憶ユニット（例
えば後述の装置２５．３５’）を有し：上記利用手段の
第１のもの（例えば後述の装置２４、回路３９）は上記
データバスに結合されていて上記データ信号を上記第１
の記憶ユニット中の位置から受取るようにされている。
また、上記第１の記憶ユニットは上記複数個のアドレス
信号ブロックのうちの第１のブロック（例えば後述のブ
ロックＡ）のアドレス信号に応答して、上記データバス
と上記第１のアドレス信号ブロックのアドレス信号によ
って指定される上記第１の記憶ユニットの記憶位置の１
つとを双方向性をもって結合するようにされている。
更に、上記記憶手段は、データ記憶位置を持ち且つアド
レスバス信号に応答する少なくとも１つの第２の記憶ユ
ニット（例えば後述の装置２３．３３）を有している。
その第２の記憶ユニットは、データバスに結合された端
子であって第２のアドレス信号ブロック（例えば後述の
ブロックＢ）のアドレス信号によって指定される記憶位
置の１つに記憶されるデータをデータバスから受取るた
めの第１のデータ端子と、上記アドレスバス上の第１の
アドレス信号ブロックのアドレス信号によって指定され
る記憶位置からデータを取出すための第２のデータ端子
とを備えるようにされている。
更に、上記利用手段のうちの第２のもの（例えば後述の
装置２１、回路３４）は上記第２の記憶ユニットの第２
のデータ端子に結合されていて上記第２の記憶ユニット
中の位置から転送されるデータを受取るようにされてい
る。
そして、上記第１と第２のブロックのアドレス信号を上
記アドレスバスに供給することによって上記データバス
から上記第１と第２の記憶ユニットの位置にロード（ｌ
ｏａｄ）されたデータが、アドレス信号のうちの上記第
１のブロックのアドレス信号だけを上記アドレスバスに
供給することによって上記第１と第２の記憶ユニット中
の位置から上記第１と第２の利用手段へ並列にそれぞれ
伝送され得るように構成されている。
以下、図を参照してこの発明による並列アクセス記憶装
置の実施例を説明する。
第１図においては、記憶装置が、スイッチング装置を用
いないで、並列のブロックアクセスのできるように構成
されている。
ｌユニットとしての記憶装置２５がワードアドレス信号
およびブロックアドレス信号を含むアドレスバス２８に
結合されている。
ブロックアドレスおよびワードアドレスの動作は通常の
方法で行なわれる。
すなわちワードアドレスは直接復号され、ブロックアド
レスは復号されて記憶ユニットから出力を生成する。
記憶装置２３は、２つのブロックアドレス並びにワード
アドレスを受入れるように結合されているが、また、デ
ータ出力端子とは別の端子に入力データを受入れる。
このような記憶装置は、たとえば、アール・シー・ニー
社の集積回路型式ＣＤＰ１８２２ ＳＤのように市販さ
れている。
第３図は第１図の記憶装置２３をアドレスバス２８を結
合するために利用できる回路の詳細を示す。
上記の集積回路型式ＣＤＰ １８２２ ＳＤのデー
タ集に示されているように、アドレスバス２８からのワ
ード線が記憶装置２３にその専用端子を介して直接結合
されている。
アドレス線は任意の形に区分できるが、第３図の例では
、アドレス線２８は１６本の線から戊り、そのうちの８
本がワードアドレス線、残りの８本がブロックアドレス
線とされている。
このブロックアドレスは、アドレス中の最上位の８ビツ
トであるが、ブロックアドレスのビットのすべての組合
せを用いる必要はない。
８本のブロックアドレス線が、２個のデコーダ４２．４
３に接続すれている。
これらのデコーダ４２．４３は、ブロックアドレスのビ
ットの異なる組合せに応答してアンドゲートへ出力信号
を供給する。
デコーダ４２は、あるブロックアドレスに応答して出力
信号を生じ、豆百不信号によって付勢されたＡＮＤゲー
ト４４を開いてオアゲート４７に出力信号を供給する。
また、デコーダ４３は、ビットの組合せの異なるブロッ
クアドレスに応答して出力信号を発生し、これかＭＷＲ
信号によって付勢されたＡＮＤゲート４５を開いてオア
ゲート４７へ出力信号を供給する。
このオアゲート４７の出力信号によって記憶装置２３が
付勢されるが、この記憶装置２３の他の付勢信号は常に
その動作電圧であって、この実施例では接地端子の信号
Ｃ３ｌ（論理「Ｏ」）である。
ＭＲＤ＠号は記憶装置２３の書入れ中論理「１」であり
、ＭＷＲ信号はその記憶装置の読出し中論理ｒｌＪであ
る。
この記憶装置に記憶させるデータは、データ読出し用の
端子とは別の端子に供給される。
したがって、第３図の回路は、記憶装置２３のあるアド
レスによって指定された位置にデータを書入れ、そのデ
ータをその位置から、書入れ用のアドレスとは別の（ブ
ロック）アドレスを用いて読出すことが可能である。
第１図へ戻って、記憶装置２５は、１つのブロックアド
レスに応動するデコーダを１個だけ持つ標準型の記憶装
置である。
第３の記憶装置２６は前記第２の記憶装置２３と同様に
アドレスバス２８に結合されている。
説明のために、記憶装置２５は、符号Ａで示されるアド
レスブロックにあるすべてのワードアドレスに応動する
ものとする。
記憶装置２３は、データの読出しのためにはブロックＡ
のすべてのワードアドレスに、また、データの書入れの
ためにはブロックＢのすべてのワードアドレスに応動す
る。
（これは第４図においてデコーダ４２がブロックＢに、
デコーダ４３がブロックＡに応動することを意味する。
）記憶装置２５のデータ端子は双方向性であって、通常
の方式でデータバス２０に接続されている。
このデータバス２０はまた記憶装置２３および２６の単
方向性データ入力端子に接続すれ、これらの記憶装置２
３．２６の単方向性データ出力端子が利用装置２１．２
２にそれぞれ接＠されている。
また他の利用装置２４が、入出力用周辺装置として通常
の方式でこのデータバスから情報を受入れるために接＠
されている。
前述のように、利用装置２Ｌ２２，２４をカラーテレビ
ジョン受像機の３つのカラー回路とし、ブロックＡで指
定されるワードアドレスを並列に走査して、３つの画像
を重ねて所望の色を作り出すことにより、記憶装置２３
，２５．２６に記憶されたデータを、カラーテレビジョ
ン受像機に表示することもできる。
第１図の回路を利用する記憶方式の通常の動作では、必
ずしも同一ではないが、ラスク上の同じ点に表示される
べき情報を、その点の色に依存するワードアドレスに対
応させて、記憶装置２３゜２５．２６に書入れる。
記憶装置２５はブロックＡのワードアドレスを用いて、
また記憶装置２３はブロックＢの、記憶装置２６はブロ
ックＣのワードアドレスを用いて、それぞれ書入れられ
る。
これらの記憶装置に書入れられるデータは、データバス
２０を介して供給される。
これらの記憶装置２３，２５．２６の情報がテレビジョ
ンのラスタに表示される（あるいは他の利用装置で用い
られる）べきものであるとき、すべての記憶装置２３．
２５，２６がブロックＡのワードアドレスに応動する。
各記憶装置がけ１−のワードアドレス信号を受けるから
、これら３個の記憶装置からのデータが並列にアクセス
される。
上述の構成では、コンピュータまたはデータ処理装置と
ともに用いるとき、すべての利用可能でアドレス可能な
記憶装置をその装置によって利用することができない。
換言すれば、第１図の構成によれば、ブロックＢのワー
ドアドレスに記憶されたデータをデータバス２０へ読出
してその装置へ送ることができない。
すべてのアドレス可能な位置を完全に利用できるように
するために、ブロックＡのワードアドレスに記憶装置２
５が応動するのと一様に、ブロックＢのワードアドレス
に応動する記憶装置２９が附加されている。
すなわち、記憶装置２３と２９とは並列に書入れられる
が、ブロックＢのワードアドレスを用いて行なわれる記
憶装置２９からのデータ読出しは、ブロックＢ用のデコ
ーダ４２（第３図）が書入れ命令のある間だけその記憶
装置へ付勢信号を供給するので、記憶装置２３には影響
を与えない。
同様にブロックＣ以下のために巨１様の記憶装置も付勢
することもできる。
第２図の装置においては、前記第１図の回路の記憶装置
２３．２５の場合と同様に、アドレスバス３８に、′記
憶装置３５と補助記憶装置３３とが結合されている。
主記憶装置３５は、全幅に亘るワードを持つ。
たとえば、記憶装置３５からのデータ出力信号は、バイ
ト配向方式用の８ビツトの幅を持ち、したがって、扉の
値が８である。
データバスと標準型のテレビジョン受像機３６とを結ぶ
ためのテレビインタフェース回路３９は、前記米国特許
願第７２２，５８４号に詳述されているように構成する
こともできる。
テレビインターフェース３９からの出力信号は、テレビ
ジョン受ｆｔ１３６の回路を働かせるためのスポット輝
度信号と複合巨１期信号である。
スポット色を制御するためには、４ビツトのデータすな
わち記憶装置３３からの４ビツト幅のデータワードを次
のように用いればよい。
色情報に用いられる３つのビットによって、８通りの色
の組合せを指定することができ、第４ビツトは、たとえ
ば光ペン３２のような装置の制御に利用することができ
る。
前記米国特許願第７２２，５８４号明細書記載のように
、記憶装置３５からの出力ビットはインタフェース回路
３９から直列的にシフトサれる。
したがって、主記憶装置３５からの関連出力ビットがテ
レビジョン受像機３６のラスク上に表示されている間、
記憶装置３３からの関連出力ビットがラッチ回路３４に
記憶される。
インタフェース回路３９からラッチ制御信号が取出され
、これがインタフェース回路３９によってデータバス３
０から情報を取出すタイミングに相当する。
ビットと記憶装置との数は、上に例示した値と異なるも
のとすることができる。
また、上記の装置並びに回路はこの発明の概念と実施態
様を説明するために例示したもので、当業者によれば、
この発明の範囲内で種々の改変が可能である。
【図面の簡単な説明】
第１図は、この発明の実施例を示すブロック線図、第２
図は、テレビジョン受像機とともに用いられるこの発明
の実施例を示すブロック線図、第３図は、この発明の実
施例において有用なアドレス回路を示す論理回路図であ
る。 ２０゜３０・・・・・・データバス、２１．３４・・・
・・・第２の利用手段、２３，３３・・・・・・第２の
記憶ユニット、２４，３９・・・・・・第１の利用手段
、２５，３５・・・・・・第１の記憶ユニット、２８．
３８・・・・・・アドレスバス、Ａ、Ｂ・・・・・・第
１及び第２のアドレス信号ブロック。

Claims (1)

  1. 【特許請求の範囲】 １ 記憶手段中の位置から各利用手段に対して並列にデ
    ータを伝送するための並列アクセス記憶装置であって： 複数個のブロックのアドレス信号を転送するためのアド
    レスバスと；データ信号を転送するためのデータバスと
    を備え； 上記記憶手段は、上記データバスに結合されたデータポ
    ートを有する少なくとも１つの第１の記憶ユニットを有
    し；上記利用手段の第１のものは上記データバスに結合
    されていて上記データ信号を上記第１の記憶ユニット中
    の位置から受取るようにされており； また、上記第１の記憶ユニットは上記複数個のアドレス
    信号ブロックのうちの第１のブロックのアドレス信号に
    応答して、上記データバスと上記第１のアドレス信号ブ
    ロックのアドレス信号によって指定される上記第１の記
    憶ユニットの記憶位置の１つとを双方向性をもって結合
    するようにされており； 更に、上記記憶手段は、データ記憶位置を持ち且つアド
    レスバス信号に応答する少なくとも１つの第２の記憶ユ
    ニットを有し、その第２の記憶ユニットは、データバス
    に結合された端子であって第２のアドレス信号ブロック
    のアドレス信号によって指定される記憶位置の１つに記
    憶されるデータをデータバスから受取るための第１のデ
    ータ端子と、上記アドレスバス上の第１のアドレス信号
    ブロックのアドレス信号によって指定される記憶位置か
    らデータを取出すための第２のデータ端子とを備えるよ
    うにされており； 更にまた、上記利用手段のうちの第２のものは、上記第
    ２の記憶ユニットの第２のデータ端子に結合されていて
    上記第２の記憶ユニット中の位置から転送されるデータ
    を受取るようにされており；上記第１と第２のブロック
    のアドレス信号を上記アドレスバスに供給することによ
    って上記データバスから上記第１と第２の記憶ユニット
    の位置にロードされたデータが、アドレス信号のうちの
    上記第１のブロックのアドレス信号だけを上記アドレス
    バスに供給することによって上記第１と第２の記憶ユニ
    ット中の位置から上記第１と第２の利用手段へ並列にそ
    れぞれ伝送され得るように構成された、並列アクセス記
    憶装置。
JP52141071A 1976-11-29 1977-11-24 並列アクセス記憶装置 Expired JPS5826055B2 (ja)

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JPS5368922A JPS5368922A (en) 1978-06-19
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FR (1) FR2372492A1 (ja)
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