JPS5890255A - 並列アクセス記憶装置 - Google Patents

並列アクセス記憶装置

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JPS5890255A
JPS5890255A JP57190664A JP19066482A JPS5890255A JP S5890255 A JPS5890255 A JP S5890255A JP 57190664 A JP57190664 A JP 57190664A JP 19066482 A JP19066482 A JP 19066482A JP S5890255 A JPS5890255 A JP S5890255A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明−口、データ処理記憶装置に関する。
データ処〕１１１方式に用いられる記憶装置は、一時に
１ワードずつアクセスされるように設計されている。そ
の結果、１−’＋ＩＬ憶装置へのローディング時間（ｌ
ｏａｄｉｎｇ　ｔｉｍｅ　）が、その記憶装置のザイク
ルタイムと記憶容量すなわち総語数の積に等しくなる。
（１語（ワード）は、１つの記憶位置に記憶され、１単
位として取扱われるデータの量である。）キャラクタ速
度の高い周辺装置に適用されるときはメモリサイクルタ
イムがそのシステムで使用し得るその周辺装置の数を制
限する重大な装置と々る。
一時に１語ずつアクセスすることの制約は、たとえば、
１９７６年９月１３日付の米国！特許出願第７２２５８
４号（ＲＣＡ７０．５８５）明細書記載のように、記憶
装置における１つの表示域を標準のテレビジョン装置の
ブラウン管のラスタに写像する場合に現れて来る。上記
の出願には、１つの記憶域を白黒テレビジョンのラスタ
で表示することに速度上の制約のあることと、１つの記
憶域をカラーテレビジョン装置で表示するにはメモリア
クセス数の３倍（３個のカラー電子銃に１つずつ）を必
要とすることが開示されている。
この発明は、記憶手段中の位置から各利用手段に対して
並列にデータを伝送するだめの並列アクセス記憶装置を
提供するものである。この装置は、ブロックアドレス線
とワードアドレス線とに分割されるアドレスバスを備え
、上記記１’、ｒ、：ｌ：手段はユニット（例えば後述
のコーニツト１１〜１３）に分割され、各ユニットは伺
勢信じ゛（例えば図中のＥ）に応答−のデータボートと
の間でデータ転送を行なうようにされている。この発明
の装置ＣＪ：、ｔだ、ブロックアドレス線信号に応答し
て−に記憶ユニットのための付勢信号を生成する複数個
のブロックデコーダ（例えば後述のデコーダ１４〜１Ｇ
）と、上記各ユニットのデータポー１・をデータバスへ
結合するように働く第１の結合手段（例えば後述のスイ
ッチング装置１１０〜１１５）とを（Ｉｉｉｉえ、−に
記者利用手段（例えば後述の装置１２６〜１２８）はデ
ータボートを有するようにされている。この発明の装置
は、更に、上記各利用手段のデータポ−１・を上記デー
タバスへ結合するように働く第２の結合手段（例えば後
述のスイッチング装置１２０〜１２５）を備え、上記各
第１と第２の結合手段は、第１状態で」−記憶１及び第
２の結合手段を動作させて」−記記憶ユニット及び上記
利用手段の各データボートを上記データバスへ結合させ
、寸だ、第２状態で一１二記データバスから上記データ
ボートを切離し口、つ」二記各利用手段のデータボート
をそれらに関連する記憶ユニットのデータボートに結合
させる第１及び第２のスイッチ手段（例えば後述のゲー
ト１１６．１１８）を有する。また、この発明の装置は
、制御信号（例えば後述のＱ信号）に応答して上記付勢
信号をすべての上記記憶ユニットに供給し且つ上記スイ
ッチ手段を上記第１状態から−に記憶２状態へ変化させ
る手段（例えば後述のゲート１７〜１９）を備えている
。
夕記憶ユニット１１〜１３のそれぞれに対する全アドレ
スが、ブロックアドレス線およびワードアドレス線によ
って形成され、通常動作において、これら３個のユニッ
ト１１〜１３が単一の記憶装置あるい１ｌ−１：記憶方
式として働らく。これらのユニットのおのおのが同じワ
ードアドレスに応動し、各ユニットに夕・１するブロッ
クアドレスが、各別のデコーダ１．４．１．５．１６に
よって復号さ、１１．る。通常動作においてはデコーダ
１４〜１Ｇの１個がブロックアドレスによって伺勢され
、そのデコーダの出力信号によって、オアゲート１７．
１８．１９の１個が付勢され、そのオアゲートの出力に
」：つて、選ばれたメモリユニットが伺勢される。選ば
れたユニットにおけるワードはワードアドレスに」：つ
て指定される。
上述のオアゲート１７〜１９は１、だ、特別の制御信月
すなわちＱ信号を受入れる伺加入力を持つ。そのＱ信号
はそれが論理「１」のとき、すべてのユニット１１〜１
３を同時に伺勢することができる。後程、詳細に説明す
るが、Ｑ信号が論理Ｔ！　ｒＯＪのとき、各メモリユニ
ットのデータ端子に１：データバスに結合され、各メモ
リユニット中の成る位置はデータバス上に存在するデー
タ信号によってロード（ｌｏａｄ）され、あるいはデー
タバスからデータ信号を読取る。」二連のように、アド
レスバスのブロックアドレス線上の信号はデータバス上
の信号に関して使用されるユニット１１〜１３の１つを
選択し、その選択されたユニット中において成る位置、
すなわちデータ信号を記憶するあるいは記憶することに
なっている位置がアドレスバスのワードアドレス線上の
信号によって選択される。まだ、後述するが、Ｑ信号が
論理「１」のとき、すべてのメモリユニットの対応する
位置に記憶されている信号は、各メモリユニットのデー
タ端子に対して並列に読出される。その場合、各メモリ
ユニット全部の対応する位置は、アドレスバスのブロッ
クアドレス線にに在る信号とは関係なく、ただ、アドレ
スバスのワードアドレス線上の信号に従って選択される
。
各記憶ユニットに関連するデータ線は、スイッチング装
置１１０〜１１５と結合することができる。
これらのスイッチング装置は、継電器あるい幻：装置１
１２と１１３とに示される」：うに、Ｑ信号によって動
作する伝送ゲートとすることができる。（適当な伝送ゲ
ートの例として、アール・シー・ニー社の集積回路型式
ＣＤ４０１６Ａがある。）Ｑ信号は、通常の記憶動作の
行なわれる間、論理「Ｏ」である。論理「０」のＱ信号
によって、スイッチング装置１１０．１１２．１１４が
付勢される。スイッチング装置１１２で例示するように
、Ｑ信号の論理「０」に応動する内蔵インバータ１１７
からの出力信号によって、伝送チー１−１．１６が開く
。小円は、インバータ１１７のようなインパークが内蔵
されていることを示す。スイッチング装置１１３では、
伝送チー１−１１８が論理「１」のＱ信−弓に応動する
。したがって、Ｑ信号が論理「０」のとき、記憶ユニッ
ト１１〜１３のチータボ−１・がそれぞれに対応する伝
送ゲートを介してデータバスに結合される。スイッチン
グ装置１．ｉ、０．１．］、２．１１．／ｌの中の所定
の１つに含脣れる全伝送ゲートがＱ信号に応動するイン
バータの出力信号に応動する。Ｑ信号が論理「１」のと
き、」二記デークボーＩ・がデータバスから切り離され
、利用装置（すなわち入出力装置）１２６．１２７．１
．２８の対応するチータボ−１・に結合される。
これらの入出力装置は、後述する」：うに、記憶ユニッ
ト１１〜１３とそれぞれ糾合わされる。（ここで「デー
タポート」とは、記憶装置を含む種々の装置のデータ信
号の入出力端子をいう。）利用装置群１２６〜１２８は
スイッチング装置群１２０〜１２５に同様の形で結合さ
れている。すなわち、利用装置のデータポートがスイッ
チング装置１２０．１２２．１２４を介してデータバス
に結合されている。Ｑ信号が論理「０」のとき、これら
の利用装置のデータポートがデータバスに結合され、こ
のシステムが正規の動作をする。Ｑ信号が論理「１」の
とき、これらの利用装置はそれぞれ関連する記憶ユニッ
トに結合され、各記憶ユニットにおける共通のワード位
置へのデータの並列転送が可能になる。
前述の記憶装置の表示域をカラーテレビジョン受像機の
ラスタに写像する例では、各色のバタンか記憶ユニット
１１〜１３のそれぞれに記憶される。
利用装置１２６〜１２８は、たとえば前記米国特許願に
記載されたものと同様の回路すなわち表示用テレビジョ
ン装置の各カラー電子銃に対応するテレビインタフェー
スである。記憶ユニットにデータが記憶されると、Ｑ信
−弓が論理「１」になり、オアゲート１７〜１９が開か
れて記憶ユニット１１〜１３がすべて付勢される。同時
に、論ＪＩＪ！　ｒｌ、ＪのＱ信号によってスイッチン
グ装置１１０．１１２．１１４．１２ｏ１１２２．１２
４が閉じ、スイッチング装置１１１．１１３．１１５．
１２１．１２３．１２５が開く。したがって、各記憶ユ
ニットのデータボー１・が関連する利用装置のデータポ
ートに結合される。ワードアドレス位置は、各記憶ユニ
ットが連続する位置を介してアクセスされ、データが関
連する利用装置に並列に供給されるように連続している
。
通常の記憶動作を再開させるには、Ｑ信号を論理「０」
にする。これによって、記憶ユニット１１〜１３と利用
装置１２６〜１２８とがデータバスに結合され、各記憶
ユニットが関連する利用装置から切り離され、オアゲー
ト１７〜１９を介する記憶ユニットの付勢入力がすべて
除かれる。
図の回路で用いられるスイッチング装置は、継電器、伝
送ゲートまだはこの分野で周知の他の電子式ゲート才た
けスイッチとすることができる。
また、上記の装置並びに回路はこの発明の概念と実施態
様を説明するために例示しだもので、当業者によれば、
この発明の範囲内で種々の改変が可能である。
【図面の簡単な説明】
図は、この発明による分割式記憶方式を示すブロック線
図である。 １１．１２．１３・・・記憶ユニット、１４．１５．１
６・・・デコーダ、１７．１８．１９・・・オアゲート
、１１０〜１１５．１２０〜１２５・・・スイッチング
装置、１１６．１１８・・・伝送ゲート、１２６．１２
７．１２８・・・利用装置。 ％　作出願人　　　アールシーニー　コーポレーション
化　理　人　清　水　　哲　ほか２名 （１１）

Claims (1)

    【特許請求の範囲】
  1. （１）　　記憶手段中の位置から各利用手段に対して並
    列にデータを伝送するための並列アクセス記憶装置であ
    ってニ ブロックアドレス線とワードアドレス線とに分割される
    アドレスバスを備え、」二記記憶手段はユニットに分割
    され、各ユニットυ二付勢信号に応答して、−上記ワー
    ドアドレス線上の信−号によって指定されるユニット中
    の記憶位置とそのユニットの単一のデータポートとの間
    でデータ転送を行なうようにされておシ； まだ、ブロックアドレス線信号に応答して上記各ユニッ
    トのための伺勢信号を生成する複数個のブロックデコー
    ダと；−に記憶ユニットのデータボー４をデータバスへ
    結合するように働く第１の結合手段とを備え、上記各利
    用手段はデータボー１・を有するようにされており； 更に、上記各利用手段のデータボー１・を上記データバ
    スへ結合するように働く第２の結合手段を備え、上記各
    第１とＴ：（Ｊ　２の結合手段は、第１状態で上記第１
    及び第２の結合手段を動作させて上記記憶ユニット及び
    −ヒ記利用手段の各データポートを上記データバスへ結
    合さぜ、１だ、第２状態で上記データバスから上記テー
    クボートを切離し且つ上記各利用手段のデータボー１・
    をそれらに関連する記憶ユニットのテークボートに結合
    させる第１及び第２のスイッチ手段を有するようにされ
    ており； 更に１だ、：ｔｉｌ）　？１ｌＴＩ信号に応答して−に
    記付勢信号をすべての−に記憶ユニットにイ１１、給し
    且つ一ヒ記スイッチ手段を上記第１状態から上記第２状
    態へ変化さぜる手段を備えた、並列アクセス記憶装置。
JP57190664A 1976-11-29 1982-10-28 並列アクセス記憶装置 Expired JPS5840773B2 (ja)

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US05/746,430 US4092728A (en) 1976-11-29 1976-11-29 Parallel access memory system

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JPS5890255A true JPS5890255A (ja) 1983-05-28
JPS5840773B2 JPS5840773B2 (ja) 1983-09-07

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ID=25000810

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Application Number Title Priority Date Filing Date
JP52141071A Expired JPS5826055B2 (ja) 1976-11-29 1977-11-24 並列アクセス記憶装置
JP57190664A Expired JPS5840773B2 (ja) 1976-11-29 1982-10-28 並列アクセス記憶装置

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JP52141071A Expired JPS5826055B2 (ja) 1976-11-29 1977-11-24 並列アクセス記憶装置

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JP (2) JPS5826055B2 (ja)
DE (1) DE2753063B2 (ja)
FR (1) FR2372492A1 (ja)
GB (1) GB1596523A (ja)
IT (1) IT1087769B (ja)

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