JPS62140453A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62140453A JPS62140453A JP28228985A JP28228985A JPS62140453A JP S62140453 A JPS62140453 A JP S62140453A JP 28228985 A JP28228985 A JP 28228985A JP 28228985 A JP28228985 A JP 28228985A JP S62140453 A JPS62140453 A JP S62140453A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- address
- data
- bus
- Prior art date
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にその試験診断
を行う装置に関する。
を行う装置に関する。
従来、試験診断機能を有する半導体集積回路装置におい
ては、通常使用状態と１種類以上存在する試験診断状態
とを切替る制御信号を半導体集積回路装置外部から直接
個別に与えていた。
ては、通常使用状態と１種類以上存在する試験診断状態
とを切替る制御信号を半導体集積回路装置外部から直接
個別に与えていた。
上述した従来の半導体集積回路装置は、試験診断状態の
設定を半導体集積回路装置外部から直接個別に行ってい
るため、試験診断状態の種類の増加に従い試験診断状態
設定端子が増加する欠点があった。
設定を半導体集積回路装置外部から直接個別に行ってい
るため、試験診断状態の種類の増加に従い試験診断状態
設定端子が増加する欠点があった。
本発明は試験診断状態設定端子の数を少なくできる半導
体集積回路装置を提供するものである。
体集積回路装置を提供するものである。
本発明はアドレスデコーダ回路と、このアドレスデコー
ダ回路の出力信号により制御されるラッチ回路又はゲー
ト回路とを有し、このラッチ回路又はゲート回路の出力
信号により試、検診断状態を設定するようにしたことを
特徴とする半導体集積回路装置である。
ダ回路の出力信号により制御されるラッチ回路又はゲー
ト回路とを有し、このラッチ回路又はゲート回路の出力
信号により試、検診断状態を設定するようにしたことを
特徴とする半導体集積回路装置である。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例であり、１ ：ｄ半導体集積回
路装置の外部より接続される４信号により構成されるバ
ス、２は半導体集積回路装置外部より接続されるアドレ
ス書込線、３は半導体集積回路装置外部より接続される
データ書込線、４はアドレスラッチ回路、５はアドレス
ラッチ回路４の出力バスである。また６はアドレスデコ
ーダ回路、７〜９はアドレスデコーダ回路６の出力信号
、１０〜１２はデータラッチ回路、１３〜２４は半導体
集積回路装置内の各回路部に供給される試験診断状態設
定線である。第２図は第１図に示す実施例の入力波形を
示しており、２５はバス１に対する入力波形、２６はア
ドレス書込線２に印加される入力波形、２７はデータ書
込線３に印加される入力波形、２８はバス１上にアドレ
ス信号が表現されていることを示し、２９はバス１上に
データ信号が表現されていることを示し、３０はアドレ
ス書込線２上のアドレス書込パルスを示し、３１はデー
タ書込線３上のデータ書込パルスを示している。
路装置の外部より接続される４信号により構成されるバ
ス、２は半導体集積回路装置外部より接続されるアドレ
ス書込線、３は半導体集積回路装置外部より接続される
データ書込線、４はアドレスラッチ回路、５はアドレス
ラッチ回路４の出力バスである。また６はアドレスデコ
ーダ回路、７〜９はアドレスデコーダ回路６の出力信号
、１０〜１２はデータラッチ回路、１３〜２４は半導体
集積回路装置内の各回路部に供給される試験診断状態設
定線である。第２図は第１図に示す実施例の入力波形を
示しており、２５はバス１に対する入力波形、２６はア
ドレス書込線２に印加される入力波形、２７はデータ書
込線３に印加される入力波形、２８はバス１上にアドレ
ス信号が表現されていることを示し、２９はバス１上に
データ信号が表現されていることを示し、３０はアドレ
ス書込線２上のアドレス書込パルスを示し、３１はデー
タ書込線３上のデータ書込パルスを示している。
実施例において１、アドレス信号部がノくス１上に現れ
たときにアドレス書込ノくバス３０がアドレス書込線２
に印加されるので、アドレス信号部はアドレスランチ回
路４にラッチされる。アドレスラッチ回路４の内容は出
力バス５を通じてアドレスデコーダ回路６に印加される
。アドレスデコーダ回路６は入力に応じ出力信号７〜９
中の最大１信号を活性化するが、ここでは出力信号７が
活性化される場合を想定して説明を進める。
たときにアドレス書込ノくバス３０がアドレス書込線２
に印加されるので、アドレス信号部はアドレスランチ回
路４にラッチされる。アドレスラッチ回路４の内容は出
力バス５を通じてアドレスデコーダ回路６に印加される
。アドレスデコーダ回路６は入力に応じ出力信号７〜９
中の最大１信号を活性化するが、ここでは出力信号７が
活性化される場合を想定して説明を進める。
次にデータ信号２９がバス１上に現れた時にデータ書込
パルス３１がデータ書込線３に印加されるので、データ
信号２９はアドレスデコーダ回路６により選択されてい
るデータラッチ回路１０にラッチされる。データランチ
回路１０にデータ信号２９がランチされれば、対応する
信号が試験診断状態設定線１３〜１６に出力され、半導
体集積回路装置内の各回路部に対し試験診断動作に必要
な制御を行う。ここでは、アドレスデコーダ回路６の出
力信号７が活性化されるものとして説明を加えたが、出
力信号８又は９が活性化された場合には各々データラッ
チ回路１１及び１２が選択され、それに従い制御される
試験診断状態設定線が１７〜２０又は２１〜２４に変化
することになる。
パルス３１がデータ書込線３に印加されるので、データ
信号２９はアドレスデコーダ回路６により選択されてい
るデータラッチ回路１０にラッチされる。データランチ
回路１０にデータ信号２９がランチされれば、対応する
信号が試験診断状態設定線１３〜１６に出力され、半導
体集積回路装置内の各回路部に対し試験診断動作に必要
な制御を行う。ここでは、アドレスデコーダ回路６の出
力信号７が活性化されるものとして説明を加えたが、出
力信号８又は９が活性化された場合には各々データラッ
チ回路１１及び１２が選択され、それに従い制御される
試験診断状態設定線が１７〜２０又は２１〜２４に変化
することになる。
本実施例ではデータラッチ回路１０〜１２を採用してい
るが、これをゲート回路に置換してもほぼ同様に機能す
ることは明らかである。本実施例は更にアドレス信号２
８とデータ信号２９を単一のバス１により入力している
が、アドレス信号２８とデータ信号２９を別個のバスに
より印加することも可能である。更にバス１を４信号と
して説明を加えたが構成する信号数に制限が無いことも
明らかである。
るが、これをゲート回路に置換してもほぼ同様に機能す
ることは明らかである。本実施例は更にアドレス信号２
８とデータ信号２９を単一のバス１により入力している
が、アドレス信号２８とデータ信号２９を別個のバスに
より印加することも可能である。更にバス１を４信号と
して説明を加えたが構成する信号数に制限が無いことも
明らかである。
以上説明したように本発明によれば、試験診断状態設定
に要する半導体集積回路装置の端子数を大きく減するこ
とができ、特に通常使用状態において本実施例で説明し
たようなバスを有している半導体集積回路装置であれば
、試験診断状態設定に要する専用端子が不要になり効果
が大きい。
に要する半導体集積回路装置の端子数を大きく減するこ
とができ、特に通常使用状態において本実施例で説明し
たようなバスを有している半導体集積回路装置であれば
、試験診断状態設定に要する専用端子が不要になり効果
が大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すブロック図に対する入力波形を示す波形図
である。
第１図に示すブロック図に対する入力波形を示す波形図
である。
Claims (1)
- （１）アドレスデコーダ回路と、このアドレスデコーダ
回路の出力信号により制御されるラッチ回路又はゲート
回路とを有し、このラッチ回路又はゲート回路の出力信
号により試験診断状態を設定するようにしたことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28228985A JPS62140453A (ja) | 1985-12-16 | 1985-12-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28228985A JPS62140453A (ja) | 1985-12-16 | 1985-12-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62140453A true JPS62140453A (ja) | 1987-06-24 |
Family
ID=17650486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28228985A Pending JPS62140453A (ja) | 1985-12-16 | 1985-12-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62140453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02263463A (ja) * | 1989-04-03 | 1990-10-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1985
- 1985-12-16 JP JP28228985A patent/JPS62140453A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02263463A (ja) * | 1989-04-03 | 1990-10-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
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