JPS603771A - プログラマブルコントロ−ラのインタ−フエ−ス回路 - Google Patents

プログラマブルコントロ−ラのインタ−フエ−ス回路

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Publication number
JPS603771A
JPS603771A JP58112067A JP11206783A JPS603771A JP S603771 A JPS603771 A JP S603771A JP 58112067 A JP58112067 A JP 58112067A JP 11206783 A JP11206783 A JP 11206783A JP S603771 A JPS603771 A JP S603771A
Authority
JP
Japan
Prior art keywords
bit
ram
accessed
input
cpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58112067A
Other languages
English (en)
Inventor
Yoshio Kasai
葛西　由夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP58112067A priority Critical patent/JPS603771A/ja
Priority to DE19843422649 priority patent/DE3422649A1/de
Priority to US06/623,154 priority patent/US4706214A/en
Priority to SE8403333A priority patent/SE458400B/sv
Publication of JPS603771A publication Critical patent/JPS603771A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、プログラマブルコントローラのＣＰＵユニッ
トと、該ＣＰＵユニット以外のデータリンクユニット等
を含む入出カユニット間のインターフェース回路に関す
るもので、ＣＰＵユニットからは１ビットＲＡＭとして
、入出カユニットからは８ビットＲＡＭとしてアクセス
できる２ポートＲＡＭ回路を構成することによりインタ
ーフェースの処理時間の高速化を図ることを目的として
いる。
本発明の一実施例を図について詳細に説明する。
図において、（１）はＣＰＵ、（２）、（３）、（４）
，及び（５）は該切替回路となるＣＰＵのデータバス入
力スイッチ、データバス出力スイッチ、アドレスバスス
イッチ、及びコントロール信号回路であり、他方、（６
）はＣＰＵユニット、（７）〜（１１）は順次、該ＣＰ
ＵユニットからのＩＯデータバス入力スイッチ、データ
バス出力スイッチ、アドレスバススイッチ、メモリセレ
クト用デコーダ、及び、コントロール信号回路を示し、
また、（１２−１）〜（１２−８）と（１３）は上記Ｃ
ＰＵユニット（６）と上記入出カユニットのＣＰＵ（１
）との間に設けられた１ビットＲＡＭとＯＲゲートで、
以下の如くして、ＣＰＵユニット（１１）からは１ビッ
トＲＡＭとして、他方入出カユニットからは８ビットＲ
ＡＭとしてアクセスできる２ポートＲＡＭ回路を構成し
ている。
次に、上記構成による動作について説明すると、先ず、
人出カユニットのＣＰＵ（１）が１ビットＲＡＭ（１２
−１）〜（１２−８）に対して書き込みの動作をすると
きは、ＣＰＵのデータバス出力スイッチ（８）と、ＣＰ
Ｕのアドレスバススイッチ（４）をＣＰＵのコントロー
ル信号回路（５）によりイネーブルとすると共に、上記
１ビットＲＡＭ（１２−１）〜（１２−８）をＣＰＵの
コントロール信号回路（６）によりＯＲゲート（１３）
を介してチップセレクトＣＳＬ１〜ＣＳＬ８し、同じく
ＣＰＵのコントロール信号回路（５）によりライトパル
スＷＲＬを発生することにより、１ビットＲＡＭ（１２
−１）〜（１２−８）の８個を８ビットＲＡＭとして同
時にアクセスでき、これにより書き込みが行い得る。
また、逆に読み出しの動作をするときは、ＣＰＵのデー
タバス入力スイッチ（２）と、ＣＰＵのアドレスバスス
イッチ（４）と、ＣＰＵのコントロール信号同路（５）
によりイネーブルとすると共に、１ビットＲＡＭ（１２
−１）〜（１２−８）をＣＰＵのコントロール信号回路
（５）によりＯＲゲート側を介してチップセレクトＣＳ
Ｌ１〜ＣＳＬ８することにより、１ビットＲＡＭ（１２
−１）〜（１２−８）の８個を８ビットＲＡＭとして同
時にアクセスでき、これにより読み出しが行い得る。
他方、ＣＰＵユニット（６）から１ビットＲＡＭ（１２
−１）〜（１２−８）に対して書き込みの動作をすると
きは、ＩＯのデータバス出力スイッチ（８）と、アドレ
スバススイッチ（９）をコントロール信号回路（１１）
によりイネーブルとすると共に、１ビットＲＡＭ（１２
−１）〜（１２−８）をコントロール４６号回路（１１
）と、メモリセレクト用デコーダ（１０）とによりＯＲ
ゲート（１３）を介して１ビットＲＡＭとして逐次チッ
プセレクトＣＳＬ１〜ＣＳＬ８し、同じくコントロール
信号回路（１１）によりライトパルス（ＷＲＬ）を発生
することにより、１ビットＲＡＭ（１２−１）〜（１２
−８）の８個を１ビットＲＡＭとしてアクセスでき、こ
れにより書き込みが行い得る。
また、逆に読み出しの動作をするときは、ＩＯのデータ
バス入力スイッチ（７）と、アドレスバススイッチ（９
）をコントロール信号回路（１１）によりイネーブルと
すると共に、１ビットＲＡＭ（１２−１）〜（１２−８
）を該コントロール信号回路（１１）とメモリセレクト
用デコーダ（１０）とによりＯＲゲート（１８）を介し
て１ピットＲＡＭとして逐次チップセレクトＣＬＳ１〜
ＣＬＳ８することによりアクセスでき、これにより読み
出しが行い得る。
かくするにつき、図示構成によれば、１ビットＲＡＭの
８個を、ＣＰＵ（１）からは８ピットＲＡＭとして、ま
たＣＰＵユニット（６）のＩＯパスからは１ビットＲＡ
Ｍとしてそれぞれアクセスでき、インターフェースとし
ての処理時間の高速化が図れる。
以上のように本発明によれば、ＣＰＵユニットからは１
ビットＲＡＭとして、他方入力ユニットからは８ビット
ＲＡＭとしてアクセスできる２ポートＲＡＭ回路を構成
したので、インターフェースとしての処理時間の高速化
を達成し得る。
【図面の簡単な説明】
図は本発明の一実施例を示すブロック図である。 （１）・・・ＣＰＵ （２）、（７）・・データバス入力スイッチ（３）、（
８）・・データバス出力スイッチ（４）、（８）・・ア
ドレスバススイッチ（５）、（１１）・・・コントロー
ル信号回路（１０）・・・メモリセレクト用デコーダ（
６）・・ＣＰＵユニット （１２−１）〜（１２−８）・・１ビットＲＡＭ（１３
）・・ＯＲゲート 代理人　大　岩　増　Ｊ３１′ １ 特許庁長官殿 １．事件の表示　特願昭５８−１１２０６７号２、発明
の名称 ゴログラブプルコントローラのインターフェース回路３
、補正をする者 ５、ｆｉｌ肖Ｆの対敞 ６、補正の内容 図面を別紙の通り補正する。 ７、添付ＩＩ？類の目録 図面　１通 以　上 □ □ ：・

Claims (1)

    【特許請求の範囲】
  1. プログラマブルコントローラのＣＰＵユニットと該ＣＰ
    Ｕユニット以外のデータリンクユニット等を含む入出カ
    ユニット間のインターフェース回路において、入出カユ
    ニット側に１ビットのＲＡＭ８個とＣＰＵユニットと入
    出カユニットが前記ＲＡＭをアクセスするためのアドレ
    ス及びデータバス、チップセレクト等のコントロール信
    号の切替回路とを具備し、上記ＣＰＵユニットから社１
    ビットＲＡＭとして、上記入出カユニットからは８ビッ
    トＲＡＭとしてアクセスできるようにしたことを特徴と
    するプログラマブルコントローラのインターフェース回
    路。
JP58112067A 1983-06-22 1983-06-22 プログラマブルコントロ−ラのインタ−フエ−ス回路 Pending JPS603771A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58112067A JPS603771A (ja) 1983-06-22 1983-06-22 プログラマブルコントロ−ラのインタ−フエ−ス回路
DE19843422649 DE3422649A1 (de) 1983-06-22 1984-06-19 Interface-schaltung
US06/623,154 US4706214A (en) 1983-06-22 1984-06-21 Interface circuit for programmed controller
SE8403333A SE458400B (sv) 1983-06-22 1984-06-21 Graenssnittskrets, vilken aer placerad mellan en programmerad styrenhets centralprocessor och en in-utenhets centralprocessor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58112067A JPS603771A (ja) 1983-06-22 1983-06-22 プログラマブルコントロ−ラのインタ−フエ−ス回路

Publications (1)

Publication Number Publication Date
JPS603771A true JPS603771A (ja) 1985-01-10

Family

ID=14577223

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58112067A Pending JPS603771A (ja) 1983-06-22 1983-06-22 プログラマブルコントロ−ラのインタ−フエ−ス回路

Country Status (4)

Country Link
US (1) US4706214A (ja)
JP (1) JPS603771A (ja)
DE (1) DE3422649A1 (ja)
SE (1) SE458400B (ja)

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Also Published As

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US4706214A (en) 1987-11-10
DE3422649A1 (de) 1985-01-10
SE8403333L (sv) 1984-12-23
SE8403333D0 (sv) 1984-06-21
SE458400B (sv) 1989-03-20

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