JPS60230689A

JPS60230689A - 表示メモリ−書込制御装置

Info

Publication number: JPS60230689A
Application number: JP59086201A
Authority: JP
Inventors: 西田　秀次; 誠生方
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1984-05-01
Filing date: 1984-05-01
Publication date: 1985-11-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、グラフィックディスプレイ装置等に用いられ
る表示メモリーの書込制御装置に関するものである。

（従来例の構成とその問題点）近年、表示面上の絵素（ドツト）に対応した表示メモリ
ーを持つグラフィックディスプレイ装置の普及は目ざま
しいものがあシ、表示絵素数の増大（解像度の向上）と
表示速度の向上が重要視されてきた。その中で、グラフ
ィックディスプレイ装置の表示メモリー書込制御装置と
して、タイミング発生回路よシ出力される書込み制御信
号を表示メモリー全体に供給し、各メモリー素子を一様
に書込み状態にする手段がある。この手段を用いて今記
憶しているデータに対して新しいデータを重ね書きする
場合、一度、表示メモリーの内容を読み出しくＲｅａｄ
）、一部修正（Ｍｏｄｉｆｙ）して、再び書き込む（Ｗ
ｒｉｔｅ）という手順で行なっている。

以下、図面を参照しながら、上述したような従来の表示
メモリー書込制御装置について説明を行うＯ第１図は、従来の表示メモリー書込制御装置の一構成例
を示すものである。第１図において、１は８ビツトを処
理単位とする処理装置（以下、説明簡略化のため、断り
の無い限シ処理装置は８ビツトとする）、２は表示メモ
リーに対する書込みタイミング発生回路、３は８ケのメ
モリー素子よ多構成される表示メモリー、４は表示メモ
リーの内容を読み出して表示装置に表示できる信号に変
換する読み出し制御回路、５は表示装置である。

以上のように構成された表示メモリー書込制御装置につ
いて、以下その動作について説明する。

ここで、表示メモリー３の内容に対して新しいデータを
重ね書きする場合、まずタイミング発生回路２０発生す
るアドレスバスにより表示メモリー３の特定番地を選択
する。次にタイミング発生回路２０発生する書込み信号
（郁）は、メモリー素子３ａから３ｈの全てに供給され
る。そしてタイミング発生回路２の発生するデータバス
上に重ね書きデータが出力されると、表示メモリー３に
記憶されていたデータは更新され、前のデータは消えて
しまい重ね書きにはならない。このことを防ぐため、表
示メモリーへの重ね書きは、−塵処理装置１に表示メモ
リーの現在のビット・ゼターンをＲｅａｄ　Ｌ、重ね書
きするビット・ぐターンとＯＲ演算（Ｍｏｄｉｆｙ）し
た後に、表示メモリー３にＷｒ　ｉ　ｔ　ｅするという
手段で行なう。

第２図に、Ｒｅａｄ−Ｍｏｄｉｆｙ−Ｗｒｉｔｅの手順
の一例を示す。第２図において、ａは表示面上に元から
ある線分、ｂは新しく表示面上に重ね書きする線分、Ｃ
は処理装置が一回のアクセスで処理可能な領域、ｃ−１
は、処理装置がＲｅａｄ　シた元のビット・ゼターン、
ｃ−２は重ね書きするビット・ぐターン、ｃ−３はＭｏ
ｄｉｆｙ後、表示メモリーにＷｒｉｔｅするビット・ぐ
ターンである。ｃ−１、ｃ−２，ｃ−３は同一アドレス
である。ここで、ある表示面上のアドレスＣに着目した
場合、まず、元からあるビットパターンｃ−１を処理装
置にＲｅａｄする。次に、重ね書きするビット・ぐター
ンｃ−２とＯＲ演算し、ビット・ぐターンｃ−３を得る
。そしてビットパターンｃ−３を元のアドレスＣにＷｒ
　ｉ　ｔ　ｅすることで重ね書きが行なわれる様子を示
している。これを全表示メモリーに対して行なうことに
より、重ね書きが行なわれる。またここで、■、○は表
示面上でビームの輝度がＯＮ（明るい）の場所、空白は
空ＯＦＦ　（暗い）場所である。

しかしながら、上記のような方法では、表示メモリーに
対する重ね書きにＲｅａｄ−Ｍｏｄｉｆｙ−Ｗｒｉｔｅ
という３マシンサイクルが必要であシ、６４０×４００
ドツトの一般的なグラフィックディスプレイ装置を考え
た場合、処理単位が８ビツトの処理装置で全表示メモリ
ーに対する重ね書きに９６０００マシンサイクル必要で
あり、処理装置の処理速度を上げなくては、高速描画で
きないという欠点を有していた。また、６４０×４００
ドツトの表示メモリーをそれぞれ赤・青・緑の色に対し
て持つカラーグラフィックディスプレイ装置の場合は、
全表示メモリーの重ね書きに、さらに３倍のマシンサイ
クルが必要であった。さらに６４０　×４００ドツト以
上の高解像グラフィ、クディスプレイ装置では高解像に
なる程必要マシンサイクル数は増加し、描画速度は低下
した。

反面、一般ユーザーの高解像度で高速描画が出来るグラ
フィックディスプレイ装置に対する要請が高まってきた
。

（発明の目的）本発明は上記欠点に鑑み、−回の書込み動作だけで表示
メモリーへの重ね書きすることのできる表示メモリー書
込制御装置を提供するものである。

（発明の構成）この目的を達成するために本発明の表示メモリー書込制
御装置は、表示メモリーと、表示メモリーに対する書込
みタイミング発生回路と、書込みデータ記憶回路と、書
込み制御回路と、バス切換回路から構成されている。

この構成によって、書き込み制御回路において重ね書き
するビット・やターンとタイミング発生回路が発生する
書込み信号から、新しく表示メモリーの各ドツトに対応
する書込み信号を発生し、あらかじめ書込みデータ記憶
回路に記憶されているデータ（０または１、）を表示メ
モリーの各ドツト毎に書き込むことによシ、処理装置の
一回の書き込み動作だけで、重ね書きが可能となる表示
メモリー書込制御装置を得ることとなる。寸だ、パス切
換回路で、書込みデータ記憶回路からのデータとデータ
バスからのデータを切り換えることにより、従来と同様
の動作も可能となる。

（実施例の説明）以下本発明の実施例について図面を参照しながら説明す
る。

第３図は本発明の第１の実施例における表示メモリー書
込制御装置を８ビツトを処理単位とするグラフインクデ
ィスプレイ装置に適用した例を示すものである。第３図
において、１は８ビツトを処理単位とする処理装置、２
は表示メモリーに対する書込みタイミング発生回路、３
は８ケのメモリー素子より構成される表示メモリー、４
は表示メモリーの内容を読み出して表示装置に表示でき
る信号に変換する読み出し制御回路、５は表示装置で、
以上は第１図の構成と同じものである。６は各メモリー
素子固有の書き込み信号を生成する書込み制御回路、７
は各メモリー素子に書き込むデータ（０または１）を記
憶する書込みデータ記憶回路、８は書込みデータ記憶回
路からのデータと処理装置からのデータバスを切シ換え
るパス切り換え回路である。

以上のように構成されたグラフィックディスプレイ装置
について、以下その動作について説明する。まずタイミ
ング発生回路２よシ表示メモリー３に対してアドレスが
出力され、重ね書きする番地が指定される、次にタイミ
ング発生回路２から出力される書込み信号（ＷＥ）と重
ね書きするビットパターンから書込み制御回路６により
、各表示メモリー素子（３ａ〜３ｈ）に対する書込み信
号を作成する。

第４図に書込み制御回路６の要部回路図を示す。

書込み制御回路６は６ａから６１までのＡＮＤ素子と６
ｊ〜６ｑまでのＯＲ素子より構成される。

６ａから６ｈまでのＡＮＤ素子の入力は各々タイミング
発生回路２から出力されるデータバスと書込み信号（Ｗ
Ｅ）が接続され、重ね書きデータの内、１があるビット
のみ書込み信号を出力するように制御しており、６１の
ＡＮＤ素子の入力は、タイミング発生回路２の出力する
バス切換信号（Ｎ）と書き込み信号（ＷＥ）が接続され
ておシ、バス切換信号（Ｎ）が１の時（全てのメモリー
素子に対するデータバス上のデータの書込み時）書込み
信号を出力するように制御している。６コから６９のＯ
Ｒ素子は、各ドツトに対する書込み信号が発生するか、
又はメモリー素子全体に対する書込み信号が発生した時
に、各メモリー素子に対する書込み信号を出力するよう
に制御している。以上のようにして作成された、書き込
み信号は、各表示メモリー素子（３ａ〜３ｈ）に供給さ
れる。

一方、書き込まれるデータの方は、バス切換信号（Ｎ）
が１の時には、処理装置１がらのデータバスが、０の時
には、あらかじめ書込みデータ記憶回路７に記憶されて
いるデータ（ＷＤＤ）が各メモリー素子（３ａ〜３ｈ）
に与えられる。この（Ｖ１７ＤＯ〜ＷＤ７　）制御はバ
ス切換回路８が行なう。

第５図に、バス切換信号（Ｎ）とデータバスと書込み信
号（ＷＥ）と書き込みデータ記憶回路７に記憶されてい
るデータ（ＷＤＤ）による表示メモリー素子（３ａ〜３
ｈ）への書き込み信号の一例を示す。

第５図においてＶｌ／ＥＯ〜ＷＥ７はメモリー素子、３
８〜３ｈに対する書き込み信号を示し、ＷＤＯ−ＷＤ７
はメモリー素子３ａ〜３ｈに対する書き込みデータを示
す。

第５図によると、バス切換信号が１の時は、書き込み信
号ＷＥの値によってデータバスＤＯ〜Ｄ７の値が直接メ
モリー素子３への書き込みデータＷＤＯ〜ＷＤ７となる
。第５図では、データバス上のデータ（ＤＯ〜Ｄ７）が
１０１１０１１０の時、Ｎ＝１．ＷＥ＝１で全てのメモ
リー素子（３ａ〜３ｈ）に対して書き込み信号（ＷＥＯ
〜ＷＥ７）が与えられメモリー素子３に書き込まれルア
ー’　−タ（ＷＤＯ〜ＷＤ７）が１０１１０１１０であ
ることを示し、Ｎ＝ｏ、ＷＥ＝Ｏの時には、メモリーに
対する書き込み信号（ＷＥＯ〜ＷＥ７）が発生せず何ら
書き込まれないことを示している。他方、バス切換信号
が０の時、データバス上のデータ（Ｄｏ〜Ｄ７）によっ
てアクセスされるメモリー素子が決定され、そのメモリ
ー素子３に対してのみ、書込み信号を発生してあらかじ
め書き込みデータ切換回路７に記憶されているデータ（
ＷＤＤ）が、アクセスされるメモリー素子３にだけ書き
込まれる。第５図では、データバス上のデータ（ＤＯ〜
Ｄ７）が１０１１０１１０の時Ｎ＝１．ＷＥ＝１で表示
メモリーの３　ａ　＋　３　ｃ　ｇ３ｄ、３ｆ、３ｇに
のみ書き込み信号（郁Ｏ１那２゜ＷＥ３　、　ＷＥ５　
、　ＷＥ６　）が与えられ、ｗＤＤＯ値が書き込まれる
ことを示している。書き込み信号が与えられないメモリ
ー素子（’３ｂｐ３ｅ、３ｆ）に対しては、何ら書き込
まれない。Ｎ＝Ｏ，ＷＥ＝Ｏの時には、メモリーに対す
る書き込み信号（ＷＥＯ−ＷＥ７）が発生せず、何ら書
き込まれないことを示している。

第６図に、実施例の書き込み手順の一例を示す。

第６図において、Ｘは表示画面上に元からある図形、ｙ
は新しく表示画面上に重ね書きする図形、Ｚは処理装置
が一回のアクセスで処理可能な領域を示す。また、ｚ−
１は元からあるビット・ぐターン、ｚ−２は重ね書きす
るビット・母ターン、ｚ−３は重ね書きされたビット・
やターンを示している。

尚、ｚ−１，ｚ−２＋ｚ−３は同一アドレスである。こ
こで、ある表示面上のアドレス２に着目した場合、重ね
書きするビットパターンＺ−２の中で○印のピント部分
だけの表示メモリーに対して書き込み信号を発生させ、
書き込みデータ記憶回路にあらかじめ記憶されているデ
ータ（第６図の場合はｌ）を書き込む、この結果、ｚ−
３に示されるビット・ぐターンがアドレス２でアクセス
される表示メモリーの内容となる。力おここで、・、○
は表示面上でビームの輝度がＯＮ（明るい）の場所、空
白は、ＯＦＦ　’（暗い１所である。

以上のように本実施例によれば、重ね書きするビットパ
ターンとタイミング発生回路が発生する書込信号から、
新しく表示メモリーの各ドツトに対応する書込み信号を
発生させることによシ、従来性なっていたように、Ｒｅ
ａｄ−Ｍｏｄｉｆｙ−Ｗｒｉｔｅという３回のサイクル
を必要とせず、処理装置の一回の書き込み動作だけで、
重ね書きが可能となる表示メモリー書込制御装置を得る
ことができる。また、バス切換回路で、書込みデータ記
憶回路からのデータとデータバスからのデータを切換え
ることにより、従来と同様の動作も行なうことができる
。

以下、本発明の第２の実施例について図面を参照しなが
ら説明する。

第７図は、本発明の第２の実施例における表示メモリー
書込制御装置を８ビツトを処理単位とするカラーグラフ
ィックディスプレイ装置に適用した例を示すものである
。第７図において、１は８ビツトを処理単位とする処理
装置、２は表示メモリーに対する書き込みタイミング発
生回路、５は表示装置、６は各メモリー素子固有の書き
込み信号を生成する書込み制御回路で、以上は第３図の
構成と同様なものである。第３図の構成と異なるのは、
カラー信号（Ｒ，Ｇ、Ｂ）に対応して、８ケのメモリー
素子で構成される表示メモリーを２１，２２゜２３と３
プレーン設けたこと、表示メモリーの内容を読み出して
表示装置５に表示できる信号に変換する読み出し制御回
路を２４．　、２５　、２６と３ヶ設けたこと、Ｒ，Ｇ
、　Ｂ表示メモリー２１．２２゜２３の各メモリー素子
に書き込むデータ（０または１）を記憶する書込みデー
タ記憶回路を２７゜２８．２．９と３ヶ設けたこと、Ｒ
，Ｇ、Ｈの各書込みデータ記憶回路２７，２８．２９か
らのデータと、処理装置１からのデータバスを切換える
バス切換回路を３０．３１．３２と３ヶ設けた点である
。

上記のように構成された８ビツトを処理単位とするカラ
ーグラフィックディスプレイ装置について、以下その動
作を説明する。まずタイミング発生回路２よりＲ，Ｇ、
Ｂ各表示メモリー２１．２２゜２３に対してアドレスが
出力され、重ね書きする番地が指定される。次にタイミ
ング発生回路２から出力される書込み信号（ＷＥ　）と
重ね書きするビット・母ターン（データバス）とバス切
換信号（Ｎ）から書込み制御回路６によシ、Ｒ，Ｇ、Ｂ
各表示メモリー２１．２２．２３の各メモリー素子（２
１ａ〜２１ｈ）、（２２ａ〜２２ｈ）、（２３ａ−２３
ｈ）に対する書込み信号（ＷＥＯ〜ＷＥ７）を作成する
。以上は第１の実施例と同様な動作である。バス切換信
号が１の時は、書込み信号（Ｖｌ／ＥＯ〜ＷＥ７）はタ
イミング発生回路２の出力する書込み信号（ＷＥ）と同
一となリ、Ｒ，Ｇ、Ｂ各バス切換回路３０．３１．３２
は、Ｒ，Ｇ、Ｂ台表示メモリー２１．２２．２３への書
込みデータ（ＷＤＲＯ〜ＷＤＲ７）　、　（ＷＤＧＯ−
ＷＤＧ７）　、（ＷＤＢＯ〜ＷＤＢ７）を処理装置ｌの
出力するデータバスとする。この時、書込み信号（ＷＥ
）が１になると、ＲＩＧ、Ｂ台表示メモリー２１．２２
．２３の各メモリー素子（２１ａ−２１ｈ）、（２２ａ
〜２２ｈ）。

（２３ａ〜２３ｈ）には、データバス上のデータが同時
に書き込まれる。他方、パス切換信号がＯの時は、書込
み信号（ＷＥＯ−Ｖｔ／Ｅ７）は、重ね書きするピット
ノ々ターンとタイミング発生葛路２の出力する書込み信
号（ＷＥ）とのＡＮＤとなり、パス切換回路３０．３１
，３２によシＲ，Ｇ、Ｂ各表示メモリー２１．２２．２
３へ＋Ｃ＋書き込みｆ　−タ（ＷＤＲＯ−ＷＤＢ７）　
、　（ＷＤＧＯ−ＷＤＧ７）　、　（ＷＤＢＯ〜ＷＤＢ
７）をＲ，Ｇ。

Ｂ各書込みデータ記憶回路２７，２８．２９にあらかじ
め記憶されているデータ（ＷＤＲ、ＷＤＧ、　、　ＷＤ
Ｂ）とする。この時、書込み信号（ＷＥ）が１になると
、Ｒ，Ｇ、　Ｂ台表示メモリー２１．２２．２３の各メ
モリー素子（２１ａ〜２１ｈ）、（２２ａ〜２２ｈ）。

（２３ａ〜２３ｈ）には重ね書きするビット・ぞターン
の内１が立っている部分のビットだけ書込み信号が有効
となり、各書込みデータ記憶回路２７゜２８．２９にあ
らかじめ記憶されているデータ（ＷＤＲ、ＷＤＧ’　、
　ＷＤＢ）が、書き込まれ重ね書きが行なわれる。この
時、ＷＤＲ、ＷＤＧ　、　ＷＤＢの指定よ９８色中の任
意の色が指定可能である、重ね書きするビット・母ター
ンの内０のビットに対しては、書込み信号が発生しない
ため何ら書き込みは行なわれない。

以上のように、カラー信号Ｒ，Ｇ、　Ｈに対応して表示
メモリーを３プレーン設け、書込みデータ記憶回路を３
ヶ設け、バス切換回路を３ヶ設けることにより、Ｒ，Ｇ
、Ｂ各表示メモリーに、処理装置から一回の書き込み動
作だけでＲＧＢの組み合せから出来る８色中の任意の色
のビット・ぐターンを自由に重ね書きすることができる
。

（発明の効果）以上のように本発明は、表示メモリーに対する書込みタ
イミング発生回路と、書込みデータ記憶回路と、書込み
制御回路と、パス切換回路を設けることにより、−回の
書込み動作だけで表示メモリーへの重ね書きをすること
ができ、その実用的効果は犬なるものがある。

【図面の簡単な説明】

第１図は従来の表示メモリー書込制御装置の一構成例を
示す図、第２図は従来の重ね書き手順の一例を示す図、
第３図は本発明の第１の実施例における表示メモリー書
込制御装置を８ビツトを処理単位とするグラフィックデ
ィスプレイ装置に適用した例を示す図、第４図は第３図
の書込み制御回路の要部を示す図、第５図は本発明の第
１の実施例如おける表示メモリーへの書き込み信号の一
例を示す図、第６図は本発明の第１の実施例における表
示メモリーへの書き込み手順の一例を示す図、第７図は
本発明の第２の実施例における表示メモリー書込制御装
置を８ビツトを処理単位とするカラーグラフィックディ
スゾレイ装置に適用した例を示す図である。２・・・タイミング発生回路、３・・・表示メモリー（
メモリー素子）、４・・・読み出し制御回路、５・・・
表示装置、６・・・書込み制御回路、７・・・書き込み
データ記憶回路、８・・・パス切換回路。第４図Ｅ’ｌ素”ｒ３ａ　に対すＭＥイ１号り３ｂｌ。ｑ　３ｃ　” 一、３ｄ。 ’３ｅ＝・、　３ｆ、。・　内　・・、、３ｈ　−。

Claims

【特許請求の範囲】

１ビツトを基本構成とする表示メモリーと、前記表示メ
モリーに対する書込みタイミングを発生する書込みタイ
ミング発生回路と、前記表示メモリーに対する書込みデ
ータを記憶する書込みデータ記憶回路と、前記書込みタ
イミング発生回路よシ出力する書込みビット・母ターン
で指定したビット位置に、前記書込みデータ記憶回路の
出力データを書きこむ書込み制御回路と、前記表示メモ
リーに対する書込みデータを切シ換えるだめのバス切換
回路とを具備して構成したことを特徴とする表示メモリ
ー書込制御装置。