JP3719633B2 - メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CPUがアクセスするDRAMメモリ装置に関し、特に、これに限定する意図ではないが、CPUのデ−タバスのビット幅に対してビット幅が大きいシンクロナスDRAMが混在するDRAMメモリ装置に関する。
【0002】
【従来の技術】
特開平8−77097号公報には、CPUのデ−タバス幅(ビット幅)の増大に適応しうる、シンクロナスDRAMのビット幅に対してCPUのビット幅が広いメモリシステムが提示されている。
【0003】
【発明が解決しようとする課題】
CPUのアクセススピ−ドを向上するためデ−タバス幅が拡がる傾向にあり、これに合わせてシンクロナスDRAM(SDRAM)のビット幅も拡がる傾向があるが、一方で、機構制御などでは、CPUがアクセスする小規模のメモリ装置の必要性も高い。例えば画像デ−タ処理では高精細化(高DPI)の要求に伴って、64ビット幅のCPUとそれがアクセスする64ビット幅のSDRAMとを組合せるメモリシステムなど、メモリ装置が高容量化して行く一方で、機構制御あるいは簡易デ−タ処理では、32ビットあるいはそれ以下のビット数のCPUにてデ−タの読み書きをする比較的に小容量のメモリシステムの需要が根強い。この小容量メモリシステムでも、高速処理が可能なSDRAMを用いようとすると、CPUのビット幅に対してSDRAMのビット幅が拡いという組合せを採用せざるを得ない場合があり、その組合せの実現が望まれる。
【0004】
本発明は、CPUのデータのバス幅に比べ広いバス幅のDRAMを該CPUのデ−タバスに接続したメモリ装置を提供することを第1の目的とする。狭いバス幅のCPUに拡いバス幅のDRAMを簡易に組合せることを第2の目的とする。
【0005】
【課題を解決するための手段】
(1)8×b,b>aなるビット幅(64ビット幅)のデータ端子を持ち、CPU(101)がアクセスする8×aビット幅(32ビット幅)のデ−タバス(MD=D[31:0])に、下位0〜〔8×a−1〕ビット (0〜31=D[31:0])の各デ−タ端子を接続し、かつ、残りの8×a〜〔8×b−1〕ビット(32〜63=D[63:32])の各デ−タ端子を、前記デ−タバスの、それぞれ下位0〜〔8×a−1〕ビットの各デ−タ端子が接続したラインに接続した第1のDRAM(204);
前記デ−タバスに接続した、8×aビット幅のデータ端子を持つ第2のDRAM(205);および、
第1および第2のDRAM(204,205)のそれぞれに宛てた、それぞれが8×bビット幅か8×aビット幅かを示す情報を格納するレジスタ(320)および該レジスタから読み出した情報をマスク信号に変換して第1および第2のDRAMに出力するデコーダ (321)を含み、アクセスされる第1又は第2のDRAMに宛てられた前記情報を前記レジスタから読出して、該情報に対応して第1のDRAMには下位0〜〔8×a−1〕ビットのデ−タ端子のマスク信号(DQM[3:0])および8×a〜〔8×b−1〕ビットのデ−タ端子のマスク信号(DQM[7:4])を出力するメモリ制御回路(201);
を備えるメモリ装置。なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素の符号又は対応事項を、参考までに付記した。以下も同様である。
【0006】
これによれば、マスク信号(DQM)にてDRAM(204)の8×aビット〜〔8×b−1〕ビット(32〜63=D[63:32])のデ−タ端子をマスクすることにより、32ビット幅のアクセスにてDRAM(204)を読み書きすることができる。DRAM(204)の64ビットデ−タから下位32ビットのデ−タのみを摘出するセレクタやマルチプレクサ等のデバイスを要しないので、低コストのメモリ装置が得られる。
【0007】
【発明の実施の形態】
(2)前記CPU(101)は、各DRAM(204,205)に対し、DRAM(204,205)宛ての前記いずれのビット幅かを示す情報(A5)を8×bビット幅(64ビット)を示すものとしてデ−タ書込みを行ない、次に読出しを行なって書込デ−タと読出しデ−タが一致すると8×bビット幅を示す情報を、不一致であると8×aビット幅を示す情報を、前記レジスタ(320)にDRAM(204,205)宛てに書込む。
【0008】
これによれば、DRAM(204,205)ごとに、あらかじめビット幅を知る必要はなく、簡単にビット幅が検知できる。
(3)a=4,b=8であって、DRAM(204,205)はシンクロナスDRAMである。
【0009】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【0010】
【実施例】
図5に、本発明の一実施例のメモリ装置105を用いたメモリシステムを示す。図5において、101はCPUであり、内部にインストラクションとデータのキャッシュ・メモリを持っており、外部アクセスは、シングル・リードまたはライト、バースト・リードまたはライトにて行う。102はシンクロナスDRAM(以下、SDRAMと呼ぶ時がある)モジュールとの間のインターフェースであり、制御ASIC 103にて制御される。制御ASIC 103は、CPU 101からの外部アクセス要求に対する制御を行っているASICである。104はROM等の低速I/Oであり、制御ASIC 103を介してCPU 101にデータを渡す。105から108はSDRAMモジュール(以下、SDRAMMと呼ぶ時がある)であり、SDRAMモジュ−ル105が本発明の実施例である。
【0011】
図6に、SDRAMモジュ−ル105の構成を示す。SDRAMモジュール105は、SDRAM制御回路201、水晶発振器202、SDRAM203〜206にて構成されている。SDRAM203と204は、下位0〜63ビット(以下これを[63:0]と記す)の64ビット幅、SDRAM205と206は、デ−タバスMDのビット幅[31:0]と同一のビット幅である。そこでSDRAM203と204を、簡易に[31:0]のビット幅で使用しうるように、DRAM203と204のビット[63:32]のデ−タ端子D[63:32]のそれぞれを、デ−タ端子D[31:0]のそれぞれが接続したデ−タバスラインMD[31:0]に、ワイヤ−ドオア接続している。つまり、例えば、DRAM203および204のそれぞれの、デ−タ端子D[0:0]とD[32:32]がデ−タバスDM[0:0]に共通接続している。
【0012】
SDRAM制御回路201は、このモジュール105の全体を制御しており、図5のI/F ASIC 102との間で、ADDR、DATA、R_ADDR、W_ADDR、CMD、START、HIGH、NEXT_OKの信号を使用してインタフェースしている。
【0013】
ADDRは、アクセス・リクエストのアドレスを示し、
DATAは、ライト時には、このバスを通してライト・データを受取り、リード時には、このバスを通してリード・データを送る,
R_ADDRは、リード時にDATAバスに何番目のデータを送り出しているかを示し、
W_ADDRは、ライト時にDATAバスに何番目のライト・データが転送されているかを示す,
CMDは、アクセス要求の種類を示し、リード/ライト、シングル/バースト(4ワード、8ワード)等を示す,
STARTは、リクエストを発行したことを示す信号で、一定期間アサートする,
HIGHは、現在ADDRに示されている内容が上位ビット側なのか、下位ビット側なのかを示す信号である,
NEXT_OKはリード・バッファ・メモリの容量以上のデータのリードを行う時に使用する信号で、リード・バッファ・メモリに新しいリード・データを上書きしても良いことを示す信号である。
【0014】
SDRAM制御回路201はまた、SDRAM203〜206との間でRA、MD、CONT信号を介してインタフェースしている。
【0015】
RAは、SDRAM203〜206に与えるアドレスのバス、
MDは、SDRAM203〜206との間のデータ・バス、
CONTは、RAS、CAS、WE、CKE、CS、DQMなどを含む、SDRAM203〜206の制御信号のバスである。なお、CONT 1は、全制御信号(CONT)から、マスク信号DQMを除外した残りの制御信号を意味する。
【0016】
水晶発振器202は、SDRAMM 105内でのみ使用されるクロック信号を供給しており、SDRAM203〜206もこのクロック信号で動作している。
【0017】
図7に、SDRAM制御回路201の構成を示す。SDRAM制御回路201は、シーケンサ301、4ワード分のライト・レジスタ302〜305、これらのレジスタ302〜305の内のSDRAMに供給するハーフ・ワード分のライト・データを選択するセレクタ1 306、該SDRAMからのリ−ド・デ−タもしくはライト・レジスタ302〜305の1つを選択してリ−ド・レジスタ308に供給するセレクタ2 307、ハーフ・ワード分のリード・データをも受け,必要な場合には2回のリード・データからワードのリード・データを作り出しまたリード・データの送り出しタイミングを決定するためのリード・レジスタ308、および、バッファ309〜312により構成されている。セレクタ2 307は、SDRAM 203〜206からのリ−ド・デ−タ又はライト・レジスタ302〜305の内のいずれか1つデ−タをリ−ド・レジスタ308に供給できる構成となっており、ライト・レジスタ302〜305に記憶されているデ−タを、SDRAM203〜206のアクセスを行うことなくリ−ド・デ−タとして供給することができる。
【0018】
本発明を実施するためにSDRAM制御回路201には、レジスタ320と、レジスタ320から読み出すデ−タに対応したDQMを発生するデコ−ダ321が備わっている。
【0019】
図8に、図5に示すI/F ASIC 102の構成を示す。このインタ−フェ−ス102は、シーケンサ401、4ワード分のリード・レジスタ402〜405、これらのレジスタ402〜405の内のCPUに供給するリード・データを選択するセレクタ406、CPU 101からのライト・データを一時記憶するライト・レジスタ407、および、バッファ408〜411から構成される。
【0020】
図1に、SDRAM制御回路201と、SDRAM204,205との組合せ部を抜粋して示す。SDRAM 204は、DIMM(RAMモジュ−ル)で構成され64bitデータバス幅であり、SDRAM 205は、チップで構成され32bitのデータバス幅である。SDRAM 204,205それぞれにCSが割り与えられ、マスクDQMは、SDRAM 205にはDQM[3:0]の4本、SDRAM 204にはDQM[7:0]の7本が接続される。DQM0はD[7:0]宛て、DQM1はD[15:8]宛て、DQM2はD[23:16]宛て、DQM3はD[31:24]宛て、DQM4はD[39:32]宛て、DQM5はD[47:40]宛て、DQM6はD[55:48]宛て、DQM7はD[63:56]宛て、である。例えば、DQM0に「1」を立てれば、SDRAMはそれに対応した8本のデ−タ端子D[7:0]に対し、ReadならHi Zを、Writeなら書き込み禁止を指定する。
【0021】
制御回路201の32bitデータバスMD[31:0]とSDRAM 204との接続は、D[7:0]とD[39:32]、D[15:8]とD[47:40]、D[23:16]とD[55:48]、D[31:24]とD[63:56]をワイヤードオアして接続している。
【0022】
図2は、CPU101よりメモリシステムへのアクセス対象となる物理アドレスと、Rowアドレス、Columnアドレス、Bankアドレスとの関係を示し、図3は、物理アドレスA5に書込むデ−タと、該デ−タ値に対応して発生するDQM[7:0]の関係を示す。ここで注目すべきことは、物理アドレスA5が32bitと64bitバス幅によって割り当てられているところが相違しており、64bitバス幅においてはDQMの有効部分に割り当てられている。なお、32bitと64bitバス幅のどちらの割り当てを選ぶかは、レジスタ320への書込みによってプログラマブルに設定可能である。
【0023】
図4は、CPU101が、SDRAMM0 105の各SDRAM 203〜206が、64bitバス幅か32bitバス幅かを検知するフローを示す。CPU101は、
(1)全てのSDRAM 203〜206に対し、レジスタ320に64bitバス幅を意味するA5=1を設定する。すなわちレジスタ320の、各SDRAM宛てのデ−タA5を1とする(図4のステップ1)。これにより、各SDRAM203〜206にアクセスするとき、図3の「A5=1」の欄のDQMが発生する。
【0024】
(2)各SDRAM 203〜206に対して、ステップ3〜8を実施して、各SDRAM 203〜206が、64bitバス幅か32bitバス幅かを検知する。検知に応じて、レジスタ320に、該当SDRAM宛てに64bitバス幅か32bitバス幅かを示すデ−タ(情報)を書込む;
すなわち、ステップ3のCSベースアドレス+0x20とは、物理アドレスA5に1がたつアドレスであることを示す。ステップ4では、上記アドレスに値Bを書き込む。A5=1であり、64bitバス幅設定であるので図3よりDQMはDQM[7:4]が有効である。よってメモリシステムが32bitバス幅である場合、DQM[3:0]が「1」に固定であるため(マスクされているため)何も書き込まれない。ステップ5では上記アドレスのデ−タを読出す。そしてステップ6では書き込んだ値と読出した値を比較し、等しければステップ7にてテスト中のSDRAMは64bitバス幅と判断し、違っていれば(何も書き込まれていないために相違する)、ステップ8にて、テスト中のSDRAMは32bitバス幅であると判断する。
【図面の簡単な説明】
【図1】 図5に示すメモリシステムの、SDRAMモジュ−ル105の内部の一部分の概要を示すブロック図である。
【図2】 図5に示すCPU101よりメモリシステムへのアクセス対象となる物理アドレスと、Rowアドレス,ColumnアドレスおよびBankアドレスとの関係を示す図表である。
【図3】 図2に示すアドレスA5のデ−タ0,1対応のマスク信号DQMを示す図表である。
【図4】 図5に示すCPU101の、図6に示すSDRAM203〜206が64ビット幅か32ビット幅かを検出するためのデ−タ読み書き処理を示すフロ−チャ−トである。
【図5】 SDRAMモジュ−ル105を装備したメモリシステムの概要を示すブロック図である。
【図6】 図5に示す本発明の一実施例のSDRAMモジュ−ル105の構成を示すブロック図である。
【図7】 図6に示す制御回路201の構成を示すブロック図である。
【図8】 図5に示すI/F ASIC 102の構成を示すブロック図である。
【符号の説明】
301:シ−ケンサ 302〜305:ライト・レジスタ
306:セレクタ1 307:セレクタ2
308:リ−ド・レジスタ
309〜312:バッファ
320:レジスタ 321:デコ−ダ
401:シ−ケンサ 402〜405:リ−ド・レジスタ
406:セレクタ1 407:セレクタ2
408:ライト・レジスタ
409〜412:バッファ
Claims (3)
- 8×b,b>aなるビット幅のデータ端子を持ち、CPUがアクセスする8×aビット幅のデ−タバスに、下位0〜〔8×a−1〕ビットの各デ−タ端子を接続し、かつ、残りの8×a〜〔8×b−1〕ビットの各デ−タ端子を、前記デ−タバスの、それぞれ下位0〜〔8×a−1〕ビットの各デ−タ端子が接続したラインに接続した第1のDRAM;
前記デ−タバスに接続した、8×aビット幅のデータ端子を持つ第2のDRAM;および、
第1および第2のDRAMのそれぞれに宛てた、それぞれが8×bビット幅か8×aビット幅かを示す情報を格納するレジスタおよび該レジスタから読み出した情報をマスク信号に変換して第1および第2のDRAMに出力するデコーダを含み、アクセスされる第1又は第2のDRAMに宛てられた前記情報を前記レジスタから読出して、該情報に対応して第1のDRAMには下位0〜〔8×a−1〕ビットのデ−タ端子のマスク信号および8×a〜〔8×b−1〕ビットのデ−タ端子のマスク信号を出力するメモリ制御回路;
を備えるメモリ装置。 - 前記CPUは、各DRAMに対し、DRAM宛ての前記いずれのビット幅かを示す情報を8×bビット幅を示すものとしてデ−タ書込みを行ない、次に読出しを行なって書込デ−タと読出しデ−タが一致すると8×bビット幅を示す情報を、不一致であると8×aビット幅を示す情報を、前記レジスタにDRAM宛てに書込む、請求項1に記載のメモリ装置。
- a=4,b=8であって、DRAMはシンクロナスDRAMである、請求項1又は請求項2に記載のメモリ装置。
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