KR20170128783A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

메모리 시스템은, 다수의 메모리 장치 -상기 다수의 메모리 장치 중 하나의 메모리 장치는 리페어되지 않은 불량 메모리 셀을 포함함-; 상기 다수의 메모리 장치가 공유하는 제어 버스; 상기 다수의 메모리 장치마다 배정되는 다수의 데이터 버스; 및 상기 제어 버스와 상기 다수의 데이터 버스를 이용해 상기 다수의 메모리 장치와 통신하는 메모리 콘트롤러를 포함하고, 상기 하나의 메모리 장치는 상기 제어 버스의 제어 신호들을 인식하기 위한 제어 레이턴시가 나머지 메모리 장치들과 다르게 설정될 수 있다.

Description

메모리 시스템 및 이의 동작 방법 {MEMORY SYSTEM AND OPERATION METHOD OF THE SAME}
본 특허 문헌은 메모리 시스템에 관한 것이다.
반도체 메모리 장치 산업의 초창기에는 반도체 제조 프로세스를 통과한 메모리 칩에서 불량 메모리 셀이 하나도 존재하지 않는 오리지날 굿 다이(original good die)가 웨이퍼(wafer) 상에 다수 분포하였다. 그러나 메모리 장치의 용량이 점차로 증가하면서 불량 메모리 셀이 하나도 존재하지 않는 메모리 장치를 만드는 것이 어려워졌으며, 현재에는 이러한 메모리 장치가 제조될 확률은 없다고 봐도 무방하다.
이러한 상황을 타개하기 위한 방편으로 메모리 장치 내에 리던던시 메모리 셀들을 구비하고 불량 셀들을 리던던시 메모리 셀들로 대체하는 리페어 방법이 사용되고 있다. 그런데, 리던던시 메모리 셀들의 개수에는 제한이 있기 마련이며, 불량 셀들이 많아 모든 불량 셀들을 리던던시 메모리 셀들로 대체(리페어)할 수 없는 경우에 해당 메모리 장치를 폐기할 수밖에 없는 문제점이 있다.
본 발명의 실시예들은, 리페어되지 않은 메모리 셀을 포함하는 메모리 장치를 폐기하지 않고 사용할 수 있는 메모리 시스템을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 다수의 메모리 장치 -상기 다수의 메모리 장치 중 하나의 메모리 장치는 리페어되지 않은 불량 메모리 셀을 포함함-; 상기 다수의 메모리 장치가 공유하는 제어 버스; 상기 다수의 메모리 장치마다 배정되는 다수의 데이터 버스; 및 상기 제어 버스와 상기 다수의 데이터 버스를 이용해 상기 다수의 메모리 장치와 통신하는 메모리 콘트롤러를 포함하고, 상기 하나의 메모리 장치는 상기 제어 버스의 제어 신호들을 인식하기 위한 제어 레이턴시가 나머지 메모리 장치들과 다르게 설정될 수 있다.
상기 메모리 콘트롤러는 상기 하나의 메모리 장치의 불량 메모리 셀을 노멀 메모리 셀로 맵핑하기 위한 맵핑부를 포함할 수 있다.
상기 메모리 콘트롤러가 상기 나머지 메모리 장치들로 상기 불량 메모리 셀과 동일한 위치의 메모리 셀들에 대응하는 제1어드레스를 전달하는 경우에, 상기 하나의 메모리 장치로는 상기 맵핑부에 의해 맵핑된 제2어드레스가 전달될 수 있다.
상기 메모리 콘트롤러는 상기 제어 버스를 통해 상기 제1어드레스를 제1제어 레이턴시로 전달하고, 상기 제어 버스를 통해 상기 제2어드레스를 상기 제1제어 레이턴시와 다른 제2제어 레이턴시로 전달할 수 있다.
상기 메모리 콘트롤러가 상기 나머지 메모리 장치들로 상기 불량 메모리 셀과 동일한 위치의 메모리 셀들 이외의 메모리 셀들에 대응하는 어드레스를 전달하는 경우에, 상기 하나의 메모리 장치로도 동일한 어드레스가 전달될 수 있다.
상기 제어 신호들은 칩 선택 신호, 커맨드 신호들 및 어드레스 신호들을 포함하고, 상기 제어 레이턴시는 상기 칩 선택 신호와 나머지 제어 신호들 간의 타이밍 차이를 나타내는 커맨드 어드레스 레이턴시일 수 있다.
상기 메모리 콘트롤러는, 호스트와의 통신을 위한 호스트 인터페이스; 상기 호스트로부터의 요청들의 처리 순서를 결정하기 위한 스케쥴러; 상기 다수의 메모리 장치로 인가될 커맨드를 생성하는 커맨드 생성기; 및 상기 다수의 메모리 장치와의 통신을 위한 메모리 인터페이스를 더 포함할 수 있다.
상기 나머지 메모리 장치들에 존재하는 불량 메모리 셀들은 모두 리페어된 것일 수 있다.
본 발명의 일실시예에 따른 메모리 시스템의 동작 방법은, 다수의 메모리 장치, 및 상기 다수의 메모리 장치와 제어 버스 및 상기 다수의 메모리 장치마다 배정되는 다수의 데이터 버스를 이용해 통신하는 메모리 콘트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서, 상기 메모리 콘트롤러가 상기 다수의 메모리 장치 중 리페어되지 않은 불량 메모리 셀을 포함하는 메모리 장치의 커맨드 어드레스 레이턴시를 제1값으로 설정하는 단계; 상기 메모리 콘트롤러가 나머지 메모리 장치들의 커맨드 어드레스 레이턴시를 상기 제1값과 다른 제2값으로 설정하는 단계; 상기 메모리 콘트롤러가 상기 제어 버스로 상기 제2값의 레이턴시를 갖는 커맨드와 제1어드레스를 전송해 상기 나머지 메모리 장치들을 억세스하는 단계; 및 상기 나머지 메모리 장치들을 억세스하는 단계에서 상기 불량 메모리 셀과 동일한 위치의 메모리 셀들이 억세스되는 경우에, 상기 메모리 콘트롤러가 상기 제어 버스로 상기 제2값의 레이턴시를 갖는 상기 커맨드와 상기 제1어드레스와 상이한 제2어드레스를 전송해 상기 불량 메모리 셀을 포함하는 메모리 장치를 억세스하는 단계를 더 포함할 수 있다.
상기 메모리 시스템의 동작 방법은, 상기 나머지 메모리 장치들을 억세스하는 단계에서 상기 나머지 메모리 장치들에서 상기 불량 메모리 셀과 다른 위치의 메모리 셀들이 억세스되는 경우에, 상기 메모리 콘트롤러가 상기 제어 버스로 제2값의 레이턴시를 갖는 상기 커맨드와 상기 제1어드레스를 전송해 상기 불량 메모리 셀을 포함하는 메모리 장치를 억세스하는 단계를 더 포함할 수 있다.
상기 제2어드레스는 상기 불량 메모리 셀을 포함하는 메모리 장치에서 상기 불량 메모리 셀을 대체하기 위한 메모리 셀의 어드레스일 수 있다.
본 발명의 실시예들에 따르면, 리페어되지 않은 메모리 셀을 포함하는 메모리 장치를 폐기처리하지 않고 사용할 수 있다.
도 1는 메모리 장치에서 PDA 모드시에 모드 레지스터 셋(MRS: Mode Register Set)의 동작을 나타내는 타이밍도.
도 2은 메모리 장치의 커맨드 어드레스 레이턴시(CAL)를 설명하기 위한 도면.
도 3은 본 발명의 일실시예에 따른 메모리 시스템의 구성도.
도 4는 도 3의 메모리 시스템의 동작을 도시한 순서도.
도 5은 도 4의 동작(412, 413)을 도시한 타이밍도.
도 6은 메모리 장치들(310_0, 310_1, 310_3)과 메모리 장치(310_2)의 CAL이 다르게 설정된 이후의 메모리 시스템의 동작을 도시한 도면.
도 7은 메모리 콘트롤러(320)의 일실시예 구성도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예들에 대한 설명에 앞서, 메모리 장치의 PDA(Per DRAM Addressability) 모드와 커맨드 어드레스 레이턴시(CAL: Command Address Latency)에 대해 알아보기로 한다.
도 1는 메모리 장치에서 PDA 모드시에 모드 레지스터 셋(MRS: Mode Register Set)의 동작을 나타내는 타이밍도이다.
PDA 모드란, 각각의 메모리 장치에 대해, 독립적인 모드 레지스터 셋 동작을 수행할 수 있도록 제원하는 모드이다. PDA 모드의 설정시에, 모든 모드 레시스터 셋 커맨드는 0번 데이터 패드(DQ0)의 신호 레벨에 따라 유효성이 판단될 수 있다. 모드 레지스터 셋 커맨드의 인가 시점으로부터 라이트 레이턴시(WL = AL + CWL, AL: Additive Latency, CWL: Cas Write Latency) 이후에, 0번 데이터 패드(DQ0)의 신호 레벨이 '0'이면 인가된 모드 레지스터 셋 커맨드는 유효한 것으로 판정되고, 0번 데이터 패드의 신호 레벨이 '1'이면 인가된 모드 레지스터 셋 커맨드는 무효한 것으로 판정되어 무시될 수 있다.
도 1을 참조하면, 시점 '101'에서 모드 레지스터 셋 커맨드(MRS)가 메모리 장치로 인가된다. 시점 '101'로부터 라이트 레이턴시(WL=AL+CWL) 만큼의 시간이 지난 시점 '102'에서 0번 데이터 패드(DQ0)의 신호 레벨이 일정 구간 동안 '0'으로 천이한다. 따라서, 시점 '101'에서 인가된 모드 레지스터 셋 커맨드(MRS)는 유효한(valid)한 것으로 판정되고, 시점 '103'부터 tMRD_PDA(mode register set command cycle time) 동안에 모드 레지스터 셋 커맨드와 함께 입력된 어드레스(도면에 미도시)를 이용한 메모리 장치의 설정 동작이 시작된다.
만약에, 시점 '102'에서 0번 데이터 패드(DQ0)의 신호 레벨이 '1'로 계속 유지되면, 시점 '101'에서 인가된 모드 레지스터 셋 커맨드(MRS)는 유효하지 않은(invalid) 것으로 판단되어 무시된다. 즉, 메모리 장치의 설정 동작이 수행되지 않는다.
PDA 모드를 이용하면, 커맨드와 어드레스 전달하는 제어 버스를 공유하는 메모리 장치들의 설정을 서로 다르게 할 수 있다.
도 2은 메모리 장치의 커맨드 어드레스 레이턴시(CAL)를 설명하기 위한 도면이다.
커맨드 어드레스 레이턴시(CAL: Command Address Latency)란, 제어 버스(CMD/ADDR_BUS)로 전달되는 제어 신호들 중 기준 신호가 되는 칩 선택 신호(CS)와 나머지 신호들 간의 타이밍 차이를 나타낸다. CAL이 설정되면 메모리 장치는 칩 선택 신호(CS)의 활성화 시점으로부터 CAL 만큼의 시간이 지난 후에 입력되는 제어 신호들만을 유효한 것으로 인식한다. CAL의 값은 모드 레지스터 셋(MRS)에 의해 설정될 수 있다.
도 2은 CAL이 3(3클럭 주기)로 설정된 경우의 동작을 도시하는데, 칩 선택신호가 '로우'로 활성화된 시점(201)으로부터 3클럭이 지난 시점(202)에 커맨드(CMD, 정확히는 커맨드 신호들 중 칩 선택 신호를 제외한 신호들)와 어드레스(ADDR)가 메모리 장치로 인가된다. 그러면 메모리 장치는 시점(202)에 인가된 커맨드(CMD)와 어드레스(ADDR)를 유효한 것으로 인식할 수 있다. 만약, 칩 선택 신호(CS)가 활성화된 시점(201)과 동일한 시점 또는 칩 선택 신호(CS)가 활성화된 시점(301)으로부터 1클럭 또는 2클럭이 지난 시점에 커맨드(CMD)와 어드레스(ADD)가 메모리 장치로 인가된다고 하더라도 메모리 장치는 이를 유효한 것으로 인식하지 않는다.
칩 선택 신호(CS)가 활성화된 시점들(203, 205) 이후로도 CAL(3클럭) 만큼의 시간이 지난 시점들(204, 206)에 커맨드(CMD)와 어드레스(ADDR)가 인가되므로, 이들 시점(204, 206)에 인가된 커맨드(CMD)와 어드레스(ADDR)도 메모리 장치에 의해 유효한 것으로 인식될 수 있다.
도 3은 본 발명의 일실시예에 따른 메모리 시스템의 구성도이다.
도 3을 참조하면, 메모리 시스템은, 다수의 메모리 장치(310_0~310_3), 제어 버스(CMD/ADDR_BUS), 다수의 데이터 버스(DATA_BUS0~DATA_BUS3), 및 메모리 콘트롤러(320)를 포함할 수 있다.
제어 버스(CMD/ADDR_BUS)를 통해 메모리 콘트롤러(320)로부터 메모리 장치들(310_0~310_3)로 제어 신호들이 전달될 수 있다. 제어 신호들은 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 포함할 수 있다. 예를 들어, 커맨드는 액티브 신호(ACT: active), 로우 어드레스 스트로브 신호(RAS: Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS: Column Address Strobe) 및 칩 선택 신호(CS)를 포함할 수 있다. 칩 선택 신호(CS)는 커맨드(CMD)에 포함되는 신호이지만, 커맨드 어드레스 레이턴시(CAL)의 기준이 되는 신호이므로 도 3에서는 별도로 도시했다. 어드레스(ADDR)는 다수의 신호를 포함할 수 있다. 예를 들어, 어드레스(ADDR)는 멀티-비트의 뱅크 그룹 어드레스, 멀티-비트의 뱅크 어드레스 및 멀티-비트의 노멀 어드레스를 포함할 수 있다. 클럭(CK)은 메모리 장치들의 동기된 동작을 위해 콘트롤러(320)로부터 메모리 장치들(310_0~310_3)로 전달될 수 있다. 클럭(CK)은 정클럭(CK_t)와 정클럭을 반전한 부클럭(CK_c)를 포함하는 디퍼런셜(differential) 방식으로 전달될 수도 있다.
다수의 데이터 버스(DATA_BUS0~DATA_BUS3)는 다수의 메모리 장치(310_0~310_3)마다 배정되고, 다수의 메모리 장치(310_0~310_3)와 메모리 콘트롤러(320) 간의 데이터를 전달할 수 있다. 다수의 데이터 버스(DATA_BUS0~DATA_BUS3) 각각은 4개의 데이터 전달 라인들(DATA00~DATA03, DATA10~DATA13, DATA20~DATA23, DATA30~DATA33)을 포함할 수 있다. 데이터 전달 라인들(DATA00~DATA03, DATA10~DATA13, DATA20~DATA23, DATA30~DATA33)은 메모리 장치들(310_0~310_3)의 데이터 패드들(DQ0~DQ3)에 연결될 수 있다.
다수의 메모리 장치(310_0~310_3) 중 하나는 리페어되지 않은 불량 메모리 셀을 포함할 수 있다. 예를 들어, 메모리 장치(310_2)는 메모리 뱅크3의 34번 워드 라인의 메모리 셀들이 불량이고 이들이 리페어되지 못한 상태일 수 있다. 나머지 메모리 장치들(310_0, 310_1, 310_3)도 불량 메모리 셀들을 포함할 수는 있지만 이들은 모두 리페어된 상태일 수 있다. 다수의 메모리 장치(310_0~310_3)는 메모리 모듈, 예를 들어 DIMM(dual in-line memory module), 에 포함될 수 있다.
메모리 콘트롤러(320)는 제어 버스(CMD/ADDR_BUS)를 통해 메모리 장치들(310_0~310_3)을 제어하며, 데이터 버스들(DATA_BUS0~DATA_BUS3)을 통해 메모리 장치들과 데이터를 주고 받을 수 있다. 메모리 콘트롤러(320)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등과 같은 프로세서에 포함될 수도 있으며, 별도의 칩으로 존재할 수도 있으며, 메모리 모듈 상에 존재할 수도 있다. 메모리 콘트롤러(320)는 리페어되지 않은 메모리 셀을 포함하는 메모리 장치(310_2)와 나머지 메모리 장치들(310_0, 310_1, 310_3)이 제어 버스(CMD/ADDR_BUS) 상의 신호들을 인식하는 레이턴시를 서로 다른 값을 갖도록 설정하고, 이를 이용해 리페어되지 않은 메모리 셀을 포함하는 메모리 장치(310_2)를 폐기 처분하지 않고 사용하는 것이 가능하게 할 수 있는데, 이에 대해서는 도 4 내지 도 6과 함께 자세히 알아보기로 한다.
도 4는 도 3의 메모리 시스템의 동작을 도시한 순서도이다.
도 4를 참조하면, 메모리 시스템의 동작은 메모리 콘트롤러(320)가 리페어되지 않은 불량 메모리 셀을 포함하는 메모리 장치(310_2)와 나머지 메모리 장치들(310_0, 310_1, 310_3)의 제어 버스(CMD/ADDR_BUS)로 전송되는 제어 신호들에 대한 레이턴시를 서로 다르게 설정하기 위한 동작(410)과 메모리 장치들에 억세스하는 동작(420)으로 나뉘어질 수 있다.
먼저. 메모리 콘트롤러(320)는 메모리 장치들(310_0~310_3)이 PDA(Per DRAM Addressability) 모드로 진입하도록 제어할 수 있다(411). 이는 커맨드(CMD)를 MRS에 대응하는 조합으로 인가하고, 어드레스(ADDR)를 PDA 모드의 진입에 대응하는 조합으로 인가하는 것에 의해 이루어질 수 있다.
PDA 모드의 진입 이후에, 메모리 장치들(310_0, 310_1, 310_3)의 제어 버스(CMD/ADDR_BUS)에 대응하는 레이턴시, 즉 커맨드 어드레스 레이턴시(CAL: Command Address Latency), 가 '0'으로 설정될 수 있다(412). 이는 커맨드(CMD)를 MRS에 대응하는 조합으로 인가하고, 어드레스(ADDR)를 CAL을 '0'으로 설정하는 것에 대응하는 조합으로 인가하고, 커맨드(CMD)의 인가 시점으로부터 라이트 레이턴시(WL=AL+CWL) 이후에 메모리 장치들(310_0, 310_1, 310_3)의 0번 데이터 패드들(DQ0)에 대응하는 데이터 라인들(DATA00, DATA10, DATA30)의 신호를 '0'레벨로 인가하는 것에 의해 이루어질 수 있다. 도 5를 참조하면, 시점 '501'에 CAL을 '0'으로 설정하기 위한 커맨드/어드레스(CMD/ADDR)가 인가되고, 시점 '501'로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 시점 '502'에 데이터 라인들(DATA00, DATA10, DATA30)이 '0'레벨을 가지는 것을 확인할 수 있다. 시점 '502'에 데이터 라인(DATA20)은 '1'레벨을 가지므로, 메모리 장치(310_2)는 시점 '501'에 인가된 커맨드를 무시하게 된다.
메모리 장치(310_2)의 제어 버스(CMD/ADDR_BUS)에 대응하는 레이턴시, 즉 CAL(Command Address Latency), 가 '1'로 설정될 수 있다(413). 이는 커맨드(CMD)를 MRS에 대응하는 조합으로 인가하고, 어드레스(ADDR)를 CAL을 '1'로 설정하는 것에 대응하는 조합으로 인가하고, 커맨드(CMD)의 인가 시점으로부터 라이트 레이턴시(WL = AL+CWL) 이후에 메모리 장치(310_2)의 0번 데이터 패드(DQ0)에 대응하는 데이터 라인(DATA20)의 신호를 '0'레벨로 인가하는 것에 의해 이루어질 수 있다. 도 5를 참조하면, 시점 '503'에 CAL을 '1'으로 설정하기 위한 커맨드/어드레스(CMD/ADDR)가 인가되고, 시점 '503'으로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 시점 '504'에 데이터 라인(DATA20)이 '0'의 레벨을 가지는 것을 확인할 수 있다. 시점 '504'에 데이터 라인(DATA00, DATA10, DATA30)은 '1'의 레벨을 가지므로 메모리 장치들(310_0, 310_1, 310_3)은 시점 '503'에 인가된 커맨드를 무시하게 된다. 여기서는, 메모리 장치들(310_0, 310_1, 310_3)의 CAL이 '0'으로 설정된 이후에 메모리 장치(310_2)의 CAL이 '1'로 설정되는 것을 예시하였으나, 이 순서는 변경될 수도 있음이 당연하다.
이제, 메모리 장치들(310_0, 310_1, 310_3)과 메모리 장치(310_2)의 CAL이 서로 다르게 설정되었으므로, 메모리 콘트롤러(320)는 칩 선택 신호(CS)의 활성화 시점에 커맨드/어드레스(CMD/ADDR)를 인가해 메모리 장치들(310_0, 310_1, 310_3)을 억세스하거나(421), 칩 선택 신호(CS)의 활성화 시점으로부터 1클럭 이후에 커맨드/어드레스(CMD/ADDR)를 인가해 메모리 장치(310_2)를 억세스할 수 있다(422). 즉, 메모리 장치들(310_0~310_3)이 제어 버스(CMD/ADDR_BUS)를 공유하지만, 메모리 장치들(310_0, 310_1, 310_3)과 메모리 장치(310_2)에 서로 다른 어드레스를 인가하는 것이 가능하다.
도 6은 메모리 장치들(310_0, 310_1, 310_3)과 메모리 장치(310_2)의 CAL이 다르게 설정된 이후의 메모리 시스템의 동작을 도시한 도면이다.
도 6을 참조하면, 시점 '601'에 칩 선택 신호(CS)가 활성화되고 제어 버스(CMD/ADDR_BUS)를 통해 커맨드와 어드레스(CA1)가 인가될 수 있다. 커맨드와 어드레스(CA1)는 메모리 콘트롤러(320)가 메모리 장치들(310_0, 310_1, 310_3)을 제어하기 위한 커맨드와 어드레스일 수 있다. 칩 선택 신호(CS)의 활성화 시점으로부터 1클럭이 지난 시점 '602'에 제어 버스(CMD/ADDR_BUS)를 통해 커맨드와 어드레스(CA2)가 인가될 수 있다. 커맨드와 어드레스(CA2)는 메모리 콘트롤러(320)가 메모리 장치(310_2)를 제어하기 위한 커맨드와 어드레스일 수 있다.
메모리 콘트롤러(320)는 대부분의 경우에 메모리 장치들(310_0, 310_1, 310_3)과 메모리 장치(310_2)에 동일한 커맨드와 어드레스를 전달할 수 있다. 즉, 대부분의 경우에 커맨드와 어드레스(CA1)는 커맨드와 어드레스(CA2)와 동일할 수 있다.
그러나, 메모리 장치들(310_0, 310_1, 310_4)에 인가된 커맨드와 어드레스(CA1)가 메모리 장치(320_2)에서 리페어되지 않은 불량 메모리 셀과 동일한 위치(예, 메모리 뱅크3의 34번 워드 라인)의 메모리 셀을 억세스하기 위한 것인 경우에는, 커맨드와 어드레스(CA2)는 커맨드와 어드레스(CA1)와 다를 수 있다. 이러한 경우에 커맨드와 어드레스(CA2)에서의 어드레스는 불량 메모리 셀이 아닌 노멀 메모리 셀을 지정하는 것으로 변경될 수 있다. 예를 들어, 커맨드와 어드레스(CA2)에서의 어드레스는 메모리 뱅크3의 마지막 워드 라인을 지정하는 것으로 변경될 수 있다.
이와 같이, 메모리 콘트롤러(320)가 메모리 장치(310_2)에서 리페어되지 않은 불량 메모리 셀에 억세스될 위험이 있는 경우에만, 메모리 장치(310_2)에 인가되는 어드레스를 메모리 장치들(310_0, 310_1, 310_4)에 인가되는 어드레스와 다르게 하는 것에 의해, 리페어되지 않은 메모리 셀을 포함하는 메모리 장치(310_2)를 폐기처분하지 않고 사용하는 것이 가능할 수 있다.
메모리 장치(310_2)에서 리페어되지 않은 불량 메모리 셀이 존재하는 메모리 뱅크3의 34번 워드라인 대신에 메모리 뱅크3의 마지막 워드 라인을 억세스하므로, 메모리 장치(310_2)의 메모리 뱅크3의 마지막 워드 라인 및 메모리 장치들(310_0, 310_1, 310_3)에서의 메모리 뱅크3의 마지막 워드 라인을 사용 못하게 될 수 있지만, 이는 매우 작은 용량에 불과하며 메모리 장치(310_2) 전체를 폐기하는 것에 의해서 발생하는 손실과는 비교할 바가 아니다.
도 7은 메모리 콘트롤러(320)의 일실시예 구성도이다.
도 7을 참조하면, 메모리 콘트롤러(320)는, 호스트 인터페이스(710), 스케쥴러(720), 커맨드 생성기(730), 맵핑부(740) 및 메모리 인터페이스(750)를 포함할 수 있다.
호스트 인터페이스(710)는 메모리 콘트롤러(320)와 호스트 간의 인터페이스를 위한 것일 수 있다. 호스트 인터페이스(710)를 통해 호스트로부터의 요청들이 수신될 수 있으며, 요청들의 처리 결과들이 호스트로 전송될 수 있다.
스케쥴러(720)는 호스트로부터의 요청들 중 메모리 장치들(310_0~310_3)에 지시할 요청의 순서를 정할 수 있다. 스케쥴러(230)는 메모리 장치들(310_0~310_3)의 퍼포먼스 향상을 위해 호스트로부터 요청들이 수신된 순서와 메모리 장치들(310_0~310_3)로 지시할 동작의 순서를 다르게 할 수 있다. 예를 들어, 호스트가 메모리 장치들(310_0~310_3)의 리드 동작을 먼저 요청하고 라이트 동작일 이후에 요청했다고 하더라도, 나중에 요청된 라이트 동작이 먼저 요청된 리드 동작보다 먼저 수행되도록 순서를 조절할 수 있다.
커맨드 생성기(730)는 스케쥴러(720)에 의해 정해진 동작 순서에 맞게 메모리 장치들(310_0~310_3)로 인가할 커맨드를 생성할 수 있다.
맵핑부(740)는 리페어되지 않은 불량 메모리 셀을 포함하는 메모리 장치(310_2)의 불량 메모리 셀을 노멀 메모리 셀로 맵핑할 수 있다. 즉, 호스트가 메모리 장치들(310_0~310_3)에서 메모리 장치(310_2)의 리페어되지 않은 불량 메모리 셀의 위치에 억세스하려고 하는 경우에, 메모리 장치(310_2)에서는 리페어되지 않은 불량 메모리 셀 대신에 노멀 메모리 셀이 억세스될 수 있도록 어드레스를 맵핑할 수 있다. 예를 들어, 호스트가 메모리 장치들(310_0~310_3)에서 메모리 뱅크3의 34번 워드 라인에 억세스하려고 하는 경우에, 메모리 장치(310_2)에서는 메모리 뱅크3의 마지막 워드 라인이 억세스되도록 하는 맵핑된 어드레스를 생성할 수 있다. 맵핑부(740)의 이러한 동작을 위해서는 메모리 장치들(310_0~310_3) 중 어떤 메모리 장치가 어느 위치에 리페어되지 않은 메모리 셀을 가지고 있는지에 대한 정보를 맵핑부(740)가 가지고 있어야 하는데, 이러한 정보는 메모리 시스템의 제조시에 맵핑부(740)에 입력될 수 있다. 또는, 메모리 장치들(310_0~310_3)의 초기화 동작시에 메모리 장치들(310_0~310_3)로부터 메모리 콘트롤러(320)로 리페어되지 않은 불량 메모리 셀에 대한 정보가 전달되어 맵핑부(740)에 저장되도록할 수도 있다.
메모리 인터페이스(750)는 제어 버스(CMD/ADDR_BUS)와 데이터 버스들(DATA_BUS0~DATA_BUS3)을 이용해 메모리 장치들(310_0~310_3)과 통신할 수 있다. 메모리 장치(310_2)와 메모리 장치들(310_0, 310_1, 310_3)의 CAL이 다르게 설정되므로, 메모리 인터페이스(750)는 제어 버스(CMD/ADDR_BUS)를 도 6과 같이 제어할 수 있다. 그리고 다른 값을 가지는 CAL에 따라 데이터 버스(DATA_BUS2)와 데이터 버스들(DATA_BUS0, DATA_BUS1, DATA_BUS3)의 타이밍도 다르게 제어할 수 있다. 즉, 데이터 버스(DATA_BUS2)의 데이터 송수신이 데이터 버스들(DATA_BUS0, DATA_BUS1, DATA_BUS3)의 데이터 송수신보다 1클럭 후에 이루어지도록 제어할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
310_0~310_3: 메모리 장치들
320: 메모리 콘트롤러
CMD/ADDR_BUS: 제어 버스
DATA_BUS0~DATA_BUS3: 데이터 버스들

Claims (11)

  1. 다수의 메모리 장치 -상기 다수의 메모리 장치 중 하나의 메모리 장치는 리페어되지 않은 불량 메모리 셀을 포함함-;
    상기 다수의 메모리 장치가 공유하는 제어 버스;
    상기 다수의 메모리 장치마다 배정되는 다수의 데이터 버스; 및
    상기 제어 버스와 상기 다수의 데이터 버스를 이용해 상기 다수의 메모리 장치와 통신하는 메모리 콘트롤러를 포함하고,
    상기 하나의 메모리 장치는 상기 제어 버스의 제어 신호들을 인식하기 위한 제어 레이턴시가 나머지 메모리 장치들과 다르게 설정되는
    메모리 시스템.
  2. 제 1항에 있어서,
    상기 메모리 콘트롤러는
    상기 하나의 메모리 장치의 불량 메모리 셀을 노멀 메모리 셀로 맵핑하기 위한 맵핑부를 포함하는
    메모리 시스템.
  3. 제 2항에 있어서,
    상기 메모리 콘트롤러가 상기 나머지 메모리 장치들로 상기 불량 메모리 셀과 동일한 위치의 메모리 셀들에 대응하는 제1어드레스를 전달하는 경우에, 상기 하나의 메모리 장치로는 상기 맵핑부에 의해 맵핑된 제2어드레스가 전달되는
    메모리 시스템.
  4. 제 3항에 있어서,
    상기 메모리 콘트롤러는 상기 제어 버스를 통해 상기 제1어드레스를 제1제어 레이턴시로 전달하고, 상기 제어 버스를 통해 상기 제2어드레스를 상기 제1제어 레이턴시와 다른 제2제어 레이턴시로 전달하는
    메모리 시스템.
  5. 제 3항에 있어서,
    상기 메모리 콘트롤러가 상기 나머지 메모리 장치들로 상기 불량 메모리 셀과 동일한 위치의 메모리 셀들 이외의 메모리 셀들에 대응하는 어드레스를 전달하는 경우에, 상기 하나의 메모리 장치로도 동일한 어드레스가 전달되는
    메모리 시스템.
  6. 제 1항에 있어서,
    상기 제어 신호들은 칩 선택 신호, 커맨드 신호들 및 어드레스 신호들을 포함하고,
    상기 제어 레이턴시는 상기 칩 선택 신호와 나머지 제어 신호들 간의 타이밍 차이를 나타내는 커맨드 어드레스 레이턴시인
    메모리 시스템.
  7. 제 2항에 있어서,
    상기 메모리 콘트롤러는
    호스트와의 통신을 위한 호스트 인터페이스;
    상기 호스트로부터의 요청들의 처리 순서를 결정하기 위한 스케쥴러;
    상기 다수의 메모리 장치로 인가될 커맨드를 생성하는 커맨드 생성기; 및
    상기 다수의 메모리 장치와의 통신을 위한 메모리 인터페이스를 더 포함하는
    메모리 시스템
  8. 제 1항에 있어서,
    상기 나머지 메모리 장치들에 존재하는 불량 메모리 셀들은 모두 리페어된
    메모리 시스템.
  9. 다수의 메모리 장치, 및 상기 다수의 메모리 장치와 제어 버스 및 상기 다수의 메모리 장치마다 배정되는 다수의 데이터 버스를 이용해 통신하는 메모리 콘트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 메모리 콘트롤러가 상기 다수의 메모리 장치 중 리페어되지 않은 불량 메모리 셀을 포함하는 메모리 장치의 커맨드 어드레스 레이턴시를 제1값으로 설정하는 단계;
    상기 메모리 콘트롤러가 나머지 메모리 장치들의 커맨드 어드레스 레이턴시를 상기 제1값과 다른 제2값으로 설정하는 단계;
    상기 메모리 콘트롤러가 상기 제어 버스로 상기 제2값의 레이턴시를 갖는 커맨드와 제1어드레스를 전송해 상기 나머지 메모리 장치들을 억세스하는 단계; 및
    상기 나머지 메모리 장치들을 억세스하는 단계에서 상기 불량 메모리 셀과 동일한 위치의 메모리 셀들이 억세스되는 경우에, 상기 메모리 콘트롤러가 상기 제어 버스로 상기 제2값의 레이턴시를 갖는 상기 커맨드와 상기 제1어드레스와 상이한 제2어드레스를 전송해 상기 불량 메모리 셀을 포함하는 메모리 장치를 억세스하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  10. 제 9항에 있어서,
    상기 나머지 메모리 장치들을 억세스하는 단계에서 상기 나머지 메모리 장치들에서 상기 불량 메모리 셀과 다른 위치의 메모리 셀들이 억세스되는 경우에, 상기 메모리 콘트롤러가 상기 제어 버스로 제2값의 레이턴시를 갖는 상기 커맨드와 상기 제1어드레스를 전송해 상기 불량 메모리 셀을 포함하는 메모리 장치를 억세스하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  11. 제 9항에 있어서,
    상기 제2어드레스는 상기 불량 메모리 셀을 포함하는 메모리 장치에서 상기 불량 메모리 셀을 대체하기 위한 메모리 셀의 어드레스인
    메모리 시스템의 동작 방법.
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