KR20140108938A - 반도체 메모리를 액세스하는 액세스 방법 및 반도체 회로 - Google Patents

반도체 메모리를 액세스하는 액세스 방법 및 반도체 회로 Download PDF

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KR20140108938A
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강욱성
손종필
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Abstract

본 발명은 반도체 메모리를 액세스하는 액세스 방법에 관한 것이다. 본 발명의 액세스 방법은, 반도체 메모리로 행 어드레스 및 활성 커맨드를 출력하는 단계, 반도체 메모리로 열 어드레스 및 읽기 또는 쓰기 커맨드를 출력하는 단계, 그리고 리페어 정보에 기반하여 추가 레이턴시(AL, Additive Latency)에 동기되어 반도체 메모리로 스페어 액세스 커맨드를 출력하는 단계로 구성된다.

Description

반도체 메모리를 액세스하는 액세스 방법 및 반도체 회로{ACCESS METHOD OF ACCESSING SEMICONDUCTOR MEMORY AND SEMICONDUCTOR CIRCUIT}
본 발명은 반도체 메모리를 액세스하는 액세스 방법 및 반도체 회로에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터를 소실하는 메모리 장치이다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등을 포함한다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 메모리의 제조 시에, 손상된 메모리 셀들이 발생할 수 있다. 손상된 메모리 셀들은 정상적으로 데이터를 저장할 수 없다. 손상된 메모리 셀들을 포함하는 반도체 메모리를 정상적으로 동작시키기 위하여, 리페어(repair)가 사용된다. 리페어는 손상된 메모리 셀들의 어드레스들을 여분의 메모리 셀들의 어드레스들로 치환한다. 따라서, 손상된 메모리 셀들에 대한 액세스 요청은 정상적으로 동작하는 여분의 메모리 셀들에 대한 액세스로 전환되고, 반도체 메모리가 정상적으로 동작한다.
리페어가 수행된 후에, 반도체 메모리에 손상된 메모리 셀들이 추가적으로 발생할 수 있다. 리페어가 수행된 후에 손상된 메모리 셀들이 발생하면, 반도체 메모리가 정상적으로 동작할 수 없다. 따라서, 리페어가 수행된 후에 발생하는 손상된 메모리 셀들을 처리하기 위한 연구가 요구되고 있다.
본 발명의 목적은, 반도체 메모리의 신뢰성을 향상시키는 반도체 메모리를 액세스하는 액세스 방법 및 반도체 회로를 제공하는 데에 있다.
본 발명의 실시 예에 따른 반도체 메모리를 액세스하는 액세스 방법은, 상기 반도체 메모리로 행 어드레스 및 활성 커맨드를 출력하는 단계; 상기 반도체 메모리로 열 어드레스 및 읽기 또는 쓰기 커맨드를 출력하는 단계; 그리고 리페어 정보에 기반하여, 추가 레이턴시(AL, Additive Latency)에 동기되어 상기 반도체 메모리로 스페어 액세스 커맨드를 출력하는 단계를 포함한다.
실시 예로서, 상기 스페어 액세스 커맨드를 전송하는 단계는, 상기 행 어드레스 또는 상기 열 어드레스를 상기 리페어 정보와 비교하는 단계; 상기 행 어드레스 또는 상기 열 어드레스와 연관된 정보가 상기 리페어 정보에 대응하는지 판별하는 단계; 그리고 상기 연관된 정보가 상기 리페어 정보에 대응하면 상기 스페어 액세스 커맨드를 상기 추가 레이턴시에 동기되어 상기 반도체 메모리로 출력하는 단계를 포함한다.
실시 예로서, 상기 연관된 정보가 상기 리페어 정보에 대응하지 않으면, 상기 스페어 액세스 커맨드가 상기 반도체 메모리로 출력되지 않는다.
실시 예로서, 상기 추가 레이턴시에 동기된 타이밍에 다른 행 어드레스가 출력될 때, 상기 추가 레이턴시보다 지연된 타이밍에 상기 스페어 액세스 커맨드가 상기 반도체 메모리로 출력된다.
실시 예로서, 상기 리페어 정보는, 상기 반도체 메모리의 메모리 셀들 중 손상된(defected) 메모리 셀들에 대한 어드레스 정보를 포함한다.
실시 예로서, 상기 스페어 액세스 커맨드에 응답하여, 상기 반도체 메모리는 상기 행 어드레스 및 상기 열 어드레스에 대응하는 스페어 셀들을 액세스한다.
실시 예로서, 상기 스페어 액세스 커맨드는 상기 반도체 메모리의 어드레스 노드들 중 적어도 하나로 출력된다.
실시 예로서, 상기 스페어 액세스 커맨드는, 상기 행 어드레스의 출력 시에 사용되고 상기 열 어드레스의 출력 시에 사용되지 않는 어드레스 노드들 중 적어도 하나로 출력된다.
실시 예로서, 상기 스페어 액세스 커맨드는, A11 또는 A13 어드레스 노드를 통해 상기 반도체 메모리로 출력된다.
반도체 메모리로 행 어드레스, 열 어드레스 및 커맨드를 전송하도록 구성되는 본 발명의 실시 예에 따른 반도체 회로는, 리페어 정보를 저장하도록 구성되는 불휘발성 메모리; 그리고 상기 행 어드레스 또는 상기 열 어드레스를 상기 리페어 정보와 비교하고, 상기 비교 결과 및 추가 레이턴시(AL, Additive Latency)에 기반하여, 상기 반도체 메모리로 스페어 액세스 커맨드를 출력하도록 구성되는 스페어 커맨드 생성기를 포함한다.
실시 예로서, 상기 스페어 커맨드 생성기는, 상기 행 어드레스 또는 상기 열 어드레스와 연관된 정보가 상기 리페어 정보에 대응할 때, 상기 추가 레이턴시에 동기되어 상기 반도체 메모리로 상기 스페어 액세스 커맨드를 출력하도록 구성된다.
실시 예로서, 상기 스페어 커맨드 생성기는, 상기 추가 레이턴시에 동기된 타이밍에 상기 반도체 메모리로 다른 행 어드레스가 출력될 때, 상기 추가 레이턴시보다 지연된 타이밍에 상기 반도체 메모리로 상기 스페어 액세스 커맨드를 출력하도록 구성된다.
실시 예로서, 상기 반도체 회로는 메모리 컨트롤러이다.
실시 예로서, 상기 반도체 회로는 상기 반도체 메모리로 전송되는 커맨드, 어드레스 또는 데이터를 임시로 저장하도록 구성되는 레지스터 블록이다.
실시 예로서, 상기 불휘발성 메모리는 퓨즈 회로 또는 전기적으로 프로그램되는 불휘발성 메모리이다.
본 발명의 실시 예들에 따르면, 리페어 정보에 따라 추가 레이턴시(AL, Additive Latency)에 동기되어 스페어 액세스 커맨드가 반도체 메모리로 출력된다. 반도체 메모리의 손상된 메모리 셀들이 리페어 정보에 따라 정상적인 여분의 메모리 셀들로 치환되고, 스페어 액세스 커맨드가 다른 커맨드와 충돌 없이 출력된다. 따라서, 반도체 메모리의 신뢰성을 향상시키는 반도체 메모리를 액세스하는 액세스 방법 및 반도체 회로가 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따라 메모리를 액세스하는 액세스 방법을 보여주는 순서도이다.
도 3은 스페어 액세스 커맨드를 전송하는 방법의 예를 보여주는 순서도이다.
도 4는 메모리 컨트롤러가 DRAM을 액세스하는 제 1 예를 보여주는 타이밍도이다.
도 5는 메모리 컨트롤러가 DRAM을 액세스하는 제 2 예를 보여주는 타이밍도이다.
도 6은 메모리 컨트롤러가 DRAM을 액세스하는 제 3 예를 보여주는 타이밍도이다.
도 7은 메모리 컨트롤러가 DRAM을 액세스하는 제 4 예를 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 DRAM을 보여주는 블록도이다.
도 9는 본 발명의 제 2 실시 예에 따른 메모리 시스템)을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(1000)은 DRAM (Dynamic Random Access Memory) 및 메모리 컨트롤러(1200)를 포함한다.
예시적으로, DRAM (1100) 및 DRAM (1100)을 제어하도록 구성되는 메모리 컨트롤러(1200)를 참조하여 본 발명의 기술적 사상이 설명되나, 본 발명의 기술적 사상은 DRAM (1100) 및 DRAM (1100)을 제어하도록 구성되는 메모리 컨트롤러(1200)으로 한정되지 않는다. 본 발명의 기술적 사상은 SRAM (Static RAM), SDRAM (Synchronous DRAM), ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 메모리들 및 그들을 제어하도록 구성되는 메모리 컨트롤러들에 적용될 수 있다.
DRAM (1100)은 메모리 컨트롤러(1200)의 제어에 따라 동작한다. DRAM (1100)은 메모리 컨트롤러(1200)의 제어에 따라 읽기 또는 쓰기를 수행할 수 있다.
예시적으로, DRAM (1100)은 하나 또는 그 이상의 DRAM 칩들을 포함할 수 있다. DRAM (1100)은 하나 또는 그 이상의 DRAM 칩들을 포함하는 DRAM 패키지일 수 있다.
예시적으로, DRAM (1100)은 하나 또는 그 이상의 DRAM 패키지들을 포함할 수 있다. DRAM (1100)은 하나 또는 그 이상의 DRAM 패키지들을 포함하는 DRAM 모듈일 수 있다.
메모리 컨트롤러(1200)는 DRAM (1100)을 제어하도록 구성된다. 메모리 컨트롤러(1200)는 DRAM (1100)의 읽기 또는 쓰기 동작을 제어할 수 있다. 메모리 컨트롤러(1200)는 DRAM (1100)으로 커맨드(CMD) 및 어드레스(ADDR)를 전송하도록 구성된다. 메모리 컨트롤러(1200)는 커맨드 노드 또는 커맨드 라인을 통해 DRAM (1100)으로 커맨드(CMD)를 전송할 수 있다. 메모리 컨트롤러(1200)는 어드레스 노드 또는 어드레스 라인을 통해 DRAM (1100)으로 어드레스(ADDR)를 전송할 수 있다.
메모리 컨트롤러(1200)는 DRAM (1100)과 데이터(DATA)를 교환할 수 있다. 메모리 컨트롤러(1200)는 데이터 노드 또는 데이터 라인을 통해 DRAM (1100)과 데이터(DATA)를 교환할 수 있다.
메모리 컨트롤러(1200)는 DRAM (1100)으로 스페어 액세스 커맨드(ESC CMD)를 더 전송하도록 구성된다. 메모리 컨트롤러(1200)는 어드레스 노드 또는 어드레스 라인을 통해 DRAM (1100)에 스페어 액세스 커맨드(ESC CMD)를 전송할 수 있다.
메모리 컨트롤러(1200)는 불휘발성 메모리(1210) 및 스페어 액세스 커맨드 발생기(1220)를 포함한다.
불휘발성 메모리(1210)는 리페어 정보(repair information)를 저장할 수 있다. 리페어 정보는 DRAM (1100)의 메모리 셀들 중 손상된 메모리 셀들의 어드레스들에 대한 정보를 포함할 수 있다. 불휘발성 메모리(1210)는 퓨즈 회로, 또는 전기적으로 프로그램 가능한 불휘발성 메모리를 포함할 수 있다.
스페어 액세스 커맨드 발생기(1220)는 스페어 액세스 커맨드(ESC CMD)를 생성하도록 구성된다. 예시적으로, 스페어 액세스 커맨드 발생기(1220)는 외부 장치(예를 들어, 호스트)로부터 수신되는 어드레스 또는 DRAM (1100)으로 전송되는 어드레스(ADDR)를 불휘발성 메모리(1210)에 저장된 리페어 정보와 비교할 수 있다. 예를 들어, 스페어 액세스 커맨드 발생기(1220)는 행 어드레스 또는 열 어드레스를 불휘발성 메모리(1210)에 저장된 리페어 정보와 비교할 수 있다.
불휘발성 메모리(1210)가 해당 어드레스의 정보를 포함할 때, 스페어 액세스 커맨드 발생기(1220)는 스페어 액세스 커맨드(ESC CMD)를 생성할 수 있다. 스페어 액세스 커맨드 발생기(1220)는 미리 정해진 타이밍에 미리 정해진 어드레스 노드 또는 어드레스 핀을 통해, DRAM (1100)으로 스페어 액세스 커맨드(ESC CMD)를 출력할 수 있다.
도 2는 본 발명의 실시 예에 따라 메모리를 액세스하는 액세스 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 행 어드레스 및 활성 커맨드가 DRAM (1100)으로 출력된다. 메모리 컨트롤러(1200)는 외부 장치의 요청에 따라 또는 미리 정해진 스케줄에 따라, 행 어드레스 및 활성 커맨드를 DRAM (1100)으로 출력할 수 있다. 메모리 컨트롤러(1200)는 외부 장치로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 컨트롤러(1200)는 외부 장치로부터 수신된 어드레스에 대응하는 행 어드레스를 활성 커맨드와 함께 DRAM (1100)으로 전송할 수 있다.
S120 단계에서, 열 어드레스 및 읽기 또는 쓰기 커맨드가 DRAM (1100)으로 출력된다. 메모리 컨트롤러(1200)는 외부 장치로부터 수신된 어드레스에 대응하는 열 어드레스를 외부 장치로부터 수신된 커맨드에 대응하는 읽기 또는 쓰기 커맨드와 함께 DRAM (1100)으로 전송할 수 있다.
S130 단계에서, 리페어 정보에 기반하여, 추가 레이턴시(AL, Additive Latency)에 동기되어 스페어 액세스 커맨드(ESC CMD)가 DRAM (1100)으로 출력된다. 메모리 컨트롤러(1200)는 외부 장치로부터 수신된 어드레스 또는 DRAM (1100)으로 출력된 행 어드레스 또는 열 어드레스를 리페어 정보와 비교할 수 있다. 해당 어드레스에 대한 정보가 리페어 정보에 존재할 때, 즉 액세스하고자 하는 DRAM (1100)의 메모리 셀들이 손상된 메모리 셀들일 때, 메모리 컨트롤러(1200)는 DRAM (1100)으로 스페어 액세스 커맨드(ESC CMD)를 전송할 수 있다. 스페어 액세스 커맨드(ESC CMD)는 추가 레이턴시(AL)에 동기되어 출력될 수 있다.
도 3은 스페어 액세스 커맨드(ESC CMD)를 전송하는 방법(S130 단계)의 예를 보여주는 순서도이다. 도 1 내지 도 3을 참조하면, S210 단계에서, 어드레스가 리페어 정보와 비교된다. 스페어 액세스 커맨드 발생기(1220)는 외부 장치로부터 수신된 어드레스 또는 DRAM (1100)으로 출력되는 행 어드레스 또는 열 어드레스를 불휘발성 메모리(1210)에 저장된 리페어 정보와 비교할 수 있다.
S220 단계에서, 연관된 어드레스인지 판별된다. 스페어 액세스 커맨드 발생기(1220)는 비교된 어드레스에 대한 정보가 리페어 정보에 대응하는지 판별할 수 있다. 비교된 어드레스에 대한 정보가 리페어 정보에 포함되어 있지 않으면, S230 단계에서, 스페어 액세스 커맨드(ESC CMD)는 출력되지 않고 생략된다. 비교된 어드레스에 대한 정보가 리페어 정보에 대응하면, S240 단계가 수행된다.
S240 단계에서, 추가 레이턴시(AL)에 대응하는 타이밍에 충돌이 존재하는지판별된다 . 예시적으로, 스페어 액세스 커맨드 발생기(1220)는 추가 레이턴시(AL)에 대응하는 타이밍에 스페어 액세스 커맨드(ESC CMD)를 출력하고자 할 수 있다. 추가 레이턴시(AL)에 대응하는 타이밍에, 스페어 액세스 커맨드 발생기(1220)는 DRAM (1100)으로 행 어드레스가 전송되는지 판별할 수 있다. 예를 들어, 스페어 액세스 커맨드 발생기(1220)는 추가 레이턴시(AL)에 대응하는 타이밍에, 다른 요청에 따라 S110 단계의 동작이 수행되는지 판별할 수 있다.
추가 레이턴시(AL)에 대응하는 타이밍에 DRAM (1100)으로 행 어드레스가 전송되지 않는 경우, 즉 충돌이 발생하지 않는 경우, S250 단계에서, 스페어 액세스 커맨드(ESC CMD)가 추가 레이턴시(AL)에 동기되어 출력된다. 스페어 액세스 커맨드 발생기(1220)는 추가 레이턴시(AL)에 대응하는 타이밍에 스페어 액세스 커맨드(ESC CMD)를 출력할 수 있다.
추가 레이턴시(AL)에 대응하는 타이밍에 DRAM (1100)으로 행 어드레스가 전송되지 않는 경우, 즉 충돌이 발생하는 경우, S260 단계에서, 스페어 액세스 커맨드(ESC CMD)가 추가 레이턴시(AL)보다 지연되어 출력된다. 스페어 액세스 커맨드 발생기(1220)는 추가 레이턴시(AL)보다 지연된 타이밍에 스페어 액세스 커맨드(ESC CMD)를 DRAM (1100)으로 출력할 수 있다.
도 4는 메모리 컨트롤러(1200)가 DRAM (1100)을 액세스하는 제 1 예를 보여주는 타이밍도이다. 예시적으로, 어드레스와 연관된 정보가 리페어 정보에 대응하고, 충돌이 발생하지 않는 경우(도 3의 S250 단계)의 예가 도 4에 도시된다.
도 1 및 도 4을 참조하면, 제 1 사이클(C1)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 활성 커맨드(ACT) 및 행 어드레스들(RA1, RA2)을 출력할 수 있다. 행 어드레스(RA1)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 1 어드레스 라인들(A1)을 통해 전송될 수 있다. 행 어드레스(RA2)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 2 어드레스 라인들(A2)을 통해 전송될 수 있다.
DRAM (1100)은 제 1 어드레스 라인들(A1) 및 제 2 어드레스 라인들(A2)을 통해 전송되는 행 어드레스들(RA1, RA2) 및 활성 커맨드(ACT)에 따라, 메모리 셀들의 행을 선택할 수 있다.
제 2 사이클(C2)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 읽기 또는 쓰기 커맨드(WR/RD) 및 열 어드레스(CA)를 출력할 수 있다. 열 어드레스(CA)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 1 어드레스 라인들(A1)을 통해 전송될 수 있다.
메모리 컨트롤러(1200)가 DRAM (1100)으로 열 어드레스(CA) 및 읽기 또는 쓰기 커맨드(WR/RD)를 출력한 후, 추가 레이턴시(AL)가 경과한 후에, DRAM (1100)은 제 1 어드레스 라인들(A1)을 통해 전송되는 열 어드레스(CA) 및 읽기 또는 쓰기 커맨드(WD/RD)에 따라, 메모리 셀들의 열들을 선택할 수 있다. 예시적으로, 추가 레이턴시(AL)가 경과하는 동안, DRAM (1100)은 메모리 셀들의 행의 선택 및 활성화를 수행할 수 있다. 추가 레이턴시(AL)가 경과한 후, DRAM (1100)은 메모리 셀들의 열들을 선택할 수 있다.
예시적으로, 추가 레이턴시(AL)는 2 사이클일 수 있다. 따라서, 열 어드레스(CA) 및 읽기 또는 쓰기 커맨드(WR/RD)가 전송된 후 2 사이클이 경과한 제 4 사이클(C4)에, DRAM (1100)은 메모리 셀들의 열들을 선택할 수 있다.
추가 레이턴시(AL)가 경과하는 동안, 메모리 컨트롤러(1200)는 어드레스를 리페어 정보와 비교할 수 있다. 어드레스에 대한 정보가 리페어 정보에 포함되어 있으므로, 메모리 컨트롤러(1200)는 추가 레이턴시(AL)에 대응하는 타이밍인 제 4 사이클(C4)에 DRAM (1100)으로 스페어 액세스 커맨드(ESC CMD)를 출력할 수 있다.
스페어 액세스 커맨드(ESC CMD)에 응답하여, DRAM (1100)은 메모리 셀들의 열들을 선택할 수 있다. 예를 들어, DRAM (1100)은 열 어드레스(CA)에 대응하는 메모리 셀들의 열들을 선택하는 대신, 열 어드레스(CA)와 연관된 스페어 영역의 메모리 셀들의 열들을 선택할 수 있다.
도 4에 도시된 바와 같이, 메모리 컨트롤러(1200)는 추가 레이턴시(AL)에 동기되어 스페어 액세스 커맨드(ESC CMD)를 출력한다. 따라서, 추가 레이턴시(AL)가 경과하는 동안 어드레스와 리페어 정보의 비교가 수행될 수 있다. 즉, 메모리 컨트롤러(1200)는 비교 시간(CI) 동안 행 어드레스 또는 열 어드레스를 리페어 정보와 비교하고, 비교 결과에 따라 스페어 액세스 커맨드(ESC CMD)를 발행할 수 있다.
도 5는 메모리 컨트롤러가 DRAM (1100)을 액세스하는 제 2 예를 보여주는 타이밍도이다. 예시적으로, 어드레스와 연관된 정보가 리페어 정보에 대응하고, 충돌이 발생하지 않는 경우(도 3의 S250 단계)의 다른 예가 도 5에 도시된다.
도 1 및 도 5를 참조하면, 제 1 사이클(C1)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 활성 커맨드(ACTa) 및 행 어드레스들(RA1a, RA2a)을 출력할 수 있다. 행 어드레스(RA1a)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 1 어드레스 라인들(A1)을 통해 전송될 수 있다. 행 어드레스(RA2a)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 2 어드레스 라인들(A2)을 통해 전송될 수 있다.
제 2 사이클(C2)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 읽기 또는 쓰기 커맨드(WR/RDa) 및 열 어드레스(CAa)를 출력할 수 있다. 열 어드레스(CAa)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 1 어드레스 라인들(A1)을 통해 전송될 수 있다.
제 3 사이클(C3)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 다른 활성 커맨드(ACTb) 및 다른 행 어드레스들(RA1b, RA2b)을 출력할 수 있다. 다른 행 어드레스(RA1b)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 1 어드레스 라인들(A1)을 통해 전송될 수 있다. 다른 행 어드레스(RA2b)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 2 어드레스 라인들(A2)을 통해 전송될 수 있다.
제 4 사이클(C4)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 다른 읽기 또는 쓰기 커맨드(WR/RDb) 및 다른 열 어드레스(CAb)를 출력할 수 있다. 다른 열 어드레스(CAb)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 1 어드레스 라인들(A1)을 통해 전송될 수 있다.
제 4 사이클(C4)은 열 어드레스(CAa) 및 읽기 또는 쓰기 커맨드(WR/RDa)의 추가 레이턴시(AL)에 대응하는 타이밍이다. 따라서, 메모리 컨트롤러(1200)는 DRAM (1100)으로 스페어 액세스 커맨드(ESC CMD)를 출력할 수 있다.
다른 열 어드레스(CAb)는 제 1 어드레스 라인들(A1)을 통해 출력된다. 스페어 액세스 커맨드(ESC CMD)는 제 2 어드레스 라인들(A2)을 통해 출력된다. 따라서, 다른 열 어드레스(CAb) 및 다른 읽기 또는 쓰기 커맨드(WR/RDb)는 스페어 액세스 커맨드(ESC CMD)와 함께 출력될 수 있다.
상술된 바와 같이, 스페어 액세스 커맨드(ESC CMD)는 열 어드레스(CAa 또는 CAb)의 출력 시에 사용되지 않는 제 2 어드레스 라인들(A2)을 통해 출력된다. 따라서, 스페어 액세스 커맨드(ESC CMD)는 다른 열 어드레스(CAb) 및 다른 읽기 또는 쓰기 커맨드(WR/RDb)와 충돌 없이 동시에 출력될 수 있다.
예시적으로, 스페어 액세스 커맨드(ESC CMD)는 A11 또는 A13 어드레스 노드 또는 어드레스 라인을 통해 출력될 수 있다.
도 6은 메모리 컨트롤러가 DRAM (1100)을 액세스하는 제 3 예를 보여주는 타이밍도이다. 예시적으로, 어드레스와 연관된 정보가 리페어 정보에 대응하고, 충돌이 발생하는 경우(도 3의 S260 단계)의 예가 도 6에 도시된다.
도 1 및 도 6을 참조하면, 제 1 사이클(C1)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 활성 커맨드(ACTa) 및 행 어드레스들(RA1a, RA2a)을 출력할 수 있다.
제 2 사이클(C2)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 읽기 또는 쓰기 커맨드(WR/RDa) 및 열 어드레스(CAa)를 출력할 수 있다.
제 4 사이클(C4)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 다른 활성 커맨드(ACTb) 및 다른 행 어드레스들(RA1b, RA2b)을 출력할 수 있다. 다른 행 어드레스(RA1b)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 1 어드레스 라인들(A1)을 통해 전송될 수 있다. 다른 행 어드레스(RA2b)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 2 어드레스 라인들(A2)을 통해 전송될 수 있다.
제 4 사이클(C4)은 열 어드레스(CAa) 및 읽기 또는 쓰기 커맨드(WR/RDa)의 추가 레이턴시(AL)에 대응하는 타이밍이다. 따라서, 메모리 컨트롤러(1200)는 DRAM (1100)으로 스페어 액세스 커맨드(ESC CMD)를 출력할 수 있다.
다른 행 어드레스들(RA1b, RA2b)은 제 1 및 제 2 어드레스 라인들(A1, A2)을 통해 출력된다. 스페어 액세스 커맨드(ESC CMD)는 제 2 어드레스 라인들(A2)을 통해 출력된다. 따라서, 다른 행 어드레스들(RA1b, RA2b) 및 다른 활성 커맨드(ACT)는 스페어 액세스 커맨드(ESC CMD)와 충돌할 수 있다.
이때, 메모리 컨트롤러(1200)는 스페어 액세스 커맨드(ESC CMD)를 추가 레이턴시(AL)보다 스페어 액세스 레이턴시(tEL) 만큼 지연된 타이밍에 출력할 수 있다. 스페어 액세스 커맨드(ESC CMD)가 지연되어 출력되면, 스페어 액세스 커맨드(ESC CMD) 및 다른 행 어드레스들(RA1b, RA2b)이 충돌하는 것이 방지된다. 예시적으로, 스페어 액세스 레이턴시(tEL)는 1 사이클일 수 있다.
제 5 사이클(C5)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 다른 읽기 또는 쓰기 커맨드(WR/RDb) 및 다른 열 어드레스(CAb)를 출력할 수 있다. 다른 열 어드레스(CAb)는 메모리 컨트롤러(1200) 및 DRAM (1100) 사이의 어드레스 라인들 중 제 1 어드레스 라인들(A1)을 통해 전송될 수 있다.
제 5 사이클(C5)은 추가 레이턴시(AL)에 대응하는 타이밍으로부터 스페어 액세스 레이턴시(tEL)만큼 지연된 타이밍일 수 있다. 따라서, 메모리 컨트롤러(1200)는 DRAM (1100)으로 스페어 액세스 커맨드(ESC CMD)를 출력할 수 있다.
다른 열 어드레스(CAb)는 제 1 어드레스 라인들(A1)을 통해 출력된다. 스페어 액세스 커맨드(ESC CMD)는 제 2 어드레스 라인들(A2)을 통해 출력된다. 따라서, 다른 열 어드레스(CAb) 및 다른 읽기 또는 쓰기 커맨드(WR/RDb)는 스페어 액세스 커맨드(ESC CMD)와 함께 출력될 수 있다.
상술된 바와 같이, 추가 레이턴시(AL)에 대응하는 타이밍에 다른 행 어드레스들(RA1b, RA2b)이 출력될 때, 메모리 컨트롤러(1200)는 추가 레이턴시(AL)로부터 스페어 액세스 레이턴시(tEL) 만큼 지연된 타이밍에 스페어 액세스 커맨드(ESC CMD)를 출력할 수 있다. 따라서, 스페어 액세스 커맨드(ESC CMD)는 다른 행 어드레스들(RA1b, RA2b)과 충돌 없이 동시에 출력될 수 있다.
도 7은 메모리 컨트롤러가 DRAM (1100)을 액세스하는 제 4 예를 보여주는 타이밍도이다. 예시적으로, 어드레스와 연관된 정보가 리페어 정보에 대응하지 않는 경우(도 3의 S230 단계)의 예가 도 7에 도시된다.
도 1 및 도 7을 참조하면, 제 1 사이클(C1)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 활성 커맨드(ACT) 및 행 어드레스들(RA1, RA2)을 출력할 수 있다.
제 2 사이클(C2)에, 메모리 컨트롤러(1200)는 DRAM (1100)으로 읽기 또는 쓰기 커맨드(WR/RD) 및 열 어드레스(CA)를 출력할 수 있다.
추가 레이턴시(AL)가 경과하는 동안, 메모리 컨트롤러(1200)는 열 어드레스(CA) 및 리페어 정보를 비교할 수 있다. 열 어드레스(CA)에 대응하는 정보가 리페어 정보에 포함되어 있지 않으므로, 메모리 컨트롤러(1200)는 스페어 액세스 커맨드(ESC CMD)를 생략할 수 있다.
도 8은 본 발명의 실시 예에 따른 DRAM (1100)을 보여주는 블록도이다. 도 1 및 도 8을 참조하면, DRAM (1100)은 메모리 셀 어레이(1110), 행 디코더(1120), 열 디코더(1130), 읽기 및 쓰기 회로(1140), 어드레스 버퍼(1150), 그리고 제어 로직(1160)을 포함한다.
메모리 셀 어레이(1110)은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 행들 및 열들을 따라 배치될 수 있다. 메모리 셀들의 행들은 워드 라인들(WL)을 통해 행 디코더(1120)에 연결되고, 메모리 셀들의 열들은 비트 라인들(BL)을 통해 열 디코더(1130)에 연결된다.
복수의 메모리 셀들은 정상 메모리 셀들 및 스페어 메모리 셀들로 구분될 수 있다. 정상 메모리 셀들은 비트 라인들(BL1~BL4)에 연결된 메모리 셀들일 수 있다. 스페어 메모리 셀들은 스페어 비트 라인(SBL)에 연결된 메모리 셀들일 수 있다. 정상 메모리 셀들은 외부 장치에 의해 액세스되는 메모리 셀들일 수 있다. 스페어 메모리 셀들은 정상 메모리 셀들 중 손상된 메모리 셀들을 치환하기 위해 구비되는 메모리 셀들일 수 있다.
행 디코더(1120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(1110)에 연결된다. 행 디코더(1120)는 제어 로직(1160)의 제어에 따라 동작한다. 행 디코더(1120)는 어드레스 버퍼(1150)로부터 행 어드레스(RA)를 수신한다. 행 어드레스(RA)에 기반하여, 행 디코더(1120)는 워드 라인들(WL) 중 하나의 워드 라인을 선택할 수 있다.
열 디코더(1130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(1110)에 연결된다. 열 디코더(1130)는 제어 로직(1160)의 제어에 따라 동작한다. 열 디코더(1130)는 어드레스 버퍼(1150)로부터 열 어드레스(CA)를 수신한다. 열 어드레스(CA)에 기반하여, 열 디코더(1130)는 비트 라인들(BL) 중 적어도 비트 라인을 선택할 수 있다.
읽기 및 쓰기 회로(1140)는 열 디코더(1130)연결된다. 읽기 및 쓰기 회로(1140)는 외부(예를 들어, 메모리 컨트롤러(1120))와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(1140)는 제어 로직(1160)의 제어에 따라 동작한다. 읽기 및 쓰기 회로(1140)는 열 디코더(1130)에 의해 선택된 적어도 하나의 비트 라인을 통해, 읽기 또는 쓰기를 수행할 수 있다. 읽기 및 쓰기 회로(1140)는 감지 증폭기 또는 쓰기 드라이버를 포함할 수 있다.
어드레스 버퍼(1150)는 외부 장치(예를 들어, 메모리 컨트롤러(1200))로부터 어드레스(ADDR)를 수신한다. 어드레스 버퍼(1150)는 제어 로직(1160)의 제어에 따라, 수신된 어드레스를 행 디코더(1120) 또는 열 디코더(1130)로 출력할 수 있다.
제어 로직(1160)은 DRAM (1100)의 제반 동작을 제어하도록 구성된다. 제어 로직(1160)은 외부 장치(예를 들어, 메모리 컨트롤러(1200))로부터 커맨드(CMD))를수신하도록 구성된다. 예를 들어, 제어 로직(1160)은 커맨드 라인들을 통해 커맨드(CMD)를 수신할 수 있다.
제어 로직(1160)은 스페어 액세스 커맨드(ESC CMD)를 더 수신할 수 있다. 예를 들어, 제어 로직(1160)은 어드레스 라인들을 통해 스페어 액세스 커맨드(ESC CMD)를 수신할 수 있다. 제어 로직(1160)은 행 어드레스(RA)가 수신될 때 사용되고, 열 어드레스(CA)가 수신될 때 사용되지 않는 어드레스 라인들을 통해 스페어 액세스 커맨드(ESC CMD)를 수신할 수 있다.
외부 장치(예를 들어, 메모리 컨트롤러(1200))로부터 행 어드레스(RA) 및 열 어드레스(CA)가 수신될 수 있다. 행 디코더(1120)는 행 어드레스(RA)에 따라 워드 라인을 선택할 수 있다. 열 디코더(1130)는 열 어드레스(CA)에 따라 적어도 하나의 비트 라인을 선택할 수 있다. 예시적으로, 행 어드레스(RA)는 제 2 워드 라인(WL2)에 대응하고, 열 어드레스(CA)는 제 1 비트 라인(BL1)에 대응할 수 이때, 행 디코더(1120) 및 열 디코더(1130)에 의해, 메모리 셀(MC1)이 선택될 수 있다.
메모리 셀(MC1)이 손상된 메모리 셀인 경우, 메모리 컨트롤러(1200)의 불휘발성 메모리(1210)에 저장된 리페어 정보는 메모리 셀(MC1)의 어드레스에 대한 정보를 포함할 수 있다. 따라서, 스페어 액세스 커맨드(ESC CMD)가 발행될 수 있다.
스페어 액세스 커맨드(ESC CMD)에 응답하여, 제어 로직(1160)은 열 어드레스(CA)에 대응하는 비트 라인 대신, 미리 정해진 위치의 스페어 비트 라인(SBL)을 선택하도록 열 디코더(1130)을 제어할 수 있다. 예를 들어, 행 어드레스(RA)에 대응하는 워드 라인(WL2) 및 스페어 비트 라인(SBL)에 연결된 메모리 셀(MC2)이 행 어드레스(RA) 및 열 어드레스(CA)에 대응하는 메모리 셀(MC1)을 대신하여 액세스될 수 있다.
상술된 바와 같이, 메모리 컨트롤러(1200)는 어드레스 및 리페어 정보를 비교하여 스페어 액세스 커맨드(ESC CMD)를 출력하도록 구성된다. DRAM (1100)은 스페어 액세스 커맨드(ESC CMD)에 응답하여, 정상 메모리 셀 대신 스페어 메모리 셀을 액세스하도록 구성된다. 따라서, 메모리 컨트롤러(1200)에 저장된 리페어 정보에 따라 리페어가 수행될 수 있고, DRAM (1100)에서 리페어가 수행된 후에 발생하는 손상된 메모리 셀들이 리페어될 수 있다.
예시적으로, 추가 레이턴시(AL) 및 스페어 액세스 레이턴시(tEL)는 메모리 컨트롤러(1200)에 의해 DRAM (1100)에 프로그램될 수 있다. 추가 레이턴시(AL) 및 스페어 액세스 레이턴시(tEL)는 DRAM (1100)의 모드 레지스터(MR, Mode Register) 또는 특수 기능 레지스터(SFR, Special Function Register)에 프로그램될 수 있다.
도 9는 본 발명의 제 2 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 9를 참조하면, 메모리 시스템(2000)은 DRAM (2100), 메모리 컨트롤러(2200), 그리고 레지스터 블록(2300)을 포함한다. 도 1의 메모리 시스템(1000)과 비교하면, 메모리 시스템(2000)은 레지스터 블록(2300)을 더 포함한다. 도 9의 메모리 시스템(2000)에서, 도 1의 메모리 시스템(1000)과 중복되는 설명은 생략된다.
레지스터 블록(2300)은 메모리 컨트롤러(2200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 레지스터 블록(2300)는 DRAM (2100)으로 커맨드(CMD) 및 어드레스(ADDR)를 전송할 수 있다. 레지스터 블록(2300)은 메모리 컨트롤러(2200) 및 DRAM (2100) 사이에서, 커맨드(CMD) 및 어드레스(ADDR)의 버퍼링을 수행할 수 있다. 레지스터 블록(2300)은 DRAM (2100)에 스페어 액세스 커맨드(ESC CMD)를 더 전송할 수 있다.
레지스터 블록(2300)은 불휘발성 메모리(2310) 및 스페어 액세스 커맨드 발생기(2320)를 포함한다. 불휘발성 메모리(2310)는 리페어 정보를 저장하도록 구성된다. 스페어 액세스 커맨드 발생기(2320)는 어드레스(ADDR) 및 리페어 정보를 비교하고, 비교 결과에 따라 스페어 액세스 커맨드(ESC CMD)를 DRAM (2100)으로 출력할 수 있다. 레지스터 블록(2300)은 도 1 내지 도 8에서 메모리 컨트롤러(1200)를 참조하여 설명된 바와 같이, 리페어 정보의 관리 및 스페어 액세스 커맨드의 발행을 수행할 수 있다.
예시적으로, 레지스터 블록(2300)이 구비되어도, 리페어 정보의 관리 및 스페어 액세스 커맨드(ESC CMD)의 발행은 메모리 컨트롤러(2200)에 의해 수행될 수 있다. 이때, 도 1을 참조하여 설명된 바와 같이, 불휘발성 메모리(2310) 및 스페어 액세스 커맨드 발생기(2320)는 메모리 컨트롤러(2200)에 제공될 수 있다. 레지스터 블록(2300)은 메모리 컨트롤러(2200) 및 DRAM (2100)의 사이에서, 어드레스(ADDR), 커맨드(CMD) 및 스페어 액세스 커맨드(ESC CMD)의 버퍼링을 수행할 수 있다.
예시적으로, 추가 레이턴시(AL) 및 스페어 액세스 레이턴시(tEL)는 메모리 컨트롤러(2200) 또는 레지스터 블록(2300)에 의해 DRAM (2100)에 프로그램될 수 있다. 추가 레이턴시(AL) 및 스페어 액세스 레이턴시(tEL)는 DRAM (2100)의 모드 레지스터(MR, Mode Register) 또는 특수 기능 레지스터(SFR, Special Function Register)에 프로그램될 수 있다.
도 10은 본 발명의 제 3 실시 예에 따른 메모리 시스템(3000)을 보여주는 블록도이다. 도 10을 참조하면, 메모리 시스템(3000)은 DRAM (3100), 메모리 컨트롤러(3200), 그리고 레지스터 블록(3300)을 포함한다. 도 1의 메모리 시스템(1000)과 비교하면, 메모리 시스템(3000)은 레지스터 블록(3300)을 더 포함한다. 도 10의 메모리 시스템(3000)에서, 도 1의 메모리 시스템(1000)과 중복되는 설명은 생략된다.
레지스터 블록(3300)은 메모리 컨트롤러(3200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(3200)와 데이터(DATA)를 교환할 수 있다. 레지스터 블록(3300)는 DRAM (3100)으로 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, DRAM (3100)과 데이터(DATA)를 교환할 수 있다. 레지스터 블록(3300)은 메모리 컨트롤러(3200) 및 DRAM (3100) 사이에서, 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)의 버퍼링을 수행할 수 있다. 레지스터 블록(3300)은 DRAM (3100)에 스페어 액세스 커맨드(ESC CMD)를 더 전송할 수 있다.
레지스터 블록(3300)은 불휘발성 메모리(3310) 및 스페어 액세스 커맨드 발생기(3320)를 포함한다. 불휘발성 메모리(3310)는 리페어 정보를 저장하도록 구성된다. 스페어 액세스 커맨드 발생기(3320)는 어드레스(ADDR) 및 리페어 정보를 비교하고, 비교 결과에 따라 스페어 액세스 커맨드(ESC CMD)를 DRAM (3100)으로 출력할 수 있다. 레지스터 블록(2300)은 도 1 내지 도 8에서 메모리 컨트롤러(1200)를 참조하여 설명된 바와 같이, 리페어 정보의 관리 및 스페어 액세스 커맨드의 발행을 수행할 수 있다.
예시적으로, 레지스터 블록(3300)이 구비되어도, 리페어 정보의 관리 및 스페어 액세스 커맨드(ESC CMD)의 발행은 메모리 컨트롤러(3200)에 의해 수행될 수 있다. 이때, 도 1을 참조하여 설명된 바와 같이, 불휘발성 메모리(3310) 및 스페어 액세스 커맨드 발생기(3320)는 메모리 컨트롤러(3200)에 제공될 수 있다. 레지스터 블록(3300)은 메모리 컨트롤러(3200) 및 DRAM (3100)의 사이에서, 어드레스(ADDR), 커맨드(CMD), 데이터(DATA) 및 스페어 액세스 커맨드(ESC CMD)의 버퍼링을 수행할 수 있다.
예시적으로, 추가 레이턴시(AL) 및 스페어 액세스 레이턴시(tEL)는 메모리 컨트롤러(3200) 또는 레지스터 블록(3300)에 의해 DRAM (3100)에 프로그램될 수 있다. 추가 레이턴시(AL) 및 스페어 액세스 레이턴시(tEL)는 DRAM (3100)의 모드 레지스터(MR, Mode Register) 또는 특수 기능 레지스터(SFR, Special Function Register)에 프로그램될 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 장치(4000)를 보여주는 블록도이다. 도 11을 참조하면, 컴퓨팅 장치(4000)는 프로세서(4100), 메모리(4200), 스토리지(4300), 모뎀(4400), 그리고 사용자 인터페이스(4500)를 포함한다.
프로세서(4100)는 컴퓨팅 장치(4000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(4100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(4100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.
메모리(4200)는 프로세서(4100)와 통신할 수 있다. 메모리(4200)는 프로세서(4100) 또는 컴퓨팅 장치(4000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(4200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
메모리(4200)는 도 1 내지 도 10을 참조하여 설명된 바와 같이, 스페어 액세스 커맨드(ESC CMD)에 따라 동작할 수 있다. 메모리 컨트롤러는 프로세서(4100)에 제공되거나 메모리(4200)와 집적되어 제공될 수 있다. 메모리 컨트롤러는 프로세서(4100) 및 메모리(4200)의 사이에 제공될 수 있다.
메모리(4200)는 적어도 하나의 메모리 모듈 또는 적어도 하나의 메모리 패키지를 포함할 수 있다.
스토리지(4300)는 컴퓨팅 장치(4000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(4300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
예시적으로, 메모리(4200) 및 스토리지(4300)는 동일한 종류의 불휘발성 메모리로 구성될 수 있다. 이때, 메모리(4200) 및 스토리지(4300)는 하나의 반도체 집적 회로로 구성될 수 있다.
모뎀(4400)은 프로세서(4100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(4400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(4400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(4500)는 프로세서(4100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000, 2000, 3000; 메모리 시스템
1100, 2100, 3100; DRAM
1200, 2200, 3200; 메모리 컨트롤러
2300, 3300; 레지스터 블록
1210, 2310, 3310; 불휘발성 메모리
1220, 2320, 3320; 스페어 액세스 커맨드 발생기
1110; 메모리 셀 어레이
1120; 행 디코더
1130; 열 디코더
1140; 읽기 및 쓰기 회로
1150; 어드레스 버퍼
1160; 제어 로직

Claims (10)

  1. 반도체 메모리를 액세스하는 액세스 방법에 있어서:
    상기 반도체 메모리로 행 어드레스 및 활성 커맨드를 출력하는 단계;
    상기 반도체 메모리로 열 어드레스 및 읽기 또는 쓰기 커맨드를 출력하는 단계; 그리고
    리페어 정보에 기반하여, 추가 레이턴시(AL, Additive Latency)에 동기되어 상기 반도체 메모리로 스페어 액세스 커맨드를 출력하는 단계를 포함하는 액세스 방법.
  2. 제 1 항에 있어서,
    상기 스페어 액세스 커맨드를 전송하는 단계는,
    상기 행 어드레스 또는 상기 열 어드레스를 상기 리페어 정보와 비교하는 단계;
    상기 행 어드레스 또는 상기 열 어드레스와 연관된 정보가 상기 리페어 정보에 대응하는지 판별하는 단계; 그리고
    상기 연관된 정보가 상기 리페어 정보에 대응하면 상기 스페어 액세스 커맨드를 상기 추가 레이턴시에 동기되어 상기 반도체 메모리로 출력하는 단계를 포함하는 액세스 방법.
  3. 제 2 항에 있어서,
    상기 연관된 정보가 상기 리페어 정보에 대응하지 않으면, 상기 스페어 액세스 커맨드가 상기 반도체 메모리로 출력되지 않는 액세스 방법.
  4. 제 2 항에 있어서,
    상기 추가 레이턴시에 동기된 타이밍에 다른 행 어드레스가 출력될 때, 상기 추가 레이턴시보다 지연된 타이밍에 상기 스페어 액세스 커맨드가 상기 반도체 메모리로 출력되는 액세스 방법.
  5. 제 1 항에 있어서,
    상기 리페어 정보는, 상기 반도체 메모리의 메모리 셀들 중 손상된(defected) 메모리 셀들에 대한 어드레스 정보를 포함하는 액세스 방법.
  6. 제 1 항에 있어서,
    상기 스페어 액세스 커맨드에 응답하여, 상기 반도체 메모리는 상기 행 어드레스 및 상기 열 어드레스에 대응하는 스페어 셀들을 액세스하는 액세스 방법.
  7. 제 1 항에 있어서,
    상기 스페어 액세스 커맨드는 상기 반도체 메모리의 어드레스 노드들 중 적어도 하나로 출력되는 액세스 방법.
  8. 제 7 항에 있어서,
    상기 스페어 액세스 커맨드는, 상기 행 어드레스의 출력 시에 사용되고 상기 열 어드레스의 출력 시에 사용되지 않는 어드레스 노드들 중 적어도 하나로 출력되는 액세스 방법.
  9. 제 7 항에 있어서,
    상기 스페어 액세스 커맨드는, A11 또는 A13 어드레스 노드를 통해 상기 반도체 메모리로 출력되는 액세스 방법.
  10. 반도체 메모리로 행 어드레스, 열 어드레스 및 커맨드를 전송하도록 구성되는 반도체 회로에 있어서:
    리페어 정보를 저장하도록 구성되는 불휘발성 메모리; 그리고
    상기 행 어드레스 또는 상기 열 어드레스를 상기 리페어 정보와 비교하고, 상기 비교 결과 및 추가 레이턴시(AL, Additive Latency)에 기반하여, 상기 반도체 메모리로 스페어 액세스 커맨드를 출력하도록 구성되는 스페어 커맨드 생성기를 포함하는 반도체 회로.
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