JPH05160971A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH05160971A JPH05160971A JP3324764A JP32476491A JPH05160971A JP H05160971 A JPH05160971 A JP H05160971A JP 3324764 A JP3324764 A JP 3324764A JP 32476491 A JP32476491 A JP 32476491A JP H05160971 A JPH05160971 A JP H05160971A
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- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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Abstract
(57)【要約】
【構成】画像処理回路21,22の間に介挿されたライ
ンメモリ31は、3個のFIFOメモリ31A,31
B,31C(以下「FIFOメモリ31」と総称す
る。)で構成されている。ラインメモリ制御回路40
は、3個のFIFOメモリ31を循環的に選択するクロ
ックCK1,CK2,CK3を生成する。このクロック
は、各FIFOメモリ31に対して書込クロックWCK
1,WCK2,WCK3および読出クロックRCK1,
RCK2,RCK3として与えられる。ただし、クロッ
クCK1,CK2,CK3が導出される信号ライン61
とFIFOメモリ31とは、読出許可信号MREに応答
して最初にデータの読出がお行われるFIFOメモリに
対して、書込許可信号MWEに応答したデータの書込が
最初に行われる態様に接続される。 【効果】簡単な構成で複数のFIFOメモリからなるラ
インメモリを制御できる。
ンメモリ31は、3個のFIFOメモリ31A,31
B,31C(以下「FIFOメモリ31」と総称す
る。)で構成されている。ラインメモリ制御回路40
は、3個のFIFOメモリ31を循環的に選択するクロ
ックCK1,CK2,CK3を生成する。このクロック
は、各FIFOメモリ31に対して書込クロックWCK
1,WCK2,WCK3および読出クロックRCK1,
RCK2,RCK3として与えられる。ただし、クロッ
クCK1,CK2,CK3が導出される信号ライン61
とFIFOメモリ31とは、読出許可信号MREに応答
して最初にデータの読出がお行われるFIFOメモリに
対して、書込許可信号MWEに応答したデータの書込が
最初に行われる態様に接続される。 【効果】簡単な構成で複数のFIFOメモリからなるラ
インメモリを制御できる。
Description
【0001】
【産業上の利用分野】本発明は、ディジタル複写機にお
ける複数の画像処理回路などの機能回路間に介挿されて
1ライン分のデータを記憶するラインメモリなどのメモ
リを制御するためのメモリ制御装置に関するものであ
る。
ける複数の画像処理回路などの機能回路間に介挿されて
1ライン分のデータを記憶するラインメモリなどのメモ
リを制御するためのメモリ制御装置に関するものであ
る。
【0002】
【従来の技術】従来から、イメージスキャナなどにより
原稿像を光学的に読み取ることにより画像データを得
て、この画像データに輪郭強調処理や白黒反転などの種
々の画像処理を施した後に、この画像処理後の画像を複
写用紙上に形成するようにしたディジタル複写機が用い
られている。このような複写機における画像形成は、た
とえば、上記の画像データに対応した変調を施したレー
ザ光によって感光体の表面を走査して静電潜像を形成
し、この静電潜像をトナー像に顕像化し、このトナー像
を複写用紙上に転写・定着することによって行われる。
原稿像を光学的に読み取ることにより画像データを得
て、この画像データに輪郭強調処理や白黒反転などの種
々の画像処理を施した後に、この画像処理後の画像を複
写用紙上に形成するようにしたディジタル複写機が用い
られている。このような複写機における画像形成は、た
とえば、上記の画像データに対応した変調を施したレー
ザ光によって感光体の表面を走査して静電潜像を形成
し、この静電潜像をトナー像に顕像化し、このトナー像
を複写用紙上に転写・定着することによって行われる。
【0003】イメージスキャナの出力信号に対応した元
の画像データには、一般に複数種類の画像処理が施され
る。すなわち、輪郭強調処理、白黒反転処理や影付けな
どの処理である。このような複数種類の画像処理を行う
場合、1ページ分の画像データを記憶することができる
ページメモリを備え、このページメモリに記憶された画
像データに対して個々の画像処理を順に施すことが考え
られる。しかし、大記憶容量のページメモリを用いるこ
とは、装置のコストの増大に繋がるため好ましくない。
このため、一般には、ページメモリを用いずに、或る画
像処理回路での画像処理後の画像データを次の画像処理
のための画像処理回路に直接に転送するようにしたいわ
ゆるパイプライン構造が採られ、画像データに対する処
理が順に行われるようになっている。
の画像データには、一般に複数種類の画像処理が施され
る。すなわち、輪郭強調処理、白黒反転処理や影付けな
どの処理である。このような複数種類の画像処理を行う
場合、1ページ分の画像データを記憶することができる
ページメモリを備え、このページメモリに記憶された画
像データに対して個々の画像処理を順に施すことが考え
られる。しかし、大記憶容量のページメモリを用いるこ
とは、装置のコストの増大に繋がるため好ましくない。
このため、一般には、ページメモリを用いずに、或る画
像処理回路での画像処理後の画像データを次の画像処理
のための画像処理回路に直接に転送するようにしたいわ
ゆるパイプライン構造が採られ、画像データに対する処
理が順に行われるようになっている。
【0004】このようなパイプライン構造を採る場合
に、画像処理回路の間には、イメージスキャナの1本の
走査線に対応した1ライン分の記憶容量を有するライン
メモリが介挿される。これは次の理由による。すなわ
ち、ディジタル複写機などにおける画像処理は1ライン
分ごとのデータ処理を規定する水平同期信号を基準信号
として行われる。各画像処理回路は水平同期信号により
リセットされ、このリセット後に1ライン分の画像デー
タに対する処理が開始される。もしも、1ライン分の画
像データに対する処理の途中で水平同期信号によるリセ
ットがかけられると、1ライン分の画像データに対する
処理が中断され、所望の画像処理を達成できないおそれ
がある。このため、各画像処理回路では、水平同期信号
に対して所定のタイミングでデータを取り込み、この水
平同期信号によるリセットがかけられる前に1ラインの
画像データに対する処理を完了させる必要がある。すな
わち、各画像処理回路に水平同期信号に対して所定のタ
イミングでデータを取り込ませるとともに、水平同期信
号により各画像処理回路がリセットされる期間には1ラ
イン分の画像データを退避させるために、各画像処理回
路の前後には、1ライン分のデータを記憶することがで
きるラインメモリが必要となるのである。
に、画像処理回路の間には、イメージスキャナの1本の
走査線に対応した1ライン分の記憶容量を有するライン
メモリが介挿される。これは次の理由による。すなわ
ち、ディジタル複写機などにおける画像処理は1ライン
分ごとのデータ処理を規定する水平同期信号を基準信号
として行われる。各画像処理回路は水平同期信号により
リセットされ、このリセット後に1ライン分の画像デー
タに対する処理が開始される。もしも、1ライン分の画
像データに対する処理の途中で水平同期信号によるリセ
ットがかけられると、1ライン分の画像データに対する
処理が中断され、所望の画像処理を達成できないおそれ
がある。このため、各画像処理回路では、水平同期信号
に対して所定のタイミングでデータを取り込み、この水
平同期信号によるリセットがかけられる前に1ラインの
画像データに対する処理を完了させる必要がある。すな
わち、各画像処理回路に水平同期信号に対して所定のタ
イミングでデータを取り込ませるとともに、水平同期信
号により各画像処理回路がリセットされる期間には1ラ
イン分の画像データを退避させるために、各画像処理回
路の前後には、1ライン分のデータを記憶することがで
きるラインメモリが必要となるのである。
【0005】一方、たとえば画像の移動などのような複
雑な画像処理は、水平同期信号の1周期の長さの期間内
で終了させることができる機能を複数個組み合わせて実
現される。この場合に、各機能を実現するための個々の
画像処理回路は、それぞれ個別に開発されるのが一般的
である。したがって、各画像処理回路をその前後の画像
処理回路から分離して、相互の影響を防止することが好
ましく、このような観点からも各画像処理回路間にライ
ンメモリを設けることが必要となる。
雑な画像処理は、水平同期信号の1周期の長さの期間内
で終了させることができる機能を複数個組み合わせて実
現される。この場合に、各機能を実現するための個々の
画像処理回路は、それぞれ個別に開発されるのが一般的
である。したがって、各画像処理回路をその前後の画像
処理回路から分離して、相互の影響を防止することが好
ましく、このような観点からも各画像処理回路間にライ
ンメモリを設けることが必要となる。
【0006】画像処理回路間にラインメモリを介挿した
具体的な構成は、図6に示されている。複数の画像処理
回路1,2の前後には、ラインメモリ3,4が介挿され
ている。このラインメモリ3,4には、先入れ先出し型
のメモリ(以下「FIFOメモリ」という。)が用いら
れるのが一般的である。これは、FIFOメモリでは、
アドレスの発生が不要であるとともに、単一のメモリに
対してデータの書込と読出とを同時に行うことができる
ので、構成および処理を簡素化することができるからで
ある。
具体的な構成は、図6に示されている。複数の画像処理
回路1,2の前後には、ラインメモリ3,4が介挿され
ている。このラインメモリ3,4には、先入れ先出し型
のメモリ(以下「FIFOメモリ」という。)が用いら
れるのが一般的である。これは、FIFOメモリでは、
アドレスの発生が不要であるとともに、単一のメモリに
対してデータの書込と読出とを同時に行うことができる
ので、構成および処理を簡素化することができるからで
ある。
【0007】ラインメモリ3,4は、画像データの転送
を規定するためのシステムクロックSCLKに基づいて
書込および読出動作を行う。各ラインメモリ3,4に
は、上述の水平同期信号に対して一定のタイミングを有
する読出許可信号MREが共通に与えられており、ライ
ンメモリ3,4からは共通のタイミングで画像データの
読出が行われる。読出許可信号MREはまた画像処理回
路1,2に共通に与えられており、各画像処理回路1,
2は、読出信号MREとそれぞれの内部での処理時間と
に基づいてタイミングを設定した書込許可信号MWEを
生成する。
を規定するためのシステムクロックSCLKに基づいて
書込および読出動作を行う。各ラインメモリ3,4に
は、上述の水平同期信号に対して一定のタイミングを有
する読出許可信号MREが共通に与えられており、ライ
ンメモリ3,4からは共通のタイミングで画像データの
読出が行われる。読出許可信号MREはまた画像処理回
路1,2に共通に与えられており、各画像処理回路1,
2は、読出信号MREとそれぞれの内部での処理時間と
に基づいてタイミングを設定した書込許可信号MWEを
生成する。
【0008】たとえば画像処理回路1が白黒を反転する
反転処理を行うためのものであるときには、この画像処
理回路1は、図7に示す構成によって実現される。すな
わち、ライン6からのたとえば8ビットのデータは、シ
ステムクロックSCLKに基づいて一旦ラッチ回路7A
にラッチされ、反転回路8で反転された後に、ラッチ回
路7Bにラッチされてライン9に導出される。この反転
処理は、ラッチ回路7A,7Bを経て行われるので、処
理に2クロックを要する。このため、画像処理回路1の
内部には、読出許可信号MREを2クロックだけ遅延さ
せるためのラッチ回路10A,10Bが備えられ、この
ラッチ回路10A,10Bを経た信号が、次段のライン
メモリ4への書込許可信号MWEとなる。すなわち、読
出許可信号MREが導出されて最初のデータがライン6
から取り込まれると、2クロック後に書込許可信号MW
E導出されることによって、白黒反転処理後の最初のデ
ータがライン9から次段のラインメモリ4に書き込まれ
ることになる。
反転処理を行うためのものであるときには、この画像処
理回路1は、図7に示す構成によって実現される。すな
わち、ライン6からのたとえば8ビットのデータは、シ
ステムクロックSCLKに基づいて一旦ラッチ回路7A
にラッチされ、反転回路8で反転された後に、ラッチ回
路7Bにラッチされてライン9に導出される。この反転
処理は、ラッチ回路7A,7Bを経て行われるので、処
理に2クロックを要する。このため、画像処理回路1の
内部には、読出許可信号MREを2クロックだけ遅延さ
せるためのラッチ回路10A,10Bが備えられ、この
ラッチ回路10A,10Bを経た信号が、次段のライン
メモリ4への書込許可信号MWEとなる。すなわち、読
出許可信号MREが導出されて最初のデータがライン6
から取り込まれると、2クロック後に書込許可信号MW
E導出されることによって、白黒反転処理後の最初のデ
ータがライン9から次段のラインメモリ4に書き込まれ
ることになる。
【0009】図8は、図6に示された構成の動作を説明
するめたのタイミングチャートである。水平同期信号H
SYNCは負論理の信号(図中オーバーラインを付して
示す。)であって、その立ち下がりに応答して、各画像
処理回路1,2がリセットされる。この水平同期信号H
SYNCの立ち上がりから一定時間ΔT1だけ経過した
後に読出許可信号MREが立ち上がる。この読出許可信
号MREが立ち上がっている期間は、ラインメモリ3,
4の記憶データがシステムクロックSCLKに基づいて
順に読み出される。
するめたのタイミングチャートである。水平同期信号H
SYNCは負論理の信号(図中オーバーラインを付して
示す。)であって、その立ち下がりに応答して、各画像
処理回路1,2がリセットされる。この水平同期信号H
SYNCの立ち上がりから一定時間ΔT1だけ経過した
後に読出許可信号MREが立ち上がる。この読出許可信
号MREが立ち上がっている期間は、ラインメモリ3,
4の記憶データがシステムクロックSCLKに基づいて
順に読み出される。
【0010】画像処理回路1は、読出許可信号MREが
立ち上がった時刻t41からシステムクロックSCLK
の2クロック分だけ経過した時刻t42に書込許可信号
MWEを立ち上がらせる。これにより、2クロックの期
間で行われた画像処理後の画像データが、時刻t42か
らの期間に、次段のラインメモリ4へ書き込まれてゆ
く。
立ち上がった時刻t41からシステムクロックSCLK
の2クロック分だけ経過した時刻t42に書込許可信号
MWEを立ち上がらせる。これにより、2クロックの期
間で行われた画像処理後の画像データが、時刻t42か
らの期間に、次段のラインメモリ4へ書き込まれてゆ
く。
【0011】読出許可信号MREは、1ライン分のデー
タの読出に要する時間ΔT2の期間にわたってハイレベ
ルに保持される。この読出許可信号MREが時刻t43
に立ち下がると、この立ち下がりから2クロック分だけ
遅れた時刻t44に書込許可信号MWEが立ち下がる。
このようにして、2クロックを要する白黒反転処理が1
ラインのデータに対して行われ、この処理後のデータが
ラインメモリ4に格納されることになる。
タの読出に要する時間ΔT2の期間にわたってハイレベ
ルに保持される。この読出許可信号MREが時刻t43
に立ち下がると、この立ち下がりから2クロック分だけ
遅れた時刻t44に書込許可信号MWEが立ち下がる。
このようにして、2クロックを要する白黒反転処理が1
ラインのデータに対して行われ、この処理後のデータが
ラインメモリ4に格納されることになる。
【0012】個々の画像処理回路における処理に要する
クロック数は、各画像処理回路ごとに異なっているが、
上述のように水平同期信号HSYNCが立ち下がると全
ての画像処理回路がリセットされるから、各画像処理回
路では、前段のラインメモリからのデータの読出から、
次段の画像処理回路へのデータの書込に至る一連の処理
を、水平同期信号HSYNCが立ち下がりが生じる間の
期間ΔTHで終了させる必要がある。そして、水平同期
信号HSYNCが立ち下がる時点では、画像データをラ
インメモリに退避しておかなければならない。
クロック数は、各画像処理回路ごとに異なっているが、
上述のように水平同期信号HSYNCが立ち下がると全
ての画像処理回路がリセットされるから、各画像処理回
路では、前段のラインメモリからのデータの読出から、
次段の画像処理回路へのデータの書込に至る一連の処理
を、水平同期信号HSYNCが立ち下がりが生じる間の
期間ΔTHで終了させる必要がある。そして、水平同期
信号HSYNCが立ち下がる時点では、画像データをラ
インメモリに退避しておかなければならない。
【0013】したがって、各画像処理回路での処理クロ
ック数は、読出許可信号MREの立ち下がりから上記処
理クロック数だけ遅れて生じる書込許可信号MWEの立
ち下がりが、HSYNCの立ち下がりよりも以前に生じ
るように設定される必要がある。換言すれば、読出許可
信号MREが立ち下がってから、水平同期信号HSYN
Cが立ち下がるまでの期間ΔT3の長さの時間が、各画
像処理回路における処理に要することができる最大の時
間であることになる。
ック数は、読出許可信号MREの立ち下がりから上記処
理クロック数だけ遅れて生じる書込許可信号MWEの立
ち下がりが、HSYNCの立ち下がりよりも以前に生じ
るように設定される必要がある。換言すれば、読出許可
信号MREが立ち下がってから、水平同期信号HSYN
Cが立ち下がるまでの期間ΔT3の長さの時間が、各画
像処理回路における処理に要することができる最大の時
間であることになる。
【0014】たとえば、最大で日本工業規格A列0番の
サイズ(以下「A0サイズ」という。)の原稿の複写が
可能なディジタル複写機の場合には、ラインメモリ3,
4には、日本工業規格A列1番のサイズ(以下「A1サ
イズ」という。)の長辺の長さ(A0サイズの短辺の長
さに等しい。)に対応するドット数の画像データを記憶
することができるものを用いる必要がある。このような
大容量のラインメモリを構成するには、A1サイズのド
ット数に対応した記憶容量を有する1個のFIFOメモ
リを用いたり、メモリ拡張用の信号を出力させることが
できる特殊なFIFOメモリをカスケード接続して用い
たりすることが考えられる。しかし、大容量のFIFO
メモリや上記の特殊なFIFOメモリは、高価であるた
め、コスト高となるという欠点がある。
サイズ(以下「A0サイズ」という。)の原稿の複写が
可能なディジタル複写機の場合には、ラインメモリ3,
4には、日本工業規格A列1番のサイズ(以下「A1サ
イズ」という。)の長辺の長さ(A0サイズの短辺の長
さに等しい。)に対応するドット数の画像データを記憶
することができるものを用いる必要がある。このような
大容量のラインメモリを構成するには、A1サイズのド
ット数に対応した記憶容量を有する1個のFIFOメモ
リを用いたり、メモリ拡張用の信号を出力させることが
できる特殊なFIFOメモリをカスケード接続して用い
たりすることが考えられる。しかし、大容量のFIFO
メモリや上記の特殊なFIFOメモリは、高価であるた
め、コスト高となるという欠点がある。
【0015】そこで、従来から、上記のメモリ拡張用の
信号を出力することができない通常のFIFOメモリを
複数個用い、この複数個のFIFOメモリの動作のタイ
ミングをメモリ制御回路により調整することによって、
安価で大容量のラインメモリを実現している。図9は、
3個のFIFOメモリを用いてラインメモリを構成する
場合におけるメモリ制御回路の基本的な構成を示すブロ
ック図である。なお、図9において、信号などを表す記
号に付したオーバーラインは、当該信号などが負論理の
ものであることを表すものとし、明細書中ではオーバー
ラインの記載を省略する。A0サイズのディジタル複写
機の場合には、A1サイズのドット数をカバーできるよ
うに約15000ドットの記憶容量が必要であり、上記
の3個のFIFOメモリは、たとえばそれぞれ約500
0ドットの記憶容量を有している。すなわち、たとえ
ば、1インチ(25.4mm)当たり400ドットの密度
で画像の読取を行おうとすると、A0サイズの短辺の長
さ840mmの読取のためには、 840×400÷25.4=13228(ドット) が必要である。この場合には、たとえば14848ドッ
トのイメージスキャナが用いられる。したがって、ライ
ンメモリには、15000ドットの記憶容量が要求され
ることになる。
信号を出力することができない通常のFIFOメモリを
複数個用い、この複数個のFIFOメモリの動作のタイ
ミングをメモリ制御回路により調整することによって、
安価で大容量のラインメモリを実現している。図9は、
3個のFIFOメモリを用いてラインメモリを構成する
場合におけるメモリ制御回路の基本的な構成を示すブロ
ック図である。なお、図9において、信号などを表す記
号に付したオーバーラインは、当該信号などが負論理の
ものであることを表すものとし、明細書中ではオーバー
ラインの記載を省略する。A0サイズのディジタル複写
機の場合には、A1サイズのドット数をカバーできるよ
うに約15000ドットの記憶容量が必要であり、上記
の3個のFIFOメモリは、たとえばそれぞれ約500
0ドットの記憶容量を有している。すなわち、たとえ
ば、1インチ(25.4mm)当たり400ドットの密度
で画像の読取を行おうとすると、A0サイズの短辺の長
さ840mmの読取のためには、 840×400÷25.4=13228(ドット) が必要である。この場合には、たとえば14848ドッ
トのイメージスキャナが用いられる。したがって、ライ
ンメモリには、15000ドットの記憶容量が要求され
ることになる。
【0016】複数の画像処理回路の間に介挿されるライ
ンメモリのそれぞれに対応して、複数のメモリ制御回路
5−1,5−2,…,5−k(総称するときには「メモ
リ制御回路5」という。なお、kは画像処理回路の個数
よりも1少ない数である。)が設けられている。個々の
メモリ制御回路5は、システムクロックSCLKを計数
するとともに15000以上の計数が可能なカウンタ1
1と、それぞれ基準値「4998」、「9998」、
「14998」およびカウンタ11の計数値を比較し
て、一致が検出されたときにハイレベルの信号を導出す
る3個の比較器12A,12B,12Cとを備えてい
る。
ンメモリのそれぞれに対応して、複数のメモリ制御回路
5−1,5−2,…,5−k(総称するときには「メモ
リ制御回路5」という。なお、kは画像処理回路の個数
よりも1少ない数である。)が設けられている。個々の
メモリ制御回路5は、システムクロックSCLKを計数
するとともに15000以上の計数が可能なカウンタ1
1と、それぞれ基準値「4998」、「9998」、
「14998」およびカウンタ11の計数値を比較し
て、一致が検出されたときにハイレベルの信号を導出す
る3個の比較器12A,12B,12Cとを備えてい
る。
【0017】比較器12A,12B,12Cの出力は、
それぞれORゲート13A,13B,13Cを介してフ
リップフロップ14A,14B,14Cの各データ入力
端子に与えられており、システムクロックSCLKの立
ち上がりに同期してラッチされる。このフリップフロッ
プ14A,14B,14CのQバー出力は、ANDゲー
ト15A,15B,15Cを介してフリップフロップ1
6A,16B,16Cの各データ入力端子に与えられて
おり、システムクロックSCLKの立ち上がりに同期し
てラッチされる。このフリップフロップ16A,16
B,16Cの各Q出力が、3個のFIFOメモリのそれ
ぞれに対する書込許可信号RST1,RST2,RST
3となる。以下では、書込許可信号RST1,RST
2,RST3にそれぞれ対応するFIFOメモリを、第
1のFIFOメモリ、第2のFIFOメモリ、第3のF
IFOメモリという。
それぞれORゲート13A,13B,13Cを介してフ
リップフロップ14A,14B,14Cの各データ入力
端子に与えられており、システムクロックSCLKの立
ち上がりに同期してラッチされる。このフリップフロッ
プ14A,14B,14CのQバー出力は、ANDゲー
ト15A,15B,15Cを介してフリップフロップ1
6A,16B,16Cの各データ入力端子に与えられて
おり、システムクロックSCLKの立ち上がりに同期し
てラッチされる。このフリップフロップ16A,16
B,16Cの各Q出力が、3個のFIFOメモリのそれ
ぞれに対する書込許可信号RST1,RST2,RST
3となる。以下では、書込許可信号RST1,RST
2,RST3にそれぞれ対応するFIFOメモリを、第
1のFIFOメモリ、第2のFIFOメモリ、第3のF
IFOメモリという。
【0018】また、フリップフロップ14A,14B,
14Cの各Q出力は、ORゲート13A,13B,13
Cに帰還されており、このためフリップフロップ14
A,14B,14Cに一旦ハイレベルの信号が入力され
ると、それ以後は、Qバー出力は入力信号に依らずにロ
ーレベルに保持される。一方、ANDゲート15Aに
は、前段の画像処理回路からの書込許可信号MWEが与
えられており、ANDゲート15Bにはフリップフロッ
プ14AのQ出力が、ANDゲート15Cにはフリップ
フロップ14BのQ出力がそれぞれ与えられている。上
記の書込許可信号MWEは、カウンタ11およびフリッ
プフロップ14A,14B,14C,16A,16B,
16Cの各クリア入力端子に与えられている。これら
は、書込許可信号MWEがローレベルである期間には、
クリア状態に保持される。
14Cの各Q出力は、ORゲート13A,13B,13
Cに帰還されており、このためフリップフロップ14
A,14B,14Cに一旦ハイレベルの信号が入力され
ると、それ以後は、Qバー出力は入力信号に依らずにロ
ーレベルに保持される。一方、ANDゲート15Aに
は、前段の画像処理回路からの書込許可信号MWEが与
えられており、ANDゲート15Bにはフリップフロッ
プ14AのQ出力が、ANDゲート15Cにはフリップ
フロップ14BのQ出力がそれぞれ与えられている。上
記の書込許可信号MWEは、カウンタ11およびフリッ
プフロップ14A,14B,14C,16A,16B,
16Cの各クリア入力端子に与えられている。これら
は、書込許可信号MWEがローレベルである期間には、
クリア状態に保持される。
【0019】図10は動作を説明するためのタイミング
チャートである。時刻t1に書込許可信号MWEが立ち
上がると、ANDゲート15Aの出力がハイレベルにな
るとともに、フリップフロップ14A,14B,14
C,16A,16B,16Cのクリア状態が解除され
る。そして、時刻t2においてシステムクロックSCL
Kが立ち上がると、ANDゲート15Aの出力がフリッ
プフロップ16Aにラッチされ、この結果、第1のFI
FOメモリに対応した書込許可信号RST1がハイレベ
ルとなる。これにより、第1のFIFOメモリでは、シ
ステムクロックSCLKに同期して、前段の画像処理回
路からの画像データが直列に入力されていくことにな
る。
チャートである。時刻t1に書込許可信号MWEが立ち
上がると、ANDゲート15Aの出力がハイレベルにな
るとともに、フリップフロップ14A,14B,14
C,16A,16B,16Cのクリア状態が解除され
る。そして、時刻t2においてシステムクロックSCL
Kが立ち上がると、ANDゲート15Aの出力がフリッ
プフロップ16Aにラッチされ、この結果、第1のFI
FOメモリに対応した書込許可信号RST1がハイレベ
ルとなる。これにより、第1のFIFOメモリでは、シ
ステムクロックSCLKに同期して、前段の画像処理回
路からの画像データが直列に入力されていくことにな
る。
【0020】時刻t1には、カウンタ11のクリア状態
も解除され、時刻t2からの期間にシステムクロックS
CLKの計数が行われる。そして、カウンタ11の計数
値が比較器12Aにおける基準値「4998」となる
と、この比較器12Aの出力は、ローレベルからハイレ
ベルに反転する。そして、次の4999個目のシステム
クロックSCLKによりORゲート13Aを介する比較
器12Aの出力がフリップフロップ14Aにラッチされ
ると、これ以後は、このフリップフロップ14AのQ出
力はハイレベルに保持され、Qバー出力はローレベルに
保持される。この状態では、ANDゲート15Aの出力
はローレベルとなり、ANDゲート15Bの出力はハイ
レベルとなる。したがって、次の5000個目のシステ
ムクロックSCLKの入力により、フリップフロップ1
6AのQ出力はローレベルに反転し、フリップフロップ
16BのQ出力はハイレベルに反転する。
も解除され、時刻t2からの期間にシステムクロックS
CLKの計数が行われる。そして、カウンタ11の計数
値が比較器12Aにおける基準値「4998」となる
と、この比較器12Aの出力は、ローレベルからハイレ
ベルに反転する。そして、次の4999個目のシステム
クロックSCLKによりORゲート13Aを介する比較
器12Aの出力がフリップフロップ14Aにラッチされ
ると、これ以後は、このフリップフロップ14AのQ出
力はハイレベルに保持され、Qバー出力はローレベルに
保持される。この状態では、ANDゲート15Aの出力
はローレベルとなり、ANDゲート15Bの出力はハイ
レベルとなる。したがって、次の5000個目のシステ
ムクロックSCLKの入力により、フリップフロップ1
6AのQ出力はローレベルに反転し、フリップフロップ
16BのQ出力はハイレベルに反転する。
【0021】このようにして、時刻t1からシステムク
ロックSCLKが5000個入力された後の時刻t3に
おいて、第1のFIFOメモリに対応する書込許可信号
RST1はローレベルに反転し、第2のFIFOメモリ
に対応する書込許可信号RST2はハイレベルに反転す
る。この結果、第1のFIFOメモリに代わって第2の
FIFOメモリに対する書込が開始される。
ロックSCLKが5000個入力された後の時刻t3に
おいて、第1のFIFOメモリに対応する書込許可信号
RST1はローレベルに反転し、第2のFIFOメモリ
に対応する書込許可信号RST2はハイレベルに反転す
る。この結果、第1のFIFOメモリに代わって第2の
FIFOメモリに対する書込が開始される。
【0022】同様な動作により、時刻t1から数えて1
0000個のシステムクロックSCLKが入力された後
の時刻t4には、第2のFIFOメモリに対応した書込
許可信号RST2がローレベルに反転するとともに、第
3のFIFOメモリに対応した書込許可信号RST3が
ハイレベルに反転する。これにより、第3のFIFOメ
モリに対する画像データの書込が始まる。そして、時刻
t1から15000個のシステムクロックSCLKが入
力された後(または、書込許可信号MWEが立ち下が
る)時刻t5には、書込許可信号RST3がローレベル
に反転して、1ライン分の画像データの書込が終了す
る。
0000個のシステムクロックSCLKが入力された後
の時刻t4には、第2のFIFOメモリに対応した書込
許可信号RST2がローレベルに反転するとともに、第
3のFIFOメモリに対応した書込許可信号RST3が
ハイレベルに反転する。これにより、第3のFIFOメ
モリに対する画像データの書込が始まる。そして、時刻
t1から15000個のシステムクロックSCLKが入
力された後(または、書込許可信号MWEが立ち下が
る)時刻t5には、書込許可信号RST3がローレベル
に反転して、1ライン分の画像データの書込が終了す
る。
【0023】その後、時刻t1から1ライン分の画像処
理のための1サイクルの時間(たとえば15240クロ
ック)分に対応した時間が経過した後の時刻t6には、
再び書込許可信号MWEが立ち上がり、上述と同様な動
作が行われる。ラインメモリからの画像データの読出も
同様の構成により達成することができ、書込許可信号M
WEの代わりに、読出許可信号MREを用いればよい。
理のための1サイクルの時間(たとえば15240クロ
ック)分に対応した時間が経過した後の時刻t6には、
再び書込許可信号MWEが立ち上がり、上述と同様な動
作が行われる。ラインメモリからの画像データの読出も
同様の構成により達成することができ、書込許可信号M
WEの代わりに、読出許可信号MREを用いればよい。
【0024】
【発明が解決しようとする課題】上述の構成では、複数
の画像処理回路間にそれぞれ介挿される各ラインメモリ
ごとに画像データの書込を制御するためのメモリ制御回
路5が必要となる。さらに詳細に説明すると、たとえば
図6の構成では、ラインメモリ3,4への画像データの
書込を制御するために2個のメモリ制御回路5が必要と
なり、ラインメモリ3,4からの画像データの読出を共
通に制御するための1個のメモリ制御回路が必要とな
る。このように各ラインメモリへの画像データの書込の
ために、個々のラインメモリごとにメモリ制御回路5が
必要となるのは、各ラインメモリの前段の画像処理回路
から導出される書込許可信号MWEの立ち上がりタイミ
ングが、各画像処理回路ごとに異なっており、このた
め、異なるタイミングで各ラインメモリを構成するFI
FOメモリを制御する必要があるからである。しかし、
このように多数のメモリ制御回路5を用いると、構成が
複雑化するとともに、コストの増大を招くことになる。
の画像処理回路間にそれぞれ介挿される各ラインメモリ
ごとに画像データの書込を制御するためのメモリ制御回
路5が必要となる。さらに詳細に説明すると、たとえば
図6の構成では、ラインメモリ3,4への画像データの
書込を制御するために2個のメモリ制御回路5が必要と
なり、ラインメモリ3,4からの画像データの読出を共
通に制御するための1個のメモリ制御回路が必要とな
る。このように各ラインメモリへの画像データの書込の
ために、個々のラインメモリごとにメモリ制御回路5が
必要となるのは、各ラインメモリの前段の画像処理回路
から導出される書込許可信号MWEの立ち上がりタイミ
ングが、各画像処理回路ごとに異なっており、このた
め、異なるタイミングで各ラインメモリを構成するFI
FOメモリを制御する必要があるからである。しかし、
このように多数のメモリ制御回路5を用いると、構成が
複雑化するとともに、コストの増大を招くことになる。
【0025】しかも、各メモリ制御回路5には、A0サ
イズに対応した大きな値まで計数することができるカウ
ンタ11を備える必要がある。このようなカウンタ11
の回路構成は複雑であり、また高価でもあるので、構成
の複雑化およびコスト高の大きな要因となっている。そ
こで、本発明の目的は、上述の技術的課題を解決し、簡
単な構成で複数のFIFOメモリからなる記憶手段を制
御することができるとともに、コストの低減にも寄与す
ることができるメモリ制御装置を提供することである。
イズに対応した大きな値まで計数することができるカウ
ンタ11を備える必要がある。このようなカウンタ11
の回路構成は複雑であり、また高価でもあるので、構成
の複雑化およびコスト高の大きな要因となっている。そ
こで、本発明の目的は、上述の技術的課題を解決し、簡
単な構成で複数のFIFOメモリからなる記憶手段を制
御することができるとともに、コストの低減にも寄与す
ることができるメモリ制御装置を提供することである。
【0026】
【課題を解決するための手段および作用】上記の目的を
達成するための請求項1記載のメモリ制御装置は、複数
のFIFOメモリで構成されている記憶手段に対するデ
ータの書込および読出を制御するためのメモリ制御装置
において、データ転送のための基準クロックに基づい
て、上記複数のFIFOメモリに対してデータを循環的
に書き込むための書込クロックを生成する手段と、上記
基準クロックに基づいて、上記複数のFIFOメモリの
記憶データを循環的に読み出すための読出クロックを生
成する手段とを含むものである。
達成するための請求項1記載のメモリ制御装置は、複数
のFIFOメモリで構成されている記憶手段に対するデ
ータの書込および読出を制御するためのメモリ制御装置
において、データ転送のための基準クロックに基づい
て、上記複数のFIFOメモリに対してデータを循環的
に書き込むための書込クロックを生成する手段と、上記
基準クロックに基づいて、上記複数のFIFOメモリの
記憶データを循環的に読み出すための読出クロックを生
成する手段とを含むものである。
【0027】このような構成によれば、複数のFIFO
メモリには書込クロックによって循環的にデータが書き
込まれる。したがって、個々のFIFOメモリの記憶デ
ータは飛び飛びのデータとなっている。このような複数
のFIFOメモリの記憶データは、読出クロックによっ
て循環的に読み出され、これにより入力順に整列した状
態でデータが読み出されることになる。
メモリには書込クロックによって循環的にデータが書き
込まれる。したがって、個々のFIFOメモリの記憶デ
ータは飛び飛びのデータとなっている。このような複数
のFIFOメモリの記憶データは、読出クロックによっ
て循環的に読み出され、これにより入力順に整列した状
態でデータが読み出されることになる。
【0028】このように、従来のようにカウンタなどの
複雑な構成を要することなく複数のFIFOメモリへの
読出および書込を制御して、複数のFIFOメモリで構
成された記憶手段を良好に制御できる。請求項2記載の
メモリ制御装置は、第1の機能回路と第2の機能回路と
の間に介挿され、この第1の機能回路と第2の機能回路
との間で転送されるデータを記憶することができる複数
のFIFOメモリで構成されている記憶手段に対する上
記データの書込および読出を制御するためのメモリ制御
装置において、データ転送のための基準クロックに基づ
いて、上記複数のFIFOメモリに対してデータを循環
的に書き込むための書込クロックを生成する手段と、上
記基準クロックに基づいて、上記複数のFIFOメモリ
の記憶データを循環的に読み出すための読出クロックを
生成する手段と、上記複数のFIFOメモリに対して、
データの書込を許容するための書込許可信号を共通に与
える手段と、上記複数のFIFOメモリに対して、デー
タの読出を許容するための読出許可信号を共通に与える
手段と、上記読出許可信号に応答して最初にデータの読
出が行われるFIFOメモリに、上記書込許可信号に応
答して最初のデータが書き込まれるように、上記読出ク
ロックと書込クロックとの関係を制御する手段とを含む
ものである。
複雑な構成を要することなく複数のFIFOメモリへの
読出および書込を制御して、複数のFIFOメモリで構
成された記憶手段を良好に制御できる。請求項2記載の
メモリ制御装置は、第1の機能回路と第2の機能回路と
の間に介挿され、この第1の機能回路と第2の機能回路
との間で転送されるデータを記憶することができる複数
のFIFOメモリで構成されている記憶手段に対する上
記データの書込および読出を制御するためのメモリ制御
装置において、データ転送のための基準クロックに基づ
いて、上記複数のFIFOメモリに対してデータを循環
的に書き込むための書込クロックを生成する手段と、上
記基準クロックに基づいて、上記複数のFIFOメモリ
の記憶データを循環的に読み出すための読出クロックを
生成する手段と、上記複数のFIFOメモリに対して、
データの書込を許容するための書込許可信号を共通に与
える手段と、上記複数のFIFOメモリに対して、デー
タの読出を許容するための読出許可信号を共通に与える
手段と、上記読出許可信号に応答して最初にデータの読
出が行われるFIFOメモリに、上記書込許可信号に応
答して最初のデータが書き込まれるように、上記読出ク
ロックと書込クロックとの関係を制御する手段とを含む
ものである。
【0029】このような構成によれば、請求項1記載の
構成と同様な作用効果を達成できるとともに、読出許可
信号に応答して読出クロックに基づくデータの読出が最
初に行われるFIFOメモリに対して、最初のデータを
書き込ませることができるから、第1の機能回路から第
2の機能回路へのデータの転送を良好に行わせることが
できる。
構成と同様な作用効果を達成できるとともに、読出許可
信号に応答して読出クロックに基づくデータの読出が最
初に行われるFIFOメモリに対して、最初のデータを
書き込ませることができるから、第1の機能回路から第
2の機能回路へのデータの転送を良好に行わせることが
できる。
【0030】なお、3個以上の機能回路を上記記憶手段
を介在させて順に接続した場合にも、上記書込クロック
および読出クロックを各記憶手段のFIFOメモリに対
して共通に用いることができ、読出クロックと書込クロ
ックとの関係を個々の記憶手段に対する読出許可信号と
書込許可信号との関係に基づいて上述のように設定する
ことによって、各機能回路間で良好にデータを転送させ
て、各機能回路における処理を良好に行わせることがで
きる。
を介在させて順に接続した場合にも、上記書込クロック
および読出クロックを各記憶手段のFIFOメモリに対
して共通に用いることができ、読出クロックと書込クロ
ックとの関係を個々の記憶手段に対する読出許可信号と
書込許可信号との関係に基づいて上述のように設定する
ことによって、各機能回路間で良好にデータを転送させ
て、各機能回路における処理を良好に行わせることがで
きる。
【0031】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。なお、添付図面中、信号などを
表す記号に付したオーバーラインは、当該信号などが負
論理のものであることを表すものとし、明細書中ではオ
ーバーラインの記載を省略する。
照して詳細に説明する。なお、添付図面中、信号などを
表す記号に付したオーバーラインは、当該信号などが負
論理のものであることを表すものとし、明細書中ではオ
ーバーラインの記載を省略する。
【0032】図1は本発明の一実施例のメモリ制御装置
を適用した画像データ処理装置の一部の構成を示すブロ
ック図である。この画像データ処理装置は、たとえばデ
ィジタル複写機などに適用されるものであり、イメージ
スキャナにより原稿を光学的に走査して得た画像データ
(たとえば8ビットのデータである。)などに対して、
1本の走査線に対応した1ライン分のデータを単位とし
て、画像の強調や反転などの処理を施すためのものであ
る。画像データに対する処理は、いずれも機能回路であ
る複数の画像処理回路21,22,23においてそれぞ
れ行われる。画像処理回路21,22の間には記憶手段
であるラインメモリ31が備えられ、画像処理回路2
2,23の間には記憶手段であるラインメモリ32が備
えられている。すなわち、本実施例では、ラインメモリ
31に着目すると、画像処理回路21が第1の機能回路
に対応し、画像処理回路23が第2の機能回路に対応す
る。また、ラインメモリ32に着目すると、画像処理回
路22が第1の機能回路に対応し、画像処理回路23が
第2の機能回路に対応している。
を適用した画像データ処理装置の一部の構成を示すブロ
ック図である。この画像データ処理装置は、たとえばデ
ィジタル複写機などに適用されるものであり、イメージ
スキャナにより原稿を光学的に走査して得た画像データ
(たとえば8ビットのデータである。)などに対して、
1本の走査線に対応した1ライン分のデータを単位とし
て、画像の強調や反転などの処理を施すためのものであ
る。画像データに対する処理は、いずれも機能回路であ
る複数の画像処理回路21,22,23においてそれぞ
れ行われる。画像処理回路21,22の間には記憶手段
であるラインメモリ31が備えられ、画像処理回路2
2,23の間には記憶手段であるラインメモリ32が備
えられている。すなわち、本実施例では、ラインメモリ
31に着目すると、画像処理回路21が第1の機能回路
に対応し、画像処理回路23が第2の機能回路に対応す
る。また、ラインメモリ32に着目すると、画像処理回
路22が第1の機能回路に対応し、画像処理回路23が
第2の機能回路に対応している。
【0033】各画像処理回路21,22,23は、後述
する水平同期信号HSYNCによりリセットされて、こ
の水平同期信号HSYNCの1周期の期間内に1ライン
分の画像データに対して所定の処理を施すためのもので
ある。そして、この1ライン分の画像データを水平同期
信号HSYNCに対して一定のタイミングで前段のライ
ンメモリ31,32から取り込むとともに、水平同期信
号HSYNCによりリセットされる期間には、1ライン
分のデータをその後段のラインメモリ31,32に退避
させるようにしている。
する水平同期信号HSYNCによりリセットされて、こ
の水平同期信号HSYNCの1周期の期間内に1ライン
分の画像データに対して所定の処理を施すためのもので
ある。そして、この1ライン分の画像データを水平同期
信号HSYNCに対して一定のタイミングで前段のライ
ンメモリ31,32から取り込むとともに、水平同期信
号HSYNCによりリセットされる期間には、1ライン
分のデータをその後段のラインメモリ31,32に退避
させるようにしている。
【0034】各ラインメモリ31,32は、それぞれ3
個ずつのFIFO(First In FirstOut)メモリ31
A,31B,31C;32A,32B,32Cで構成さ
れている。たとえば、最大でA0サイズの原稿の複写を
行うことができる複写機の場合には、ラインメモリ3
1,32にはA1サイズの長辺のドット数に対応した記
憶容量が要求され、たとえば約15000ドットの画像
データの記憶容量が必要となる。この場合には、FIF
Oメモリ31A,31B,31C;32A,32B,3
2Cには、それぞれ約5000ドットの画像データを記
憶することができるものが適用される。
個ずつのFIFO(First In FirstOut)メモリ31
A,31B,31C;32A,32B,32Cで構成さ
れている。たとえば、最大でA0サイズの原稿の複写を
行うことができる複写機の場合には、ラインメモリ3
1,32にはA1サイズの長辺のドット数に対応した記
憶容量が要求され、たとえば約15000ドットの画像
データの記憶容量が必要となる。この場合には、FIF
Oメモリ31A,31B,31C;32A,32B,3
2Cには、それぞれ約5000ドットの画像データを記
憶することができるものが適用される。
【0035】ラインメモリ31,32の記憶データの読
出を許容するための読出許可信号MREは、上述の水平
同期信号HSYNCに対して一定のタイミングに設定さ
れており、この読出許可信号MREは、各ラインメモリ
31,32を構成する全てのFIFOメモリ31A,3
1B,31C;32A,32B,32Cに共通に与えら
れている。この読出許可信号MREはまた、各画像処理
回路21,22,23にも共通に与えられており、各画
像処理回路21,22,23は、読出許可信号MREを
基準として、各回路における処理時間に対応したタイミ
ングで立ち上がる書込許可信号MWEを導出する。この
書込許可信号MWEは、各画像処理回路21,22,2
3の次段のラインメモリ31,32を構成する各FIF
Oメモリ31A,31B,31C;32A,32B,3
2Cに共通に与えられる。
出を許容するための読出許可信号MREは、上述の水平
同期信号HSYNCに対して一定のタイミングに設定さ
れており、この読出許可信号MREは、各ラインメモリ
31,32を構成する全てのFIFOメモリ31A,3
1B,31C;32A,32B,32Cに共通に与えら
れている。この読出許可信号MREはまた、各画像処理
回路21,22,23にも共通に与えられており、各画
像処理回路21,22,23は、読出許可信号MREを
基準として、各回路における処理時間に対応したタイミ
ングで立ち上がる書込許可信号MWEを導出する。この
書込許可信号MWEは、各画像処理回路21,22,2
3の次段のラインメモリ31,32を構成する各FIF
Oメモリ31A,31B,31C;32A,32B,3
2Cに共通に与えられる。
【0036】ラインメモリ31,32に対するデータの
書込および読出を規定するためのクロックCK1,CK
2,CK3は、ラインメモリ制御回路40において作成
されている。このクロックCK1,CK2,CK3は、
ラインメモリ31,32を構成する各3個のFIFOメ
モリ31A,31B,31C;32A,32B,32C
に対してそれぞれ循環的に書込動作または読出動作を行
わせるものである。ラインメモリ制御回路40では、上
記のようなクロックCK1,CK2,CK3を、画像デ
ータの転送を規定するためのシステムクロックSCLK
と、上記イメージスキャナによる主走査方向への走査に
対応した上述の水平同期信号HSYNCとに基づいて作
成する。
書込および読出を規定するためのクロックCK1,CK
2,CK3は、ラインメモリ制御回路40において作成
されている。このクロックCK1,CK2,CK3は、
ラインメモリ31,32を構成する各3個のFIFOメ
モリ31A,31B,31C;32A,32B,32C
に対してそれぞれ循環的に書込動作または読出動作を行
わせるものである。ラインメモリ制御回路40では、上
記のようなクロックCK1,CK2,CK3を、画像デ
ータの転送を規定するためのシステムクロックSCLK
と、上記イメージスキャナによる主走査方向への走査に
対応した上述の水平同期信号HSYNCとに基づいて作
成する。
【0037】FIFOメモリ31A,31B,31C;
32A,32B,32Cからのデータは、一旦バッファ
33A,33B,33C;34A,34B,34Cに保
持された後に、循環的にラッチ回路35,36に与えら
れて保持され、次段の画像処理回路22,23に与えら
れる。ラインメモリ制御回路40では、上記のバッファ
33A,33B,33C;34A,34B,34Cに対
して循環的に出力を許容するための出力許可信号EN
1,EN2,EN3を作成している。また、ラッチ回路
35,36は、システムクロックSCLKに基づいてバ
ッファ33A,33B,33C;34A,34B,34
Cからの画像データを保持する。
32A,32B,32Cからのデータは、一旦バッファ
33A,33B,33C;34A,34B,34Cに保
持された後に、循環的にラッチ回路35,36に与えら
れて保持され、次段の画像処理回路22,23に与えら
れる。ラインメモリ制御回路40では、上記のバッファ
33A,33B,33C;34A,34B,34Cに対
して循環的に出力を許容するための出力許可信号EN
1,EN2,EN3を作成している。また、ラッチ回路
35,36は、システムクロックSCLKに基づいてバ
ッファ33A,33B,33C;34A,34B,34
Cからの画像データを保持する。
【0038】図2はラインメモリ制御回路40の構成例
を示すブロック図である。このラインメモリ制御回路4
0は、システムクロックSCLKに基づいてシフト動作
を行う並列出力型のシフトレジスタ41と、このシフト
レジスタ41の第1段目の出力信号を1クロックずつ順
に遅延させるフリップフロップ51,52,53とを有
している。そして、フリップフロップ51,52,53
の各Qバー出力が画像データの書込および読出に共通に
用いられるクロックCK1,CK2,CK3とされ、ま
た、これらの各Q出力がバッファ33A,33B,33
C;34A,34B,34Cの出力を許容するための出
力許可信号EN1,EN2,EN3とされる。
を示すブロック図である。このラインメモリ制御回路4
0は、システムクロックSCLKに基づいてシフト動作
を行う並列出力型のシフトレジスタ41と、このシフト
レジスタ41の第1段目の出力信号を1クロックずつ順
に遅延させるフリップフロップ51,52,53とを有
している。そして、フリップフロップ51,52,53
の各Qバー出力が画像データの書込および読出に共通に
用いられるクロックCK1,CK2,CK3とされ、ま
た、これらの各Q出力がバッファ33A,33B,33
C;34A,34B,34Cの出力を許容するための出
力許可信号EN1,EN2,EN3とされる。
【0039】シフトレジスタ41の第1段目の出力端子
QAと第2段目の出力端子QBに導出される各信号は、
NANDゲート42に与えられており、このNANDゲ
ート42の出力信号がシフトレジスタ41のデータ入力
端子A,Bに与えられている。また、シフトレジスタ4
1,フリップフロップ51,52,53の各クリア入力
端子には基準信号HSYNCが与えられており、これら
は基準信号HSYNCがローレベルのときには、クリア
状態に保持される。
QAと第2段目の出力端子QBに導出される各信号は、
NANDゲート42に与えられており、このNANDゲ
ート42の出力信号がシフトレジスタ41のデータ入力
端子A,Bに与えられている。また、シフトレジスタ4
1,フリップフロップ51,52,53の各クリア入力
端子には基準信号HSYNCが与えられており、これら
は基準信号HSYNCがローレベルのときには、クリア
状態に保持される。
【0040】次に示す表1は、シフトレジスタ41の機
能表である。この表1において、「↑」は信号の立ち上
がりを表し、「×」はハイレベルおよびローレベルのい
ずれでもよいことを表す。また、「QA0,QB0」
は、データが保持された状態を表しており、「QAn,
QBn」は前段からシフトされたデータを表している。
この表1から理解されるように、クリア入力端子CLR
にローレベルの信号が入力されて、当該シフトレジスタ
41がクリア状態にあるときには、各段の出力端子Q
A,QB,…,QHにはいずれもローレベルの信号が導
出される。また、クロック入力端子CLKへの入力信号
の立ち上がりに同期して、シフト動作が行われる。この
とき、入力端子A,Bの少なくともいずれか一方の入力
信号がローレベルであるときには、第1段目の出力端子
QAにはローレベルの信号が導出され、入力端子A,B
の両方にハイレベルの信号が与えられたときにのみ、第
1段目の出力信号がハイレベルとなる。
能表である。この表1において、「↑」は信号の立ち上
がりを表し、「×」はハイレベルおよびローレベルのい
ずれでもよいことを表す。また、「QA0,QB0」
は、データが保持された状態を表しており、「QAn,
QBn」は前段からシフトされたデータを表している。
この表1から理解されるように、クリア入力端子CLR
にローレベルの信号が入力されて、当該シフトレジスタ
41がクリア状態にあるときには、各段の出力端子Q
A,QB,…,QHにはいずれもローレベルの信号が導
出される。また、クロック入力端子CLKへの入力信号
の立ち上がりに同期して、シフト動作が行われる。この
とき、入力端子A,Bの少なくともいずれか一方の入力
信号がローレベルであるときには、第1段目の出力端子
QAにはローレベルの信号が導出され、入力端子A,B
の両方にハイレベルの信号が与えられたときにのみ、第
1段目の出力信号がハイレベルとなる。
【0041】
【表1】
【0042】図3は上記のラインメモリ制御回路40の
動作を説明するためのタイミングチャートである。期間
T1には基準信号HSYNCがローレベルであり、シフ
トレジスタ41およびフリップフロップ51,52,5
3はクリア状態に保持される。したがって、シフトレジ
スタ41の各段の出力端子QA,QB,…,QHには、
いずれもローレベルの信号が導出され、このためデータ
入力端子A,BにはNANDゲート42からのハイレベ
ルの信号が与えられることになる。また、フリップフロ
ップ51,52,53の各Q出力(書込許可信号EN
1,EN2,EN3)はローレベルとなり、各Qバー出
力(クロックCK1,CK2,CK3)はハイレベルと
なる。
動作を説明するためのタイミングチャートである。期間
T1には基準信号HSYNCがローレベルであり、シフ
トレジスタ41およびフリップフロップ51,52,5
3はクリア状態に保持される。したがって、シフトレジ
スタ41の各段の出力端子QA,QB,…,QHには、
いずれもローレベルの信号が導出され、このためデータ
入力端子A,BにはNANDゲート42からのハイレベ
ルの信号が与えられることになる。また、フリップフロ
ップ51,52,53の各Q出力(書込許可信号EN
1,EN2,EN3)はローレベルとなり、各Qバー出
力(クロックCK1,CK2,CK3)はハイレベルと
なる。
【0043】時刻t11に基準信号HSYNCが立ち上
がると、この時刻t11の後に最初にシステムクロック
SCLKが立ち上がる時刻t12には、データ入力端子
A,Bの入力信号がいずれもハイレベルであるため、シ
フトレジスタ41の第1段目の出力端子QAにはハイレ
ベルの信号が導出され、第2段目の出力端子QBには第
1段目に保持されていたローレベルの信号が導出され
る。したがって、NANDゲート42には、ハイレベル
の信号とローレベルの信号とが与えられることになるか
ら、データ入力端子A,Bへの入力信号はハイレベルに
維持される。
がると、この時刻t11の後に最初にシステムクロック
SCLKが立ち上がる時刻t12には、データ入力端子
A,Bの入力信号がいずれもハイレベルであるため、シ
フトレジスタ41の第1段目の出力端子QAにはハイレ
ベルの信号が導出され、第2段目の出力端子QBには第
1段目に保持されていたローレベルの信号が導出され
る。したがって、NANDゲート42には、ハイレベル
の信号とローレベルの信号とが与えられることになるか
ら、データ入力端子A,Bへの入力信号はハイレベルに
維持される。
【0044】時刻t13に、次のクロックが与えられる
と、データ入力端子A,Bに入力されたハイレベルの信
号のために第1段目の出力端子QAからはハイレベルの
信号が導出され、第2段目の出力端子QBには第1段目
に保持されていたハイレベルの信号が導出される。この
ため、NANDゲート42の出力はローレベルに反転す
ることになる。
と、データ入力端子A,Bに入力されたハイレベルの信
号のために第1段目の出力端子QAからはハイレベルの
信号が導出され、第2段目の出力端子QBには第1段目
に保持されていたハイレベルの信号が導出される。この
ため、NANDゲート42の出力はローレベルに反転す
ることになる。
【0045】さらに、時刻t14に次のクロックが与え
られると、シフトレジスタ41の第1段目にデータ入力
端子A,Bからのローレベルの信号が保持され、第2段
目には第1段目のハイレベルの信号が与えられる。この
結果、NANDゲート42の出力はハイレベルに反転す
るから、次のクロックが与えられる時刻t15には、シ
フトレジスタ41の第1段目の出力端子QAにはハイレ
ベルの信号が導出され、第2段目の出力端子QBには第
1段目からシフトされたローレベルの信号が導出される
シフトレジスタ42における時刻t15以降の動作は、
時刻t11〜時刻t15の期間の動作の繰り返しであ
る。
られると、シフトレジスタ41の第1段目にデータ入力
端子A,Bからのローレベルの信号が保持され、第2段
目には第1段目のハイレベルの信号が与えられる。この
結果、NANDゲート42の出力はハイレベルに反転す
るから、次のクロックが与えられる時刻t15には、シ
フトレジスタ41の第1段目の出力端子QAにはハイレ
ベルの信号が導出され、第2段目の出力端子QBには第
1段目からシフトされたローレベルの信号が導出される
シフトレジスタ42における時刻t15以降の動作は、
時刻t11〜時刻t15の期間の動作の繰り返しであ
る。
【0046】シフトレジスタの第1段目の出力端子QA
に導出された信号は、図3(f) に示すようにフリップフ
ロップ51において1クロック遅延されて出力許可信号
EN1となり、さらに図3(g) に示すようにフリップフ
ロップ52で1クロック遅延されて出力許可信号EN2
となり、さらに図3(h) に示すようにフリップフロップ
53で1クロック遅延されて出力許可信号EN3とな
る。また、図3(i) ,(j) ,(k) に示すように、出力許
可信号EN1,EN2,EN3をそれぞれ反転した信号
がクロックCK1,CK2,CK3となる。
に導出された信号は、図3(f) に示すようにフリップフ
ロップ51において1クロック遅延されて出力許可信号
EN1となり、さらに図3(g) に示すようにフリップフ
ロップ52で1クロック遅延されて出力許可信号EN2
となり、さらに図3(h) に示すようにフリップフロップ
53で1クロック遅延されて出力許可信号EN3とな
る。また、図3(i) ,(j) ,(k) に示すように、出力許
可信号EN1,EN2,EN3をそれぞれ反転した信号
がクロックCK1,CK2,CK3となる。
【0047】このクロックCK1,CK2,CK3およ
び出力許可信号EN1,EN2,EN3は、いずれも水
平同期信号HSYNCに基づいて作成されているから、
同じく水平同期信号HSYNCに基づいて作成される上
述の読出許可信号MREに対してそれぞれ一定の関係を
有している。図4は、ラインメモリ31からのデータ読
出動作を説明するためのタイミングチャートである。ラ
インメモリ31を構成するFIFOメモリ31A,31
B,31Cは、読出許可信号MREに基づいて最初にデ
ータの読出が行われるFIFOメモリがたとえばFIF
Oメモリ31B(ラインメモリ32についてはたとえば
FIFOメモリ32B)と定められている。そして、各
FIFOメモリ31A,31B,31Cには、最初のデ
ータD0がFIFOメモリ31Bに書き込まれるように
して、1ラインを構成するデータD0,D1,D2,・・
・・,Dn(nはたとえば15000である。)が循環的
に書き込まれている。すなわち、FIFOメモリ31A
には、データD2,D5,D8,・・・・,D(n−1)が
順に書き込まれており、FIFOメモリ31Bには、デ
ータD0,D3,D6,・・・・,Dnが順に書き込まれて
おり、FIFOメモリ31Cには、データD1,D4,
D7,・・・・,D(n−2)が順に書き込まれている。
び出力許可信号EN1,EN2,EN3は、いずれも水
平同期信号HSYNCに基づいて作成されているから、
同じく水平同期信号HSYNCに基づいて作成される上
述の読出許可信号MREに対してそれぞれ一定の関係を
有している。図4は、ラインメモリ31からのデータ読
出動作を説明するためのタイミングチャートである。ラ
インメモリ31を構成するFIFOメモリ31A,31
B,31Cは、読出許可信号MREに基づいて最初にデ
ータの読出が行われるFIFOメモリがたとえばFIF
Oメモリ31B(ラインメモリ32についてはたとえば
FIFOメモリ32B)と定められている。そして、各
FIFOメモリ31A,31B,31Cには、最初のデ
ータD0がFIFOメモリ31Bに書き込まれるように
して、1ラインを構成するデータD0,D1,D2,・・
・・,Dn(nはたとえば15000である。)が循環的
に書き込まれている。すなわち、FIFOメモリ31A
には、データD2,D5,D8,・・・・,D(n−1)が
順に書き込まれており、FIFOメモリ31Bには、デ
ータD0,D3,D6,・・・・,Dnが順に書き込まれて
おり、FIFOメモリ31Cには、データD1,D4,
D7,・・・・,D(n−2)が順に書き込まれている。
【0048】水平同期信号HSYNCに対して一定の関
係を有する読出許可信号MREは、ラインメモリ31お
よびラインメモリ32の各FIFOメモリ31A,31
B,31C;32A,32B,32Cに共通に与えられ
ている。上述のラインメモリ制御回路40からのクロッ
クCK1,CK2,CK3は、FIFOメモリ31A,
31B,31Cの各読出クロックRCK1,RCK2,
RCK3としてラインメモリ31に与えられている。た
だし、クロックCK1,CK2,CK3と読出クロック
RCK1,RCK2,RCK3との対応関係は、読出許
可信号MREが立ち上がった後、最初に立ち上がるクロ
ック(本実施例ではクロックCK3)が、最初の画像デ
ータD0が書き込まれたFIFOメモリ31Bに与えら
れる関係に選ばれる。すなわち、クロックCK1,CK
2,CK3と、読出クロックRCK1,RCK2,RC
K3との関係は次の通りになっている。
係を有する読出許可信号MREは、ラインメモリ31お
よびラインメモリ32の各FIFOメモリ31A,31
B,31C;32A,32B,32Cに共通に与えられ
ている。上述のラインメモリ制御回路40からのクロッ
クCK1,CK2,CK3は、FIFOメモリ31A,
31B,31Cの各読出クロックRCK1,RCK2,
RCK3としてラインメモリ31に与えられている。た
だし、クロックCK1,CK2,CK3と読出クロック
RCK1,RCK2,RCK3との対応関係は、読出許
可信号MREが立ち上がった後、最初に立ち上がるクロ
ック(本実施例ではクロックCK3)が、最初の画像デ
ータD0が書き込まれたFIFOメモリ31Bに与えら
れる関係に選ばれる。すなわち、クロックCK1,CK
2,CK3と、読出クロックRCK1,RCK2,RC
K3との関係は次の通りになっている。
【0049】 RCK1=CK2 RCK2=CK3 RCK3=CK1 なお、ラインメモリ32を構成する各FIFOメモリ3
2A,32B,32Cに対する読出許可信号RCK1
1,RCK12,RCK13とクロックCK1,CK
2,CK3との関係は、ラインメモリ31の場合と同様
であり、 RCK11=CK2(=RCK1) RCK12=CK3(=RCK2) RCK13=CK1(=RCK3) となっている。
2A,32B,32Cに対する読出許可信号RCK1
1,RCK12,RCK13とクロックCK1,CK
2,CK3との関係は、ラインメモリ31の場合と同様
であり、 RCK11=CK2(=RCK1) RCK12=CK3(=RCK2) RCK13=CK1(=RCK3) となっている。
【0050】バッファ33A,33B,33Cには、ラ
インメモリ制御回路40からの出力許可信号EN1,E
N2,EN3が、各バッファ33A,33B,33Cに
対する出力許可信号BEN1,BEN2,BEN3とし
て与えられている。ただし、出力許可信号EN1,EN
2,EN3と出力許可信号BEN1,BEN2,BEN
3との対応関係は、読出許可信号MREが立ち上がった
後、いずれか最初にローレベルとなる出力許可信号(本
実施例では、出力許可信号EN2)が、最初の画像デー
タD0が書き込まれたFIFOメモリ31Bに与えられ
る関係に選ばれる。すなわち、各FIFOメモリ31
A,31B,31Cに対応する出力許可信号BEN1,
BEN2,BEN3と、ラインメモリ制御回路40が導
出する出力許可信号EN1,EN2,EN3との関係
は、本実施例では、次のとおりとなっている。
インメモリ制御回路40からの出力許可信号EN1,E
N2,EN3が、各バッファ33A,33B,33Cに
対する出力許可信号BEN1,BEN2,BEN3とし
て与えられている。ただし、出力許可信号EN1,EN
2,EN3と出力許可信号BEN1,BEN2,BEN
3との対応関係は、読出許可信号MREが立ち上がった
後、いずれか最初にローレベルとなる出力許可信号(本
実施例では、出力許可信号EN2)が、最初の画像デー
タD0が書き込まれたFIFOメモリ31Bに与えられ
る関係に選ばれる。すなわち、各FIFOメモリ31
A,31B,31Cに対応する出力許可信号BEN1,
BEN2,BEN3と、ラインメモリ制御回路40が導
出する出力許可信号EN1,EN2,EN3との関係
は、本実施例では、次のとおりとなっている。
【0051】 BEN1=EN1 BEN2=EN2 BEN3=EN3 各バッファ33A,33B,33Cでは、ローレベルの
信号が与えられたときに、保持データを出力する。
信号が与えられたときに、保持データを出力する。
【0052】なお、ラインメモリ32側のバッファ34
A,34B,34Cに対する出力許可信号BEN11,
BEN12,BEN13と出力許可信号EN1,EN
2,EN3との関係も同様であり、 BEN11=EN1(=BEN1) BEN12=EN2(=BEN2) BEN13=EN3(=BEN3) となっている。
A,34B,34Cに対する出力許可信号BEN11,
BEN12,BEN13と出力許可信号EN1,EN
2,EN3との関係も同様であり、 BEN11=EN1(=BEN1) BEN12=EN2(=BEN2) BEN13=EN3(=BEN3) となっている。
【0053】読出許可信号MREが立ち上がる時刻t3
1以前の期間には、FIFOメモリ31A,31B,3
1Cはそれぞれ、最初に書き込まれたデータD2,D
0,D1を出力している。そして、時刻t31に読出許
可信号MREの立ち上がりに同期してバッファ33Bに
対する出力許可信号BEN2がローレベルに反転する
と、これによりバッファ33Bの出力データはD0とな
る。そして、時刻t32には、システムクロックSCL
Kの立ち上がりに同期して、バッファ33Bの出力デー
タD0がラッチ回路35にラッチされて画像処理回路2
2に与えられる。
1以前の期間には、FIFOメモリ31A,31B,3
1Cはそれぞれ、最初に書き込まれたデータD2,D
0,D1を出力している。そして、時刻t31に読出許
可信号MREの立ち上がりに同期してバッファ33Bに
対する出力許可信号BEN2がローレベルに反転する
と、これによりバッファ33Bの出力データはD0とな
る。そして、時刻t32には、システムクロックSCL
Kの立ち上がりに同期して、バッファ33Bの出力デー
タD0がラッチ回路35にラッチされて画像処理回路2
2に与えられる。
【0054】また、時刻t32には、FIFOメモリ3
1Bに対する読出クロックRCKが立ち上がり、これに
よりFIFOメモリ31Bの読出データが次の画像デー
タD3に変化する。さらにこの時刻t32には、バッフ
ァ33Cに対する出力許可信BEN3がローレベルに反
転するため、この時刻t32からの期間には、バッファ
33CからはFIFOメモリ31Cに最先に入力された
データD1が導出されることになる。
1Bに対する読出クロックRCKが立ち上がり、これに
よりFIFOメモリ31Bの読出データが次の画像デー
タD3に変化する。さらにこの時刻t32には、バッフ
ァ33Cに対する出力許可信BEN3がローレベルに反
転するため、この時刻t32からの期間には、バッファ
33CからはFIFOメモリ31Cに最先に入力された
データD1が導出されることになる。
【0055】次のクロックが与えられる時刻t33に
は、バッファ33CからのデータD1がラッチ回路35
にラッチされ、またFIFOメモリ31Cに対する読出
クロッチRCK3の立ち上がりに同期して、FIFOメ
モリ31Cの出力データが次のデータD4に変化する。
さらに、バッファ33Aに対する出力許可信号BEN1
がローレベルに反転して、このバッファ33AからFI
FOメモリ31Aに最先入力されたデータD2が導出さ
れる。
は、バッファ33CからのデータD1がラッチ回路35
にラッチされ、またFIFOメモリ31Cに対する読出
クロッチRCK3の立ち上がりに同期して、FIFOメ
モリ31Cの出力データが次のデータD4に変化する。
さらに、バッファ33Aに対する出力許可信号BEN1
がローレベルに反転して、このバッファ33AからFI
FOメモリ31Aに最先入力されたデータD2が導出さ
れる。
【0056】時刻t34には次のシステムクロックSC
LKが立ち上がり、これに応答してラッチ回路35を介
してデータD2が画像処理回路22に与えられることに
なる。時刻t34にはまた、FIFOメモリ31Aに対
する読出クロックRCK1が立ち上がり、これにより、
このFIFOメモリ31Aの出力データは次の画像デー
タD5に変化する。
LKが立ち上がり、これに応答してラッチ回路35を介
してデータD2が画像処理回路22に与えられることに
なる。時刻t34にはまた、FIFOメモリ31Aに対
する読出クロックRCK1が立ち上がり、これにより、
このFIFOメモリ31Aの出力データは次の画像デー
タD5に変化する。
【0057】時刻t34以後の動作は、時刻t31〜t
34の期間の動作の繰り返しであり、これにより画像処
理回路22にはシステムクロックSCLKの立ち上がり
ごとに、D0,D1,D2,D3,・・・・のように正しい
順序で画像データが与えられる。なお、図4において二
重の破線で示す部分は、データが不定であることを表し
ている。
34の期間の動作の繰り返しであり、これにより画像処
理回路22にはシステムクロックSCLKの立ち上がり
ごとに、D0,D1,D2,D3,・・・・のように正しい
順序で画像データが与えられる。なお、図4において二
重の破線で示す部分は、データが不定であることを表し
ている。
【0058】たとえば、画像処理回路22が、その内部
でのデータ処理に4クロックを要するものであるとする
と、この画像処理回路22は、読出許可信号MREが立
ち上がる時刻t31からラッチ回路35でのデータ保持
動作に要する1クロック分を合わせた5クロック後の時
刻t21に、書込許可信号MWEを立ち上がらせ、次の
ラインメモリ32の各FIFOメモリ32A,32B,
32Cを書込可能な状態とする。
でのデータ処理に4クロックを要するものであるとする
と、この画像処理回路22は、読出許可信号MREが立
ち上がる時刻t31からラッチ回路35でのデータ保持
動作に要する1クロック分を合わせた5クロック後の時
刻t21に、書込許可信号MWEを立ち上がらせ、次の
ラインメモリ32の各FIFOメモリ32A,32B,
32Cを書込可能な状態とする。
【0059】図5は、画像処理回路22の次のラインメ
モリ32に対するデータの書込動作を説明するためのタ
イミングチャートである。説明を簡単にするために、画
像処理回路22でのデータ処理後のデータを、画像処理
回路22への入力データD0,D1,D2,・・・・と同一
の符号で表すものとする。画像処理回路21は、書込許
可信号MWEを立ち上がらせた後に、画像データD0,
D1,D2,・・・・を順に導出する。なお、図5(g) にお
いて二重の破線で示す部分は、データが不定であること
を表す。
モリ32に対するデータの書込動作を説明するためのタ
イミングチャートである。説明を簡単にするために、画
像処理回路22でのデータ処理後のデータを、画像処理
回路22への入力データD0,D1,D2,・・・・と同一
の符号で表すものとする。画像処理回路21は、書込許
可信号MWEを立ち上がらせた後に、画像データD0,
D1,D2,・・・・を順に導出する。なお、図5(g) にお
いて二重の破線で示す部分は、データが不定であること
を表す。
【0060】一方、上述のラインメモリ制御回路40か
らのクロックCK1,CK2,CK3は、FIFOメモ
リ32A,32B,32Cの各書込クロックWCK1
1,WCK12,WCK13としてラインメモリ32に
与えられている。ただし、クロックCK1,CK2,C
K3と書込クロックWCK11,WCK12,WCK1
3との対応関係は、書込許可信号MWEが立ち上がった
後、いずれか最初に立ち上がるクロックが、画像データ
の読出が最初に行われるラインメモリ32Bに与えられ
る関係に選ばれる。本実施例では、図4から判るよう
に、クロックCK1,CK2,CK3のうち、書込許可
信号MWEの立ち下がりの後最初に立ち上がるは、クロ
ックCK2である、したがって、たとえば書込クロック
WCK11,WCK12,WCK13と、クロックCK
1,CK2,CK3との関係は次のように選ばれること
になる。
らのクロックCK1,CK2,CK3は、FIFOメモ
リ32A,32B,32Cの各書込クロックWCK1
1,WCK12,WCK13としてラインメモリ32に
与えられている。ただし、クロックCK1,CK2,C
K3と書込クロックWCK11,WCK12,WCK1
3との対応関係は、書込許可信号MWEが立ち上がった
後、いずれか最初に立ち上がるクロックが、画像データ
の読出が最初に行われるラインメモリ32Bに与えられ
る関係に選ばれる。本実施例では、図4から判るよう
に、クロックCK1,CK2,CK3のうち、書込許可
信号MWEの立ち下がりの後最初に立ち上がるは、クロ
ックCK2である、したがって、たとえば書込クロック
WCK11,WCK12,WCK13と、クロックCK
1,CK2,CK3との関係は次のように選ばれること
になる。
【0061】 WCK11=CK1(=RCK13=RCK3) WCK12=CK2(=RCK11=RCK1) WCK13=CK3(=RCK12=RCK2) 時刻t21に書込許可信号MWEが立ち上がった後最初
にシステムクロックSCLKが立ち上がる時刻t22に
は、FIFOメモリ32Bに対応した書込クロックWC
K12が立ち上がる。このため、最初の画像データD0
は、FIFOメモリ32Bに書き込まれることになる。
にシステムクロックSCLKが立ち上がる時刻t22に
は、FIFOメモリ32Bに対応した書込クロックWC
K12が立ち上がる。このため、最初の画像データD0
は、FIFOメモリ32Bに書き込まれることになる。
【0062】1クロック後の時刻t23には、今度は書
込クロックWCK13が立ち上がり、このため2番目の
画像データD1はFIFOメモリ32Cに書き込まれる
ことになる。さらに1クロック後の時刻t24には、書
込クロックWCK11が立ち上がり、これに応答して3
番目の画像データD2がFIFOメモリ32Aにストア
される。
込クロックWCK13が立ち上がり、このため2番目の
画像データD1はFIFOメモリ32Cに書き込まれる
ことになる。さらに1クロック後の時刻t24には、書
込クロックWCK11が立ち上がり、これに応答して3
番目の画像データD2がFIFOメモリ32Aにストア
される。
【0063】時刻t25からの期間には時刻t22〜時
刻t25の期間と同様な動作が行われる。この結果、F
IFOメモリ32Aには画像データD2,D5,D8,
・・・・が格納され、FIFOメモリ32Bには画像データ
D0,D3,D6,・・・・が格納され、FIFOメモリ3
2Cには画像データD1,D4,D7,・・・・が格納され
ることになる。
刻t25の期間と同様な動作が行われる。この結果、F
IFOメモリ32Aには画像データD2,D5,D8,
・・・・が格納され、FIFOメモリ32Bには画像データ
D0,D3,D6,・・・・が格納され、FIFOメモリ3
2Cには画像データD1,D4,D7,・・・・が格納され
ることになる。
【0064】1ライン分に対応したn個の画像データが
出力された後の時刻t26には、画像処理回路22は、
書込許可信号MWEをローレベルに反転させる。図1に
示されているように、FIFOメモリ31A,31B,
31C;32A,32B,32Cに対する書込クロック
WCK1,WCK2,WCK3;WCK11,WCK1
2,WCK13と、クロックCK1,CK2,CK3と
の関係は、ラインメモリ31,32のそれぞれの間で異
なっている。これは、画像処理回路21でのデータ処理
に要するクロック数と、画像処理回路22でのデータ処
理に要するクロック数とが相違しているためである。
出力された後の時刻t26には、画像処理回路22は、
書込許可信号MWEをローレベルに反転させる。図1に
示されているように、FIFOメモリ31A,31B,
31C;32A,32B,32Cに対する書込クロック
WCK1,WCK2,WCK3;WCK11,WCK1
2,WCK13と、クロックCK1,CK2,CK3と
の関係は、ラインメモリ31,32のそれぞれの間で異
なっている。これは、画像処理回路21でのデータ処理
に要するクロック数と、画像処理回路22でのデータ処
理に要するクロック数とが相違しているためである。
【0065】たとえば、画像処理回路21がその処理に
3クロックを要するものとし、図5のタイミングチャー
トを画像処理回路21からラインメモリ31に対するデ
ータの書込動作に当てはめるとすると、図5(a) におい
て破線で示すように、画像処理回路21は、時刻t21
から4クロック(3クロック+前段のラッチ回路での1
クロック)だけ後の時刻t27に書込許可信号MWEを
立ち上がらせる。この書込許可信号MWEの立ち上がり
の後最初に立ち上がるクロックCK1を、最初に画像デ
ータの読出が行われるFIFOメモリ31Bに与えるこ
とで、最初のデータを当該FIFOメモリ31Bに書き
込むことができる。したがって、各FIFOメモリ31
A,31B,31Cに対する書込クロックWCK1,W
CK2,WCK3と、クロックCK1,CK2,CK3
との関係は次のように選べばよい。
3クロックを要するものとし、図5のタイミングチャー
トを画像処理回路21からラインメモリ31に対するデ
ータの書込動作に当てはめるとすると、図5(a) におい
て破線で示すように、画像処理回路21は、時刻t21
から4クロック(3クロック+前段のラッチ回路での1
クロック)だけ後の時刻t27に書込許可信号MWEを
立ち上がらせる。この書込許可信号MWEの立ち上がり
の後最初に立ち上がるクロックCK1を、最初に画像デ
ータの読出が行われるFIFOメモリ31Bに与えるこ
とで、最初のデータを当該FIFOメモリ31Bに書き
込むことができる。したがって、各FIFOメモリ31
A,31B,31Cに対する書込クロックWCK1,W
CK2,WCK3と、クロックCK1,CK2,CK3
との関係は次のように選べばよい。
【0066】 WCK1=CK3(=WCK13=RCK12=RCK2) WCK2=CK1(=WCK11=RCK13=RCK3) WCK3=CK2(=WCK12=RCK11=RCK1) このようにして、クロックCK1,CK2,CK3や出
力許可信号EN1,EN2,EN3が導出される信号ラ
イン61,62と、FIFOメモリ31A,31B,3
1C;32A,32B,32Cやバッファ33A,33
B,33C;34A,34B,34Cとの接続態様を、
個々のラインメモリ31,32ごとに適宜設定すること
により、異なるラインメモリ31,32などに対して共
通のラインメモリ制御回路40からのクロックCK1,
CK2,CK3および出力許可信号EN1,EN2,E
N3を与えて、各ラインメモリ31,32の書込および
読出を良好に制御することができる。このことは、さら
に多数のラインメモリが備えられている場合も同様であ
り、任意の数のラインメモリの制御を1個のラインメモ
リ制御回路40により達成できる。すなわち、各画像処
理回路において、水平同期信号HSYNCに対して所定
のタイミングで画像データの取り込みを行わせ、水平同
期信号HSYNCにより各画像処理回路がリセットされ
る期間には、1ライン分のデータをその前後のラインメ
モリに退避させることができる。
力許可信号EN1,EN2,EN3が導出される信号ラ
イン61,62と、FIFOメモリ31A,31B,3
1C;32A,32B,32Cやバッファ33A,33
B,33C;34A,34B,34Cとの接続態様を、
個々のラインメモリ31,32ごとに適宜設定すること
により、異なるラインメモリ31,32などに対して共
通のラインメモリ制御回路40からのクロックCK1,
CK2,CK3および出力許可信号EN1,EN2,E
N3を与えて、各ラインメモリ31,32の書込および
読出を良好に制御することができる。このことは、さら
に多数のラインメモリが備えられている場合も同様であ
り、任意の数のラインメモリの制御を1個のラインメモ
リ制御回路40により達成できる。すなわち、各画像処
理回路において、水平同期信号HSYNCに対して所定
のタイミングで画像データの取り込みを行わせ、水平同
期信号HSYNCにより各画像処理回路がリセットされ
る期間には、1ライン分のデータをその前後のラインメ
モリに退避させることができる。
【0067】以上のように本実施例のメモリ制御装置で
は、書込のタイミングが異なる複数のラインメモリに対
して共通のラインメモリ制御回路40を用いることがで
き、各ラインメモリごとに個々に制御回路を設ける必要
がない。このため構成が極めて簡素化され、コストを大
幅に低減することができる。しかも、多数のラインメモ
リが用いられる場合であっても、各ラインメモリのFI
FOメモリに書込クロックおよび読出クロックを与える
ためにラインメモリ制御回路40から導出される6本の
信号ライン61,62と、この6本の信号ライン61,
62を各ラインメモリを構成するFIFOメモリに接続
する信号ラインとが必要とされるに過ぎない。すなわ
ち、従来のように個々のラインメモリごとに制御回路が
必要な構成では、各制御回路と各ラインメモリを構成す
るFIFOメモリとを接続する信号ラインが必要である
ため、多数のラインメモリが必要な場合には信号ライン
が極めて多くなり、基板面積が増大するという問題が生
じていたのに対して、本実施例の構成では、このような
問題が生じない。
は、書込のタイミングが異なる複数のラインメモリに対
して共通のラインメモリ制御回路40を用いることがで
き、各ラインメモリごとに個々に制御回路を設ける必要
がない。このため構成が極めて簡素化され、コストを大
幅に低減することができる。しかも、多数のラインメモ
リが用いられる場合であっても、各ラインメモリのFI
FOメモリに書込クロックおよび読出クロックを与える
ためにラインメモリ制御回路40から導出される6本の
信号ライン61,62と、この6本の信号ライン61,
62を各ラインメモリを構成するFIFOメモリに接続
する信号ラインとが必要とされるに過ぎない。すなわ
ち、従来のように個々のラインメモリごとに制御回路が
必要な構成では、各制御回路と各ラインメモリを構成す
るFIFOメモリとを接続する信号ラインが必要である
ため、多数のラインメモリが必要な場合には信号ライン
が極めて多くなり、基板面積が増大するという問題が生
じていたのに対して、本実施例の構成では、このような
問題が生じない。
【0068】さらに、個々のラインメモリごとに制御回
路が必要であった従来の構成に比較して、複数のライン
メモリに対する制御装置をASIC(Application Spec
ificIntegrated Circuit)化した場合に、ピン数を格段
に削減できるから、このASICのパッケージを小型化
できる。これによって、画像処理装置の基板面積を一層
少なくすることができる。
路が必要であった従来の構成に比較して、複数のライン
メモリに対する制御装置をASIC(Application Spec
ificIntegrated Circuit)化した場合に、ピン数を格段
に削減できるから、このASICのパッケージを小型化
できる。これによって、画像処理装置の基板面積を一層
少なくすることができる。
【0069】また、ラインメモリ制御回路40は、3個
のFIFOメモリに対して循環的に読出および書込を行
うためのクロックCK1,CK2,CK3を生成し、ま
た3個のバッファ33A,33B,33C;34A,3
4B,34Cに対して循環的に出力を許可するための出
力許可信号EN1,EN2,EN3を生成すればよいか
ら、大きな数を計数することができるカウンタなどを要
することがない。すなわち、シフトレジスタ42および
フリップフロップ51,52,53などを含む簡単でし
かも安価な回路構成で実現できる。
のFIFOメモリに対して循環的に読出および書込を行
うためのクロックCK1,CK2,CK3を生成し、ま
た3個のバッファ33A,33B,33C;34A,3
4B,34Cに対して循環的に出力を許可するための出
力許可信号EN1,EN2,EN3を生成すればよいか
ら、大きな数を計数することができるカウンタなどを要
することがない。すなわち、シフトレジスタ42および
フリップフロップ51,52,53などを含む簡単でし
かも安価な回路構成で実現できる。
【0070】さらに、1ラインのデータ数が多いために
4個以上のFIFOメモリでラインメモリを構成する必
要があるときには、たとえば4個のFIFOメモリを循
環的に選択することができる4クロック周期の読出また
は書込のためのクロックを生成させればよく、このよう
な場合でも回路構成が過度に複雑化することがない。し
たがって、1ラインのデータ数の変更に容易に対応する
ことができる。
4個以上のFIFOメモリでラインメモリを構成する必
要があるときには、たとえば4個のFIFOメモリを循
環的に選択することができる4クロック周期の読出また
は書込のためのクロックを生成させればよく、このよう
な場合でも回路構成が過度に複雑化することがない。し
たがって、1ラインのデータ数の変更に容易に対応する
ことができる。
【0071】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、FIFO
メモリ31A,31B,31C;32A,32B,32
Cとして、出力を非同期に制御できないものを用いてい
るため、これらの出力の衝突を防ぐためにバッファ33
A,33B,33C;34A,34B,34Cを用いて
いるが、出力を非同期に制御できるFIFOメモリを用
いた場合には、このバッファは省かれてもよい。
ものではない。たとえば、上記の実施例では、FIFO
メモリ31A,31B,31C;32A,32B,32
Cとして、出力を非同期に制御できないものを用いてい
るため、これらの出力の衝突を防ぐためにバッファ33
A,33B,33C;34A,34B,34Cを用いて
いるが、出力を非同期に制御できるFIFOメモリを用
いた場合には、このバッファは省かれてもよい。
【0072】また、上記の実施例では、ラインメモリ制
御回路40が出力するクロックCK1,CK2,CK3
を書込クロックおよび読出クロックとして共通に用いて
いるが、書込クロックと読出クロックとを各別の構成に
より生成させることとしてもよい。さらに、上記の実施
例では、各ラインメモリ31,32に対して共通の読出
許可信号MREを用い、複数のラインメモリからのデー
タの読出が共通のタイミングで行われる場合について説
明したが、各ラインメモリごとにタイミングの異なる読
出許可信号を与えてもよい。ただし、この場合でも、個
々のラインメモリごとに、最初にデータの読出が行われ
るFIFOメモリに対して最初にデータの書込が行われ
るように、書込クロックと読出クロックとの関係を設定
する必要がある。
御回路40が出力するクロックCK1,CK2,CK3
を書込クロックおよび読出クロックとして共通に用いて
いるが、書込クロックと読出クロックとを各別の構成に
より生成させることとしてもよい。さらに、上記の実施
例では、各ラインメモリ31,32に対して共通の読出
許可信号MREを用い、複数のラインメモリからのデー
タの読出が共通のタイミングで行われる場合について説
明したが、各ラインメモリごとにタイミングの異なる読
出許可信号を与えてもよい。ただし、この場合でも、個
々のラインメモリごとに、最初にデータの読出が行われ
るFIFOメモリに対して最初にデータの書込が行われ
るように、書込クロックと読出クロックとの関係を設定
する必要がある。
【0073】また、上記の実施例では、ディジタル複写
機における画像処理を例にとっているが、本発明はたと
えばファクシミリ装置などの他の画像処理装置おける画
像データ処理装置に適用できるほか、画像データ以外に
も直列に転送されるデータに対する一連の処理を複数の
機能回路で行う必要があり、しかも機能回路間に複数の
FIFOメモリで構成される記憶手段が介挿される構成
に対して広く適用することができるものである。その
他、本発明の要旨を変更しない範囲で種々の設計変更を
施すことが可能である。
機における画像処理を例にとっているが、本発明はたと
えばファクシミリ装置などの他の画像処理装置おける画
像データ処理装置に適用できるほか、画像データ以外に
も直列に転送されるデータに対する一連の処理を複数の
機能回路で行う必要があり、しかも機能回路間に複数の
FIFOメモリで構成される記憶手段が介挿される構成
に対して広く適用することができるものである。その
他、本発明の要旨を変更しない範囲で種々の設計変更を
施すことが可能である。
【0074】
【発明の効果】以上のように本発明のメモリ制御装置に
よれば、複数のFIFOメモリに循環的にデータ書込が
行われるような書込クロックを生成し、複数のFIFO
メモリの記憶データが循環的に読み出されるような読出
クロックを生成することによって、複数のFIFOメモ
リを含むラインメモリの制御を良好に行うことができ
る。このように複数のFIFOメモリを循環的に選択す
るようなクロックは、カウンタなどの複雑な構成の回路
を用いることなく、簡単な回路構成で実現でき、これに
より、コストを大幅に低減することができる。
よれば、複数のFIFOメモリに循環的にデータ書込が
行われるような書込クロックを生成し、複数のFIFO
メモリの記憶データが循環的に読み出されるような読出
クロックを生成することによって、複数のFIFOメモ
リを含むラインメモリの制御を良好に行うことができ
る。このように複数のFIFOメモリを循環的に選択す
るようなクロックは、カウンタなどの複雑な構成の回路
を用いることなく、簡単な回路構成で実現でき、これに
より、コストを大幅に低減することができる。
【0075】また、複数の機能回路のそれぞれの間にラ
インメモリを介挿する場合に、書込クロックおよび読出
クロックを各ラインメモリに対して共通に用いることが
できるので、このようなクロックを発生させる回路はラ
インメモリの個数に依らずに1個で足りることになる。
これにより、構成が極めて簡素化される。しかも、従来
のように個々のラインメモリごとに制御回路を設けてい
た構成に比較して、上記の書込クロックおよび読出クロ
ックの生成のための構成を複数のラインメモリで共有で
きる本発明の構成では、信号ラインが格段に削減され、
上記複数の機能回路を含む装置が形成される基板の面積
を格段に縮小できるという利点もある。このようにし
て、構成が簡素化されることで、コストの低減にも寄与
することができる。
インメモリを介挿する場合に、書込クロックおよび読出
クロックを各ラインメモリに対して共通に用いることが
できるので、このようなクロックを発生させる回路はラ
インメモリの個数に依らずに1個で足りることになる。
これにより、構成が極めて簡素化される。しかも、従来
のように個々のラインメモリごとに制御回路を設けてい
た構成に比較して、上記の書込クロックおよび読出クロ
ックの生成のための構成を複数のラインメモリで共有で
きる本発明の構成では、信号ラインが格段に削減され、
上記複数の機能回路を含む装置が形成される基板の面積
を格段に縮小できるという利点もある。このようにし
て、構成が簡素化されることで、コストの低減にも寄与
することができる。
【図面の簡単な説明】
【図1】本発明の一実施例のメモリ制御装置を適用した
画像データ処理装置の基本構成を示すブロック図であ
る。
画像データ処理装置の基本構成を示すブロック図であ
る。
【図2】ラインメモリ制御回路の構成例を示すブロック
図である。
図である。
【図3】ラインメモリ制御回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図4】ラインメモリからの画像データの読出動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図5】ラインメモリに対する画像データの書込動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図6】複数の画像処理回路間にラインメモリを介挿し
て構成されている画像データ処理装置の基本構成を示す
ブロック図である。
て構成されている画像データ処理装置の基本構成を示す
ブロック図である。
【図7】白黒反転処理のための画像処理回路の構成例を
示すブロック図である。
示すブロック図である。
【図8】図6に示された構成の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図9】従来のメモリ制御装置の構成を示すブロック図
である。
である。
【図10】その動作を説明するためのタイミングチャー
トである。
トである。
21,22,23 画像処理回路 31,32,33 ラインメモリ 31A,31B,31C FIFOメモリ 32A,32B,32C FIFOメモリ 33A,33B,33C バッファ 34A,34B,34C バッファ 35,36 ラッチ回路 40 ラインメモリ制御回路 41 シフトレジスタ 42 NANDゲート 51,52,53 フリップフロップ
Claims (2)
- 【請求項1】複数のFIFOメモリで構成されている記
憶手段に対するデータの書込および読出を制御するため
のメモリ制御装置において、 データ転送のための基準クロックに基づいて、上記複数
のFIFOメモリに対してデータを循環的に書き込むた
めの書込クロックを生成する手段と、 上記基準クロックに基づいて、上記複数のFIFOメモ
リの記憶データを循環的に読み出すための読出クロック
を生成する手段とを含むことを特徴とするメモリ制御装
置。 - 【請求項2】第1の機能回路と第2の機能回路との間に
介挿され、この第1の機能回路と第2の機能回路との間
で転送されるデータを記憶することができる複数のFI
FOメモリで構成されている記憶手段に対する上記デー
タの書込および読出を制御するためのメモリ制御装置に
おいて、 データ転送のための基準クロックに基づいて、上記複数
のFIFOメモリに対してデータを循環的に書き込むた
めの書込クロックを生成する手段と、 上記基準クロックに基づいて、上記複数のFIFOメモ
リの記憶データを循環的に読み出すための読出クロック
を生成する手段と、 上記複数のFIFOメモリに対して、データの書込を許
容するための書込許可信号を共通に与える手段と、 上記複数のFIFOメモリに対して、データの読出を許
容するための読出許可信号を共通に与える手段と、 上記読出許可信号に応答して最初にデータの読出が行わ
れるFIFOメモリに、上記書込許可信号に応答して最
初のデータが書き込まれるように、上記読出クロックと
書込クロックとの関係を制御する手段とを含むことを特
徴とするメモリ制御装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3324764A JP2974476B2 (ja) | 1991-12-09 | 1991-12-09 | メモリ制御装置 |
EP19920120923 EP0546507A3 (en) | 1991-12-09 | 1992-12-08 | Fifo memory control device |
US07/987,159 US5331598A (en) | 1991-12-09 | 1992-12-08 | Memory control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3324764A JP2974476B2 (ja) | 1991-12-09 | 1991-12-09 | メモリ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05160971A true JPH05160971A (ja) | 1993-06-25 |
JP2974476B2 JP2974476B2 (ja) | 1999-11-10 |
Family
ID=18169418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3324764A Expired - Lifetime JP2974476B2 (ja) | 1991-12-09 | 1991-12-09 | メモリ制御装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5331598A (ja) |
EP (1) | EP0546507A3 (ja) |
JP (1) | JP2974476B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IL117134A (en) * | 1996-02-14 | 2000-01-31 | Galileo Technology Ltd | First-in first-out (fifo) buffer |
US6243770B1 (en) | 1998-07-21 | 2001-06-05 | Micron Technology, Inc. | Method for determining status of multiple interlocking FIFO buffer structures based on the position of at least one pointer of each of the multiple FIFO buffers |
DE19849909A1 (de) * | 1998-10-29 | 2000-05-04 | Philips Corp Intellectual Pty | Schaltungsanordnung zum Verarbeiten binärer Signale |
JP2003157228A (ja) * | 2001-11-20 | 2003-05-30 | Fujitsu Ltd | データ転送回路 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1486311A (en) * | 1974-09-03 | 1977-09-21 | Quantel Ltd | High speed digital information storage |
JPS5740800A (en) * | 1980-08-22 | 1982-03-06 | Mitsubishi Electric Corp | High-speed readout circuit of sequential storage device |
US4839866A (en) * | 1987-05-29 | 1989-06-13 | Texas Instruments Incorporated | Cascadable first-in, first-out memory |
EP0299264A3 (en) * | 1987-07-15 | 1991-03-20 | Advanced Micro Devices, Inc. | A byte queing/dequeuing apparatus for handling variable-length data words/instructions in a single clock cycle |
JPH01164562U (ja) * | 1988-05-07 | 1989-11-16 | ||
US5200925A (en) * | 1988-07-29 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Serial access semiconductor memory device and operating method therefor |
US5198999A (en) * | 1988-09-12 | 1993-03-30 | Kabushiki Kaisha Toshiba | Serial input/output semiconductor memory including an output data latch circuit |
JPH0391188A (ja) * | 1989-09-04 | 1991-04-16 | Matsushita Electric Ind Co Ltd | Fifoメモリ |
-
1991
- 1991-12-09 JP JP3324764A patent/JP2974476B2/ja not_active Expired - Lifetime
-
1992
- 1992-12-08 US US07/987,159 patent/US5331598A/en not_active Expired - Fee Related
- 1992-12-08 EP EP19920120923 patent/EP0546507A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
JP2974476B2 (ja) | 1999-11-10 |
EP0546507A3 (en) | 1993-08-11 |
EP0546507A2 (en) | 1993-06-16 |
US5331598A (en) | 1994-07-19 |
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