JPH11331560A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH11331560A JPH11331560A JP11023326A JP2332699A JPH11331560A JP H11331560 A JPH11331560 A JP H11331560A JP 11023326 A JP11023326 A JP 11023326A JP 2332699 A JP2332699 A JP 2332699A JP H11331560 A JPH11331560 A JP H11331560A
- Authority
- JP
- Japan
- Prior art keywords
- image processing
- image
- data
- unit
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Editing Of Facsimile Originals (AREA)
- Facsimile Image Signal Circuits (AREA)
- Image Processing (AREA)
- Storing Facsimile Image Data (AREA)
Abstract
(57)【要約】
【課題】 複数種類の画像処理を高速に行うことができ
る画像処理装置を提供する。 【解決手段】 画像処理装置は、ＦＩＦＯメモリ１１
１、第１の制御回路１１２、タイミング発生部１１３、
第２の制御回路１１４、ＬＩＦＯメモリ１１５を有する
速度変換部１０１と、一対の第１の画像処理部（１）１
２１、一対の第２の画像処理部（２）１２２、一対の第
３の画像処理部（３）１２３を有する画像処理部１０
２、さらには画像処理部１０２の後段の１ライン化部１
３１を備える。そして、分割ブロックごとに別々の同期
信号を使用し、転送時のタイミングずれをＦＩＦＯメモ
リ１１１、ＬＩＦＯメモリ１１５により吸収した後、画
像処理を行う。
る画像処理装置を提供する。 【解決手段】 画像処理装置は、ＦＩＦＯメモリ１１
１、第１の制御回路１１２、タイミング発生部１１３、
第２の制御回路１１４、ＬＩＦＯメモリ１１５を有する
速度変換部１０１と、一対の第１の画像処理部（１）１
２１、一対の第２の画像処理部（２）１２２、一対の第
３の画像処理部（３）１２３を有する画像処理部１０
２、さらには画像処理部１０２の後段の１ライン化部１
３１を備える。そして、分割ブロックごとに別々の同期
信号を使用し、転送時のタイミングずれをＦＩＦＯメモ
リ１１１、ＬＩＦＯメモリ１１５により吸収した後、画
像処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャナ、ファク
シミリ、複写機などに適用される画像処理装置に関し、
特に高速画像処理技術に関する。
シミリ、複写機などに適用される画像処理装置に関し、
特に高速画像処理技術に関する。
【０００２】
【従来の技術】近年、デジタル複写機、スキャナなどの
高速化が進んできている。高速化を達成するためには、
原稿を高速に読み取り、その画像データに対し高速に画
像処理を行う必要があるが、クロックを単純に高くする
と、回路の熱や動作マージンの不足による信頼性の欠
如、また電波障害の発生など技術課題が増える。
高速化が進んできている。高速化を達成するためには、
原稿を高速に読み取り、その画像データに対し高速に画
像処理を行う必要があるが、クロックを単純に高くする
と、回路の熱や動作マージンの不足による信頼性の欠
如、また電波障害の発生など技術課題が増える。
【０００３】そこで従来より、クロックを速くすること
なく高速処理に対応する方法が考えられている。例え
ば、特開平６−９８１６５号公報には、１ページ分の画
像データを主走査方向に複数に分割して複数ブロックの
構成として、これらブロックごとに並列処理を行うよう
にすると共に、必要に応じて一度ブロックに分割した画
像データをライン単位に戻すことで、ブロックに跨がっ
た画像処理を簡易に行うようにする技術が提案されてい
る。
なく高速処理に対応する方法が考えられている。例え
ば、特開平６−９８１６５号公報には、１ページ分の画
像データを主走査方向に複数に分割して複数ブロックの
構成として、これらブロックごとに並列処理を行うよう
にすると共に、必要に応じて一度ブロックに分割した画
像データをライン単位に戻すことで、ブロックに跨がっ
た画像処理を簡易に行うようにする技術が提案されてい
る。
【０００４】
【発明が解決しようとする課題】従来例では、ラインを
ブロック分割する機能を備え、各ブロックを同一の同期
信号で処理している。従って、複数種類の画像処理を並
列に行うことができず、複数種類の画像処理の高速化に
は限界があった。
ブロック分割する機能を備え、各ブロックを同一の同期
信号で処理している。従って、複数種類の画像処理を並
列に行うことができず、複数種類の画像処理の高速化に
は限界があった。
【０００５】そこで本発明は、複数種類の画像処理を高
速に行うことができる画像処理装置を提供することを目
的とする。
速に行うことができる画像処理装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、１ラインの画像データを任
意のｎ個にブロック分割し、それぞれの画像データを別
々の同期信号に同期して転送する画像読取装置からの画
像データを受け、この画像データに所定の画像処理を行
う画像処理装置において、ブロックごとに別々の同期信
号を用いて画像処理を行う第１の画像処理部と、ブロッ
クをライン単位で合成し、ｎ倍の周期の同期信号を用い
て画像処理を行う第２の画像処理部と、再度ブロックご
とにラインを分割して、元の周期に戻した同期信号を用
いて画像処理を行う第３の画像処理部と、を備えたこと
を特徴とする。
に、請求項１記載の発明は、１ラインの画像データを任
意のｎ個にブロック分割し、それぞれの画像データを別
々の同期信号に同期して転送する画像読取装置からの画
像データを受け、この画像データに所定の画像処理を行
う画像処理装置において、ブロックごとに別々の同期信
号を用いて画像処理を行う第１の画像処理部と、ブロッ
クをライン単位で合成し、ｎ倍の周期の同期信号を用い
て画像処理を行う第２の画像処理部と、再度ブロックご
とにラインを分割して、元の周期に戻した同期信号を用
いて画像処理を行う第３の画像処理部と、を備えたこと
を特徴とする。
【０００７】また上記目的を達成するために、請求項２
記載の発明は、請求項１記載の発明において、画像処理
後の画像データを並列化し、同一ライン周期にて処理ク
ロックを落として次段に転送する１ライン化部を備えた
ことを特徴とする。
記載の発明は、請求項１記載の発明において、画像処理
後の画像データを並列化し、同一ライン周期にて処理ク
ロックを落として次段に転送する１ライン化部を備えた
ことを特徴とする。
【０００８】また上記目的を達成するために、請求項３
記載の発明は、請求項１記載の発明において、画像デー
タを生成する画像生成部からの画像データと画像処理部
で処理された画像データとの合成処理を行う画像合成処
理部を備えたことを特徴とする。
記載の発明は、請求項１記載の発明において、画像デー
タを生成する画像生成部からの画像データと画像処理部
で処理された画像データとの合成処理を行う画像合成処
理部を備えたことを特徴とする。
【０００９】また上記目的を達成するために、請求項４
記載の発明は、請求項３記載の発明において、画像処理
後の画像データを並列化して、同一ライン周期にて、か
つ処理クロックを落とした後に画像合成処理部を持つこ
とを特徴とする。
記載の発明は、請求項３記載の発明において、画像処理
後の画像データを並列化して、同一ライン周期にて、か
つ処理クロックを落とした後に画像合成処理部を持つこ
とを特徴とする。
【００１０】また上記目的を達成するために、請求項５
記載の発明は、請求項３記載の発明において、画像生成
部に画像データを入力する入力インタフェースを備えた
ことを特徴とする。
記載の発明は、請求項３記載の発明において、画像生成
部に画像データを入力する入力インタフェースを備えた
ことを特徴とする。
【００１１】また上記目的を達成するために、請求項６
記載の発明は、請求項３記載の発明において、画像デー
タを入力するデータバスと画像データを出力するデータ
バスを１つにしたことを特徴とする。
記載の発明は、請求項３記載の発明において、画像デー
タを入力するデータバスと画像データを出力するデータ
バスを１つにしたことを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。図１は本発明の第１の実施の
形態を示す画像処理装置のブロック図である。画像処理
装置１００の後段に、速度変換部１０１と画像処理部１
０２からなる画像処理装置がある。速度変換部１０１
は、ＦＩＦＯ（ファースト・イン・ファースト・アウ
ト）メモリ１１１、第１の制御回路１１２、タイミング
発生部１１３、第２の制御回路１１４、ＬＩＦＯ（ラス
ト・イン・ファースト・アウト）メモリ１１５を有す
る。
図面を参照して説明する。図１は本発明の第１の実施の
形態を示す画像処理装置のブロック図である。画像処理
装置１００の後段に、速度変換部１０１と画像処理部１
０２からなる画像処理装置がある。速度変換部１０１
は、ＦＩＦＯ（ファースト・イン・ファースト・アウ
ト）メモリ１１１、第１の制御回路１１２、タイミング
発生部１１３、第２の制御回路１１４、ＬＩＦＯ（ラス
ト・イン・ファースト・アウト）メモリ１１５を有す
る。
【００１３】図６はＦＩＦＯメモリの動作を示す説明
図、図７はＬＩＦＯメモリの動作を示す説明図である。
これらの図に示されるように、ＦＩＦＯメモリ１１１は
データを入力した順番に出力するメモリで、ＬＩＦＯメ
モリ１１５はデータを最後から逆順に出力するメモリで
ある。画像処理部１０２は、一対の第１の画像処理部
（１）１２１、一対の第２の画像処理部（２）１２２、
一対の第３の画像処理部（３）１２３を有する。本実施
の形態では、１ラインをブロック１（前半）、ブロック
２（後半）に２分割した例を示す。
図、図７はＬＩＦＯメモリの動作を示す説明図である。
これらの図に示されるように、ＦＩＦＯメモリ１１１は
データを入力した順番に出力するメモリで、ＬＩＦＯメ
モリ１１５はデータを最後から逆順に出力するメモリで
ある。画像処理部１０２は、一対の第１の画像処理部
（１）１２１、一対の第２の画像処理部（２）１２２、
一対の第３の画像処理部（３）１２３を有する。本実施
の形態では、１ラインをブロック１（前半）、ブロック
２（後半）に２分割した例を示す。
【００１４】図３は画像読取装置からのデータタイミン
グを示す図、図４は速度変換後のデータタイミングを示
す図である。まず、画像読取装置からのデータタイミン
グについて説明する。図３において、１ラインの長さは
７５００画素であり、ブロック１とブロック２はそれぞ
れ３７５０画素ごとに分割されている。それぞれのブロ
ックの画像データとライン同期信号を受け取る。１ペー
ジの長さを表すフレームゲート信号はブロックで共通で
ある。本実施の形態ではブロック２が画像読取装置１０
０の都合で画像データの並びが後端からになっている
（７５００画素から順に３７５１画素まで並んでい
る）。
グを示す図、図４は速度変換後のデータタイミングを示
す図である。まず、画像読取装置からのデータタイミン
グについて説明する。図３において、１ラインの長さは
７５００画素であり、ブロック１とブロック２はそれぞ
れ３７５０画素ごとに分割されている。それぞれのブロ
ックの画像データとライン同期信号を受け取る。１ペー
ジの長さを表すフレームゲート信号はブロックで共通で
ある。本実施の形態ではブロック２が画像読取装置１０
０の都合で画像データの並びが後端からになっている
（７５００画素から順に３７５１画素まで並んでい
る）。
【００１５】画像読取装置１００から、ブロック１、ブ
ロック２ごとにそれぞれ画像データと同期信号が画像処
理装置の速度変換部１０１に入力される。ブロック１デ
ータはＦＩＦＯメモリ１１１、ブロック２データはＬＩ
ＦＯメモリ１１５へ入力同期信号に同期して入力され
る。ＦＩＦＯメモリ１１１、ＬＩＦＯメモリ１１５はブ
ロックサイズ分（本例では１ラインの半分）のメモリ量
を持つ。
ロック２ごとにそれぞれ画像データと同期信号が画像処
理装置の速度変換部１０１に入力される。ブロック１デ
ータはＦＩＦＯメモリ１１１、ブロック２データはＬＩ
ＦＯメモリ１１５へ入力同期信号に同期して入力され
る。ＦＩＦＯメモリ１１１、ＬＩＦＯメモリ１１５はブ
ロックサイズ分（本例では１ラインの半分）のメモリ量
を持つ。
【００１６】図４に示すように、ブロック１のデータ
は、速度変換部１０１の内部のタイミング発生部１１３
で生成されたライン同期信号に同期してＦＩＦＯメモリ
１１１から読み出される。ブロック２のデータは同様
に、タイミング発生部１１３で生成されたライン同期信
号でＬＩＦＯメモリ１１５から読み出される。ブロック
２のデータは、データを逆順に読み出すので、ブロック
のデータを完全に読み終わった後でないと読み出すこと
が出来ないため、ライン同期信号１ピリオド分データの
出力が遅延する（図４のＴ１）。
は、速度変換部１０１の内部のタイミング発生部１１３
で生成されたライン同期信号に同期してＦＩＦＯメモリ
１１１から読み出される。ブロック２のデータは同様
に、タイミング発生部１１３で生成されたライン同期信
号でＬＩＦＯメモリ１１５から読み出される。ブロック
２のデータは、データを逆順に読み出すので、ブロック
のデータを完全に読み終わった後でないと読み出すこと
が出来ないため、ライン同期信号１ピリオド分データの
出力が遅延する（図４のＴ１）。
【００１７】また、データの読み出しは、次のデータの
書き込み前に行う必要があるため、ブロック２のライン
同期信号はブロック１の同期信号より早くなる（図４の
Ｔ２）。そのため、画像処理１は、ライン同期信号、デ
ータタイミングはブロックごとに非同期の状態となる。
第１の画像処理部（１）１２１は、ブロック単位で独立
な処理を行うブロックであるため問題はない。
書き込み前に行う必要があるため、ブロック２のライン
同期信号はブロック１の同期信号より早くなる（図４の
Ｔ２）。そのため、画像処理１は、ライン同期信号、デ
ータタイミングはブロックごとに非同期の状態となる。
第１の画像処理部（１）１２１は、ブロック単位で独立
な処理を行うブロックであるため問題はない。
【００１８】図５は第２の画像処理部内のデータタイミ
ングを示す図である。第２の画像処理部（２）１２２
は、従来例にある拡大処理のような１ラインごとの処理
であるため、図５のように、ブロック１、ブロック２を
合成し、１ライン化する。このとき、動作クロックは元
のままとなるよう、１ピリオドを２倍の時間とし（図５
のＴ３）、偶数ライン、奇数ラインで並行動作を行う。
ングを示す図である。第２の画像処理部（２）１２２
は、従来例にある拡大処理のような１ラインごとの処理
であるため、図５のように、ブロック１、ブロック２を
合成し、１ライン化する。このとき、動作クロックは元
のままとなるよう、１ピリオドを２倍の時間とし（図５
のＴ３）、偶数ライン、奇数ラインで並行動作を行う。
【００１９】図８は第３の画像処理部内のデータタイミ
ングを示す図である。第３の画像処理部（３）１２３で
の画像処理は、再びブロック単位で行う処理のため図８
に示すように、ブロック１、ブロック２に分割して処理
を行う。そして通常は、画像処理後に書き込み部にデー
タを転送する。
ングを示す図である。第３の画像処理部（３）１２３で
の画像処理は、再びブロック単位で行う処理のため図８
に示すように、ブロック１、ブロック２に分割して処理
を行う。そして通常は、画像処理後に書き込み部にデー
タを転送する。
【００２０】図２は本発明の第２の実施の形態を示す画
像処理装置のブロック図である。画像処理装置１００の
後段に、速度変換部１０１と画像処理部１０２からなる
画像処理装置がある。速度変換部１０１は、ＦＩＦＯメ
モリ１１１、第１の制御回路１１２、タイミング発生部
１１３、第２の制御回路１１４、ＬＩＦＯメモリ１１５
を有する。画像処理部１０２は、一対の第１の画像処理
部（１）１２１、一対の第２の画像処理部（２）１２
２、一対の第３の画像処理部（３）１２３を有する。ま
た、本実施の形態の画像処理装置は、画像処理部１０２
の後段に１ライン化部１３１を有する。
像処理装置のブロック図である。画像処理装置１００の
後段に、速度変換部１０１と画像処理部１０２からなる
画像処理装置がある。速度変換部１０１は、ＦＩＦＯメ
モリ１１１、第１の制御回路１１２、タイミング発生部
１１３、第２の制御回路１１４、ＬＩＦＯメモリ１１５
を有する。画像処理部１０２は、一対の第１の画像処理
部（１）１２１、一対の第２の画像処理部（２）１２
２、一対の第３の画像処理部（３）１２３を有する。ま
た、本実施の形態の画像処理装置は、画像処理部１０２
の後段に１ライン化部１３１を有する。
【００２１】上述したように、通常は画像処理後に書き
込み部へデータを転送するが、図２に示す第２の実施の
形態のように、１ライン化部１３１で１ライン化を行
い、データを出力する場合もある。１ライン化部１３１
では、ブロックごとのライン同期信号１ピリオド内に全
ての画像処理後のブロック１、ブロック２データを１ラ
イン化して出力する処理を行う。
込み部へデータを転送するが、図２に示す第２の実施の
形態のように、１ライン化部１３１で１ライン化を行
い、データを出力する場合もある。１ライン化部１３１
では、ブロックごとのライン同期信号１ピリオド内に全
ての画像処理後のブロック１、ブロック２データを１ラ
イン化して出力する処理を行う。
【００２２】図９は画像処理時の１画素ビット構成を示
す図である。本実施の形態では、図９に示すように、８
ビットの量子化レベルで画像処理が行われる。つまり、
０〜２５５で濃度表現が可能となっている。
す図である。本実施の形態では、図９に示すように、８
ビットの量子化レベルで画像処理が行われる。つまり、
０〜２５５で濃度表現が可能となっている。
【００２３】図１０は画像処理後の１画素ビット構成
〔同図（ａ）〕と並列化〔同図（ｂ）〕を示す図であ
る。画像処理後の画像データは通常さらに量子化されビ
ット数が減る。この場合、図１０（ａ）に示すように、
４ビットになるとすると、これを図１０（ｂ）に示すよ
うに、８ビットバスで並列に転送すれば、同一のクロッ
クにてライン同期信号を１／２の周期にすることができ
る。この状態でブロック１，２を合成すれば、ライン同
期信号周期を変えずに１ライン化が可能となる。
〔同図（ａ）〕と並列化〔同図（ｂ）〕を示す図であ
る。画像処理後の画像データは通常さらに量子化されビ
ット数が減る。この場合、図１０（ａ）に示すように、
４ビットになるとすると、これを図１０（ｂ）に示すよ
うに、８ビットバスで並列に転送すれば、同一のクロッ
クにてライン同期信号を１／２の周期にすることができ
る。この状態でブロック１，２を合成すれば、ライン同
期信号周期を変えずに１ライン化が可能となる。
【００２４】本実施の形態の画像処理装置は、ＦＩＦＯ
メモリ１１１、第１の制御回路１１２、タイミング発生
部１１３、第２の制御回路１１４、ＬＩＦＯメモリ１１
５を有する速度変換部１０１と、一対の第１の画像処理
部（１）１２１、一対の第２の画像処理部（２）１２
２、一対の第３の画像処理部（３）１２３を有する画像
処理部１０２、さらには画像処理部１０２の後段の１ラ
イン化部１３１を備える。そして、分割ブロックごとに
別々の同期信号を使用し、転送時のタイミングずれ（図
３のスキュー）をＦＩＦＯメモリ１１１、ＬＩＦＯメモ
リ１１５により吸収した後、画像処理を行う。従って、
複数種類の画像処理を高速に行うことができる。
メモリ１１１、第１の制御回路１１２、タイミング発生
部１１３、第２の制御回路１１４、ＬＩＦＯメモリ１１
５を有する速度変換部１０１と、一対の第１の画像処理
部（１）１２１、一対の第２の画像処理部（２）１２
２、一対の第３の画像処理部（３）１２３を有する画像
処理部１０２、さらには画像処理部１０２の後段の１ラ
イン化部１３１を備える。そして、分割ブロックごとに
別々の同期信号を使用し、転送時のタイミングずれ（図
３のスキュー）をＦＩＦＯメモリ１１１、ＬＩＦＯメモ
リ１１５により吸収した後、画像処理を行う。従って、
複数種類の画像処理を高速に行うことができる。
【００２５】図１１は第３の実施の形態を示す画像処理
装置のブロック図である。第４の画像処理部（４）１２
４、第５の画像処理部（５）１２５は、第３の画像処理
部（３）１２３の同期信号をそのまま受けて第１、第
２、第３の画像処理部１２１，１２２，１２３とは異な
る処理を行う画像処理部である。第６の画像処理部
（６）１２６は、画像生成部１４１−１，１４１−２か
ら送られてくる画像データを第５の画像処理部（５）１
２５で処理された画像データと合成する。ブロック１、
ブロック２ごとに画像処理部１２６−１，１２６−２を
それぞれ持ち、それぞれ出力Ｉ／Ｆ１４２−１，１４２
−２より同期信号に同期して画像データを出力する。
装置のブロック図である。第４の画像処理部（４）１２
４、第５の画像処理部（５）１２５は、第３の画像処理
部（３）１２３の同期信号をそのまま受けて第１、第
２、第３の画像処理部１２１，１２２，１２３とは異な
る処理を行う画像処理部である。第６の画像処理部
（６）１２６は、画像生成部１４１−１，１４１−２か
ら送られてくる画像データを第５の画像処理部（５）１
２５で処理された画像データと合成する。ブロック１、
ブロック２ごとに画像処理部１２６−１，１２６−２を
それぞれ持ち、それぞれ出力Ｉ／Ｆ１４２−１，１４２
−２より同期信号に同期して画像データを出力する。
【００２６】図１７は画像合成のイメージを表す図であ
る。分かりやすいように合成される画像〔第５の画像処
理部（５）１２５からの出力画像〕２００を白紙（デジ
タル値０）、合成する画像２０１を周囲が黒部（デジタ
ル値２５５）にした場合、図に示すような合成後の出力
画像２０２が得られる。
る。分かりやすいように合成される画像〔第５の画像処
理部（５）１２５からの出力画像〕２００を白紙（デジ
タル値０）、合成する画像２０１を周囲が黒部（デジタ
ル値２５５）にした場合、図に示すような合成後の出力
画像２０２が得られる。
【００２７】図１８は画像処理部出力同期信号、データ
タイミングを示す図、図１９は副走査方向合成タイミン
グを示す図、図２０は主走査方向合成タイミングを示す
図である。これらの図において、Ｓ１はフレームゲート
信号、Ｓ２はブロック１ライン同期信号、Ｓ３はブロッ
ク２ライン同期信号、Ｄ１はブロック１画像データ、Ｄ
２はブロック２画像データ、Ｄ３はブロック１合成画像
データ、Ｄ４はブロック１合成後画像データを示す（図
１１参照）。合成のタイミングを図１８ないし図２０で
説明する。ブロック１が合成前画像の前半、ブロック２
は後半であり、本例は前半画像のみに合成を行うことか
ら、ブロック１のタイミングのみを示す。
タイミングを示す図、図１９は副走査方向合成タイミン
グを示す図、図２０は主走査方向合成タイミングを示す
図である。これらの図において、Ｓ１はフレームゲート
信号、Ｓ２はブロック１ライン同期信号、Ｓ３はブロッ
ク２ライン同期信号、Ｄ１はブロック１画像データ、Ｄ
２はブロック２画像データ、Ｄ３はブロック１合成画像
データ、Ｄ４はブロック１合成後画像データを示す（図
１１参照）。合成のタイミングを図１８ないし図２０で
説明する。ブロック１が合成前画像の前半、ブロック２
は後半であり、本例は前半画像のみに合成を行うことか
ら、ブロック１のタイミングのみを示す。
【００２８】図１８は第５の画像処理部（５）１２５の
出力タイミングを示している。本例では全ての画像処理
部でフレームゲート信号はブロック１のライン同期信号
の立ち下がりエッジと同期して変化している。また、ブ
ロック２とブロック１のタイミングは図のようにブロッ
ク１の１ラインのデータ後端と、ブロック２の１ライン
目の先端が繋がるようにしている。このようにすると、
第２の画像処理部（２）１２２での１ライン化が容易に
なる。この動作は本発明には直接関係ないので詳細説明
は省略する。
出力タイミングを示している。本例では全ての画像処理
部でフレームゲート信号はブロック１のライン同期信号
の立ち下がりエッジと同期して変化している。また、ブ
ロック２とブロック１のタイミングは図のようにブロッ
ク１の１ラインのデータ後端と、ブロック２の１ライン
目の先端が繋がるようにしている。このようにすると、
第２の画像処理部（２）１２２での１ライン化が容易に
なる。この動作は本発明には直接関係ないので詳細説明
は省略する。
【００２９】さて、画像生成部１４１−１からのデータ
は、第５の画像処理部（５）１２５からのブロック１ラ
イン同期信号に同期して予め決められたタイミングで出
力される。本例では３画素×３画素の合成画像を１ライ
ン目の主走査方向４画素目から出力する場合を示してい
る。ブロック１合成画像データは１ライン目主走査４画
素目から図のように、２５５，０，２５５と３ライン続
けて出力され、その後０を出力する（図２０）。図２０
に示す画素クロックは主走査方向の同期信号である。
は、第５の画像処理部（５）１２５からのブロック１ラ
イン同期信号に同期して予め決められたタイミングで出
力される。本例では３画素×３画素の合成画像を１ライ
ン目の主走査方向４画素目から出力する場合を示してい
る。ブロック１合成画像データは１ライン目主走査４画
素目から図のように、２５５，０，２５５と３ライン続
けて出力され、その後０を出力する（図２０）。図２０
に示す画素クロックは主走査方向の同期信号である。
【００３０】本例ではデジタル値が大きい方を出力す
る。よって合成後データは図１９のように３ライン繰り
返されるため、図１７の出力が得られる。合成画像の生
成方法は単純にデジタル値の大きい方を出力する方法に
限定はしない。合成する画像に対しては予め画像生成部
１４１のメモリにデータを用意しておく。
る。よって合成後データは図１９のように３ライン繰り
返されるため、図１７の出力が得られる。合成画像の生
成方法は単純にデジタル値の大きい方を出力する方法に
限定はしない。合成する画像に対しては予め画像生成部
１４１のメモリにデータを用意しておく。
【００３１】図１２は第４の実施形態を示す画像処理装
置のブロック図である。この例はｎ分割したブロックを
１ライン化部１４３で１ライン化して出力Ｉ／Ｆ１４２
へ出力するのに応用したものである。画像合成部を１ラ
イン化部１４３の後に置いたため、画像生成部１４１が
１つになり、コストダウンを図ることができる。合成タ
イミングは図１１の例と同様である。
置のブロック図である。この例はｎ分割したブロックを
１ライン化部１４３で１ライン化して出力Ｉ／Ｆ１４２
へ出力するのに応用したものである。画像合成部を１ラ
イン化部１４３の後に置いたため、画像生成部１４１が
１つになり、コストダウンを図ることができる。合成タ
イミングは図１１の例と同様である。
【００３２】図１３は第５の実施形態を示す画像処理装
置のブロック図である。また、図１４は第６の実施形態
を示す画像処理装置のブロック図である。これらの例は
画像生成部１４１に画像処理装置の外部から入力Ｉ／Ｆ
１４４を介して合成画像を入力することを示したもので
ある。図１４の例は図１３の例に対し、画像生成部１４
１と画像合成処理部１２６のデータバスを双方向にして
配線量を減らしたものである。本画像処理装置をＬＳＩ
化し、画像生成部１４１とそれ以外を別ＬＳＩ化したと
きに、ＬＳＩ間の配線面積が減り、コストダウンを図る
ことができる。具体的には図１３の例では、画像生成部
１４１のＩ／Ｆは、Ｓ４，Ｓ５，Ｓ６，Ｓ７で示される
信号線が必要であるが、図１４の例ではＳ８，Ｓ９のみ
である。
置のブロック図である。また、図１４は第６の実施形態
を示す画像処理装置のブロック図である。これらの例は
画像生成部１４１に画像処理装置の外部から入力Ｉ／Ｆ
１４４を介して合成画像を入力することを示したもので
ある。図１４の例は図１３の例に対し、画像生成部１４
１と画像合成処理部１２６のデータバスを双方向にして
配線量を減らしたものである。本画像処理装置をＬＳＩ
化し、画像生成部１４１とそれ以外を別ＬＳＩ化したと
きに、ＬＳＩ間の配線面積が減り、コストダウンを図る
ことができる。具体的には図１３の例では、画像生成部
１４１のＩ／Ｆは、Ｓ４，Ｓ５，Ｓ６，Ｓ７で示される
信号線が必要であるが、図１４の例ではＳ８，Ｓ９のみ
である。
【００３３】図１５は画像生成部の双方向制御の例を示
すブロック図である。画像生成部１４１は双方向バッフ
ァー部１５１により双方向制御される。双方向バッファ
ーの制御信号は図示しない外部コントローラにより制御
される。
すブロック図である。画像生成部１４１は双方向バッフ
ァー部１５１により双方向制御される。双方向バッファ
ーの制御信号は図示しない外部コントローラにより制御
される。
【００３４】図１６は画像生成部のブロック図である。
画像データはメモリ部１６５に記憶されており、画像出
力時は図示しない外部コントローラが、コマンドＩ／Ｆ
１６６を介して同期信号Ｓ１１に同期してメモリ内デー
タを画像処理装置へ出力するように、メモリ制御ブロッ
ク１６４、画像データ双方向制御ブロック１６１を制御
する。出力された画像データは図１５に示される双方向
バッファー部１５１を通して画像合成処理部１２６に入
力され、１ライン化後の画像データと合成される。逆に
入力Ｉ／Ｆ１４４からの画像データ（入力データ）は、
入力Ｉ／Ｆ同期信号に同期して画像合成処理部１２６に
入力され、画像合成部から双方向バッファーを介して画
像生成部１４１へ入力される。１６２は入力Ｉ／Ｆ、１
６３は出力Ｉ／Ｆを示す。
画像データはメモリ部１６５に記憶されており、画像出
力時は図示しない外部コントローラが、コマンドＩ／Ｆ
１６６を介して同期信号Ｓ１１に同期してメモリ内デー
タを画像処理装置へ出力するように、メモリ制御ブロッ
ク１６４、画像データ双方向制御ブロック１６１を制御
する。出力された画像データは図１５に示される双方向
バッファー部１５１を通して画像合成処理部１２６に入
力され、１ライン化後の画像データと合成される。逆に
入力Ｉ／Ｆ１４４からの画像データ（入力データ）は、
入力Ｉ／Ｆ同期信号に同期して画像合成処理部１２６に
入力され、画像合成部から双方向バッファーを介して画
像生成部１４１へ入力される。１６２は入力Ｉ／Ｆ、１
６３は出力Ｉ／Ｆを示す。
【００３５】
【発明の効果】請求項１記載の発明によれば、ブロック
ごとに別々の同期信号を用いて画像処理を行い、次に、
ブロックをライン単位で合成し、ｎ倍の周期の同期信号
を用いて画像処理を行い、最後に、再度ブロックごとに
ラインを分割して、元の周期に戻した同期信号を用いて
画像処理を行うことで、それぞれの画像処理に適した並
列処理が可能となり、高速画像処理が実現できる。
ごとに別々の同期信号を用いて画像処理を行い、次に、
ブロックをライン単位で合成し、ｎ倍の周期の同期信号
を用いて画像処理を行い、最後に、再度ブロックごとに
ラインを分割して、元の周期に戻した同期信号を用いて
画像処理を行うことで、それぞれの画像処理に適した並
列処理が可能となり、高速画像処理が実現できる。
【００３６】請求項２記載の発明によれば、上記に加
え、画像処理後の画像データを並列化し、同一ライン周
期にて処理クロックを落として次段に転送することで、
次段はブロック分割を考慮せず１ライン処理が行え、制
御が簡単になる。また、クロック周波数が下がることに
より、不要放射ノイズを出しにくくなる。
え、画像処理後の画像データを並列化し、同一ライン周
期にて処理クロックを落として次段に転送することで、
次段はブロック分割を考慮せず１ライン処理が行え、制
御が簡単になる。また、クロック周波数が下がることに
より、不要放射ノイズを出しにくくなる。
【００３７】請求項３記載の発明によれば、任意の位置
に画像生成部に登録した画像データをブロック分割した
画像に合成することができる。
に画像生成部に登録した画像データをブロック分割した
画像に合成することができる。
【００３８】請求項４記載の発明によれば、画像生成部
を１つにすることができ、コストダウンを図ることがで
きる。
を１つにすることができ、コストダウンを図ることがで
きる。
【００３９】請求項５記載の発明によれば、任意の画像
を任意のタイミングで画像生成部に登録して合成を行う
ことができる。
を任意のタイミングで画像生成部に登録して合成を行う
ことができる。
【００４０】請求項６記載の発明によれば、画像生成部
をそれ以外の本画像処理装置と別回路ブロックとした場
合、配線数が減りコストダウンを図ることができる。
をそれ以外の本画像処理装置と別回路ブロックとした場
合、配線数が減りコストダウンを図ることができる。
【図１】本発明の第１の実施の形態を示す画像処理装置
のブロック図である。
のブロック図である。
【図２】本発明の第２の実施の形態を示す画像処理装置
のブロック図である。
のブロック図である。
【図３】画像読取装置からのデータタイミングを示す図
である。
である。
【図４】速度変換後のデータタイミングを示す図であ
る。
る。
【図５】第２の画像処理部内のデータタイミングを示す
図である。
図である。
【図６】ＦＩＦＯメモリの動作を示す説明図である。
【図７】ＬＩＦＯメモリの動作を示す説明図である。
【図８】第３の画像処理部内のデータタイミングを示す
図である。
図である。
【図９】画像処理時の１画素ビット構成を示す図であ
る。
る。
【図１０】画像処理後の１画素ビット構成と並列化を示
す図である。
す図である。
【図１１】本発明の第３の実施の形態を示す画像処理装
置のブロック図である。
置のブロック図である。
【図１２】本発明の第４の実施の形態を示す画像処理装
置のブロック図である。
置のブロック図である。
【図１３】本発明の第５の実施の形態を示す画像処理装
置のブロック図である。
置のブロック図である。
【図１４】本発明の第６の実施の形態を示す画像処理装
置のブロック図である。
置のブロック図である。
【図１５】画像生成部の双方向制御の例を示すブロック
図である。
図である。
【図１６】画像生成部のブロック図である。
【図１７】画像合成のイメージを表す図である。
【図１８】画像処理部出力同期信号、データタイミング
を示す図である。
を示す図である。
【図１９】副走査方向合成タイミングを示す図である。
【図２０】主走査方向合成タイミングを示す図である。
１００ 画像読取装置 １０１ 速度変換部 １０２ 画像処理部 １１１ ＦＩＦＯメモリ １１２ 制御回路 １１３ タイミング発生部 １１４ 制御回路 １１５ ＬＩＦＯメモリ １２１ 第１の画像処理部 １２２ 第２の画像処理部 １２３ 第３の画像処理部 １２４ 第４の画像処理部 １２５ 第５の画像処理部 １２６ 第６の画像処理部 １２６−１，１２６−２ 画像合成処理部 １３１ １ライン化部 １４１ 画像生成部 １４２ 出力Ｉ／Ｆ １４３ １ライン化部 １４４ 入力Ｉ／Ｆ
Claims (6)
- 【請求項１】 １ラインの画像データを任意のｎ個にブ
ロック分割し、それぞれの画像データを別々の同期信号
に同期して転送する画像読取装置からの画像データを受
け、この画像データに所定の画像処理を行う画像処理装
置において、 ブロックごとに別々の同期信号を用いて画像処理を行う
第１の画像処理部と、 ブロックをライン単位で合成し、ｎ倍の周期の同期信号
を用いて画像処理を行う第２の画像処理部と、 再度ブロックごとにラインを分割して、元の周期に戻し
た同期信号を用いて画像処理を行う第３の画像処理部
と、 を備えたことを特徴とする画像処理装置。 - 【請求項２】 請求項１記載において、 画像処理後の画像データを並列化し、同一ライン周期に
て処理クロックを落として次段に転送する１ライン化部
を備えたことを特徴とする画像処理装置。 - 【請求項３】 請求項１記載において、 画像データを生成する画像生成部からの画像データと画
像処理部で処理された画像データとの合成処理を行う画
像合成処理部を備えたことを特徴とする画像処理装置。 - 【請求項４】 請求項３記載において、 画像処理後の画像データを並列化して、同一ライン周期
にて、かつ処理クロックを落とした後に画像合成処理部
を持つことを特徴とする画像処理装置。 - 【請求項５】 請求項３記載において、 画像生成部に画像データを入力する入力インタフェース
を備えたことを特徴とする画像処理装置。 - 【請求項６】 請求項３記載において、 画像データを入力するデータバスと画像データを出力す
るデータバスを１つにしたことを特徴とする画像処理装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02332699A JP3987652B2 (ja) | 1998-03-12 | 1999-02-01 | 画像処理装置 |
| US09/484,254 US6724497B1 (en) | 1999-02-01 | 2000-01-18 | Image processing device which can perform a plurality of types of image processing at high speed |
| DE10004070A DE10004070A1 (de) | 1999-02-01 | 2000-01-31 | Bildverarbeitungsvorrichtung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-80442 | 1998-03-12 | ||
| JP8044298 | 1998-03-12 | ||
| JP02332699A JP3987652B2 (ja) | 1998-03-12 | 1999-02-01 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11331560A true JPH11331560A (ja) | 1999-11-30 |
| JP3987652B2 JP3987652B2 (ja) | 2007-10-10 |
Family
ID=26360671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02332699A Expired - Fee Related JP3987652B2 (ja) | 1998-03-12 | 1999-02-01 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3987652B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012004898A (ja) * | 2010-06-17 | 2012-01-05 | Sharp Corp | 記憶装置、符号化装置、符号化方法及びコンピュータプログラム |
| CN111862494A (zh) * | 2020-07-15 | 2020-10-30 | 深圳市海恒智能科技有限公司 | 一种基于终端自助设备人脸识别的借还书方法及系统 |
-
1999
- 1999-02-01 JP JP02332699A patent/JP3987652B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012004898A (ja) * | 2010-06-17 | 2012-01-05 | Sharp Corp | 記憶装置、符号化装置、符号化方法及びコンピュータプログラム |
| CN111862494A (zh) * | 2020-07-15 | 2020-10-30 | 深圳市海恒智能科技有限公司 | 一种基于终端自助设备人脸识别的借还书方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3987652B2 (ja) | 2007-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102459917B1 (ko) | 이미지 신호 프로세서와 이를 포함하는 장치들 | |
| JP2008087462A (ja) | プリンタにおけるピクセルデータ処理の方法及びシステム | |
| JPH08251398A (ja) | 高アドレス能力印刷機の像信号を変調する方法及び装置 | |
| JP6565462B2 (ja) | 情報処理装置およびデータ転送方法 | |
| JP3987652B2 (ja) | 画像処理装置 | |
| JP3461363B2 (ja) | ビデオインタフェース | |
| US6724497B1 (en) | Image processing device which can perform a plurality of types of image processing at high speed | |
| JPS58198958A (ja) | ファクシミリ送信方法 | |
| JP2001230922A (ja) | 画像処理装置 | |
| JP5171770B2 (ja) | 画像処理装置及びその制御方法 | |
| JP2974476B2 (ja) | メモリ制御装置 | |
| JP4813405B2 (ja) | 画像処理装置、画像処理方法、画像処理プログラム、記録媒体 | |
| JP5423071B2 (ja) | データ転送装置及び撮像装置 | |
| JP3932813B2 (ja) | 画像処理装置 | |
| JP2955300B2 (ja) | 画像処理方法及びその装置 | |
| JPH11355576A (ja) | 画像処理装置 | |
| JP2955301B2 (ja) | 画像処理方法 | |
| JP2552305Y2 (ja) | 画像データ転送装置 | |
| JP2000211184A (ja) | デ―タ時間軸補正回路、レ―ザビ―ムプリンタ、映像信号処理装置、集積回路 | |
| JP2737932B2 (ja) | 画像データ縮小装置 | |
| JP3788566B2 (ja) | 密度変換装置 | |
| JPH0923317A (ja) | 画像処理装置 | |
| JPH11187227A (ja) | 画像形成装置 | |
| JPH07123185A (ja) | 画像処理装置 | |
| JP2000174944A (ja) | 画像データ転送方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040902 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040930 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070419 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070710 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070713 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100720 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130720 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |