JPH0923317A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH0923317A JPH0923317A JP7170878A JP17087895A JPH0923317A JP H0923317 A JPH0923317 A JP H0923317A JP 7170878 A JP7170878 A JP 7170878A JP 17087895 A JP17087895 A JP 17087895A JP H0923317 A JPH0923317 A JP H0923317A
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Abstract
を実行するようにして、低い周波数で2倍の処理速度を
得られ、又、画像処理装置をより実用性の高いものとす
ることにある。 【構成】 原画像を光電変換して読み取るデュアルチャ
ネルレジスタ型のCCD10と、当該CCD10からの
原画信号をAD変換して画像データを出力するA/D変
換回路21,22と、画像データを奇数ラインと偶数ラ
インの二つのグループに分けて送出する画像分離回路3
0と、当該画像分離回路30からの二つの出力データを
並列的に処理する2組の画像処理用回路40,50と、
当該画像処理回路40,50からの画像データで駆動す
る半導体レーザLD1,LD2を備える。
Description
で光電変換して読み取った原画信号にAD変換した画像
データに種々の画像処理を施して像担持体上に画像を形
成する画像処理装置に関し、特に記録速度の高速化を図
った画像処理装置に関する。
して単純にクロックの周波数を上げる方法が考えられ
る。斯かる手法は、WCLKを回転多面鏡の構成上の理
由から固体撮像素子の読み出しクロックと書き込み装置
を構成する回転多面鏡の回転周波数との応答性を充分に
得られないという課題があるためにレーザダイオードを
2個使用して2ライン同時に出力する装置が提案されて
いる。
理装置の要部構成を示すブロック図であり、図9は図8
に示した画像処理回路の要部構成を示したブロック図で
あり、図10は従来の画像処理装置に用いられる画像処
理部と周波数変換処理後の関係を示したタイムチャート
である。
デュアルチャネルレジスタタイプのCCD(以下、単に
CCDという)1、A/D変換器2,3、合成回路4、
画像処理回路5、周波数変換回路6、PWM回路7,8
等から構成することにより、2ライン同時記録すること
により高速記録を可能にしたものである。
画素)と偶数番目の画素(以下、偶数画素)の原画信号
を読み取ってA/D変換器2,3に転送する。当該A/
D変換器2,3は原画信号にA/D変換処理を施して合
成回路4に送出する。合成回路4は奇数画素の画像デー
タと偶数画素の画像データを合成して、連続する画素デ
ータに変換した後に画像処理回路5に送出する。画像処
理回路5は、必要な数種類の画像処理、例えば輝度−濃
度変換、拡大・縮小処理、空間フィルタ処理等を実行し
て周波数変換回路6に送出するものであり、例えば図9
に示す画像情報の空間周波数特性を変換する空間フィル
タ等で構成してある。斯かる空間フィルタは、例えば5
×5ラインのマトリックス演算を実現するため、ライン
メモリ11〜ラインメモリ14を使用して連続する5ラ
イン分の画像情報を使用して演算する。周波数変換回路
6は、書き込み装置の書き込み周波数と同期させるため
に当該空間周波数変換後の画像データをラインメモリ2
1〜ラインメモリ24に順次書き込み、当該データをラ
インメモリ21とラインメモリ23あるいはラインメモ
リ22とラインメモリ24の組み合わせで同時に読み出
してPWM回路7,8に送出する。PWM回路7,8
は、各々を独立にパルス幅変調を施し、2本のレーザダ
イオードで同時に2ライン分記録する。
CLKは書き込み用クロックに同期した書き込み装置を
構成する回転多面鏡から得られるタイミング信号であ
り、約4700画素の一走査ラインを書き込むための一
走査期間を示しており、CONT with CLKは
画像処理用クロックに同期したタイミング信号であり、
例えば固体撮像素子の読み取りタイミング信号であり、
約4700画素の一走査ラインの読み取り期間を示して
ある。このように、画像読み取り装置からの画像データ
は通常、ライン単位で、順次クロックに同期して出力さ
れる。この画素データを画像処理するスピードは前記ク
ロックによって決定される。ここで、2本のレーザダイ
オードで同時に2ライン分記録する場合、CLKに対し
てWCLKは遅い周波数でよい。例えば、画像処理用ク
ロックCLKとして、25MHzの周波数を選んだ場
合、A/D変換時の奇数データ、偶数データ用クロック
CLK2は12.5MHzとなる。また、書き込み用ク
ロックWCLKは約16MHz程度のクロックが選ばれ
る。
高速化を実現する場合、画像処理用クロックCLKをさ
らに高周波にしなければならないことになる。画像演算
素子の動作スピード、また画像処理のために使用してい
るラインメモリの動作スピードは通常30MHz程度が
限界でありこれ以上の周波数にて動作させるのは難しく
なる。また、高周波になればなるほどEMI(電磁放
射)対策も大変になる。
で、画像処理回路を2個並列に用意し、同時処理を実行
するようにして、低い周波数で2倍の処理速度を得られ
るようにした画像処理装置を提供することにある。
実用性の高いものとすることにある。
構成によって達成される。
電変換回路と、当該光電変換回路からの原画信号をAD
変換して画像データを出力するA/D変換回路と、画像
データを奇数ラインと偶数ラインの二つのグループに分
けて送出する画像分離回路と、当該画像分離回路からの
二つの出力データを並列的に処理する2組の画像処理用
回路と、当該画像処理回路からの画像データで画像を記
録する書き込み装置を備えることを特徴とする画像処理
装置。
数画素を別々に出力するデュアルチャネルレジスタ型の
であり、前記画像分離回路を各々独立にAD変換した奇
数画素データと偶数画素データとを少なくとも4ライン
分のラインメモリを使用して、奇数データと偶数データ
との合成をしながら奇数ラインと偶数ラインの二つのグ
ループに分けることを特徴とする(1)の画像処理装
置。
のラインメモリのうち、第1のラインメモリ、第2のラ
インメモリに奇数画素を書き込み、第3のラインメモリ
と第4のラインメモリに偶数画素を順次書き込み、第1
のラインメモリと第3のラインメモリから画像データを
読み出して合成することにより奇数ライン用画像データ
を生成し、第2のラインメモリと第4のラインメモリか
ら画像データを読み出して合成することにより偶数ライ
ン用画像データを生成することを特徴とする(2)の画
像処理装置。
理部までを同一周波数のクロックで制御するようにした
ことを特徴とする(1)から(3)の何れか一つに記載
の画像処理装置。
画像データが同時に入力されるような画像処理回路であ
って、画像処理としてN画素×Lライン(N,L:自然
数)の画素集合を参照して演算を行うため、同じ機能を
実現する2個以上の画像演算素子が画像データを保持す
るためのラインメモリをお互いに共有する構成としたこ
とを特徴とする画像処理装置。
列的に処理する画像処理回路と当該画像処理回路からの
出力データに基づいて2個のレーザダイオードを駆動し
て画像記録を行う書き込み装置を備える画像処理装置で
あって、前記画像処理回路から出力された奇数ラインデ
ータに基づいて奇数ライン用レーザダイオードを制御
し、偶数ラインデータに基づいて偶数ライン用レーザダ
イオードを制御することを特徴とする画像処理装置。
数ライン用ラインメモリとして少なくとも2ライン分以
上設け、前記画像処理回路で使用する画像処理用クロッ
クに同期する画像データから前記書き込み装置を構成す
るレーザダイオードを制御する記録用クロックに変換す
るようにしたことを特徴とする(6)に記載の画像処理
装置。
(先読み先出し)メモリであることを特徴とする
(2),(3),(5),(7)の何れか1記載の画像
処理装置。
画像読み取り装置からの画像データを奇数ラインと偶数
ラインにわけて各々処理することにより、結果的に画素
転送用クロックの2倍の処理スピードを得る。また、特
に空間フィルタ等のN画素×Mラインのマトリックス演
算を行う画像処理は、奇数ライン用ラインメモリと偶数
ライン用メモリを共有することにより、ラインメモリの
節約を実現できる。
ある。
画素、副走査方向lラインで構成される2次元データで
あり、400dpiの解像度でA3原稿を読み取った場
合、n=4677画素、l=6617ラインで構成され
る。
素、奇数ライン、偶数ラインについて説明をする。隣合
う画素の最初の画素を奇数画素、次の画素を偶数画素と
呼ぶことにする。図5において、nが偶数値の場合、
1,3,・・・,(n−1)番目の画素を奇数画素、
2,4,・・・,n番目の画素を偶数画素と呼ぶ。
次のラインを偶数ラインと呼ぶこととして、図5におい
て、lが偶数値の場合、1,3,・・・,(l−1)番
目のラインを奇数ライン、2,4,・・・,l番目のラ
インを偶数ラインと呼ぶ。
示すブロック図である。
ネルレジスタタイプのCCD(以下、単にCCDとい
う)10、A/D変換器21,22、画像分離回路3
0、画像処理回路40,50、周波数変換回路60、P
WM回路70,80、半導体レーザLD1,LD2から
構成して2ライン同時記録することにより高速記録を可
能にしたものである。以下に各部構成を説明する。
アルチャネルレジスタ型のCCDを使用して、奇数番目
の画素と偶数番目の画素を同時に読みだし、A/D変換
後画像分離回路に入力させる。光電変換部の光量ばらつ
きを補正するシェーディング補正は画像分離回路の前後
どちらで実行してもかまわない。画像分離回路により分
離された奇数ラインデータと偶数ラインデータは各々2
組の画像処理ブロックに入力され、同じ処理が施された
後、画像出力部に入力される。
オードにて奇数ライン及び偶数ラインを同時に記録す
る。レーザダイオードは例えば画像データに基づき、P
WM回路70,80でパルス幅変調(PWM)された信
号にてドライブされる。一般にレーザをドライブするた
めの規準クロックWCLKと画像処理部でのクロックは
異なるので、2ライン分のラインメモリを2組用意した
周波数変換処理部にて画像データをCLKに同期した信
号からWCLKに同期した信号に変換する。変換方法は
各々ラインメモリ21、ラインメモリ23に奇数ライン
データ、偶数ラインデータを各々クロックCLKで書き
込み、既に書き込まれているその前の奇数ラインデー
タ、偶数ラインデータを各々もう一方のラインメモリ2
2、ラインメモリ24から、クロックWCLKで読みだ
し、次のラインではラインメモリ22、ラインメモリ2
4に書き込み、ラインメモリ21、ラインメモリ23で
読み出すように制御する。以上が請求項6,7に記載の
説明に対応する。
置までを例示したが、書き込み装置がなく画像メモリ等
に一旦画像を格納するような装置、あるいは読み取り装
置を除いて外部から画像が入力されるような画像処理装
置であっても画像処理回路を並列的に処理することは有
効である。
ク図である。
34と、セレクタ35,36とNOT回路37とから構
成して、奇数ラインデータと偶数ラインデータを出力す
るものである。各部機能を以下に説明する。
り、データを書き込むと同時に既に書き込んであるデー
タを読み出すようになっている。ラインメモリ31,3
2はデータ入力端子DINに奇数画素データを入力し、
ラインメモリ33,34はデータ入力端子DINに偶数
画素データを入力する。ラインメモリ31及びラインメ
モリ33の出力端子DOUTはセレクタ35の入力端子
A,Bに接続してあり、ラインメモリ32及びラインメ
モリ33の出力端子はセレクタ36の入力端子A,Bに
接続してある。出力データDOUT1及び出力データD
OUT3は奇数ライン用データとなり、出力データDO
UT2及び出力データDOUT4は偶数ライン用データ
となる。
wclkでもあり、読み出しクロックrclkでもあ
る。/RRESはラインメモリ31〜34の読み出し用
内部アドレスカウンタをリセットする信号である。/W
RES1,/WRES2はラインメモリ31〜34の書
き込み用内部アドレスカウンタをリセットする信号であ
る。
を選択するものであり、NOT回路37で論理を反転し
てラインメモリ33,34に入力してある。
レベルの際に奇数画素に相当するデータDOUT1,デ
ータDOUT2を選択的に送出し、sel信号″1″レ
ベルの際に偶数画素に相当するデータDOUT3,デー
タDOUT4を選択的に送出するものであり、sel信
号をレベルを変化させることにより交互に選択的に出力
することにより奇数ラインデータ、偶数ラインデータを
生成して画像処理回路40,50に送出する。
する。
すタイムチャートである。
タ、偶数画素データが入力される。1ラインの画素数が
nとすれば、各々n/2の画素数が1ライン分に相当す
る。奇数ラインに対しては/WRES1をディセーブル
(Highレベル)にし、書き込み用内部アドレスカウ
ンタをCLKに同期してカウントアップさせながらライ
ンメモリ31,33に奇数ラインデータを書き込む。ラ
インメモリ31に奇数画素データが書き込まれ、ライン
メモリ33には偶数画素データが書き込まれる。/WR
ES1、/WRES2のディセーブル期間はn/2クロ
ックである。次の偶数ラインに対しては/WRES2を
ディセーブル(Highレベル)にし、書き込み用内部
アドレスカウンタをCLKに同期してカウントアップさ
せながらラインメモリ32,34に偶数ラインデータを
書き込む。ラインメモリ32に奇数画素データが書き込
まれ、ラインメモリ34に偶数画素データが書き込まれ
る。偶数ラインを書き込んでいる最中に/RRESをデ
ィセーブル(Highレベル)にし、読み出し用内部ア
ドレスカウンタをsel信号に従ってカウントアップを
開始させ、次の奇数ラインの書き込み期間が終了する前
にアクティブ(Lowレベル)に戻すようにタイミング
制御を行い、既に書き込まれているデータを読み出す。
アクティブ期間はnクロック幅である。sel信号のL
owレベルにてラインメモリ31,32(奇数画素)の
データを読み出し、sel信号のHighレベルにてラ
インメモリ33,34(偶数画素)のデータを読み出
し、セレクタ35,36にてこれらのデータを交互に切
り替えることにより、奇数ラインデータ、偶数ラインデ
ータを得る。また、このように処理することにより、同
一クロック周波数でA/D変換部から画像処理部までを
制御でき、等価的に演算スピードはこのクロックCLK
の2倍の性能が得られる。以上が請求項2〜4に記載の
発明に対応している。
しようとしたときに、画像情報の空間周波数特性を変換
する空問フィルタ処理などは、各々独立に処理を行う場
合、副走査方向の参照ラインが奇数ラインは奇数ライン
のみ、偶数ラインは偶数ラインのみとなり、飛び飛びの
ラインで処理を行わなければならなくなり、本来の空間
周波数特性が得られないという問題が発生する。これを
解決するために、図4に示したように互いのラインデー
タを共有するようにしてある。
現するブロック図である。
(M+2)ライン目の画像データが入力されている時、
ラインメモリ41からその前に書き込まれたMライン目
のデータが読み出され、ラインメモリ42からは(M−
2)ライン目のデータが読み出される。同様に、画素デ
ータ2(偶数ラインデータ)から(M+3)ライン目の
画像データが入力され、ラインメモリ43、ラインメモ
リ44からはそれぞれ(M+1)ライン目のデータ、
(M−1)ライン目のデータが読み出され、これらのデ
ータを空間フィルタ45、空間フィルタ46の該当する
入力部に入力することにより、期待する空間フィルタ処
理が実行できる。ここでは(5×5)の空間フィルタ処
理について説明したが、もちろん(N×L)[N,L:
自然数]の空間フィルタ処理、またはその他のマトリッ
クス演算を実行する際に有効である。以上が請求項5記
載の発明である。
ック図である。
ックCLKに同期して画像データを書き込まれる。/W
RES3及び/WRES4は1ライン単位で交互に有効
画素(例えば、4677画素)分だけディセーブル(H
ighレベル)になり、ラインメモリ61〜64の内部
書き込み用カウンタをカウントアップし、ラインメモリ
61,63に奇数ラインデータ、偶数ラインデータをそ
れぞれ書き込み、次のラインではラインメモリ62,6
4に奇数ラインデータ、偶数ラインデータを書き込むよ
うに制御する。
示すタイミングチャートである。
ックとしてWCLKが使用される。ここでは半導体レー
ザLD1変調用基準クロックとしてWCLK1、半導体
レーザLD2変調用基準クロックとしてWCLK2を使
用した場合を示してある。WCLK1とWCLK2は一
般に同一周波数で位相を半導体レーザLD1と半導体レ
ーザLD2との走査方向の位置関係によって相対的に変
わるように制御したクロックである。
に同期して生成され、1ライン単位で交互に有効画素数
(例えば、4677画素)分の期間だけディセーブル
(Highレベル)になり、ラインメモリ(FIFO)
の内部読み取り用カウンタをカウントアップし、ライン
メモリ61から奇数ラインデータを読み出し、次のライ
ンでラインメモリ62を読み出すように制御する。
LK2に同期して生成され、1ライン単位で交互に有効
画素数(例えば、4677画素)分の期間だけディセー
ブル(Highレベル)になり、ラインメモリ(FIF
O)の内部読み取り用カウンタをカウントアップし、ラ
インメモリ63から偶数ラインデータを読み出し、次の
ラインでラインメモリ64を読み出すように制御する。
owレベル期間中にDOUTをイネーブルにし、Hig
hレベル期間中にトライステートに制御するので、SE
LWRにてラインメモリ61,62の出力信号を交互に
イネーブルすることにより、半導体レーザLD1用デー
タを読み出している。同様にラインメモリ63,64の
出力信号を交互にイネーブルにして半導体レーザLD2
用データを読み出している。
り、2ライン同時に並列的に画像処理を実行することが
できるので、画像転送用クロックの2倍の処理スピード
を達成できる。結果として、演算素子の最高動作スピー
ドの2倍の演算スピードが得られ、またラインメモリを
共有することにより、ラインメモリ数は従来とほぼ同じ
で達成できる。
ク図である。
る。
ャートである。
ック図である。
る。
ングチャートである。
部構成を示すブロック図である。
ブロック図である。
位相関係を示したタイムチャートである。
Claims (8)
- 【請求項1】 原画像を光電変換して読み取る光電変換
回路と、当該光電変換回路からの原画信号をAD変換し
て画像データを出力するA/D変換回路と、画像データ
を奇数ラインと偶数ラインの二つのグループに分けて送
出する画像分離回路と、当該画像分離回路からの二つの
出力データを並列的に処理する2組の画像処理回路と、
当該画像処理回路からの画像データで画像を記録する書
き込み装置を備えることを特徴とする画像処理装置。 - 【請求項2】 前記光電変換回路が奇数画素と偶数画素
を別々に出力するデュアルチャネルレジスタ型のであ
り、前記画像分離回路を各々独立にAD変換した奇数画
素データと偶数画素データとを少なくとも4ライン分の
ラインメモリを使用して、奇数データと偶数データとの
合成をしながら奇数ラインと偶数ラインの二つのグルー
プに分けることを特徴とする請求項1記載の画像処理装
置。 - 【請求項3】 前記画像分離回路を構成する複数のライ
ンメモリのうち、第1のラインメモリ、第2のラインメ
モリに奇数画素を書き込み、第3のラインメモリと第4
のラインメモリに偶数画素を順次書き込み、第1のライ
ンメモリと第3のラインメモリから画像データを読み出
して合成することにより奇数ライン用画像データを生成
し、第2のラインメモリと第4のラインメモリから画像
データを読み出して合成することにより偶数ライン用画
像データを生成することを特徴とする請求項2記載の画
像処理装置。 - 【請求項4】 前記A/D変換回路部から画像処理部ま
でを同一周波数のクロックで制御するようにしたことを
特徴とする請求項1から請求項3の何れか一つに記載の
画像処理装置。 - 【請求項5】 少なくとも隣合う2ライン以上の画像デ
ータが同時に入力されるような画像処理回路において、
画像処理としてN画素×Lライン(N,L:自然数)の
画素集合を参照して演算を行うため、同じ機能を実現す
る2個以上の画像演算素子が画像データを保持するため
のラインメモリをお互いに共有する構成としたことを特
徴とする画像処理装置。 - 【請求項6】 奇数ライン、偶数ラインを各々並列的に
処理する画像処理回路と当該画像処理回路からの出力デ
ータに基づいて2個のレーザダイオードを駆動して画像
記録を行う書き込み装置を備える画像処理装置におい
て、前記画像処理部から出力された奇数ラインデータに
基づいて奇数ライン用レーザダイオードを制御し、偶数
ラインデータに基づいて偶数ライン用レーザダイオード
を制御することを特徴とする画像処理装置。 - 【請求項7】 奇数ライン用ラインメモリ及び偶数ライ
ン用ラインメモリとして少なくとも2ライン分以上設
け、前記画像処理回路で使用する画像処理用クロックに
同期する画像データから前記書き込み装置を構成するレ
ーザダイオードを制御する記録用クロックに変換するよ
うにしたことを特徴とする請求項6に記載の画像処理装
置。 - 【請求項8】 前記ラインメモリは、FIFO(先読み
先出し)メモリであることを特徴とする請求項2,3,
5,7の何れか1つに記載の画像処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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JP17087895A JP3458203B2 (ja) | 1995-07-06 | 1995-07-06 | 画像処理装置 |
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EP96110908A EP0752784B1 (en) | 1995-07-06 | 1996-07-05 | Image forming apparatus |
DE69619601T DE69619601T2 (de) | 1995-07-06 | 1996-07-05 | Bilderzeugungsgerät |
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