JPH05328039A - 画像読取装置 - Google Patents
画像読取装置Info
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- JPH05328039A JPH05328039A JP4132462A JP13246292A JPH05328039A JP H05328039 A JPH05328039 A JP H05328039A JP 4132462 A JP4132462 A JP 4132462A JP 13246292 A JP13246292 A JP 13246292A JP H05328039 A JPH05328039 A JP H05328039A
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Abstract
(57)【要約】
【目的】 画像読取を高速化する。画像領域で区分され
た複数の信号を並列に出力するイメ−ジセンサを、簡単
に利用できるように信号を処理する。 【構成】 画素の並びの奇数と偶数及び領域によって区
分された４並列信号を各々ＣＣＤを用いて出力するイメ
−ジセンサ２０を用い、信号処理回路によって、４組の
信号を１つの画像信号に合成する。奇数と偶数の信号を
アナログ信号で合成した後、Ａ／Ｄ変換し各々独立した
ＦＩＦＯメモリに各領域の信号を書込んで、領域の並び
順に読み出す。又は各々Ａ／Ｄ変換した後の４組の信号
を４つのＦＩＦＯメモリに各々書込み、読出す際に、奇
数と偶数の並び及び領域の並びに従った順番で読み出
す。
た複数の信号を並列に出力するイメ−ジセンサを、簡単
に利用できるように信号を処理する。 【構成】 画素の並びの奇数と偶数及び領域によって区
分された４並列信号を各々ＣＣＤを用いて出力するイメ
−ジセンサ２０を用い、信号処理回路によって、４組の
信号を１つの画像信号に合成する。奇数と偶数の信号を
アナログ信号で合成した後、Ａ／Ｄ変換し各々独立した
ＦＩＦＯメモリに各領域の信号を書込んで、領域の並び
順に読み出す。又は各々Ａ／Ｄ変換した後の４組の信号
を４つのＦＩＦＯメモリに各々書込み、読出す際に、奇
数と偶数の並び及び領域の並びに従った順番で読み出
す。
Description
【０００１】
【産業上の利用分野】本発明は、例えばデジタル複写機
の原稿画像読取部などに利用される画像読取装置に関す
る。
の原稿画像読取部などに利用される画像読取装置に関す
る。
【０００２】
【従来の技術】例えば複写機の分野では、画像編集が可
能で画像処理が容易であるため、最近ではアナログ複写
機に比べてデジタル複写機の需要が伸びている。しか
し、コピ−スピ−ドの点では、デジタル複写機はまだま
だアナログ複写機に及ばないのが実情である。その主な
理由は、デジタル複写機の原稿画像読取部に用いられ
る、ＣＣＤイメ−ジセンサの読取速度の限界にある。特
に、デジタル複写機の解像度を高めるためにＣＣＤイメ
−ジセンサの画素数を増やすと、それに反比例して１画
素あたりの信号読出に許される時間が短くなるので、セ
ンサの読取速度の制約を受け易くなる。
能で画像処理が容易であるため、最近ではアナログ複写
機に比べてデジタル複写機の需要が伸びている。しか
し、コピ−スピ−ドの点では、デジタル複写機はまだま
だアナログ複写機に及ばないのが実情である。その主な
理由は、デジタル複写機の原稿画像読取部に用いられ
る、ＣＣＤイメ−ジセンサの読取速度の限界にある。特
に、デジタル複写機の解像度を高めるためにＣＣＤイメ
−ジセンサの画素数を増やすと、それに反比例して１画
素あたりの信号読出に許される時間が短くなるので、セ
ンサの読取速度の制約を受け易くなる。
【０００３】ＣＣＤイメ−ジセンサの読取速度を高める
方法としては、従来より、センサの光電変換の効率（感
度）を上げて蓄積時間を短縮し、同時に電荷の転送速度
を上げる、というプロセス的な方法と、センサの出力回
路を並列化する方法とが用いられている。
方法としては、従来より、センサの光電変換の効率（感
度）を上げて蓄積時間を短縮し、同時に電荷の転送速度
を上げる、というプロセス的な方法と、センサの出力回
路を並列化する方法とが用いられている。
【０００４】後者の方法を用いた代表的なイメ−ジセン
サでは、１，２，３，４，・・・・と順番に一次元配列
された多数の画素のうち、奇数番目の画素（Ｏｄｄ：
１，３，５，・・・）と偶数番目の画素（Ｅｖｅｎ：
２，４，６，・・・）とをそれぞれ独立した別々の出力
回路に分けて接続し、奇数と偶数の２つの出力回路を並
列的に動作させることにより、通常の２倍の速度での信
号読出を可能にしている。読出された２系統のシリアル
画像信号は、合成して１つの時系列画像信号に変換され
る。なお、奇数番目の各画素の信号が現われるタイミン
グと偶数番目の各画素の信号が現われるタイミングと
を、互いに半画素周期ずらしたものと、同一にしたもの
とがある。例えば、互いに半画素周期ずれたタイミング
で出力される奇数画像信号と偶数画像信号とがある場
合、半画素周期毎に前者と後者の選択を切換えて出力す
れば、１，２，３，４，・・と画素の順番に並ぶように
合成された１つのシリアル画像信号が得られる。
サでは、１，２，３，４，・・・・と順番に一次元配列
された多数の画素のうち、奇数番目の画素（Ｏｄｄ：
１，３，５，・・・）と偶数番目の画素（Ｅｖｅｎ：
２，４，６，・・・）とをそれぞれ独立した別々の出力
回路に分けて接続し、奇数と偶数の２つの出力回路を並
列的に動作させることにより、通常の２倍の速度での信
号読出を可能にしている。読出された２系統のシリアル
画像信号は、合成して１つの時系列画像信号に変換され
る。なお、奇数番目の各画素の信号が現われるタイミン
グと偶数番目の各画素の信号が現われるタイミングと
を、互いに半画素周期ずらしたものと、同一にしたもの
とがある。例えば、互いに半画素周期ずれたタイミング
で出力される奇数画像信号と偶数画像信号とがある場
合、半画素周期毎に前者と後者の選択を切換えて出力す
れば、１，２，３，４，・・と画素の順番に並ぶように
合成された１つのシリアル画像信号が得られる。
【０００５】
【発明が解決しようとする課題】しかしながら依然とし
て、現在のＣＣＤイメ−ジセンサの読取速度は充分でな
い。即ち、出力回路を奇数と偶数に分けることによっ
て、それが１つの場合に比べて２倍の速度になるだけで
ある。
て、現在のＣＣＤイメ−ジセンサの読取速度は充分でな
い。即ち、出力回路を奇数と偶数に分けることによっ
て、それが１つの場合に比べて２倍の速度になるだけで
ある。
【０００６】ところで、最近になって、出力回路を４組
以上設け、４組以上に分割された画像信号を並列的に出
力しうるＣＣＤイメ−ジセンサが各社から発売されてい
る。同時に４画素の信号を読出すことができれば、従来
の更に２倍の読取速度が実現する。しかしながら市販の
ＣＣＤイメ−ジセンサは、例えば１００００画素の受光
素子を有するものでは、受光素子は１番〜５０００番の
奇数及び偶数と、５００１番〜１００００番の奇数及び
偶数との４組に区分されて、それぞれ独立した出力回路
に接続されている。即ち、４つのシリアル画像信号に
は、例えばあるタイミングで、１番目の画素，２番目の
画素，５００１番目の画素，及び５００２番目の画素の
信号が現われる。従って、これら４組の信号は、簡単に
１つの画像信号として取扱うことはできず、特に１番目
〜５０００番目の画素の領域と５００１番目から１００
００番目までの画素の領域とが大きく離れているため、
１番目〜５０００番目の画素領域と５００１番目から１
００００番目までの画素領域とを別々に画像処理しなけ
ればならない。複数の信号を独立した回路で別々に画像
処理すると、回路構成が複雑化するのは避けられない。
以上設け、４組以上に分割された画像信号を並列的に出
力しうるＣＣＤイメ−ジセンサが各社から発売されてい
る。同時に４画素の信号を読出すことができれば、従来
の更に２倍の読取速度が実現する。しかしながら市販の
ＣＣＤイメ−ジセンサは、例えば１００００画素の受光
素子を有するものでは、受光素子は１番〜５０００番の
奇数及び偶数と、５００１番〜１００００番の奇数及び
偶数との４組に区分されて、それぞれ独立した出力回路
に接続されている。即ち、４つのシリアル画像信号に
は、例えばあるタイミングで、１番目の画素，２番目の
画素，５００１番目の画素，及び５００２番目の画素の
信号が現われる。従って、これら４組の信号は、簡単に
１つの画像信号として取扱うことはできず、特に１番目
〜５０００番目の画素の領域と５００１番目から１００
００番目までの画素の領域とが大きく離れているため、
１番目〜５０００番目の画素領域と５００１番目から１
００００番目までの画素領域とを別々に画像処理しなけ
ればならない。複数の信号を独立した回路で別々に画像
処理すると、回路構成が複雑化するのは避けられない。
【０００７】従って本発明は、画像読取装置の読取速度
を高速化するとともに、信号処理を容易にして回路構成
が複雑化するのを防止することを課題とする。
を高速化するとともに、信号処理を容易にして回路構成
が複雑化するのを防止することを課題とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の画像読取装置は、４以上の光電変換素子が
一列に配列された光電変換素子群が領域毎に複数に区分
され、更に区分された各々の領域の光電変換素子群が予
め定めた順序で複数系統に区分され、区分された４組以
上の各々の光電変換素子群から出力される信号が現われ
る４以上の出力端子を有する画像読取手段；及び該画像
読取手段の前記出力端子に現われる複数系統の光電変換
素子群からの信号を画素順に並べて合成し、かつ区分さ
れた複数領域の光電変換素子群からの信号を画素順に並
べて合成し、１つの時系列信号として出力する、信号合
成手段；を備える。
に、本発明の画像読取装置は、４以上の光電変換素子が
一列に配列された光電変換素子群が領域毎に複数に区分
され、更に区分された各々の領域の光電変換素子群が予
め定めた順序で複数系統に区分され、区分された４組以
上の各々の光電変換素子群から出力される信号が現われ
る４以上の出力端子を有する画像読取手段；及び該画像
読取手段の前記出力端子に現われる複数系統の光電変換
素子群からの信号を画素順に並べて合成し、かつ区分さ
れた複数領域の光電変換素子群からの信号を画素順に並
べて合成し、１つの時系列信号として出力する、信号合
成手段；を備える。
【０００９】また第２番の発明では、前記信号合成手段
は、画像読取手段の前記出力端子に現われる複数系統の
光電変換素子群からのアナログ信号を合成する、アナロ
グ信号合成手段；該アナログ信号合成手段の出力に接続
されたＡ／Ｄ変換手段；該Ａ／Ｄ変換手段の出力に接続
されたデジタルメモリ手段；及び該デジタルメモリ手段
の読出しもしくは書込み制御によって前記画像読取手段
の複数領域に区分された光電変換素子群の信号を画素順
に並べる、メモリ制御手段；を含む。
は、画像読取手段の前記出力端子に現われる複数系統の
光電変換素子群からのアナログ信号を合成する、アナロ
グ信号合成手段；該アナログ信号合成手段の出力に接続
されたＡ／Ｄ変換手段；該Ａ／Ｄ変換手段の出力に接続
されたデジタルメモリ手段；及び該デジタルメモリ手段
の読出しもしくは書込み制御によって前記画像読取手段
の複数領域に区分された光電変換素子群の信号を画素順
に並べる、メモリ制御手段；を含む。
【００１０】また第３番の発明では、前記画像読取手段
は、予め定めた順序で区分された複数系統の画素の信号
を、互いに１画素周期の範囲内で位相をずらして出力す
るものとし、前記アナログ信号合成手段は、互いに位相
のずれた複数の画像信号を、互いに１画素周期以内でず
れたタイミングで選択し出力してそれらを合成するもの
とし、前記デジタルメモリ手段をＦＩＦＯメモリとす
る。
は、予め定めた順序で区分された複数系統の画素の信号
を、互いに１画素周期の範囲内で位相をずらして出力す
るものとし、前記アナログ信号合成手段は、互いに位相
のずれた複数の画像信号を、互いに１画素周期以内でず
れたタイミングで選択し出力してそれらを合成するもの
とし、前記デジタルメモリ手段をＦＩＦＯメモリとす
る。
【００１１】また第４番の発明では、前記信号合成手段
は、画像読取手段の前記出力端子に現われる複数系統の
光電変換素子群からのアナログ信号をそれぞれデジタル
信号に変換するＡ／Ｄ変換手段；該Ａ／Ｄ変換手段の出
力に接続されたデジタルメモリ手段；及び該デジタルメ
モリ手段の読出しもしくは書込み制御によって、予め定
めた順序で区分された複数系統の画素の信号、ならびに
前記画像読取手段の複数領域に区分された光電変換素子
群の信号を画素順に並べ、１つの画像信号に合成するメ
モリ制御手段；を含む。
は、画像読取手段の前記出力端子に現われる複数系統の
光電変換素子群からのアナログ信号をそれぞれデジタル
信号に変換するＡ／Ｄ変換手段；該Ａ／Ｄ変換手段の出
力に接続されたデジタルメモリ手段；及び該デジタルメ
モリ手段の読出しもしくは書込み制御によって、予め定
めた順序で区分された複数系統の画素の信号、ならびに
前記画像読取手段の複数領域に区分された光電変換素子
群の信号を画素順に並べ、１つの画像信号に合成するメ
モリ制御手段；を含む。
【００１２】また第５番の発明では、前記画像読取手段
は、予め定めた順序で区分された複数系統の画素の信号
を同一のタイミングでそれぞれ出力するものとし、前記
デジタルメモリ手段をＦＩＦＯメモリとする。
は、予め定めた順序で区分された複数系統の画素の信号
を同一のタイミングでそれぞれ出力するものとし、前記
デジタルメモリ手段をＦＩＦＯメモリとする。
【００１３】
【作用】本発明によれば、画像読取手段は、４以上の出
力端子を有し、区分された４組以上の各々の光電変換素
子群からの信号が実質上同時に、即ち並列的に出力され
るので、出力される画像信号の１画素あたりの周期が、
全画素を順番に出力する場合に比べて区分数倍になり、
区分数が多くなるに従って、単位時間あたりの読出可能
画素数が増え、高速画像読取が可能になる。画像読取手
段が並列的に出力する複数の信号は、一列に配列された
光電変換素子群を例えば偶数と奇数のような順番によっ
て区分した各々の系統からの信号と、領域毎に区分した
各々の領域からの信号であるが、信号合成手段がこれら
の信号を処理し、複数系統の光電変換素子群からの信号
を画素順に並べて合成し、かつ区分された複数領域の光
電変換素子群からの信号を画素順に並べて合成し、１つ
の時系列信号（画像信号）として出力する。従って、本
発明の画像読取装置に接続する画像処理回路は１つのみ
で良い。
力端子を有し、区分された４組以上の各々の光電変換素
子群からの信号が実質上同時に、即ち並列的に出力され
るので、出力される画像信号の１画素あたりの周期が、
全画素を順番に出力する場合に比べて区分数倍になり、
区分数が多くなるに従って、単位時間あたりの読出可能
画素数が増え、高速画像読取が可能になる。画像読取手
段が並列的に出力する複数の信号は、一列に配列された
光電変換素子群を例えば偶数と奇数のような順番によっ
て区分した各々の系統からの信号と、領域毎に区分した
各々の領域からの信号であるが、信号合成手段がこれら
の信号を処理し、複数系統の光電変換素子群からの信号
を画素順に並べて合成し、かつ区分された複数領域の光
電変換素子群からの信号を画素順に並べて合成し、１つ
の時系列信号（画像信号）として出力する。従って、本
発明の画像読取装置に接続する画像処理回路は１つのみ
で良い。
【００１４】第２番目の発明では、並び順によって区分
された複数系統の信号は、アナログ信号合成手段によっ
てアナログ信号の形で合成され、その後でＡ／Ｄ変換手
段によってデジタル信号に変換され、その後で、デジタ
ルメモリ手段に対する書込み又は読出しの際に、メモリ
制御手段の制御により、領域によって区分された複数グ
ル−プの画像信号が画素順に並べられ、１つの時系列信
号として出力される。第３番目の発明では、並び順によ
って例えば奇数番目と偶数番目に区分された複数系統の
信号は、互いに１画素周期の範囲内で位相をずらして出
力され、これらの信号は、アナログ信号合成手段が、互
いに１画素周期以内でずれたタイミングで例えば交互に
選択することによってそれらを合成する。またデジタル
メモリ手段はＦＩＦＯメモリであり、画素の順番はメモ
リ上で変化せず、先に書込んだ画素の情報が先に読み出
される。
された複数系統の信号は、アナログ信号合成手段によっ
てアナログ信号の形で合成され、その後でＡ／Ｄ変換手
段によってデジタル信号に変換され、その後で、デジタ
ルメモリ手段に対する書込み又は読出しの際に、メモリ
制御手段の制御により、領域によって区分された複数グ
ル−プの画像信号が画素順に並べられ、１つの時系列信
号として出力される。第３番目の発明では、並び順によ
って例えば奇数番目と偶数番目に区分された複数系統の
信号は、互いに１画素周期の範囲内で位相をずらして出
力され、これらの信号は、アナログ信号合成手段が、互
いに１画素周期以内でずれたタイミングで例えば交互に
選択することによってそれらを合成する。またデジタル
メモリ手段はＦＩＦＯメモリであり、画素の順番はメモ
リ上で変化せず、先に書込んだ画素の情報が先に読み出
される。
【００１５】第４番目の発明では、画像読取手段が出力
する全ての区分の画像信号は、まずＡ／Ｄ変換手段によ
ってデジタル信号に変換され、デジタルメモリ手段に対
する書込み又は読出しの際に、メモリ制御手段が、予め
定めた順序で区分された複数系統の画素の信号、ならび
に複数領域に区分された信号を画素順に並べ、１つの画
像信号に合成する。
する全ての区分の画像信号は、まずＡ／Ｄ変換手段によ
ってデジタル信号に変換され、デジタルメモリ手段に対
する書込み又は読出しの際に、メモリ制御手段が、予め
定めた順序で区分された複数系統の画素の信号、ならび
に複数領域に区分された信号を画素順に並べ、１つの画
像信号に合成する。
【００１６】第５番目の発明では、画像読取手段から出
力される複数の画像信号は、同一のタイミングでそれぞ
れの画素を出力する。またデジタルメモリ手段はＦＩＦ
Ｏメモリであり、画素の順番はメモリ上で変化せず、先
に書込んだ画素の情報が先に読み出される。
力される複数の画像信号は、同一のタイミングでそれぞ
れの画素を出力する。またデジタルメモリ手段はＦＩＦ
Ｏメモリであり、画素の順番はメモリ上で変化せず、先
に書込んだ画素の情報が先に読み出される。
【００１７】
【実施例】一実施例の画像読取装置の主要部の構成を図
１に示す。この実施例では、画像読取手段として、一次
元ＣＣＤイメ−ジセンサ２０を用いている。このイメ−
ジセンサ２０は、三菱電気株式会社製の集積回路であ
り、画素数が１００００、画素サイズが８×８μｍ、画
素配列はスタガ−配列、光検出器は埋込みフォトダイオ
−ドであり、シフトレジスタには、２相駆動型のＢＣＣ
Ｄが４並列に設けられており、各々のシフトレジスタは
８ＭＨｚのクロックパルスで駆動することができる。
１に示す。この実施例では、画像読取手段として、一次
元ＣＣＤイメ−ジセンサ２０を用いている。このイメ−
ジセンサ２０は、三菱電気株式会社製の集積回路であ
り、画素数が１００００、画素サイズが８×８μｍ、画
素配列はスタガ−配列、光検出器は埋込みフォトダイオ
−ドであり、シフトレジスタには、２相駆動型のＢＣＣ
Ｄが４並列に設けられており、各々のシフトレジスタは
８ＭＨｚのクロックパルスで駆動することができる。
【００１８】このイメ−ジセンサ２０の画素の領域は、
一列に並んだ画素群の１番から５０００番までの前半の
領域と、５００１番から１００００番までの後半の領域
の２つに区分されている。また、各領域の画素群は、更
に並び順の奇数番目と偶数番目とにそれぞれ区分されて
いる。画素群は、１番目，３番目，５番目，・・・と、
２番目，４番目，６番目，・・・と、５００１番目，５
００３番目，５００５番目，・・・と、５００２番目，
５００４番目，５００６番目，・・・の４つに区分され
ており、これらはそれぞれ独立した別々のＣＣＤシフト
レジスタに接続されている。従って、４つのＣＣＤシフ
トレジスタを並列に駆動することによって、実質上同時
に４つの画素の信号を並列に読み出すことができる。
一列に並んだ画素群の１番から５０００番までの前半の
領域と、５００１番から１００００番までの後半の領域
の２つに区分されている。また、各領域の画素群は、更
に並び順の奇数番目と偶数番目とにそれぞれ区分されて
いる。画素群は、１番目，３番目，５番目，・・・と、
２番目，４番目，６番目，・・・と、５００１番目，５
００３番目，５００５番目，・・・と、５００２番目，
５００４番目，５００６番目，・・・の４つに区分され
ており、これらはそれぞれ独立した別々のＣＣＤシフト
レジスタに接続されている。従って、４つのＣＣＤシフ
トレジスタを並列に駆動することによって、実質上同時
に４つの画素の信号を並列に読み出すことができる。
【００１９】４組に区分された各画素群の信号は、それ
ぞれイメ−ジセンサ２０の出力端子ＯＳＡ，ＯＳＢ，Ｏ
ＳＣ及びＯＳＤから出力される。端子φ１Ａ及びφ２Ａ
は、ＯＳＡに出力される信号をシフトするシフトレジス
タに与えるクロックの入力であり、端子φ１Ｂ及びφ２
Ｂは、ＯＳＢに出力される信号をシフトするシフトレジ
スタに与えるクロックの入力であり、端子φ１Ｃ及びφ
２Ｃは、ＯＳＣに出力される信号をシフトするシフトレ
ジスタに与えるクロックの入力であり、端子φ１Ｄ及び
φ２Ｄは、ＯＳＤに出力される信号をシフトするシフト
レジスタに与えるクロックの入力である。その他の端子
の機能は、一般に知られたイメ−ジセンサと同様であ
る。
ぞれイメ−ジセンサ２０の出力端子ＯＳＡ，ＯＳＢ，Ｏ
ＳＣ及びＯＳＤから出力される。端子φ１Ａ及びφ２Ａ
は、ＯＳＡに出力される信号をシフトするシフトレジス
タに与えるクロックの入力であり、端子φ１Ｂ及びφ２
Ｂは、ＯＳＢに出力される信号をシフトするシフトレジ
スタに与えるクロックの入力であり、端子φ１Ｃ及びφ
２Ｃは、ＯＳＣに出力される信号をシフトするシフトレ
ジスタに与えるクロックの入力であり、端子φ１Ｄ及び
φ２Ｄは、ＯＳＤに出力される信号をシフトするシフト
レジスタに与えるクロックの入力である。その他の端子
の機能は、一般に知られたイメ−ジセンサと同様であ
る。
【００２０】イメ−ジセンサ２０の各シフトレジスタに
印加されるクロックパルスφ１，φ２及び各種ゲ−ト信
号、ならびにその他の制御パルス信号は、タイミング発
生回路１０から出力される。
印加されるクロックパルスφ１，φ２及び各種ゲ−ト信
号、ならびにその他の制御パルス信号は、タイミング発
生回路１０から出力される。
【００２１】所定のクロックパルス及びゲ−ト信号を印
加して通常の駆動をした場合に、イメ−ジセンサ２０の
各出力端子ＯＳＡ，ＯＳＢ，ＯＳＣ及びＯＳＤから出力
される信号の例を図２に示す。図２を参照すると、ＯＳ
Ａには奇数番目の第１画素から第４９９９画素がクロッ
クに同期して順次にシリアル信号として出力され、ＯＳ
Ｂには偶数番目の第２画素から第５０００画素がクロッ
クに同期して順次にシリアル信号として出力され、ＯＳ
Ｃには奇数番目の第５００１画素から第９９９９画素が
クロックに同期して順次にシリアル信号として出力さ
れ、ＯＳＤには偶数番目の第５００２画素から第１００
００画素がクロックに同期して順次にシリアル信号とし
て出力される。また、ＯＳＢ及びＯＳＤに出力される偶
数番目の信号は、ＯＳＡ及びＯＳＣに出力される奇数番
目の信号に比べて、１画素周期の半周期分遅れている。
即ち、まず第１画素と第５００１画素がＯＳＡ及びＯＳ
Ｃに出力され、半周期遅れて第２画素と第５００２画素
がＯＳＢ及びＯＳＤに出力され、更に半周期後に、第３
画素と第５００３画素がＯＳＡ及びＯＳＣに出力され、
この動作が繰り返される。
加して通常の駆動をした場合に、イメ−ジセンサ２０の
各出力端子ＯＳＡ，ＯＳＢ，ＯＳＣ及びＯＳＤから出力
される信号の例を図２に示す。図２を参照すると、ＯＳ
Ａには奇数番目の第１画素から第４９９９画素がクロッ
クに同期して順次にシリアル信号として出力され、ＯＳ
Ｂには偶数番目の第２画素から第５０００画素がクロッ
クに同期して順次にシリアル信号として出力され、ＯＳ
Ｃには奇数番目の第５００１画素から第９９９９画素が
クロックに同期して順次にシリアル信号として出力さ
れ、ＯＳＤには偶数番目の第５００２画素から第１００
００画素がクロックに同期して順次にシリアル信号とし
て出力される。また、ＯＳＢ及びＯＳＤに出力される偶
数番目の信号は、ＯＳＡ及びＯＳＣに出力される奇数番
目の信号に比べて、１画素周期の半周期分遅れている。
即ち、まず第１画素と第５００１画素がＯＳＡ及びＯＳ
Ｃに出力され、半周期遅れて第２画素と第５００２画素
がＯＳＢ及びＯＳＤに出力され、更に半周期後に、第３
画素と第５００３画素がＯＳＡ及びＯＳＣに出力され、
この動作が繰り返される。
【００２２】図１を参照して説明する。イメ−ジセンサ
２０の出力端子ＯＳＡは増幅器３１の入力に接続され、
増幅器３１の出力はサンプルホ−ルド回路４１の入力に
接続され、サンプルホ−ルド回路４１の出力はアナログ
スイッチ５１に接続されている。同様に、イメ−ジセン
サ２０の出力端子ＯＳＢは増幅器３２の入力に接続さ
れ、増幅器３２の出力はサンプルホ−ルド回路４２の入
力に接続され、サンプルホ−ルド回路４２の出力はアナ
ログスイッチ５２に接続され、イメ−ジセンサ２０の出
力端子ＯＳＣは増幅器３３の入力に接続され、増幅器３
３の出力はサンプルホ−ルド回路４３の入力に接続さ
れ、サンプルホ−ルド回路４３の出力はアナログスイッ
チ５３に接続され、イメ−ジセンサ２０の出力端子ＯＳ
Ｄは増幅器３４の入力に接続され、増幅器３４の出力は
サンプルホ−ルド回路４４の入力に接続され、サンプル
ホ−ルド回路４４の出力はアナログスイッチ５４に接続
されている。また、アナログスイッチ５１及び５２の各
出力端子は、Ａ／Ｄ変換器６１のアナログ入力端子に共
通に接続されており、アナログスイッチ５３及び５４の
各出力端子は、Ａ／Ｄ変換器６２のアナログ入力端子に
共通に接続されている。更に、Ａ／Ｄ変換器６１のデジ
タル出力端子は、ＦＩＦＯ（先入れ・先出し）メモリ７
１のデ−タ入力端子に接続され、Ａ／Ｄ変換器６２のデ
ジタル出力端子は、ＦＩＦＯメモリ７２のデ−タ入力端
子に接続されている。２つのＦＩＦＯメモリ７１及び７
２の８ビットデ−タ出力端子ＤＯは、画像信号ラインに
共通に接続されている。
２０の出力端子ＯＳＡは増幅器３１の入力に接続され、
増幅器３１の出力はサンプルホ−ルド回路４１の入力に
接続され、サンプルホ−ルド回路４１の出力はアナログ
スイッチ５１に接続されている。同様に、イメ−ジセン
サ２０の出力端子ＯＳＢは増幅器３２の入力に接続さ
れ、増幅器３２の出力はサンプルホ−ルド回路４２の入
力に接続され、サンプルホ−ルド回路４２の出力はアナ
ログスイッチ５２に接続され、イメ−ジセンサ２０の出
力端子ＯＳＣは増幅器３３の入力に接続され、増幅器３
３の出力はサンプルホ−ルド回路４３の入力に接続さ
れ、サンプルホ−ルド回路４３の出力はアナログスイッ
チ５３に接続され、イメ−ジセンサ２０の出力端子ＯＳ
Ｄは増幅器３４の入力に接続され、増幅器３４の出力は
サンプルホ−ルド回路４４の入力に接続され、サンプル
ホ−ルド回路４４の出力はアナログスイッチ５４に接続
されている。また、アナログスイッチ５１及び５２の各
出力端子は、Ａ／Ｄ変換器６１のアナログ入力端子に共
通に接続されており、アナログスイッチ５３及び５４の
各出力端子は、Ａ／Ｄ変換器６２のアナログ入力端子に
共通に接続されている。更に、Ａ／Ｄ変換器６１のデジ
タル出力端子は、ＦＩＦＯ（先入れ・先出し）メモリ７
１のデ−タ入力端子に接続され、Ａ／Ｄ変換器６２のデ
ジタル出力端子は、ＦＩＦＯメモリ７２のデ−タ入力端
子に接続されている。２つのＦＩＦＯメモリ７１及び７
２の８ビットデ−タ出力端子ＤＯは、画像信号ラインに
共通に接続されている。
【００２３】サンプルホ−ルド回路４１及び４３はクロ
ックパルスＳＨ１に同期して信号をサンプリングし、サ
ンプルホ−ルド回路４２及び４４はクロックパルスＳＨ
２に同期して信号をサンプリングする。即ち、サンプル
ホ−ルド回路４１〜４４は、それぞれ端子ＯＳＡ，ＯＳ
Ｂ，ＯＳＣ及びＯＳＤからの信号の有効な画素レベルが
現われる毎に、即ち画素毎に、各々のレベルをサンプリ
ングし次の画素レベルが現われるまで保持する。端子Ｏ
ＳＡ及びＯＳＣからの信号と端子ＯＳＢ及びＯＳＤから
の信号は互いに半周期ずれて有期な画素レベルが現われ
るので、制御信号ＳＨ１とＳＨ２はタイミングが半周期
ずれている。
ックパルスＳＨ１に同期して信号をサンプリングし、サ
ンプルホ−ルド回路４２及び４４はクロックパルスＳＨ
２に同期して信号をサンプリングする。即ち、サンプル
ホ−ルド回路４１〜４４は、それぞれ端子ＯＳＡ，ＯＳ
Ｂ，ＯＳＣ及びＯＳＤからの信号の有効な画素レベルが
現われる毎に、即ち画素毎に、各々のレベルをサンプリ
ングし次の画素レベルが現われるまで保持する。端子Ｏ
ＳＡ及びＯＳＣからの信号と端子ＯＳＢ及びＯＳＤから
の信号は互いに半周期ずれて有期な画素レベルが現われ
るので、制御信号ＳＨ１とＳＨ２はタイミングが半周期
ずれている。
【００２４】アナログスイッチ５１及び５３の各制御端
子には制御信号ＳＥＬが印加され、他のアナログスイッ
チ５２及び５４の各制御端子には、信号ＳＥＬを反転し
た制御信号が印加される。制御信号ＳＥＬは、図示しな
いが、各出力端子ＯＳＡ〜ＯＳＤから出力される信号の
繰り返し周期と同一周期のクロックパルスである。即
ち、出力端子ＯＳＡに第１画素，第３画素，第５画素，
・・・が現われる時に、サンプルホ−ルド回路４１の出
力を通過するように（オンするように）アナログスイッ
チ５１を制御し、その時にはアナログスイッチ５２をオ
フし、逆に出力端子ＯＳＢに第２画素，第４画素，第６
画素，・・・が現われる時に、サンプルホ−ルド回路４
２の出力を通過するように（オンするように）アナログ
スイッチ５２を制御し、その時にはアナログスイッチ５
１をオフする。また、出力端子ＯＳＣに第５００１画
素，第５００３画素，第５００５画素，・・・が現われ
る時に、サンプルホ−ルド回路４３の出力を通過するよ
うに（オンするように）アナログスイッチ５３を制御
し、その時にはアナログスイッチ５４をオフし、逆に出
力端子ＯＳＤに第５００２画素，第５００４画素，第５
００６画素，・・・が現われる時に、サンプルホ−ルド
回路４４の出力を通過するように（オンするように）ア
ナログスイッチ５４を制御し、その時にはアナログスイ
ッチ５３をオフする。つまり、Ａ／Ｄ変換器６１のアナ
ログ入力端子には、半周期毎に、アナログスイッチ５１
からの信号とアナログスイッチ５２からの信号とが交互
に印加されることになり、Ａ／Ｄ変換器６１のアナログ
入力端子に印加される信号は、第１画素，第２画素，第
３画素，第４画素，第５画素，・・・，５０００と、奇
数と偶数の区別なく順番に並べられた画像信号になる。
同様に、Ａ／Ｄ変換器６２のアナログ入力端子には、半
周期毎に、アナログスイッチ５３からの信号とアナログ
スイッチ５４からの信号とが交互に印加されることにな
り、Ａ／Ｄ変換器６２のアナログ入力端子に印加される
信号は、第５００１画素，第５００２画素，第５００３
画素，第５００４画素，第５００５画素，・・・，１０
０００と、奇数と偶数の区別なく順番に並べられた画像
信号になる。
子には制御信号ＳＥＬが印加され、他のアナログスイッ
チ５２及び５４の各制御端子には、信号ＳＥＬを反転し
た制御信号が印加される。制御信号ＳＥＬは、図示しな
いが、各出力端子ＯＳＡ〜ＯＳＤから出力される信号の
繰り返し周期と同一周期のクロックパルスである。即
ち、出力端子ＯＳＡに第１画素，第３画素，第５画素，
・・・が現われる時に、サンプルホ−ルド回路４１の出
力を通過するように（オンするように）アナログスイッ
チ５１を制御し、その時にはアナログスイッチ５２をオ
フし、逆に出力端子ＯＳＢに第２画素，第４画素，第６
画素，・・・が現われる時に、サンプルホ−ルド回路４
２の出力を通過するように（オンするように）アナログ
スイッチ５２を制御し、その時にはアナログスイッチ５
１をオフする。また、出力端子ＯＳＣに第５００１画
素，第５００３画素，第５００５画素，・・・が現われ
る時に、サンプルホ−ルド回路４３の出力を通過するよ
うに（オンするように）アナログスイッチ５３を制御
し、その時にはアナログスイッチ５４をオフし、逆に出
力端子ＯＳＤに第５００２画素，第５００４画素，第５
００６画素，・・・が現われる時に、サンプルホ−ルド
回路４４の出力を通過するように（オンするように）ア
ナログスイッチ５４を制御し、その時にはアナログスイ
ッチ５３をオフする。つまり、Ａ／Ｄ変換器６１のアナ
ログ入力端子には、半周期毎に、アナログスイッチ５１
からの信号とアナログスイッチ５２からの信号とが交互
に印加されることになり、Ａ／Ｄ変換器６１のアナログ
入力端子に印加される信号は、第１画素，第２画素，第
３画素，第４画素，第５画素，・・・，５０００と、奇
数と偶数の区別なく順番に並べられた画像信号になる。
同様に、Ａ／Ｄ変換器６２のアナログ入力端子には、半
周期毎に、アナログスイッチ５３からの信号とアナログ
スイッチ５４からの信号とが交互に印加されることにな
り、Ａ／Ｄ変換器６２のアナログ入力端子に印加される
信号は、第５００１画素，第５００２画素，第５００３
画素，第５００４画素，第５００５画素，・・・，１０
０００と、奇数と偶数の区別なく順番に並べられた画像
信号になる。
【００２５】このようにして、Ａ／Ｄ変換器６１のアナ
ログ入力端子には、第１画素から第５０００画素の信号
がシリアル信号の形で順番に印加され、それと同時に、
Ａ／Ｄ変換器６２のアナログ入力端子には、第５００１
画素から第１００００画素の信号がシリアル信号の形で
順番に印加される。これらのアナログ信号は、Ａ／Ｄ変
換器６１及び６２によって、それぞれのレベルを示す８
ビットのデジタルデ−タに変換される。
ログ入力端子には、第１画素から第５０００画素の信号
がシリアル信号の形で順番に印加され、それと同時に、
Ａ／Ｄ変換器６２のアナログ入力端子には、第５００１
画素から第１００００画素の信号がシリアル信号の形で
順番に印加される。これらのアナログ信号は、Ａ／Ｄ変
換器６１及び６２によって、それぞれのレベルを示す８
ビットのデジタルデ−タに変換される。
【００２６】Ａ／Ｄ変換器６１から出力されるデジタル
デ−タの画像信号は、書込同期パルスＷＣＬＫに同期し
てＦＩＦＯメモリ７１に書込まれ、読出同期パルスＲＣ
ＬＫに同期してＦＩＦＯメモリ７１から読み出される。
また、Ａ／Ｄ変換器６２から出力されるデジタルデ−タ
の画像信号は、書込同期パルスＷＣＬＫに同期してＦＩ
ＦＯメモリ７２に書込まれ、読出同期パルスＲＣＬＫに
同期してＦＩＦＯメモリ７２から読み出される。但し、
ＦＩＦＯメモリ７１及び７２は、その読出許可端子ＲＥ
が低レベルＬの時にのみ、読出し動作が許可される。Ｆ
ＩＦＯメモリ７１及び７２の各読出許可端子ＲＥには、
それぞれ異なる制御信号が印加されるので、両者の読出
タイミングは異なる。
デ−タの画像信号は、書込同期パルスＷＣＬＫに同期し
てＦＩＦＯメモリ７１に書込まれ、読出同期パルスＲＣ
ＬＫに同期してＦＩＦＯメモリ７１から読み出される。
また、Ａ／Ｄ変換器６２から出力されるデジタルデ−タ
の画像信号は、書込同期パルスＷＣＬＫに同期してＦＩ
ＦＯメモリ７２に書込まれ、読出同期パルスＲＣＬＫに
同期してＦＩＦＯメモリ７２から読み出される。但し、
ＦＩＦＯメモリ７１及び７２は、その読出許可端子ＲＥ
が低レベルＬの時にのみ、読出し動作が許可される。Ｆ
ＩＦＯメモリ７１及び７２の各読出許可端子ＲＥには、
それぞれ異なる制御信号が印加されるので、両者の読出
タイミングは異なる。
【００２７】図１の装置の主要部の信号波形の一例を図
３に示す。図１及び図３を参照して説明する。書込同期
パルスＷＣＬＫは、その周期がイメ−ジセンサの各出力
端子ＯＳＡ〜ＯＳＤの信号の繰り返し周期の半分のクロ
ックパルスである。ＦＩＦＯメモリ７１及び７２は、各
々、書込同期パルスＷＣＬＫが低レベルから高レベルに
立ち上がる毎に、デ−タ入力端子ＤＩのデ−タを入力し
て記憶する。即ち、図３に示すように、ＷＣＬＫの１番
目のパルスの立ち上がり時に、奇数組の第１画素及び第
５００１画素のデ−タがＦＩＦＯメモリ７１及び７２に
書込まれ、ＷＣＬＫの２番目のパルスの立ち上がり時
に、偶数組の第２画素及び第５００２画素のデ−タがＦ
ＩＦＯメモリ７１及び７２に書込まれ、ＷＣＬＫの３番
目のパルスの立ち上がり時に、奇数組の第３画素及び第
５００３画素のデ−タがＦＩＦＯメモリ７１及び７２に
書込まれ、以後同様にして、ＷＣＬＫの各パルスの立ち
上がり毎に、奇数組と偶数組の画素のデ−タが繰り返し
ＦＩＦＯメモリ７１及び７２に書込まれる。
３に示す。図１及び図３を参照して説明する。書込同期
パルスＷＣＬＫは、その周期がイメ−ジセンサの各出力
端子ＯＳＡ〜ＯＳＤの信号の繰り返し周期の半分のクロ
ックパルスである。ＦＩＦＯメモリ７１及び７２は、各
々、書込同期パルスＷＣＬＫが低レベルから高レベルに
立ち上がる毎に、デ−タ入力端子ＤＩのデ−タを入力し
て記憶する。即ち、図３に示すように、ＷＣＬＫの１番
目のパルスの立ち上がり時に、奇数組の第１画素及び第
５００１画素のデ−タがＦＩＦＯメモリ７１及び７２に
書込まれ、ＷＣＬＫの２番目のパルスの立ち上がり時
に、偶数組の第２画素及び第５００２画素のデ−タがＦ
ＩＦＯメモリ７１及び７２に書込まれ、ＷＣＬＫの３番
目のパルスの立ち上がり時に、奇数組の第３画素及び第
５００３画素のデ−タがＦＩＦＯメモリ７１及び７２に
書込まれ、以後同様にして、ＷＣＬＫの各パルスの立ち
上がり毎に、奇数組と偶数組の画素のデ−タが繰り返し
ＦＩＦＯメモリ７１及び７２に書込まれる。
【００２８】一方、読出同期パルスＲＣＬＫは、書込同
期パルスＷＣＬＫの半分の繰り返し周期を有するクロッ
クパルスであり、また全画素の半分以上のデ−タがＦＩ
ＦＯメモリ７１及び７２に書込まれた後で現われる。即
ち、各ＦＩＦＯメモリに対して、読出し速度は書込み速
度の倍になるので、予め充分なデ−タの書込みを行なっ
た後で読出しを開始する。全画素の読出しを行なうため
に、読出同期パルスＲＣＬＫは１回あたり１００００パ
ルスが連続的に出力されるが、その期間の前半、即ちＲ
ＣＬＫの第１パルスから第５０００パルスの間は、ＦＩ
ＦＯメモリ７１及び７２の各読出許可端子ＲＥは、それ
ぞれ許可レベルＬ及び禁止レベルＨになっており、逆に
後半、即ちＲＣＬＫの第５００１パルスから第１０００
０パルスの間は、ＦＩＦＯメモリ７１及び７２の各読出
許可端子ＲＥは、それぞれ禁止レベルＨ及び許可レベル
Ｌになっている。
期パルスＷＣＬＫの半分の繰り返し周期を有するクロッ
クパルスであり、また全画素の半分以上のデ−タがＦＩ
ＦＯメモリ７１及び７２に書込まれた後で現われる。即
ち、各ＦＩＦＯメモリに対して、読出し速度は書込み速
度の倍になるので、予め充分なデ−タの書込みを行なっ
た後で読出しを開始する。全画素の読出しを行なうため
に、読出同期パルスＲＣＬＫは１回あたり１００００パ
ルスが連続的に出力されるが、その期間の前半、即ちＲ
ＣＬＫの第１パルスから第５０００パルスの間は、ＦＩ
ＦＯメモリ７１及び７２の各読出許可端子ＲＥは、それ
ぞれ許可レベルＬ及び禁止レベルＨになっており、逆に
後半、即ちＲＣＬＫの第５００１パルスから第１０００
０パルスの間は、ＦＩＦＯメモリ７１及び７２の各読出
許可端子ＲＥは、それぞれ禁止レベルＨ及び許可レベル
Ｌになっている。
【００２９】つまり、読出同期パルスＲＣＬＫの第１パ
ルスから第５０００パルスの間は、ＦＩＦＯメモリ７１
のみに対して読出制御が実施され、ＦＩＦＯメモリ７１
にそれまでに書込まれた第１画素〜第５０００画素の画
像デ−タが連続的に読み出される。そして、読出同期パ
ルスＲＣＬＫの第５００１パルスから第１００００パル
スの間は、ＦＩＦＯメモリ７２のみに対して読出制御が
実施され、ＦＩＦＯメモリ７２にそれまでに書込まれた
第５００１画素〜第１００００画素の画像デ−タが連続
的に読み出される。前半の期間にＦＩＦＯメモリ７１か
ら読み出される第１画素〜第５０００画素の画像デ−タ
と、後半の期間にＦＩＦＯメモリ７２から読み出される
第５００１画素〜第１００００画素の画像デ−タは、同
じ８ビットの画像信号ラインにそれぞれ出力される。こ
れにより、第１画素〜第１００００画素が時系列信号と
して順番に並んだ、シリアルデ−タの形で１つの画像信
号が得られる。
ルスから第５０００パルスの間は、ＦＩＦＯメモリ７１
のみに対して読出制御が実施され、ＦＩＦＯメモリ７１
にそれまでに書込まれた第１画素〜第５０００画素の画
像デ−タが連続的に読み出される。そして、読出同期パ
ルスＲＣＬＫの第５００１パルスから第１００００パル
スの間は、ＦＩＦＯメモリ７２のみに対して読出制御が
実施され、ＦＩＦＯメモリ７２にそれまでに書込まれた
第５００１画素〜第１００００画素の画像デ−タが連続
的に読み出される。前半の期間にＦＩＦＯメモリ７１か
ら読み出される第１画素〜第５０００画素の画像デ−タ
と、後半の期間にＦＩＦＯメモリ７２から読み出される
第５００１画素〜第１００００画素の画像デ−タは、同
じ８ビットの画像信号ラインにそれぞれ出力される。こ
れにより、第１画素〜第１００００画素が時系列信号と
して順番に並んだ、シリアルデ−タの形で１つの画像信
号が得られる。
【００３０】変形実施例の画像読取装置の主要部の構成
を図４に示す。この実施例では、画像読取手段として、
一次元ＣＣＤイメ−ジセンサ１２０を用いているが、各
出力端子ＯＳＡ〜ＯＳＤから出力される信号のタイミン
グが異なる他は、前記実施例のイメ−ジセンサ２０と同
一である。
を図４に示す。この実施例では、画像読取手段として、
一次元ＣＣＤイメ−ジセンサ１２０を用いているが、各
出力端子ＯＳＡ〜ＯＳＤから出力される信号のタイミン
グが異なる他は、前記実施例のイメ−ジセンサ２０と同
一である。
【００３１】所定のクロックパルス及びゲ−ト信号を印
加して通常の駆動をした場合に、イメ−ジセンサ１２０
の各出力端子ＯＳＡ，ＯＳＢ，ＯＳＣ及びＯＳＤから出
力される信号の例を図５に示す。図２を参照すると、Ｏ
ＳＡには奇数番目の第１画素から第４９９９画素がクロ
ックに同期して順次にシリアル信号として出力され、Ｏ
ＳＢには偶数番目の第２画素から第５０００画素がクロ
ックに同期して順次にシリアル信号として出力され、Ｏ
ＳＣには奇数番目の第５００１画素から第９９９９画素
がクロックに同期して順次にシリアル信号として出力さ
れ、ＯＳＤには偶数番目の第５００２画素から第１００
００画素がクロックに同期して順次にシリアル信号とし
て出力される。また、これらの信号の各画素のタイミン
グは全て同一であり、前記実施例のような半周期の遅れ
はない。
加して通常の駆動をした場合に、イメ−ジセンサ１２０
の各出力端子ＯＳＡ，ＯＳＢ，ＯＳＣ及びＯＳＤから出
力される信号の例を図５に示す。図２を参照すると、Ｏ
ＳＡには奇数番目の第１画素から第４９９９画素がクロ
ックに同期して順次にシリアル信号として出力され、Ｏ
ＳＢには偶数番目の第２画素から第５０００画素がクロ
ックに同期して順次にシリアル信号として出力され、Ｏ
ＳＣには奇数番目の第５００１画素から第９９９９画素
がクロックに同期して順次にシリアル信号として出力さ
れ、ＯＳＤには偶数番目の第５００２画素から第１００
００画素がクロックに同期して順次にシリアル信号とし
て出力される。また、これらの信号の各画素のタイミン
グは全て同一であり、前記実施例のような半周期の遅れ
はない。
【００３２】図４を参照して説明する。イメ−ジセンサ
１２０の出力端子ＯＳＡ〜ＯＳＤはそれぞれ増幅器１３
１〜１３４の入力に接続され、増幅器１３１〜１３４の
各出力はそれぞれサンプルホ−ルド回路１４１〜１４４
の入力に接続され、サンプルホ−ルド回路１４１〜１４
４の出力は、それぞれＡ／Ｄ変換器１６１〜１６４アナ
ログ入力端子に接続されている。また、Ａ／Ｄ変換器１
６１〜１６４の各デジタル出力端子は、それぞれＦＩＦ
Ｏメモリ１７１〜１７４のデ−タ入力端子ＤＩに接続さ
れている。この実施例では、イメ−ジセンサ１２０から
出力される４つの画像信号の間に位相差がないので、４
つのサンプルホ−ルド回路１４１〜１４４には、同一の
サンプリング用クロックパルスＳＨが印加される。ま
た、４組の信号は、奇数組と偶数組とが合成されずに、
それぞれ独立したＦＩＦＯメモリに書込まれる。ＦＩＦ
Ｏメモリ１７１〜１７４の書込み制御端子ＷＲには書込
同期パルスＷＣＬＫが印加され、ＦＩＦＯメモリ１７１
及び１７３の読出し制御端子ＲＤには読出同期パルスＲ
ＣＬＫＡが印加され、ＦＩＦＯメモリ１７２及び１７４
の読出し制御端子ＲＤには読出同期パルスＲＣＬＫＢが
印加される。またＦＩＦＯメモリ１７１及び１７２の読
出し許可制御端子ＲＥと、ＦＩＦＯメモリ１７３及び１
７４の読出し許可制御端子ＲＥには、それぞれ異なる制
御信号が印加される。
１２０の出力端子ＯＳＡ〜ＯＳＤはそれぞれ増幅器１３
１〜１３４の入力に接続され、増幅器１３１〜１３４の
各出力はそれぞれサンプルホ−ルド回路１４１〜１４４
の入力に接続され、サンプルホ−ルド回路１４１〜１４
４の出力は、それぞれＡ／Ｄ変換器１６１〜１６４アナ
ログ入力端子に接続されている。また、Ａ／Ｄ変換器１
６１〜１６４の各デジタル出力端子は、それぞれＦＩＦ
Ｏメモリ１７１〜１７４のデ−タ入力端子ＤＩに接続さ
れている。この実施例では、イメ−ジセンサ１２０から
出力される４つの画像信号の間に位相差がないので、４
つのサンプルホ−ルド回路１４１〜１４４には、同一の
サンプリング用クロックパルスＳＨが印加される。ま
た、４組の信号は、奇数組と偶数組とが合成されずに、
それぞれ独立したＦＩＦＯメモリに書込まれる。ＦＩＦ
Ｏメモリ１７１〜１７４の書込み制御端子ＷＲには書込
同期パルスＷＣＬＫが印加され、ＦＩＦＯメモリ１７１
及び１７３の読出し制御端子ＲＤには読出同期パルスＲ
ＣＬＫＡが印加され、ＦＩＦＯメモリ１７２及び１７４
の読出し制御端子ＲＤには読出同期パルスＲＣＬＫＢが
印加される。またＦＩＦＯメモリ１７１及び１７２の読
出し許可制御端子ＲＥと、ＦＩＦＯメモリ１７３及び１
７４の読出し許可制御端子ＲＥには、それぞれ異なる制
御信号が印加される。
【００３３】図４の装置の主要部の信号波形の一例を図
６に示す。図４及び図６を参照して説明する。書込同期
パルスＷＣＬＫは、その周期がイメ−ジセンサの各出力
端子ＯＳＡ〜ＯＳＤの信号の繰り返し周期と同一のクロ
ックパルスである。ＦＩＦＯメモリ１７１〜１７４は、
各々、書込同期パルスＷＣＬＫが低レベルから高レベル
に立ち上がる毎に、デ−タ入力端子ＤＩのデ−タを入力
して記憶する。即ち、図６に示すように、ＷＣＬＫの１
番目のパルスの立ち上がり時に、第１画素，第２画素，
第５００１画素，及び第５００２画素のデ−タがＦＩＦ
Ｏメモリ１７１，１７２，１７３及び１７４に書込ま
れ、ＷＣＬＫの２番目のパルスの立ち上がり時に、第３
画素，第４画素，及び第５００２画素のデ−タがＦＩＦ
Ｏメモリ７１及び７２に書込まれ、以後同様にして、Ｗ
ＣＬＫの各パルスの立ち上がり毎に、４組と各々の画素
のデ−タが、繰り返しＦＩＦＯメモリ１７１〜１７４に
書込まれる。
６に示す。図４及び図６を参照して説明する。書込同期
パルスＷＣＬＫは、その周期がイメ−ジセンサの各出力
端子ＯＳＡ〜ＯＳＤの信号の繰り返し周期と同一のクロ
ックパルスである。ＦＩＦＯメモリ１７１〜１７４は、
各々、書込同期パルスＷＣＬＫが低レベルから高レベル
に立ち上がる毎に、デ−タ入力端子ＤＩのデ−タを入力
して記憶する。即ち、図６に示すように、ＷＣＬＫの１
番目のパルスの立ち上がり時に、第１画素，第２画素，
第５００１画素，及び第５００２画素のデ−タがＦＩＦ
Ｏメモリ１７１，１７２，１７３及び１７４に書込ま
れ、ＷＣＬＫの２番目のパルスの立ち上がり時に、第３
画素，第４画素，及び第５００２画素のデ−タがＦＩＦ
Ｏメモリ７１及び７２に書込まれ、以後同様にして、Ｗ
ＣＬＫの各パルスの立ち上がり毎に、４組と各々の画素
のデ−タが、繰り返しＦＩＦＯメモリ１７１〜１７４に
書込まれる。
【００３４】一方、２つの読出同期パルスＲＣＬＫＡ及
びＲＣＬＫＢは、各々書込同期パルスＷＣＬＫの半分の
繰り返し周期を有するクロックパルスであり、両者は互
いに１８０度の位相差を有している。また読出同期パル
スＲＣＬＫＡ及びＲＣＬＫＢは、全画素の半分以上のデ
−タがＦＩＦＯメモリ１７１〜１７４に書込まれた後で
現われる。即ち、各ＦＩＦＯメモリに対して、読出し速
度は書込み速度の倍になるので、予め充分なデ−タの書
込みを行なった後で読出しを開始する。全画素の読出し
を行なうために、読出同期パルスＲＣＬＫＡ及びＲＣＬ
ＫＢは１回あたりそれぞれ５０００パルスが連続的に出
力されるが、その期間の前半、即ちＲＣＬＫＡ及びＲＣ
ＬＫＢの各々第１パルスから第２５００パルスの間は、
ＦＩＦＯメモリ１７１及び１７２の読出許可端子ＲＥが
許可レベルＬ、ＦＩＦＯメモリ１７３及び１７４の読出
許可端子ＲＥが禁止レベルＨになっており、逆に後半、
即ちＲＣＬＫＡ及びＲＣＬＫＢの各々の第２５０１パル
スから第５０００パルスの間は、ＦＩＦＯメモリ１７１
及び１７２の読出許可端子ＲＥが禁止レベルＨに、ＦＩ
ＦＯメモリ１７１及び１７２の読出許可端子ＲＥが許可
レベルＬになっている。
びＲＣＬＫＢは、各々書込同期パルスＷＣＬＫの半分の
繰り返し周期を有するクロックパルスであり、両者は互
いに１８０度の位相差を有している。また読出同期パル
スＲＣＬＫＡ及びＲＣＬＫＢは、全画素の半分以上のデ
−タがＦＩＦＯメモリ１７１〜１７４に書込まれた後で
現われる。即ち、各ＦＩＦＯメモリに対して、読出し速
度は書込み速度の倍になるので、予め充分なデ−タの書
込みを行なった後で読出しを開始する。全画素の読出し
を行なうために、読出同期パルスＲＣＬＫＡ及びＲＣＬ
ＫＢは１回あたりそれぞれ５０００パルスが連続的に出
力されるが、その期間の前半、即ちＲＣＬＫＡ及びＲＣ
ＬＫＢの各々第１パルスから第２５００パルスの間は、
ＦＩＦＯメモリ１７１及び１７２の読出許可端子ＲＥが
許可レベルＬ、ＦＩＦＯメモリ１７３及び１７４の読出
許可端子ＲＥが禁止レベルＨになっており、逆に後半、
即ちＲＣＬＫＡ及びＲＣＬＫＢの各々の第２５０１パル
スから第５０００パルスの間は、ＦＩＦＯメモリ１７１
及び１７２の読出許可端子ＲＥが禁止レベルＨに、ＦＩ
ＦＯメモリ１７１及び１７２の読出許可端子ＲＥが許可
レベルＬになっている。
【００３５】つまり、読出同期パルスＲＣＬＫＡの第１
パルスから第２５００パルスに対しては、ＦＩＦＯメモ
リ１７１のみに対して読出制御が実施され、ＦＩＦＯメ
モリ１７１にそれまでに書込まれた奇数組の第１画素〜
第４９９９画素の画像デ−タが連続的に読み出され、読
出同期パルスＲＣＬＫＢの第１パルスから第２５００パ
ルスに対しては、ＦＩＦＯメモリ１７２のみに対して読
出制御が実施され、ＦＩＦＯメモリ１７２にそれまでに
書込まれた偶数組の第２画素〜第５０００画素の画像デ
−タが連続的に読み出される。そして、読出同期パルス
ＲＣＬＫＡの第２５０１パルスから第５０００パルスに
対しては、ＦＩＦＯメモリ１７３のみに対して読出制御
が実施され、ＦＩＦＯメモリ１７３にそれまでに書込ま
れた奇数組の第５００１画素〜第９９９９画素の画像デ
−タが連続的に読み出され、読出同期パルスＲＣＬＫＢ
の第２５０１パルスから第５０００パルスに対しては、
ＦＩＦＯメモリ１７４のみに対して読出制御が実施さ
れ、ＦＩＦＯメモリ１７４にそれまでに書込まれた偶数
組の第５００２画素〜第１００００画素の画像デ−タが
連続的に読み出される。
パルスから第２５００パルスに対しては、ＦＩＦＯメモ
リ１７１のみに対して読出制御が実施され、ＦＩＦＯメ
モリ１７１にそれまでに書込まれた奇数組の第１画素〜
第４９９９画素の画像デ−タが連続的に読み出され、読
出同期パルスＲＣＬＫＢの第１パルスから第２５００パ
ルスに対しては、ＦＩＦＯメモリ１７２のみに対して読
出制御が実施され、ＦＩＦＯメモリ１７２にそれまでに
書込まれた偶数組の第２画素〜第５０００画素の画像デ
−タが連続的に読み出される。そして、読出同期パルス
ＲＣＬＫＡの第２５０１パルスから第５０００パルスに
対しては、ＦＩＦＯメモリ１７３のみに対して読出制御
が実施され、ＦＩＦＯメモリ１７３にそれまでに書込ま
れた奇数組の第５００１画素〜第９９９９画素の画像デ
−タが連続的に読み出され、読出同期パルスＲＣＬＫＢ
の第２５０１パルスから第５０００パルスに対しては、
ＦＩＦＯメモリ１７４のみに対して読出制御が実施さ
れ、ＦＩＦＯメモリ１７４にそれまでに書込まれた偶数
組の第５００２画素〜第１００００画素の画像デ−タが
連続的に読み出される。
【００３６】従って、前半の期間にＦＩＦＯメモリ１７
１から読み出される第１画素〜第４９９９画素の画像デ
−タ及びＦＩＦＯメモリ１７２から読み出される第２画
素〜第５０００画素の画像デ−タと、後半の期間にＦＩ
ＦＯメモリ１７３から読み出される第５００１画素〜第
９９９９画素の画像デ−タ及びＦＩＦＯメモリ１７４か
ら読み出される第５００２画素〜第１００００画素の画
像デ−タは、同じ８ビットの画像信号ラインにそれぞれ
出力される。これにより、第１画素〜第１００００画素
が時系列信号として順番に並んだ、シリアルデ−タの形
で１つの画像信号が得られる。
１から読み出される第１画素〜第４９９９画素の画像デ
−タ及びＦＩＦＯメモリ１７２から読み出される第２画
素〜第５０００画素の画像デ−タと、後半の期間にＦＩ
ＦＯメモリ１７３から読み出される第５００１画素〜第
９９９９画素の画像デ−タ及びＦＩＦＯメモリ１７４か
ら読み出される第５００２画素〜第１００００画素の画
像デ−タは、同じ８ビットの画像信号ラインにそれぞれ
出力される。これにより、第１画素〜第１００００画素
が時系列信号として順番に並んだ、シリアルデ−タの形
で１つの画像信号が得られる。
【００３７】上記実施例では、モノクロ用の画像読取装
置を示したが、カラ−画像読取装置についても同様に本
発明を実施しうる。例えば東芝株式会社で販売されてい
るイメ−ジセンサの中に、Ｒ，Ｇ，Ｂの各色を同時に撮
像し、各色の画像信号をそれぞれ４組に分離して各々独
立したＣＣＤシフトレジスタで並列に信号を出力しうる
ものがある。このイメ−ジセンサ画像読取手段としてを
用い、上記実施例のような回路をＲ，Ｇ，Ｂの各色につ
いて並列的に構成すれば、同時に１２画素（Ｒ，Ｇ，Ｂ
各４画素）の信号を読み出し、各色を画素の順番に並び
替えたＲ，Ｇ，Ｂの各画像信号を取り出すことができ
る。
置を示したが、カラ−画像読取装置についても同様に本
発明を実施しうる。例えば東芝株式会社で販売されてい
るイメ−ジセンサの中に、Ｒ，Ｇ，Ｂの各色を同時に撮
像し、各色の画像信号をそれぞれ４組に分離して各々独
立したＣＣＤシフトレジスタで並列に信号を出力しうる
ものがある。このイメ−ジセンサ画像読取手段としてを
用い、上記実施例のような回路をＲ，Ｇ，Ｂの各色につ
いて並列的に構成すれば、同時に１２画素（Ｒ，Ｇ，Ｂ
各４画素）の信号を読み出し、各色を画素の順番に並び
替えたＲ，Ｇ，Ｂの各画像信号を取り出すことができ
る。
【００３８】
【発明の効果】本発明によれば、画像読取手段は、４以
上の出力端子を有し、区分された４組以上の各々の光電
変換素子群からの信号が実質上同時に、即ち並列的に出
力されるので、出力される画像信号の１画素あたりの周
期が、全画素を順番に出力する場合に比べて区分数倍に
なり、区分数が多くなるに従って、単位時間あたりの読
出可能画素数が増え、高速画像読取が可能になる。画像
読取手段が並列的に出力する複数の信号は、一列に配列
された光電変換素子群を例えば偶数と奇数のような順番
によって区分した各々の系統からの信号と、領域毎に区
分した各々の領域からの信号であるが、信号合成手段が
これらの信号を処理し、複数系統の光電変換素子群から
の信号を画素順に並べて合成し、かつ区分された複数領
域の光電変換素子群からの信号を画素順に並べて合成
し、１つの時系列信号（画像信号）として出力する。従
って、本発明の画像読取装置に接続する画像処理回路は
１つのみで良い。
上の出力端子を有し、区分された４組以上の各々の光電
変換素子群からの信号が実質上同時に、即ち並列的に出
力されるので、出力される画像信号の１画素あたりの周
期が、全画素を順番に出力する場合に比べて区分数倍に
なり、区分数が多くなるに従って、単位時間あたりの読
出可能画素数が増え、高速画像読取が可能になる。画像
読取手段が並列的に出力する複数の信号は、一列に配列
された光電変換素子群を例えば偶数と奇数のような順番
によって区分した各々の系統からの信号と、領域毎に区
分した各々の領域からの信号であるが、信号合成手段が
これらの信号を処理し、複数系統の光電変換素子群から
の信号を画素順に並べて合成し、かつ区分された複数領
域の光電変換素子群からの信号を画素順に並べて合成
し、１つの時系列信号（画像信号）として出力する。従
って、本発明の画像読取装置に接続する画像処理回路は
１つのみで良い。
【００３９】第２番目及び第３番目の発明は、奇数と偶
数のように並び順によって区分された複数系統の信号
が、互いに時間的にずれて出力されるものを画像読取手
段として使用する場合に適している。即ち、この種の信
号は簡単にアナログ信号の形で合成しうる。アナログ信
号で合成することにより、デジタル信号処理に比べて回
路構成が簡単になり、例えば必要なＦＩＦＯメモリが減
少する。
数のように並び順によって区分された複数系統の信号
が、互いに時間的にずれて出力されるものを画像読取手
段として使用する場合に適している。即ち、この種の信
号は簡単にアナログ信号の形で合成しうる。アナログ信
号で合成することにより、デジタル信号処理に比べて回
路構成が簡単になり、例えば必要なＦＩＦＯメモリが減
少する。
【００４０】第４番目及び第５番目の発明は、画像読取
手段が出力する全ての区分の画像信号が、同じタイミン
グで出力される場合に適している。即ち、この種の信号
はアナログ信号の形で合成するのが難しいので、デジタ
ル信号処理によって合成する方が簡単である。
手段が出力する全ての区分の画像信号が、同じタイミン
グで出力される場合に適している。即ち、この種の信号
はアナログ信号の形で合成するのが難しいので、デジタ
ル信号処理によって合成する方が簡単である。
【図１】 実施例の画像読取装置の構成を示すブロック
図である。
図である。
【図２】 図１のイメ−ジセンサの出力信号を示す波形
図である。
図である。
【図３】 図１の装置各部の信号波形を示すタイムチャ
−トである。
−トである。
【図４】 変形実施例の画像読取装置の構成を示すブロ
ック図である。
ック図である。
【図５】 図４のイメ−ジセンサの出力信号を示す波形
図である。
図である。
【図６】 図４の装置各部の信号波形を示すタイムチャ
−トである。
−トである。
１０：タイミング発生回路 ２０，１２０：ＣＣＤイメ−ジセンサ ３１〜３４，１３１〜１３４：増幅器 ４１〜４４，１４１〜１４４：サンプルホ−ルド回路 ５１〜５４：アナログスイッチ ６１，６２，１６１〜１６４：Ａ／Ｄ変換器 ７１，７２，１７１〜１７４：ＦＩＦＯメモリ
Claims (5)
- 【請求項１】 ４以上の光電変換素子が一列に配列され
た光電変換素子群が領域毎に複数に区分され、更に区分
された各々の領域の光電変換素子群が予め定めた順序で
複数系統に区分され、区分された４組以上の各々の光電
変換素子群から出力される信号が現われる４以上の出力
端子を有する画像読取手段；及び該画像読取手段の前記
出力端子に現われる複数系統の光電変換素子群からの信
号を画素順に並べて合成し、かつ区分された複数領域の
光電変換素子群からの信号を画素順に並べて合成し、１
つの時系列信号として出力する、信号合成手段；を備え
る画像読取装置。 - 【請求項２】 前記信号合成手段は、画像読取手段の前
記出力端子に現われる複数系統の光電変換素子群からの
アナログ信号を合成する、アナログ信号合成手段；該ア
ナログ信号合成手段の出力に接続されたＡ／Ｄ変換手
段；該Ａ／Ｄ変換手段の出力に接続されたデジタルメモ
リ手段；及び該デジタルメモリ手段の読出しもしくは書
込み制御によって前記画像読取手段の複数領域に区分さ
れた光電変換素子群の信号を画素順に並べる、メモリ制
御手段；を含む、前記請求項１記載の画像読取装置。 - 【請求項３】 前記画像読取手段は、予め定めた順序で
区分された複数系統の画素の信号を、互いに１画素周期
の範囲内で位相をずらして出力し、前記アナログ信号合
成手段は、互いに位相のずれた複数の画像信号を、互い
に１画素周期以内でずれたタイミングで選択し出力して
それらを合成し、前記デジタルメモリ手段がＦＩＦＯメ
モリである、前記請求項２記載の画像読取装置。 - 【請求項４】 前記信号合成手段は、画像読取手段の前
記出力端子に現われる複数系統の光電変換素子群からの
アナログ信号をそれぞれデジタル信号に変換するＡ／Ｄ
変換手段；該Ａ／Ｄ変換手段の出力に接続されたデジタ
ルメモリ手段；及び該デジタルメモリ手段の読出しもし
くは書込み制御によって、予め定めた順序で区分された
複数系統の画素の信号、ならびに前記画像読取手段の複
数領域に区分された光電変換素子群の信号を画素順に並
べ、１つの画像信号に合成するメモリ制御手段；を含
む、前記請求項１記載の画像読取装置。 - 【請求項５】 前記画像読取手段は、予め定めた順序で
区分された複数系統の画素の信号を同一のタイミングで
それぞれ出力し、前記デジタルメモリ手段がＦＩＦＯメ
モリである、前記請求項４記載の画像読取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132462A JPH05328039A (ja) | 1992-05-25 | 1992-05-25 | 画像読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132462A JPH05328039A (ja) | 1992-05-25 | 1992-05-25 | 画像読取装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05328039A true JPH05328039A (ja) | 1993-12-10 |
Family
ID=15081936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132462A Pending JPH05328039A (ja) | 1992-05-25 | 1992-05-25 | 画像読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05328039A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0752784A2 (en) * | 1995-07-06 | 1997-01-08 | Konica Corporation | Image forming apparatus |
| JPH0923317A (ja) * | 1995-07-06 | 1997-01-21 | Konica Corp | 画像処理装置 |
| JP2003169190A (ja) * | 2001-11-30 | 2003-06-13 | Konica Corp | 画像読取装置 |
| US7053941B1 (en) | 1999-08-19 | 2006-05-30 | Canon Kabushiki Kaisha | Image input apparatus |
| JP2006201763A (ja) * | 2004-12-23 | 2006-08-03 | Samsung Electronics Co Ltd | 表示装置、その駆動方法及び表示装置用駆動装置 |
| JP2007114105A (ja) * | 2005-10-21 | 2007-05-10 | Shimadzu Corp | ２次元放射線検出器、及び、該２次元放射線検出器を備えた放射線撮像装置 |
| JP2007251404A (ja) * | 2006-03-14 | 2007-09-27 | Mitsubishi Electric Corp | 信号読み出し回路及びイメージセンサ |
| JP2012095010A (ja) * | 2010-10-25 | 2012-05-17 | Funai Electric Co Ltd | 画像読取装置 |
| US8325260B2 (en) | 2008-12-17 | 2012-12-04 | Canon Kabushiki Kaisha | Solid-state imaging apparatus including pixel matrix with selectable blocks of output lines and imaging system using the solid-state imaging apparatus |
-
1992
- 1992-05-25 JP JP4132462A patent/JPH05328039A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0752784A2 (en) * | 1995-07-06 | 1997-01-08 | Konica Corporation | Image forming apparatus |
| JPH0923317A (ja) * | 1995-07-06 | 1997-01-21 | Konica Corp | 画像処理装置 |
| EP0752784A3 (en) * | 1995-07-06 | 1998-04-15 | Konica Corporation | Image forming apparatus |
| US5963344A (en) * | 1995-07-06 | 1999-10-05 | Konica Corporation | Image forming apparatus |
| US7542081B2 (en) | 1999-08-19 | 2009-06-02 | Canon Kabushiki Kaisha | Image input apparatus |
| US7053941B1 (en) | 1999-08-19 | 2006-05-30 | Canon Kabushiki Kaisha | Image input apparatus |
| JP2003169190A (ja) * | 2001-11-30 | 2003-06-13 | Konica Corp | 画像読取装置 |
| JP2006201763A (ja) * | 2004-12-23 | 2006-08-03 | Samsung Electronics Co Ltd | 表示装置、その駆動方法及び表示装置用駆動装置 |
| JP2007114105A (ja) * | 2005-10-21 | 2007-05-10 | Shimadzu Corp | ２次元放射線検出器、及び、該２次元放射線検出器を備えた放射線撮像装置 |
| JP2007251404A (ja) * | 2006-03-14 | 2007-09-27 | Mitsubishi Electric Corp | 信号読み出し回路及びイメージセンサ |
| US8325260B2 (en) | 2008-12-17 | 2012-12-04 | Canon Kabushiki Kaisha | Solid-state imaging apparatus including pixel matrix with selectable blocks of output lines and imaging system using the solid-state imaging apparatus |
| US8810706B2 (en) | 2008-12-17 | 2014-08-19 | Canon Kabushiki Kaisha | Solid-state imaging apparatus and imaging system using the solid-state imaging apparatus |
| JP2012095010A (ja) * | 2010-10-25 | 2012-05-17 | Funai Electric Co Ltd | 画像読取装置 |
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