JP4059278B2

JP4059278B2 - 画像読取装置

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Publication number: JP4059278B2
Application number: JP2006113590A
Authority: JP
Inventors: 敦横地
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 2006-04-17
Filing date: 2006-04-17
Publication date: 2008-03-12
Anticipated expiration: 2022-07-19
Also published as: JP2006197655A

Description

本発明は、一次元配列の受光素子を搭載したイメージセンサを用いて、原稿の画像を電子データとして読み取る、スキャナ、ＦＡＸ、コピー機及びこれらの複合機などの画像読取装置に関する。

従来、一次元配列の受光素子を搭載したイメージセンサを用いて、原稿の画像を電子データとして読み取る、スキャナ、ＦＡＸ、コピー機及びこれらの複合機などの画像読取装置が知られている。

ところで、画像読取装置での画像読み取りにおいて、例えば、写真画像などデータ量が多くなっても高精度で読み取りたい場合、ＦＡＸなどのデータ転送に用いるため精度より読み取った画像のデータ量を減らしたい場合、大量に原稿があり、多少画質が落ちてもできるだけ速く読み取りたい場合、また画質、データ量もそこそこで読み取りたい場合など、要望される画像データの読み取らせ方は、読み取った画像の使用用途及び、読み取り時の状況によるため多様である。

これに対し、従来は、読み取った画像データの解像度を増減して出力することにより、画質、データ量を変化させて種々の用途に対応している。

また、これに対応する方法の一つとして、様々な用途に使えるよう、図２に例示するように、主走査方向に配列された複数の受光素子からなる２つのセンサ（第１センサ２１、第２センサ２２）と、第１センサ２１の受光素子全ての画素信号（図２の例では１７個）を出力する第１シフトレジスタ２５と、第２センサ２２の受光素子の偶数番目の画素信号（図２の例では８個）を出力する第２シフトレジスタ２６と、第２センサ２２の受光素子の奇数番目の画素信号（図２の例では９個）を出力する第３シフトレジスタ２７とからなるＣＣＤリニアイメージセンサが開発された。

一方、このＣＣＤイメージセンサからの画素信号の伝送は、受光素子が蓄積した電荷をシフトレジスタにより画素信号として順次出力するようになっていて、３つのシフトレジスタからの出力を同時に出力するときには、各シフトレジスタから出力する画素信号の数が違うため、画素信号が早く無くなってしまうシフトレジスタが出てくる。しかし、通常３つのＣＣＤイメージセンサからの出力のコントロールは一系統で実施しているため、出力する画素信号が残っているシフトレジスタが一つでもある間、画素信号の出力動作は続く。このため、画素信号が無くなったシフトレジスタに対しても、画素信号を出力する動作は行われ、無効なデータが伝送され、メモリに記録されている。

従来の画像読取装置では、図８に示す様に、前述のＣＣＤリニアイメージセンサであるＣＣＤリニアイメージセンサ２０（以降ＣＣＤセンサ２０と呼ぶ。）で読み取った画素信号を、セレクタ７６で選択し、Ａ／Ｄ変換器７７でデジタル信号に変換して、画像読取制御部４０内にあるデータサンプリングブロック４４で画素データを受け、画像読取制御部４０内にあるメモリインターフェイス回路４６によりメモリ７０に画素データを書き込むよう構成されており、この画像読取装置での画像信号の伝送は以下のようになる。

まず、ＣＣＤセンサ２０では、図３に示す様に、転送クロックφ１、φ２のエッジ部毎に、シフトレジスタから転送される電荷に応じた電圧を出力端子ＯＵＴ１〜ＯＵＴ３に出力する。すなわち、受光素子で受光した画像の画素信号を出力する。この時、第２シフトレジスタは転送クロックのエッジ部が９回目、第３シフトレジスタでは１０回目以降の信号には画素情報は入っていない。

次に、ＣＣＤセンサ２０から出力された画素信号は、セレクタ７６で受けられ、そのセレクタ７６で受けられた３チャンネルの画素信号は、図４（ａ）に示す様に転送クロックφ１、φ２の周期内で順番に選択してＡ／Ｄ変換器７７に出力され、Ａ／Ｄ変換器７７で、セレクタ７６が出力する周期と同じ周期で図４（ｂ）のように、アナログ信号からデジタル信号へ変換されシリアルデータ列として出力される。

この時、転送クロックのエッジ部の回数が９回目以降の第２シフトレジスタからの出力、及び、１０回目以降の第３シフトレジスタからの出力には、画素情報が入っていないが、セレクタ７６は第２シフトレジスタ、及び第３シフトレジスタのチャンネルを選択してしまうため、この画素情報が入っていないチャンネルに対してもＡ／Ｄ変換器７７でデジタル信号化の動作は行われシリアルデータ列（図４のハッチング部）として伝送され、図５（ａ）のようにメモリに記録されてしまっている。

このように、画素情報を持たない無効なデータがメモリ領域を使用してしまい、メモリ容量を圧迫するという問題がある。また、メモリに記録された画素データを用いての画像処理の際に無効なデータが含まれることとなり、メモリからの読み出しに時間がかかってしまったり、画像処理の段階で無効なデータを選別する処理が必要となる等の問題がある。

本発明は、こうした問題点に鑑みなされたものであり、２つのセンサと、１つのセンサの受光素子全ての画素信号を出力する第１シフトレジスタと、もう一つのセンサの受光素子の偶数番目の画素信号を出力する第２シフトレジスタと、第２シフトレジスタと同じセンサの受光素子の奇数番目の画素信号を出力する第３シフトレジスタとからなるＣＣＤイメージセンサを用いた画像読取装置において、シフトレジスタで出力する画素数の違いにより発生する無効なデータをメモリに書き込まないようにすることを目的とする。

請求項１記載の画像読取装置においては、主走査方向に配列された複数の受光素子からなる第１センサと、主走査方向に配列された複数の受光素子からなり、前記第１センサに対して副走査方向に所定間隔離れて前記第１センサを構成する各受光素子の間に受光位置が設定された第２センサと、前記第１センサの各受光素子から得た画素信号を所定の周期で受光素子の配列順に出力する第１出力手段と、前記第２センサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号を前記周期で受光素子の配列順に出力する第２出力手段と、前記第２センサを構成する受光素子の内、奇数番目に配置された受光素子から得た画素信号を前記周期で受光素子の配列順に出力する第３出力手段と、前記各出力手段からの画素信号を選択して出力するセレクタと、前記セレクタからの画素信号をデジタル信号としての画素データに変換して出力する変換手段と、前記画素データのサンプリングを行うサンプリング手段と、前記セレクタを切換えるタイミングに同期して出力されるパルス信号をカウントするカウント手段と、前記各出力手段が一走査当たりに出力する画素数を表す画素数情報を各出力毎に記憶する画素数情報記憶手段と、前記カウント手段によりカウントされたパルス数と前記画素数情報とを比較する比較手段と、前記比較手段により、前記カウントされた画素データ数が前記画素数情報以下であることを条件に、前記サンプリング手段によるサンプリングを行うことを特徴とする。

請求項３記載の画像読取装置においては、主走査方向に配列された複数の受光素子からなる第１センサと、主走査方向に配列された複数の受光素子からなり、前記第１センサに対して副走査方向に所定間隔離れて前記第１センサを構成する各受光素子の間に受光位置が設定された第２センサと、前記第１センサの各受光素子から得た画素信号を所定の周期で受光素子の配列順に出力する第１出力手段と、前記第２センサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号を前記周期で受光素子の配列順に出力する第２出力手段と、前記第２センサを構成する受光素子の内、奇数番目に配置された受光素子から得た画素信号を前記周期で受光素子の配列順に出力する第３出力手段と、前記各出力手段からの画素信号をデジタル信号としての画素データに変換して出力する変換手段と、前記変換手段からの画素データを選択して出力するセレクタと、前記画素データのサンプリングを行うサンプリング手段と、前記セレクタを切換えるタイミングに同期して出力されるパルス信号をカウントするカウント手段と、前記各出力手段が一走査当たりに出力する画素数を表す画素数情報を各出力毎に記憶する画素数情報記憶手段と、前記カウント手段によりカウントされたパルス数と前記画素数情報とを比較する比較手段と、前記比較手段により、前記カウントされた画素データ数が前記画素数情報以下であることを条件に、前記サンプリング手段によるサンプリングを行うことを特徴とする。

この結果、本発明の画像読取装置によれば、サンプリング手段のサンプリングタイミングを制御して伝送する画素データを制限することができる。

以下に本発明の実施例を図面と共に説明する。
[第１実施例]

図１は、本発明が適用された画像読取装置１の内部構成を表すブロック図である。

本実施例の画像読取装置１は、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｉｏｄｅ）リニアイメージセンサ２０が感受した原稿画像の画素信号を、ＡＦＥ（ＡｎａｌｏｇＦｒｏｎｔＥｎｄ）７５でデジタル信号（画素データ）に変換して出力し、画像読取制御部４０内にあるデータサンプリングブロック４４で画素データを受け、画像読取制御部４０内にあるメモリインターフェイス回路４６によりメモリ７０に画素データを書き込む画像読取装置である。

本実施例の画像読取装置１は、図１に示すように、ＣＣＤリニアイメージセンサ（以下ＣＣＤセンサと呼ぶ。）２０と、画像読取装置１全体の動作を制御するＣＰＵ８０、ＣＣＤセンサ２０からの３出力のアナログデータをセレクタ７６で切り換えながらデジタル信号に変換し出力するＡＦＥ７５、画素データを記録（記憶）するメモリ７０、ＣＣＤセンサ２０や、ＡＦＥ７５及びメモリ７０の動作を制御する画像読取制御部４０などで構成されている。

尚、ＣＣＤセンサ２０は、図２に示すように、第１センサ２１、第２センサ２２、第１シフトレジスタ２５、第２シフトレジスタ２６、及び第３シフトレジスタ２７とで構成される。

そして、第１センサ２１は、受光した光量に応じて電荷を蓄積する受光素子が一次元に配置されている。また、第２センサ２２は、第１センサ２１と同じ受光素子列を第１センサ２１に対し、副走査方向に所定のライン分離れ（今回は６ライン分）、かつ主走査方向に半素子分ずれて設置している。

また、第１シフトレジスタ２５は、第１センサ２１の受光素子が蓄積した電荷の全てを個々に受け、出力端子ＯＵＴ１に向かって電荷をシフトして、電荷に比例した電圧を画素信号として出力端子ＯＵＴ１から順次出力し、第２シフトレジスタ２６は、第２センサ２２の偶数番目の受光素子の電荷を個々に受け、第１シフトレジスタ２５と同様の方法で出力端子ＯＵＴ２に順次出力し、第３シフトレジスタ２７は、第２センサ２２の奇数番目の受光素子の電荷を個々に受け第１シフトレジスタ同様の方法で出力端子ＯＵＴ３に順次出力する。

また、第１、第２センサ２１、２２において、図２に示す例では、受光素子の数は１７個となっている。このため、第１シフトレジスタから出力する画素信号の数は１７個、第２シフトレジスタから出力する画素信号の数は８個、第３シフトレジスタから出力する画素信号の数は９個となる。

また、ＡＦＥ７５は、ＣＣＤセンサ２０の出力端子ＯＵＴ１〜ＯＵＴ３からの出力を選択して出力するセレクタ７６と、セレクタ７６からの信号をデジタル信号に変換するＡ／Ｄ変換器７７とからなる。そして、ＡＦＥ７５は、ＣＣＤセンサ２０からの入力をサンプルホールドし、それぞれゲインを調整可能で、かつオフセット補正機能を有するチャンネルを３個有し、ＣＣＤセンサ２０の出力端子ＯＵＴ１からの出力をチャンネルＣＨ１として受け、出力端子ＯＵＴ２の出力をチャンネルＣＨ２として受け、出力端子ＯＵＴ３の出力をチャンネルＣＨ３として受け、外部からの指令に基づき出力する信号のチャンネルをセレクタ７６によって選択し、所定の時間毎に切り換えて出力する。

また、画像読取制御部４０は、いわゆるＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）で構成され、ＡＦＥ７５の動作を制御するＡＦＥコントロールブロック４２、ＣＣＤセンサ２０の動作を制御するデバイスコントロールブロック４３、ＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）メモリを
有し、ＡＦＥ７５からの画素データを、サンプリングしてＦＩＦＯメモリに記録するデータサンプリングブロック４４、データサンプリングブロック４４での画素データのサンプリングのタイミング信号を生成する取込信号生成回路５０、サンプリングした画素データに対し、シェーディング等の補正を加える読取データ処理回路４５、読取データ処理回路４５からの画素データをメモリ７０に書き込みを行うメモリインターフェイス回路４６、及び画像読取制御部４０内の各ブロックでの動作条件の設定値を記憶するレジスタ群６０などにより構成されている。

尚、取込信号生成回路５０は、各チャンネルＣＨ１〜ＣＨ３毎に、デバイスコントロールブロック４３からのパルス信号でカウントアップするカウンタ５３、及び、対応するチャンネルの取込画素数設定レジスタの値とカウンタ５３の値とを比較する論理演算回路である比較器５２、及び、比較器５２の出力とデバイスコントロールブロック４３からのパルス信号との論理積を出力するＡＮＤ素子５１を備えている。

また、レジスタ群６０は、ＣＣＤセンサ２０の出力端子ＯＵＴ１から出力される画素信号の数を記憶するチャンネル１取込画素数設定レジスタ６１、出力端子ＯＵＴ２から出力される画素信号の数を記憶するチャンネル２取込画素数設定レジスタ６２、出力端子ＯＵＴ３から出力される画素信号の数を記憶するチャンネル３取込画素数設定レジスタ６３などからなり、各レジスタの内容は、画像読取装置１の起動時にＣＰＵ８０により書き込まれる。

また、デバイスコントロールブロック４３は、ＣＣＤセンサ２０からの画素信号の出力時間で決まる周期のパルス信号であるシフトゲート信号ＳＨと、シフトレジスタの特性で決まる周期で、１８０度位相の違う２つの矩形波である転送クロックφ１、φ２と、転送クロックと同じ周期で出るパルス信号であるリセット信号ＲＳと、をＣＣＤセンサ２０に出力する。更に、デバイスコントロールブロック４３は、セレクタ７６で選択するチャンネルに対応した取込信号生成回路５０のカウンタ５３へのラインに、パルス信号を出力する。尚、このパルス信号は、ＡＦＥ７５のセレクタ７６でのチャンネルを切り換えるタイミングに同期している。また、シフトゲート信号ＳＨのタイミングで、取込信号生成回路５０のカウンタ５３などをリセットするようになっている。
ここで、本画像読取装置で、ＣＣＤセンサ２０の第１、第２センサ２１、２２での画素信号を、第１〜第３シフトレジスタ２５〜２７から出力して、画素データとしてメモリ７０に書き込むまでの動作を説明する。

尚、本動作で読み込まれた画素データは、第２センサ２２から画素データと、ＣＣＤセンサ２０を６ライン分移動したときの第１センサ２１からの画素データとを、交互に並べた画素データとして取り扱うことにより、１つのセンサがもつ解像度の２倍の解像度の画素データとして用いるためのものである。

まず、ＣＣＤセンサ２０において、第１センサ２１に前回のシフトゲート信号ＳＨから今回のシフトゲート信号ＳＨまでの間に原稿からの光を受けて蓄積された受光素子毎の電荷を、シフトゲート信号ＳＨの立ち下がりで、第１シフトレジスタ２５に移動する。また、同じく第２センサ２２においても、偶数番目の受光素子の電荷が、第２シフトレジスタ２６に、奇数番目の受光素子の電荷が第３シフトレジスタ２７に移動する。

次に、図３に示す様に、ＣＣＤセンサ２０の各出力端子ＯＵＴ１〜ＯＵＴ３の出力は、リセット信号ＲＳの立ち上がりで、電荷がクリアされ基準電圧に戻る。そして、転送クロックφ１、φ２のエッジ部で、各シフトレジスタの電荷が出力端子方向にシフトされ、一番出力端子側のシフトレジスタの電荷が出力端子にシフトするため、シフトされた電荷に応じた電圧が出力端子ＯＵＴ１〜ＯＵＴ３に出力される。すなわち、受光素子が受光した画像の画素信号が出力される。

そして、出力端子ＯＵＴ１〜ＯＵＴ３での電圧変化が安定する時点から、次のリセット信号ＲＳが来るまでの間にＡＦＥ７５の各チャンネルＣＨ１〜ＣＨ３で、出力端子ＯＵＴ１〜ＯＵＴ３の画素信号をサンプルホールドし、そのサンプルホールドした画素信号にＡＦＥコントロールブロック４２を介して、あらかじめ設定されているゲインをかけ、オフセット補正を加える。

これらの各センサの電荷が各シフトレジスタによりシフトされて、ＡＦＥ７５の各チャンネルＣＨ１〜ＣＨ３毎にサンプルホールドされ、オフセット補正されるまでの動作は、転送クロックφ１、φ２のエッジ毎に繰り返される。

次に、ＡＦＥ７５の各チャンネルＣＨ１〜ＣＨ３でサンプルホールドされ、オフセット補正された信号は、セレクタ７６で、図４（ａ）に示す様に、転送クロックφ１、φ２の周期内で３つのチャンネルを順次選択し出力される。

次に、セレクタ７６から出力された信号は、Ａ／Ｄ変換器７７で、セレクタ７６の出力と同じ周期で図４（ｂ）のように、アナログ信号からデジタル信号へ変換され、例えば、１画素につき８ビットからなるデジタル信号（画素データ）として順次出力される。

一方、取込信号生成回路５０では、Ａ／Ｄ変換器７７が画素データを出力するタイミングで、デバイスコントロールブロック４３から、Ａ／Ｄ変換器７７から出力される画素データのチャンネルに対応した回路にパルス信号を受け、カウンタ５３の値によってデータサンプリングブロック４４に対して、サンプリングのトリガ信号を出力する。

例えば、チャンネルＣＨ２の画素データがＡ／Ｄ変換器７７から出力される時、デバイスコントロールブロック４３からチャンネルＣＨ２に対応するカウンタ５３に対してパルス信号が出力され、カウンタ５３はカウンタの値をカウントアップする。そして、カウンタ５３の値と、チャンネル２取込画素数設定レジスタ６２の値とを比較器５２で比較して、カウンタ５３の値がチャンネル２取込画素数設定レジスタ６２の値である「８」以下の場合は、比較器５２の出力が「１」となる。この時、デバイスコントロールブロック４３からのパルス信号がＡＮＤ素子５１にも入り、パルス信号が来ている間ＡＮＤ素子５１が「１」となる。

同様に、チャンネルＣＨ１の画素データに対しては、カウンタ５３の出力が、チャンネル１取込画素数設定レジスタ６１の値「１７」以下の場合、及びチャンネルＣＨ３の画素データに対しては、カウンタ５３の出力がチャンネル３取込画素数設定レジスタ６３の値「９」以下の場合に、デバイスコントロールブロック４３からのパルス信号が来ている間、ＡＮＤ素子５１が「１」となる。

次に、ＡＦＥ７５から出力された画素データは、データサンプリングブロック４４で、取込信号生成回路５０の３つのＡＮＤ素子５１のいずれかの出力が「１」となったタイミングでサンプリングされて、ＦＩＦＯメモリに記憶される。この時、受けたＡＮＤ素子５１のチャンネルを基に、画素データにチャンネルの情報が加えられる。例えば画素データに、チャンネルの情報を表す２ビットのデータを加える。

次に、データサンプリングブロック４４のＦＩＦＯメモリに記憶された画素データは、読取データ処理回路４５により取り出されて、画素データのチャンネルに対応したシェーディング処理、ガンマ補正、暗補正の演算処理が行われる。
次に、読取データ処理回路４５で演算処理された画素データは、メモリインターフェイス回路４６でメモリ７０の所定のアドレスに順番に書き込まれる。

次に、次のシフトゲート信号ＳＨが出ると、画像読取制御部４０内にある各カウンタはリセットされると共に、ＣＣＤセンサ２０は、先の画素信号の出力をしている間に第１及び第２センサ２１、２２に蓄積された電荷を、再度各シフトレジスタに転送する。そして、以下同様にＣＣＤセンサ２０から画素信号を出力して、メモリ７０に記録（記憶）するまでの動作を繰り返す。
[効果]
取込信号生成回路５０のカウンタ５３が、チャンネル１〜３取込画素数設定レジスタ６１〜６３に設定の画素数（つまりチャンネルＣＨ１は１７個、チャンネルＣＨ２は８個、チャンネルＣＨ３は９個。）より多くなってからは、比較器５２の出力が「０」となるため、ＡＦＥ７５から出力されるチャンネルの画素データに対して、ＡＮＤ素子５１からのイネーブル信号が出力されず、データサンプリングブロック４４でサンプリングされない。よって、図５（ｂ）のように第１〜第３シフトレジスタ２５〜２７が出力する画素数の画素データだけがメモリに記録（記憶）される。

これにより、メモリ７０への無効な画素データの記録（記憶）を減らすことができ、不必要に大きなメモリ７０を持たずに済む。また、外部の画像処理装置等に、メモリのデータを出力する際にも、データ量が少なくなり速く出力でき、外部の画像処理装置等での処理も軽減できる。
[第２実施例]

第２実施例は、目的、用途は第１実施例と同じで、画像読取制御部４０の構成を、第１実施例では、取込信号生成回路５０の信号を用いて、データサンプリングブロック４４のサンプリングタイミングを制御して伝送する画素データを制限していたものを、第２実施例では、メモリインターフェイス回路４６でメモリ７０に書き込む画素データを、取込信号生成回路５４で制限するようにしたものである。

その構成は、図６の全体構成に示す様に、デバイスコントロールブロック４３が、データサンプリングブロック４４に対しサンプリングのタイミング信号を出力し、取込信号生成回路５４がメモリインターフェイス回路４６に対し、メモリ７０への画素データの書き込みを許可する信号を出力するようになっている。

また、メモリインターフェイス回路４６は、カウンタ機能を有し、３つのデータ（つまりＣＣＤセンサ２０の３チャンネル分の信号データ）を受け取る毎に、取込信号生成回路５４に対し、カウントアップのためのパルス信号を出力する。

そして、取込信号生成回路５４は、メモリインターフェイス回路４６からのパルス信号により、カウンタ５３をカウントアップし、チャンネル１取込画素数設定レジスタ６１の値、チャンネル２取込画素数設定レジスタ６２の値、チャンネル３取込画素数設定レジスタ６３の値をそれぞれ各比較器５２で比較し、カウンタ５３の値が設定値以下の場合、該当する比較器５２が「１」をメモリインターフェイス回路４６の各入力ポートに出力する。

メモリインターフェイス回路４６は、受け取った画素データがもつチャンネル情報に対応する取込信号生成回路５４からの入力ポートに「１」の信号があると、メモリ７０に対する書き込みを行う。
[効果]

メモリインターフェイス回路４６でメモリ７０に書き込むデータは、チャンネル１〜３取込画素数設定レジスタ６１〜６３に設定の画素数より大きくなってから出力されるデータに対しては、比較器５２の出力が「０」となるため、メモリ７０への書き込みが行われない。よって、第１から第３シフトレジスタ２５〜２７が出力する画素数の画素データだけがメモリに記録（記憶）される。

この結果、第１実施例と同様の効果を得ることができる。
[本発明との対応関係]

上述した、ＣＣＤセンサ２０の第１センサ２１、第２センサ２２、第１シフトレジスタ２５、第２シフトレジスタ２６、第３シフトレジスタ２７は、それぞれ本発明における、第１センサ、第２センサ、第１出力手段、第２出力手段、第３出力手段である。

また、ＡＦＥ７５が、本発明における変換手段で、メモリ７０が、画像データ記憶手段で、取込画素数設定レジスタ６１〜６６が、画素数情報記憶手段で、取込信号生成回路５０、５４が、画素データ記憶制限手段である。
[変形例]
以上、本発明の実施形態について説明したが、本発明は上記の具体的な実施形態に限定されず、このほかにも様々な形態で実施することができる。

例えば、上記第１実施例の説明では、ＣＣＤセンサ２０からの３つの出力を全てメモリ７０に記録（記憶）する場合について説明したが、ＡＦＥコントロールブロック４２に対し、ＡＦＥ７５で選択するチャンネルを指令し、ＡＦＥコントロールブロック４２からの信号によりセレクタ７６で選択するチャンネルを切り換えることにより、各チャンネルのうち１つのチャンネルの信号の画素データだけをメモリ７０に記録（記憶）することや、チャンネルＣＨ２、ＣＨ３の二つの信号の画素データだけをメモリ７０に記録（記憶）することもできる。これにより、第１センサ及び第２センサが持つ解像度での画素データの記録（記憶）や、第２センサが持つ解像度の半分の解像度での画素データの記録（記憶）など、読み取る解像度を変えたデータを取得することができる。

また、本第１、第２実施例において、取込画素数を各チャンネルについてチャンネル１〜３取込画素数設定レジスタ６１〜６３の３つのレジスタに持たせているが、取込画素数には各チャンネル間で関連があるため、図７のように、レジスタ群にもつ情報はチャンネル１取込画素数設定レジスタ６１だけとし、チャンネル１取込画素数設定レジスタ６１の値のバイナリデータを、１ビット桁落ちする方向にシフトする（つまり２で除算する）演算回路５５と、演算回路５５でのビットシフトで外にでてくる値（チャンネル１取込画素数設定レジスタ６１の値が偶数なら「０」、奇数なら「１」）が設定される＋１設定レジスタ５６で構成してもよい。尚、チャンネルＣＨ２の比較器５２では、チャンネル２取込画素数として演算回路５５の値を用い、チャンネルＣＨ３の比較器５２では、チャンネル３取込画素数として、演算回路５５の値に、＋１設定レジスタ５６の値を加えた値が用いられる。このように、チャンネル１取込画素数設定レジスタ６１の設定だけで良い画像読取装置とすることができる。

さらに、チャンネルＣＨ２とチャンネルＣＨ３での取込画素数の違いは１画素分だけであり、チャンネルＣＨ２での画素数を、多い方のチャンネルＣＨ３と同じものとして、チャンネルＣＨ２用ＡＮＤ素子５１にチャンネルＣＨ３用の比較器５２の出力を入力し、チャンネルＣＨ２用の比較器５２、カウンタ５３を省略するようにしても良い。これにより、より簡略な装置構成とすることができる。

また、図１の点線で示すように、取込信号生成回路５０からの信号をＡＦＥコントローラ４２に入力し、取込信号生成回路５０から信号が入ったチャンネルの信号に対してＡ／Ｄ変換器７７の動作を実施するように制御してもよい。これにより、無効なデータが流れている間は、Ａ／Ｄ変換器７７が動作しなくなるため、電力の低減が図られる。

第１実施例の画像読取装置の全体構成を表す図である。第１実施例のＣＣＤリニアイメージセンサ２０の構成を表す図である。第１実施例のＣＣＤセンサ２０での信号の状態を表すタイミングチャート図である。第１実施例の画素データの状態を説明する図である。第１実施例のメモリ７０での画素データの記録状態を説明する図である。第２実施例の画像読取装置の全体構成を表す図である。第１実施例の画像読取装置の変形例の全体構成を表す図である。従来の画像読取装置の全体構成を表す図である。

符号の説明

１・・画像読取装置、２０・・ＣＣＤリニアイメージセンサ、２１・・第１センサ、２２・・第２センサ、２５・・第１シフトレジスタ、２６・・第２シフトレジスタ、２７・・第３シフトレジスタ、４０・・画像読取制御部、４２・・ＡＦＥコントロールブロック、４３・・デバイスコントロールブロック、４４・・データサンプリングブロック、４５・・読取データ処理回路、４６・・メモリインターフェイス回路、５０・・取込信号生成回路、５１・・ＡＮＤ素子、５２・・比較器、５３・・カウンタ、５４・・取込信号生成回路、６０・・レジスタ群、６１・・チャンネル１取込画素数設定レジスタ、６２・・チャンネル２取込画素数設定レジスタ、６３・・チャンネル３取込画素数設定レジスタ、７０・・メモリ、７５・・ＡＦＥ、７６・・セレクタ、７７・・Ａ／Ｄ変換器。

Claims

主走査方向に配列された複数の受光素子からなる第１センサと、
主走査方向に配列された複数の受光素子からなり、前記第１センサに対して副走査方向に所定間隔離れて前記第１センサを構成する各受光素子の間に受光位置が設定された第２センサと、
前記第１センサの各受光素子から得た画素信号を所定の周期で受光素子の配列順に出力する第１出力手段と、
前記第２センサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号を前記周期で受光素子の配列順に出力する第２出力手段と、
前記第２センサを構成する受光素子の内、奇数番目に配置された受光素子から得た画素信号を前記周期で受光素子の配列順に出力する第３出力手段と、
前記各出力手段からの画素信号を選択して出力するセレクタと、
前記セレクタからの画素信号をデジタル信号としての画素データに変換して出力する変換手段と、
前記画素データのサンプリングを行うサンプリング手段と、
前記セレクタを切換えるタイミングに同期して出力されるパルス信号をカウントするカウント手段と、
前記各出力手段が一走査当たりに出力する画素数を表す画素数情報を各出力毎に記憶する画素数情報記憶手段と、
前記カウント手段によりカウントされたパルス数と前記画素数情報とを比較する比較手段と、
前記比較手段により、前記カウントされた画素データ数が前記画素数情報以下であることを条件に、前記サンプリング手段によるサンプリングを行うことを特徴とする画像読取装置。
請求項１に記載の画像読取装置は、
前記画像データに各出力手段に対応するチャンネル情報を表すデータを加える付加手段を備え、
前記比較手段により、前記カウントされた画素データ数が前記画素数情報以下であったことを条件に、前記チャンネル情報に対応する信号に基づいて、前記サンプリング手段によるサンプリングを行うことを特徴とする画像読取装置。
主走査方向に配列された複数の受光素子からなる第１センサと、
主走査方向に配列された複数の受光素子からなり、前記第１センサに対して副走査方向に所定間隔離れて前記第１センサを構成する各受光素子の間に受光位置が設定された第２センサと、
前記第１センサの各受光素子から得た画素信号を所定の周期で受光素子の配列順に出力する第１出力手段と、
前記第２センサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号を前記周期で受光素子の配列順に出力する第２出力手段と、
前記第２センサを構成する受光素子の内、奇数番目に配置された受光素子から得た画素信号を前記周期で受光素子の配列順に出力する第３出力手段と、
前記各出力手段からの画素信号をデジタル信号としての画素データに変換して出力する変換手段と、
前記変換手段からの画素データを選択して出力するセレクタと、
前記画素データのサンプリングを行うサンプリング手段と、
前記セレクタを切換えるタイミングに同期して出力されるパルス信号をカウントするカウント手段と、
前記各出力手段が一走査当たりに出力する画素数を表す画素数情報を各出力毎に記憶する画素数情報記憶手段と、
前記カウント手段によりカウントされたパルス数と前記画素数情報とを比較する比較手段と、
前記比較手段により、前記カウントされた画素データ数が前記画素数情報以下であることを条件に、前記サンプリング手段によるサンプリングを行うことを特徴とする画像読取装置。
請求項３に記載の画像読取装置は、
前記画像データに各出力手段に対応するチャンネル情報を表すデータを加える付加手段を備え、
前記比較手段により、前記カウントされた画素データ数が前記画素数情報以下であったことを条件に、前記チャンネル情報に対応する信号に基づいて、前記サンプリング手段によるサンプリングを行うことを特徴とする画像読取装置。