JP2006238478A5 - - Google Patents
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Description
本発明は、イメージセンサを用いて、画像を読み取る画像読取装置に関する。
従来より、画像読取装置としては、モノクロイメージセンサを用いて、原稿から画像を読み取りモノクロ画像データを生成する画像読取装置や、カラーイメージセンサを用いて、原稿から画像を読み取りカラー画像データを生成する画像読取装置、などが知られている。これらの画像読取装置は、例えば、コピー機、ファクシミリ装置、スキャナ装置などに組み込まれている。
また、上記画像読取装置としては、ユーザの操作により操作部から入力された指令信号に従って、低解像度の画像データを出力するための低解像度モード、高解像度の画像データを出力するための高解像度モード、のいずれか一方を切り替え、動作させるものが知られている。
上記複数モードを有する従来装置としては、例えば、イメージセンサから高解像度の画像データを得て、その高解像度の画像データを構成する画素データを間引きし、低解像度の画像データを生成する装置が知られている。
この他、主走査方向に複数の受光素子を備えるセンサと、そのセンサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号の夫々を出力するシフトレジスタと、奇数番目に配置された受光素子から得た画素信号の夫々を出力するシフトレジスタと、からなるイメージセンサを備え、高解像度モードの場合には、両シフトレジスタからの出力信号を用いて高解像度の画像データを生成し、低解像度モードの場合には、一方のシフトレジスタからの出力信号を用いて低解像度(具体的には、高解像度モードの半分の解像度)の画像データを生成する画像読取装置が知られている。
ところで、画素データの間引きにより低解像度化する前者の従来装置においては、低解像度モードであってもイメージセンサによる画像の読み取り速度が向上しないため、低解像度化によるメリットを十分に享受できないといった問題があった。また二つのシフトレジスタを備える後者の画像読取装置では、低解像度モードで画像処理速度を効果的に向上させることができる一方で、二つの解像度しか選択できないため、解像度について多くの設定自由度を求めるユーザのニーズに十分応えられないといった問題があった。
本発明者らは、こうした問題に鑑み、後者の画像読取装置に対し、上記センサとは副走査方向に所定間隔離れた位置であって上記センサの各受光素子の間に受光位置が設定された複数の受光素子を備えるセンサと、そのセンサを構成する各受光素子から得た信号の夫々を出力するシフトレジスタと、を新たに設けることを考案した(図2参照)。
このような画像読取装置においては、二つのセンサと三つのシフトレジスタとを組み合わせることにより、解像度を三段階に切り替えることができ、更には、解像度に応じて画像の処理速度が向上するので便利である。
例えば、上記画像読取装置においては、各センサが主走査方向に600dpiの解像度で読み取り可能にされている場合に、三つのシフトレジスタから得られる信号を全て用いることで1200dpiの画像データを生成することができ、追加した後者のシフトレジスタから得られる信号を用いることにより、600dpiの画像データを生成することができ、上記偶数番目(若しくは奇数番目)に配置された各受光素子の受光信号を出力するシフトレジスタから得られる信号を用いることにより、300dpiの画像データを生成することができる。
しかしながら、この種の画像読取装置では、図3に示すように、イメージセンサから得られる画素信号の順序が、時間経過と共に、受光素子の主走査方向配列順と大きくずれていくため、一旦イメージセンサから得た画素信号を順にデジタル信号の画素データに変換した後、画素データを本来の順序に並び換えなければならないという欠点があった。尚、図3で示す括弧付き数字は、画素信号に対応する受光素子の主走査方向受光位置を表す数字である。
即ち、上記画像読取装置では、全画素データを一旦メモリに格納した後に並び替え操作を行うようにすると、並び替え前の全画素データを格納するための領域とは別に、並び替え後の全画素データを格納するための領域を、メモリ内に確保しなければならず、必要とするメモリ容量が増大するといった問題があった。また、このような技法を採用すると、並び替え操作の際に、メモリへのアクセス量が増加するため、画像読取装置全体の処理速度が低下するといった問題があった。
本発明は、こうした問題に鑑みなされたものであり、三つのシフトレジスタを備えるイメージセンサを用いて画像を読み取る画像読取装置から出力される画素データを格納するために必要なメモリの容量を抑えると共に、少ないメモリアクセス量で画素データの並び替え操作を実行可能にすることを目的とする。
かかる目的を達成するためになされた請求項1に記載のデータ書込装置は、主走査方向に配列された複数の受光素子を備える第一のセンサと、主走査方向に配列された複数の受光素子を備え、第一のセンサから副走査方向に所定間隔離れて平行配置された第二のセンサと、第一のセンサを構成する各受光素子から得た画素信号の夫々を、受光素子の配列順に出力する第一出力手段と、第二のセンサを構成する受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を、受光素子の配列順に出力する第二出力手段と、第二のセンサを構成する受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を、受光素子の配列順に出力する第三出力手段と、前記出力手段から一走査当たりに出力される画素信号の数を出力手段毎に記憶する取込画素数設定レジスタを備え、第一及び第二及び第三出力手段から出力される各画素信号を、第二出力手段及び第三出力手段から出力される画素信号の数が前記取込画素数設定レジスタに記憶される画素数未満であることを条件に、画素信号を取り込む取込手段を有する
したがって、本発明のデータ書込装置を画像読取装置に組み込み、CPUや、メモリ等を共有化する場合には、画像読取装置全体の処理負荷を軽減することができ、画像読取装置内における各種処理速度が低下するのを抑制することができる。
請求項2に記載の発明は、前記各出力手段からの画素信号をデジタル信号としての画素データに変換する変換手段と、前記変換手段から出力される画素データ数をカウントするカウンタと、前記変換手段から出力される画素データを記憶する記憶手段と、前記取込画素数設定レジスタに記憶される各出力手段から一走査当たりに出力される画素信号の数と前記各出力手段の画素データの数とを比較する比較手段と、前記比較手段によりカウントされた画素データ数が前記取込画素設定レジスタに記憶される画素信号数未満であることを条件として、前記取込手段により取り込まれた画素データを前記記憶手段に記憶する記憶制御手段を有することを特徴とする。
請求項3に記載の発明は、前記変換手段から出力される画素データに情報を付加する付加手段を備えており、前記記憶制御手段は、前記各出力手段情報に応じて画素データを前記記憶手段に記憶することを特徴とする。
請求項4に記載の発明は、主走査方向に配列された複数の受光素子を備える第一のセンサと、主走査方向に配列された複数の受光素子を備え、前記第一のセンサから副走査方向に所定間隔離れて平行配置された第二のセンサと、
前記第一のセンサを構成する前記各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第一出力手段と、前記第二のセンサを構成する前記受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第二出力手段と、前記第二のセンサを構成する前記受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第三出力手段と、前記第二出力手段又は第三出力手段からの画素信号が出力されなくなったことを条件として、前記第一出力手段から出力される画素信号の取込を制限することを特徴とする。
前記第一のセンサを構成する前記各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第一出力手段と、前記第二のセンサを構成する前記受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第二出力手段と、前記第二のセンサを構成する前記受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第三出力手段と、前記第二出力手段又は第三出力手段からの画素信号が出力されなくなったことを条件として、前記第一出力手段から出力される画素信号の取込を制限することを特徴とする。
したがって、CPUや、メモリ等を、共有化する場合には、画像読取装置の処理速度が低下するのを抑制することができる。
以下に本発明の実施例について、図面とともに説明する。図1は、本発明のデータ書込装置としての機能を備える画像読取装置1の内部構成を表す概略ブロック図である。
本実施例の画像読取装置1は、CCD(Charge Coupled Device)イメージセンサ3と、アナログフロントエンド(AFE)IC5と、を備えており、CCDイメージセンサ3を用いて原稿から画像を読み取り、その画像読取の際にCCDイメージセンサ3の各チャネル(CH1,CH2,CH3)から出力される画素信号を、画素データ出力手段としてのアナログフロントエンドIC5に入力する。
この画像読取装置1は、アナログフロントエンドIC5内のマルチプレクサ(MUX)7を用いて、CCDイメージセンサ3から得た各チャネルの画素信号を所定パターンで順次アナログデジタル変換器(ADC)9に入力することにより、各チャネルの画素信号をデジタル信号としての画素データに変換し、その画素データを、マルチプレクサ7の動作に従う所定パターンのシリアルデータ列で、アナログフロントエンドIC5からASIC10内のデータサンプリング制御部11に入力する。
ASIC10には、上記データサンプリング制御部11の他、当該画像読取装置1を統括制御するCPU13や、メモリ制御部15、クロック生成部17、CCD制御部19、AFE制御部21、などが内蔵されている。また、ASIC10外部には、画素データ格納用のメモリ23(具体的には、RAM)と、当該画像読取装置1の各種設定情報を記憶させておくためのEEPROM24と、が設けられている。
データサンプリング制御部11は、アナログフロントエンドIC5から出力された画素データの内、メモリ23に記憶させる必要のない画素データを除去しつつ、残りの画素データをメモリ制御部15に入力する構成にされている。
メモリ制御部15は、画素データの書込制御と、画素データの読取制御を行う構成にされており、データサンプリング制御部11から入力される画素データを順次メモリ23に書き込むと共に、CPU13からの読出指令に従って、メモリ23に記憶されている画素データを読み出し、その画素データを外部の画像形成装置25に向けて出力する(詳細後述)。
クロック生成部17は、CCDイメージセンサ3やアナログフロントエンドIC5、ASIC10内の各部を、同期して動作させるための基準クロック信号を生成する構成にされている。また、CCD制御部19は、クロック生成部17から得た基準クロック信号に従って、転送クロック信号φ1,φ2やリセット信号RS、ゲート信号SHを生成し、これらを用いてCCDイメージセンサ3を駆動制御する。この他、AFE制御部21は、アナログフロントエンドIC5に対して各種設定を施しオフセット調整や利得調整を行う構成にされている。
さて、上記CCD制御部19が駆動制御するCCDイメージセンサ3は、具体的に図2のように構成されている。尚、図2は、CCDイメージセンサ3の内部構成を概略的に表す説明図である。また、図2において各受光素子32,34a,34bに記した数字は、主走査方向受光位置(即ち、画素位置)を表す数字である。
本実施例のCCDイメージセンサ3は、第一センサ31及び第二センサ33と、第一シフトレジスタ35及び第二シフトレジスタ36及び第三シフトレジスタ37と、を備えており、所謂モノクロCCDイメージセンサとして機能する。
第一センサ31は、主走査方向に配列された複数の受光素子32(具体的には、フォトダイオード)を備えている。一方、第二センサ33は、主走査方向に配列された複数の受光素子34a,34b(具体的には、フォトダイオード)を備え、第一センサ31から副走査方向に所定間隔(例えば5ライン分)離れて平行配置されている。尚、第二センサ33を構成する各受光素子34a,34bは、第一センサ31から副走査方向に所定間隔離れた位置であって、その第一センサ31を構成する各受光素子32の間(即ち、半画素だけずれた位置)に受光位置が設定されている。つまり、CCDイメージセンサ3内の受光素子32,34a,34bは、主走査方向の始端から終端に向けて、互いに半画素だけずれて配置され、所謂千鳥配列とされている。
一方、本発明の第一〜第三出力手段としての第一〜第三シフトレジスタ35,36,37は、周知の二相駆動CCDシフトレジスタで構成されている。具体的に説明すると、第一シフトレジスタ35は、第一センサ31を構成する画素毎の受光素子32が受光結果として出力する画素信号(即ち、信号電荷)の夫々をシフトゲート35aを介して取得し、その画素信号の夫々を、CCD制御部19からの転送クロック信号φ1,φ2に従って、第一シフトレジスタ35の出力端に転送し、その出力端から画素信号を受光素子32の配列順に出力する構成にされている。
また、第二シフトレジスタ36は、第二センサ33を構成する画素毎の受光素子34a,34bの内、偶数番目に配置された各受光素子34aからシフトゲート36aを介して画素信号を取得し、その画素信号の夫々を、CCD制御部19からの転送クロック信号φ1,φ2に従って、第二シフトレジスタ36の出力端に転送し、その出力端から画素信号を受光素子34aの配列順に出力する構成にされている。
この他、第三シフトレジスタ37は、第二センサ33を構成する画素毎の受光素子34a,34bの内、奇数番目に配置された各受光素子34bからシフトゲート37aを介して画素信号を取得し、その画素信号の夫々を、CCD制御部19からの転送クロック信号φ1,φ2に従って、第三シフトレジスタ37の出力端に転送し、受光素子34bの配列順に画素信号を出力する構成にされている。
即ち、上記構成のCCDイメージセンサ3においては、CCD制御部19の制御によって、第一シフトレジスタ35に接続された第一チャネル(CH1)から、主走査方向における偶数(2m)番目の画素(ただし、mは1以上の自然数)に対応する画素信号が順に出力され、第二シフトレジスタ36に接続された第二チャネル(CH2)から、主走査方向における(4m−1)番目の画素(ただし、mは1以上の自然数)に対応する画素信号が順に出力され、第三シフトレジスタ37に接続された第三チャネル(CH3)から、主走査方向における(4m−3)番目の画素(ただし、mは1以上の自然数)に対応する画素信号が順に出力される。
尚、周知のように、各シフトレジスタ35〜37では、入力される転送クロック信号φ1に対応した周期で、転送が行われる。また転送は、転送クロック信号φ1がH(ハイ)からL(ロウ)信号に切替わる時点で行われ、この時点で、画素信号としての信号電荷が、各シフトレジスタ35〜37から出力される。
この他、上記各シフトレジスタ35,36,37の出力端には、シフトレジスタ35,36,37が画素信号として出力する信号電荷をアナログ電圧に変換するための周知の変換回路35b,36b,37bが備えられている。変換回路35b,36b,37bは、信号電荷をアナログ電圧に変換するためのコンデンサを備えており、このコンデンサの電圧を表す信号を出力する構成にされている。また、この変換回路35b,36b,37bは、リセット信号RSがL(ロウ)信号からH(ハイ)信号に切り替わると、コンデンサの電圧をリセットする構成にされている。
図3は、CCDイメージセンサ3の各チャネルから出力される画素信号の態様を表すタイムチャートである。変換回路35b,36b,37bにおいては、シフトレジスタ35,36,37の転送クロック信号φ1が、H信号からL信号に切り替わると、シフトレジスタ35,36,37から信号電荷が流入して、コンデンサの電圧が変化するため、CCDイメージセンサ3の各チャネルからは、この電圧の変化に対応した画素信号が出力される。
この変化前後の電圧差は、シフトレジスタ35,36,37から出力される信号電荷に対応しており、アナログフロントエンドIC5内の相関二重サンプリング回路(CDS)41〜43により計測され、その結果は、画素信号として、アナログフロントエンドのマルチプレクサ7に入力される。尚、図3で示す括弧付き数字は、画素信号に対応する受光素子32,34a,34bの主走査方向受光位置(即ち、画素位置)を表す数字である。図3の最下段には、第三チャネル(CH3)から第一チャネル(CH1)までの画素信号に対応する画素データが順にアナログフロントエンドIC5から出力される場合の画素データの出力順を示す。
図4は、図3に示したCCDイメージセンサ3からの出力信号を受けるアナログフロントエンドIC5の内部構成を概略的に表す説明図である。
アナログフロントエンドIC5は、主に、相関二重サンプリング回路(CDS)41〜43と、オフセット調整回路44〜46と、プログラマブルゲインアンプ(PGA)47〜49と、上記マルチプレクサ(MUX)7と、上記アナログデジタル変換器(ADC)9と、インタフェース53と、レジスタ部55と、を備えている。このアナログフロントエンドIC5は3つのチャネルを備えており、上記相関二重サンプリング回路41〜43、オフセット調整回路44〜46、及びプログラマブルゲインアンプ47〜49は、各チャネル毎に備えられている。
アナログフロントエンドIC5は、主に、相関二重サンプリング回路(CDS)41〜43と、オフセット調整回路44〜46と、プログラマブルゲインアンプ(PGA)47〜49と、上記マルチプレクサ(MUX)7と、上記アナログデジタル変換器(ADC)9と、インタフェース53と、レジスタ部55と、を備えている。このアナログフロントエンドIC5は3つのチャネルを備えており、上記相関二重サンプリング回路41〜43、オフセット調整回路44〜46、及びプログラマブルゲインアンプ47〜49は、各チャネル毎に備えられている。
インタフェース53は、AFE制御部21などの外部装置からレジスタ部55に各種データを書き込むためのものである。
また、相関二重サンプリング回路41〜43は、CCDイメージセンサ3から取得した画素信号からノイズや誤差成分等を除去するために設けられており、各チャネル(CH1,CH2,CH3)の入力端に接続されている。この相関二重サンプリング回路41〜43は、周知のように、CCDイメージセンサ3から出力される画素信号を時間をずらして二度サンプリングすることによって、シフトレジスタ35〜37における転送クロック信号のL(ロウ)/H(ハイ)切替時にコンデンサへの電荷のチャージが原因で発生する誤差電圧を除去する。
また、相関二重サンプリング回路41〜43は、CCDイメージセンサ3から取得した画素信号からノイズや誤差成分等を除去するために設けられており、各チャネル(CH1,CH2,CH3)の入力端に接続されている。この相関二重サンプリング回路41〜43は、周知のように、CCDイメージセンサ3から出力される画素信号を時間をずらして二度サンプリングすることによって、シフトレジスタ35〜37における転送クロック信号のL(ロウ)/H(ハイ)切替時にコンデンサへの電荷のチャージが原因で発生する誤差電圧を除去する。
上述したように本実施例では、転送クロック信号φ1が、H信号からL信号に切り替わると、シフトレジスタ35〜37から信号電荷が変換回路35b,36b,37bに流入して、CCDイメージセンサ3からの出力電圧が変化する。相関二重サンプリング回路41〜43は、この変化前後の電圧を読み取り、その電圧差を画素信号として出力するのである。この相関二重サンプリング回路41〜43の出力信号は、対応するチャネルのオフセット調整回路44〜46に入力される。
オフセット調整回路44〜46は、デジタルアナログ変換器(DAC)44a,45a,46aと、加算器44b,45b,46bと、を備えており、各チャネル(CH1,CH2,CH3)の入力信号に対してオフセット電圧を加える構成にされている。レジスタ部55が備えるオフセットレジスタ57には、オフセット調整回路44〜46により付加されるオフセット電圧を表すオフセット設定値が、チャネル毎に記憶されており、各チャネルのオフセット調整回路44〜46は、オフセットレジスタ57に記憶された各自のオフセット設定値に対応するオフセット電圧を、相関二重サンプリング回路41〜43から伝送されてきた画素信号に加えて、そのオフセット電圧付加後の画素信号を、対応するチャネルのプログラマブルゲインアンプ47〜49に入力する。
プログラマブルゲインアンプ47〜49は、入力信号に対しての利得を調整可能な周知のアナログアンプであり、各オフセット調整回路44〜46の下流側に設けられている。レジスタ部55が備えるゲインレジスタ58には、プログラマブルゲインアンプ47〜49に設定される利得を表す利得設定値がチャネル毎に記憶されており、各チャネルのプログラマブルゲインアンプ47〜49は、ゲインレジスタ58に記憶された各自の利得設定値に従った利得で、オフセット調整回路44〜46を介してCCDイメージセンサ3から入力された対応チャネルの画素信号を増幅し、増幅後の画素信号をマルチプレクサ7に入力する。尚、以下では、プログラマブルゲインアンプを、単に「アンプ」と表現することにする。
マルチプレクサ7は、3つの入力チャネルと、一つの出力チャネルと、を備えており、各入力チャネルは、対応するアンプ47〜49の出力端に接続され、出力チャネルはアナログデジタル変換器9に接続されている。このマルチプレクサ7は、レジスタ59の設定値に従うパターンで、3つのアンプ47〜49からの入力信号のいずれかを選択して出力する構成にされており、各アンプ47〜49により増幅された画素信号を、順次アナログデジタル変換器9に入力する。
その他、アナログデジタル変換器9は、マルチプレクサ7から出力されたアナログの画素信号を、デジタル信号(画素データ)に変換して出力する。尚、このアナログデジタル変換器9の出力端は、データサンプリング制御部11に接続されている。
続いて、上記アナログフロントエンドIC5から出力される画素データをデータサンプリング制御部11を介して取得するメモリ制御部15の詳細構成について説明する。図5は、メモリ制御部15の構成を表す概略ブロック図である。
メモリ制御部15は、主に、メモリアクセス調停部151と、メモリ書込制御部153と、メモリ読出制御部155と、アドレス設定部157と、から構成されている。
メモリアクセス調停部151は、メモリ23へのアクセスを制御するためのものであり、上記メモリ書込制御部153又はメモリ読出制御部155からメモリ23へのアクセス要求があると、他のアクセス要求を考慮して、適宜要求元にメモリ23へのアクセスを許可する。
メモリアクセス調停部151は、メモリ23へのアクセスを制御するためのものであり、上記メモリ書込制御部153又はメモリ読出制御部155からメモリ23へのアクセス要求があると、他のアクセス要求を考慮して、適宜要求元にメモリ23へのアクセスを許可する。
メモリ書込制御部153は、データサンプリング制御部11がFIFOメモリ(即ち、先入れ先出し方式メモリ)111に格納した上記アナログフロントエンドIC5からの画素データを、順次FIFOメモリ111から読み出して取得する構成にされている。また、このメモリ書込制御部153は、メモリアクセス調停部151に対してアクセス要求を行ってアクセス権を確保した後、データサンプリング制御部11から取得した画素データを、アドレス設定部157が設定した書込先メモリアドレスに対応するメモリ23内の領域に書き込む構成にされている。
一方、メモリ読出制御部155は、CPU13から読出指令があると、メモリ23にアクセスして、画素データをメモリアドレスの若い順に読み出し、その画素データを外部の画像形成装置25に向けて出力する構成にされている。
続いて、書込先メモリアドレスを設定する上記アドレス設定部157の構成について図6を用いて説明する。尚、図6は、アドレス設定部157の構成を表す概略ブロック図である。
アドレス設定部157は、CPU13の設定処理(図7参照)により設定された初期値に対し、アナログフロントエンドIC5からの画素データの出力パターンに適合する加減算処理を繰り返すことによって、各画素データの画素位置に対応した書込先メモリアドレスを設定する構成にされており、これらの動作を、更新タイミング信号生成部61、第一演算部63、第二演算部65、第三演算部67、アドレス登録部69、セレクタ71、切替制御部73、などを用いて実現する。
このアドレス設定部157は、メモリ書込制御部153と同期して動作し、メモリ書込制御部153が1画素分の画素データをメモリ23に書込する度に入力される画素処理タイミング信号に基づいて、更新タイミング信号生成部61及びセレクタ71の出力を切り替えるための上記切替制御部73を動作させる。
更新タイミング信号生成部61は、第一〜第三演算部63,65,67の動作タイミングを制御する構成にされており、上記画素処理タイミング信号が入力される度に自身内蔵のカウンタ61aを動作させ、そのカウンタの値に対応する演算部63,65,67に対して、更新タイミング信号を入力する。
第一演算部63は、加算値レジスタRa1,Rb1と、加算器75と、フリップフロップ回路(FF)76と、から構成されており、加算器75にて、加算値レジスタRb1に記憶された値V_Rb1と、加算値レジスタRa1に記憶された値V_Ra1とを加算し、その加算結果V_Ra1+V_Rb1を、第一更新タイミング信号が入力される度に、加算値レジスタRb1に上書き登録することによって、加算値レジスタRb1の値V_Rb1を更新する。
一方、第二演算部65は、加算値レジスタRa2,Rb2と、加算器78と、フリップフロップ回路(FF)79と、から構成されており、加算値レジスタRb2の値V_Rb2と、加算値レジスタRa2の値V_Ra2と、を加算器78にて加算し、その加算結果V_Ra2+V_Rb2を、第二更新タイミング信号が入力される度に、加算値レジスタRb2に上書き登録して、加算値レジスタRb2の値V_Rb2を更新する。
この他、第三演算部67は、加算値レジスタRa3,Rb3と、加算器81と、フリップフロップ回路(FF)82と、から構成されており、加算値レジスタRb3の値V_Rb3と、加算値レジスタRa3の値V_Ra3と、を加算器81にて加算し、その加算結果V_Ra3+V_Rb3を、第三更新タイミング信号が入力される度に、加算値レジスタRb3に登録して、加算値レジスタRb3の値V_Rb3を更新する。
またセレクタ71は、切替制御部73に制御され、アナログフロントエンドIC5からの画素データの出力パターンに合わせて、第一〜第三演算部63,65,67のいずれか一つの加算値レジスタRb1〜Rb3に登録された値を、アドレス登録部69に入力する。具体的に切替制御部73は、画素処理タイミング信号が入力される度にカウントアップされる自身内蔵のカウンタ73aの値に基づいて、セレクタ71を制御する。
この他、アドレス登録部69は、加算器84、フリップフロップ回路(FF)85、及び、アドレスレジスタRR、を備えており、画素タイミング信号が入力される度に、セレクタ71から出力される加算値レジスタRb1〜Rb3の値V_Rbと、アドレスレジスタRRに記憶されている書込先メモリアドレスV_RRとを加算し、その加算結果V_Rb+V_RRを、アドレスレジスタRRに上書き登録して、書込先メモリアドレスV_RRを更新する。
続いて、本実施例のマルチプレクサ7が、第三チャネル(CH3)のアンプ49、第二チャネル(CH2)のアンプ48、第一チャネル(CH1)のアンプ47を順に選択して、そのアンプ47〜49が出力する画素信号をアナログデジタル変換器9に入力する動作を繰り返す構成にされている場合に、CPU13が実行する図7の設定処理について説明する。尚、図7は、画像の読取指令が外部より入力されると、CPU13が実行する設定処理を表すフローチャートである。
処理を実行すると、CPU13は、まず、アナログフロントエンドIC5からの画素データの出力パターンに合わせて更新タイミング信号が各演算部63,65,67に入力されるように、更新タイミング信号生成部61を設定すると共に、画素データの出力パターンに合わせてセレクタ71が切替わるように、切替制御部73を設定する(S100)。また、アドレスレジスタRRに書込先メモリアドレスの初期値INITを設定する(S110)。
その後、CPU13は、マルチプレクサ7が、アナログデジタル変換器9への入力信号を第三チャネルの画素信号から第二チャネルの画素信号に変更した際に、アナログフロントエンドIC5から出力される第二チャネルの画素データの画素位置を計算するため、加算値レジスタRa1に、初期値0を設定し、加算値レジスタRb1に初期値+2を設定する(S120)。尚、加算値レジスタRb1の値+2は、第三チャネルの画素信号の画素位置に対する第二チャネルの画素信号の相対的な画素位置を表す値である。
続いて、CPU13は、マルチプレクサ7が、アナログデジタル変換器9への入力信号を第二チャネルの画素信号から第一チャネルの画素信号に変更した際に、アナログフロントエンドIC5から出力される第一チャネルの画素データの画素位置を計算するため、加算値レジスタRa2に、初期値−2を設定し、加算値レジスタRb2に初期値−(gap+1)を設定する(S130)。
ここで、値gapは、第一センサ31及び第二センサ33の主走査方向受光素子数(ライン幅)がVaであり、第一センサ31と第二センサ33との副走査方向間隔(ラインギャップ)がVbである場合に、関係式gap=Va×Vbで求められる値である。例えば、Va=4096、Vb=5である場合には、gap=20480となり、Va=256、Vb=5である場合には、gap=1280となる。以下の説明(図8を用いた説明等)では、簡単な具体例として、gap=1280である場合を採り上げて説明することにするが、本発明の画像読取装置は、その具体例に限定されるものではない。
尚、加算値レジスタRa2に設定される値−2は、CCDイメージセンサ3の第二チャネルから主走査方向画素位置が4m−1の画素信号が出力されるのに対し、第一チャネルからは、主走査方向画素位置が2mの画素信号が出力されることに対応して設定される値である。
この後、CPU13は、マルチプレクサ7が、アナログデジタル変換器9への入力信号を第一チャネルの画素信号から第三チャネルの画素信号に変更した際に、アナログフロントエンドIC5から出力される第三チャネルの画素データの画素位置を計算するため、加算値レジスタRa3に、初期値+2を設定し、加算値レジスタRb3に初期値gap+3を設定し(S140)、当該処理を終了する。尚、加算値レジスタRa3に設定される値+2は、CCDイメージセンサ3の第一チャネルから主走査方向画素位置が2mの画素信号が出力されるのに対し、第三チャネルからは、主走査方向画素位置が4m−3の画素信号が出力されることに対応して設定される値である。
次に、上記設定処理終了後にメモリ制御部15で行われる画素データの書込処理について説明する。図8(a)は、アナログフロントエンドIC5からデータサンプリング制御部11を介してメモリ制御部15に入力される画素データの入力順を表す説明図であり、図8(b)は、メモリ23内の画素データの配列を表す説明図である。
CPU13は、上記設定処理終了後、CCD制御部19を作動させて、CCD制御部19からシフトレジスタ35〜37を動作させるための転送クロック信号φ1,φ2を、CCDイメージセンサ3に入力することにより上記シフトレジスタ35〜37の転送制御をCCD制御部19を介して実行し、主走査方向に画像を読み取る。また更に、CPU13は、主走査方向の画像読取が完了すると、図示しない原稿送り機構あるいは読取ユニットを動作させるためのモータ制御部を介して、原稿あるいは、CCDイメージセンサ3を副走査方向に相対的に移動させ、再び主走査方向の走査を行うことにより次のラインの画像読取を行う。そしてこれらの動作を繰り返すことにより、CCDイメージセンサ3を用いて、二次元的に画像を読み取る。尚、図9は、画像読取の態様を表す説明図である。
このため、アナログフロントエンドIC5からは、第二センサ33の始端側の受光素子34bに対応する画素データから、第三チャネル(CH3)、第二チャネル(CH2)、第一チャネル(CH1)の順に、主走査方向の画素データが出力される。また第一センサ31及び第二センサ33による主走査方向の画像読取が完了すると、次のラインの画像が読み取られ、次のラインの画素データが、同じく第三チャネル(CH3)、第二チャネル(CH2)、第一チャネル(CH1)の順に、アナログフロントエンドIC5から出力される。
図8(a)では、第二センサ33が第5ライン〜第11ラインについての画像読取を行う場合に、メモリ制御部15に入力される画素データの順序を示す。尚、図では、画素データの画素位置を(ライン番号,主走査方向画素位置番号)で表す。
具体的に、画素データは、画素位置が(5,1)のものから順に、(5,3)、(0,2)、(5,5)、(5,7)、(0,4)、…、(0,8)、…1)…、(6,1)、(6,3)、…、(1,8)、…2)…、(7,1)、…のようにメモリ制御部15に入力される。また、この入力に対し、メモリ制御部15は、上記設定処理によって特徴付けられた演算部63,65,67及びアドレス登録部69で、各画素データの画素位置を算出し、画素位置に対応するメモリ領域に画素データを書き込む。
具体的に、メモリ書込制御部153は、画素位置(5,1)の画素データを取得した時点で、その画素データを、アドレスレジスタRRの値INIT(図では0x0500)に対応するメモリ23の領域に書き込む。この書込が完了すると、アドレスレジスタRRには、上記画素処理タイミング信号により、加算値レジスタRb1の初期値+2とアドレスレジスタRRの値INITとの加算結果INIT+2(図では0x0502)が書き込まれて、書込先メモリアドレスが更新される。この後、更新タイミング信号生成部61は、第一更新タイミング信号を第一演算部63に入力して、加算値レジスタRb1を更新する。ただし本実施例においては加算値レジスタRa1の値が0であることから、更新後も加算値レジスタRb1は+2で維持される。また、切替制御部73は、セレクタ71を制御して、第二演算部65とセレクタ71とを接続する。
次に、画素位置(5,3)の画素データが入力されると、メモリ書込制御部153は、アドレスレジスタRRの値に従うメモリアドレスINIT+2(図では0x0502)に対応するメモリ領域に、画素位置(5,3)の画素データを書き込む。この書込が完了すると、加算値レジスタRb2の初期値−(gap+1)及びアドレスレジスタRRの値INIT+2が、加算器84にて加算されて、画素処理タイミング信号により、その加算結果INIT−gap+1(0x0001)がアドレスレジスタRRに書き込まれ、書込先メモリアドレスが更新される。この後、更新タイミング信号生成部61は、第二更新タイミング信号を第二演算部65に入力して、加算値レジスタRb2を更新する。また、切替制御部73は、セレクタ71を制御して、第三演算部67とセレクタ71とを接続する。
次に、画素位置(0,2)の画素データが入力されると、メモリ書込制御部153は、メモリアドレスINIT−gap+1に対応するメモリ領域に画素位置(0,2)の画素データを書き込む。この書込が完了すると、画素処理タイミング信号により、加算値レジスタRb3の初期値gap+3及びアドレスレジスタRRの値INIT−gap+1との加算結果INIT+4(図では0x0504)がアドレスレジスタRRに書き込まれて書込先メモリアドレスが更新される。この後、更新タイミング信号生成部61は、第三更新タイミング信号を第三演算部67に入力して、加算値レジスタRb3を更新する。また、切替制御部73は、セレクタ71を制御して、第一演算部63とセレクタ71とを接続する。
また、画素位置(5,5)の画素データが入力されると、メモリ書込制御部153は、メモリアドレスINIT+4(図では0x0504)に対応するメモリ領域に画素位置(5,5)の画素データを書き込む。そして、書込が完了すると、画素処理タイミング信号により、加算値レジスタRb1の値+2及びアドレスレジスタRRの値INIT+4との加算結果INIT+6(図では0x0506)がアドレスレジスタRRに書き込まれて書込先メモリアドレスが更新される。この後、更新タイミング信号生成部61は、第一更新タイミング信号を第一演算部63に入力して、加算値レジスタRb1を更新する。また、切替制御部73は、セレクタ71を制御して、第二演算部65とセレクタ71とを接続する。
そして、画素位置(5,7)の画素データが入力されると、メモリ書込制御部153は、メモリアドレスINIT+6(図では0x0506)に対応するメモリ領域に画素位置(5,7)の画素データを書き込む。そして、書込が完了すると、画素処理タイミング信号により、加算値レジスタRb2の値−(gap+3)と、アドレスレジスタRRの値INIT+6との加算結果INIT−gap+3(0x0003)がアドレスレジスタRRに書き込まれて書込先メモリアドレスが更新される。この後、更新タイミング信号生成部61は、第二更新タイミング信号を第二演算部65に入力して、加算値レジスタRb2を更新する。また、切替制御部73は、セレクタ71を制御して、第三演算部67とセレクタ71とを接続する。
この後、画素位置(0,4)の画素データが入力されると、メモリ制御部15は、メモリ領域INIT−gap+3に画素位置(0,4)の画素データを書き込む。そして、書込が完了すると、画素処理タイミング信号により、加算値レジスタRb3の値gap+5と、アドレスレジスタRRの値INIT−gap+3との加算結果INIT+8(図では0x0508)がアドレスレジスタRRに書き込まれて書込先メモリアドレスが更新される。
このような動作の繰り返しにより、メモリ23内には、各画素データが画素位置に対応したメモリアドレス先の領域に書き込まれる。
以上、本実施例の画像読取装置1について説明したが、本実施例の画像読取装置1によれば、CPU13の設定処理(図7)により特徴付けられて、第一演算部63が、第二シフトレジスタ36から出力される画素信号に対応する画素データの画素位置を、前回アナログフロントエンドIC5から出力された第三シフトレジスタ37の画素信号に対応する画素データの画素位置からの差分値で逐次算出し、第二演算部65が、第一シフトレジスタ35から出力される画素信号に対応する画素データの画素位置を、前回アナログフロントエンドIC5から出力された第二シフトレジスタ36の画素信号に対応する画素データの画素位置からの差分値で逐次算出し、第三演算部67が、第三シフトレジスタ37から出力される画素信号に対応する画素データの画素位置を、前回アナログフロントエンドIC5から出力された第一シフトレジスタ35の画素信号に対応する画素データの画素位置からの差分値で逐次算出する。
以上、本実施例の画像読取装置1について説明したが、本実施例の画像読取装置1によれば、CPU13の設定処理(図7)により特徴付けられて、第一演算部63が、第二シフトレジスタ36から出力される画素信号に対応する画素データの画素位置を、前回アナログフロントエンドIC5から出力された第三シフトレジスタ37の画素信号に対応する画素データの画素位置からの差分値で逐次算出し、第二演算部65が、第一シフトレジスタ35から出力される画素信号に対応する画素データの画素位置を、前回アナログフロントエンドIC5から出力された第二シフトレジスタ36の画素信号に対応する画素データの画素位置からの差分値で逐次算出し、第三演算部67が、第三シフトレジスタ37から出力される画素信号に対応する画素データの画素位置を、前回アナログフロントエンドIC5から出力された第一シフトレジスタ35の画素信号に対応する画素データの画素位置からの差分値で逐次算出する。
また、セレクタ71が、切替制御部73による制御の下、アナログフロントエンドIC5による画素データの出力パターンに合わせて、次に入力される画素データの画素位置を表す第一〜第三演算部63,65,67のいずれか一つの演算結果を出力し、アドレス登録部69に入力する。
そして、アドレス登録部69は、セレクタ71を介して取得した第一〜第三演算部63,65,67のいずれか一つの演算結果を、前のアドレスレジスタRRの値に加算して、次の書込先メモリアドレスを設定する。
したがって、画像読取装置1によれば、画素データのメモリ23への書き込みと同時に画素データの並び替えを実行して、画素データを本来の順序でメモリ23内に格納することができ、従来の場合と比較して、少ないメモリアクセス量で画素データの並び替えを完了することができる。この結果、従来のように並び替え操作に必要な作業用領域をメモリ23内に用意しなくても済み、更には、並び替えの際に、CPU13の処理や、メモリ23へのアクセスを抑制できて、画像読取装置1全体の処理速度が低下するのを抑制することができる。
尚、アドレス設定部157の構成は、上記構成に限定されず、様々な態様を採ることができる。上記実施例では、入力される画素データの画素位置と、前に入力された画素データの画素位置との差分値をまず算出して、その差分値を前のアドレスレジスタRRの値に加算することにより、次の画素データの画素位置に対応する書込先メモリアドレスを算出するようにしたが、各チャネルの画素データ毎に画素位置に対応するメモリアドレスを算出して、その算出値をそのまま書込先メモリアドレスとしてアドレスレジスタRRに登録するようにアドレス設定部157を構成しても構わない。
図10は、各チャネルの画素データ毎に画素位置に対応するメモリアドレスを算出して、その値をそのままアドレスレジスタRRに登録する技法を採用した場合に好適なアドレス設定部157の内部構成を表す説明図である。以下、この場合のアドレス設定部157の構成を、第一変形例として説明することにする。ただし、以下では、上記実施例と同一構成の部分に関する説明を省略することにする。
第一変形例のアドレス設定部157においては、各演算部63’,65’,67’に、加算値レジスタRb1〜Rb3に替えて、アドレスレジスタRc1〜Rc3が設けられている。また、アドレス登録部69’は、アドレスレジスタRRのみで構成されている。その他、CPU13は、読取指令が外部より入力されると、図7に示す設定処理に替えて、図11に示す変形例の設定処理を実行する構成となっている。尚、図11は、CPU13が実行する変形例の設定処理を表すフローチャートである。
処理を実行すると、CPU13は、まず、アナログフロントエンドIC5からの画素データの出力パターンに合わせて更新タイミング信号生成部61及び切替制御部73を設定する(S200)。また、アドレスレジスタRc1に初期値INITを設定すると共に、加算値レジスタRa1に加算値+4を設定する(S210)。
この後、CPU13は、アドレスレジスタRc2に値INIT+2を設定すると共に、加算値レジスタRa2に加算値+4を設定する(S220)。更にこの後、CPU13は、処理をS230に移して、アドレスレジスタRc3に値INIT−gap+1を設定すると共に、加算値レジスタRa3に加算値+2を設定する。そして、当該設定処理を終了する。
このような設定がCPU13により施されると、第一演算部63’は、第一更新タイミング信号が入力される度に、アドレスレジスタRc1の値V_Rc1(初期値INIT)に対して、加算値レジスタRa1に設定された値+4を加算することにより、第三シフトレジスタ37から出力される画素信号に対応した画素データの画素位置に対応するメモリアドレスを算出し、そのメモリアドレスINIT,INIT+4,INIT+8…を順にアドレスレジスタRc1の値として設定する。
一方、第二演算部65’は、第二更新タイミング信号が入力される度に、アドレスレジスタRc2の値V_Rc2(初期値INIT+2)に対して、加算値レジスタRa2に設定された値+4を加算することにより、第二シフトレジスタ36から出力される画素信号に対応した画素データの画素位置に対応するメモリアドレスを算出し、そのメモリアドレスINIT+2,INIT+6,INIT+10…を順にアドレスレジスタRc2の値として設定する。
また、第三演算部67’は、第三更新タイミング信号が入力される度に、アドレスレジスタRc3の値V_Rc3(初期値INIT−gap+1)に対して、加算値レジスタRa3に設定された値+2を加算することにより、第一シフトレジスタ35から出力される画素信号に対応した画素データの画素位置に対応するメモリアドレスを算出し、そのメモリアドレスINIT−gap+1,INIT−gap+3,INIT−gap+5…を順にアドレスレジスタRc3の値として設定する。
この他、セレクタ71は、切替制御部73の制御の下、アドレスレジスタRc1、アドレスレジスタRc2、アドレスレジスタRc3の各値を、順に繰り返し、アドレス登録部69’のアドレスレジスタRRに入力する。これによりアドレス登録部69’では、書込先メモリアドレスがINIT,INIT+2,INIT−gap+1,INIT+4,INIT+6,INIT−gap+3,INIT+8…の順に、アドレスレジスタRRに設定される。
尚、更新タイミング信号生成部61は、上記実施例と同様に、アドレスレジスタRc1〜Rc3の値がアドレスレジスタRRに設定されると、対応する演算部63’,65’,67’に更新タイミング信号を入力して、アドレスレジスタRc1〜Rc3の値を更新する。
したがって、第一変形例の画像読取装置1では、図8(a)に示す順に、画素データがアナログフロントエンドIC5から出力される場合に、メモリ書込制御部153にて、書込先メモリアドレスに対応するメモリ23の領域に画素データを書き込むことにより、各画素データを画素配列順に並び替えてメモリ23に格納することができる(図8(b)参照)。尚、第一変形例では、アドレスレジスタRRを設けたが、メモリ書込制御部153を、セレクタ71を介して、アドレスレジスタRc1〜Rc3にアクセス可能に構成すれば、第一変形例においてアドレスレジスタRRを設ける必要はないことは勿論である。
続いて、第二変形例について説明する。第二変形例は、バイトイネーブル信号を用いて、複数の画素データを、メモリ23に同時書き込みすることにより、画素データの書込効率を向上させたものである。尚、第二変形例では、メモリ23とメモリ制御部15とが32ビット(即ち4バイト)のデータバスで繋がれ、32ビットでデータ転送を行うことが可能な状態にある一方で、各画素データが8ビット(つまり1バイト)のデータである場合を前提として話をすすめる。周知のように、バイトイネーブル信号は、データ転送ビットより小さい単位でメモリ内にアクセスし、データの読み書き操作をする際に必要な信号である。
図12は、第二変形例の画像読取装置におけるデータサンプリング制御部11及びメモリ制御部15の構成を表す概略ブロック図である。また、図13は、第二変形例のデータサンプリング制御部11における振り分け部113の動作を表す説明図(a)、メモリ書込制御部153’内の第一書込制御部154aの動作を表す説明図(b)、及び、メモリ書込制御部153’内の第二書込制御部154bの動作を表す説明図(c)である。
第二変形例のデータサンプリング制御部11は、振り分け部113と、第一FIFOメモリ115と、第二FIFOメモリ117と、を備えており、アナログフロントエンドIC5から画素データが入力されると、図13(a)に示すように、振り分け部113の動作にて、第一センサ31の画素信号に対応する画素データを、第一FIFOメモリ115に登録し、第二センサ33の画素信号に対応する画素データを、第二FIFOメモリ117に登録する。尚、このような構成は、振り分け部113にカウンタを設け、画素データが入力される度にカウンタがカウントアップされるようにしておくことで実現することが可能である。このようにカウンタを設ければ、カウンタの値に基づいて、画素データが第一センサ31からのものか、第二センサ33のものか、を振り分け部113にて判別することができる。
一方、メモリ書込制御部153’は、第一書込制御部154aと、第二書込制御部154bと、を備えている。第一書込制御部154aは、第一FIFOメモリ115に二以上の画素データが格納されると、第一FIFOメモリ115から画素データを二つ取り出し、アドレス設定部157に設定された書込先メモリアドレスに対応するメモリ23内の領域に、読み出した二つの画素データを書き込む。この時、第一書込制御部154aは、図13(b)に示すように、バイトイネーブル信号”0101”を、メモリアクセス調停部151を介してメモリ23に入力することにより、その二つの画素データの画素位置に対応するメモリ領域(図では、0x0501及び0x0503)に同時アクセスし、二つの画素データをまとめて、メモリ23に書き込む。
また、第二書込制御部154bは、第二FIFOメモリ117に二以上の画素データが格納されると、第二FIFOメモリ117から画素データを二つ取り出し、アドレス設定部157に設定された書込先メモリアドレスに対応するメモリ23内の領域に、読み出した二つの画素データを書き込む。この時、第二書込制御部154bは、図13(c)に示すように、バイトイネーブル信号”1010”を、メモリアクセス調停部151を介してメモリ23に入力することにより、その二つの画素データの画素位置に対応するメモリ領域(図では、0x0a00及び0x0a02)に同時アクセスし、二つの画素データをまとめて、メモリ23に書き込む。
尚、この際の書込先メモリアドレスの設定は、図10と同一構成のアドレス設定部157で行うことが可能である。この場合には、CPU13にて設定すべき各加算値レジスタRa1〜Ra3及びアドレスレジスタRc1〜Rc3の値を、第二変形例の書込態様に合わせて変更すると共に、各演算部63’,65’,67’の更新タイミングや、セレクタ71の切替制御などを、メモリ書込制御部153の書込タイミングに合わせて、変更すればよい。
また、図10では、演算部63’,65’,67’を計3つ用意しているが、第二変形例では、第一FIFOメモリ115の画素データ、及び、第二FIFOメモリ117の画素データ、の書込先メモリアドレスを設定すればいいので、2つの演算部63’,65’で、上記動作を実現することが可能である。
具体的に、図8(a)に示した順にアナログフロントエンドIC5から画素データが出力される場合には、加算値レジスタRa1の初期値を+4に設定すると共に、アドレスレジスタRc1の初期値をINIT−gapに設定すればよい。また、加算値レジスタRa2の初期値を+4に設定すると共に、アドレスレジスタRc2の初期値をINITに設定すればよい。このようにすれば、アドレスレジスタRc1に対して、順に値INIT−gap,INIT−gap+4,INIT−gap+8,…が設定され、アドレスレジスタRc2に対して、順に値INIT,INIT+4,INIT+8,…が設定される。
以上、第二変形例の画像読取装置によれば、画素データを複数まとめて書き込むことができるので、メモリへのアクセス量を減らすことができる。尚、本発明の算出手段は、CPU13による設定処理、本発明の第一〜第三演算手段としての第一〜第三演算部63,63’,65,65’,67,67’、更新タイミング信号生成部61、切替制御部73、及び、セレクタ71、の連携動作によって実現されている。また、本発明のアドレス設定手段は、第一〜第三演算部63,63’,65,65’,67,67’の演算結果に基づいて、書込先メモリアドレスを設定するアドレス登録部69,69’に相当する。この他、本発明の書込手段は、データサンプリング制御部11及びメモリ書込制御部153に相当する。
続いて、本発明の画像処理装置としての機能を備える第三変形例の画像読取装置について説明する。尚、装置内の基本構成は、上述した第二変形例までの画像読取装置と略同一であるため、その点についての詳細説明は省略することにする。
図14は、第三変形例の画像読取装置におけるメモリ制御部15の構成を表す概略ブロック図である。
メモリ制御部15のメモリ書込制御部161は、アナログフロントエンドIC5から出力された画素データをデータサンプリング制御部11を介して取得すると、図15(a)に示すように、その画素データを順次隣接するメモリ領域に書き込む。尚、図15(a)は、メモリ23内に書き込まれた画素データの配置を表す説明図である。図15(a)からも理解できるように、各画素データは、メモリ書込制御部161により順次隣接するメモリ領域に書き込まれる結果、アナログフロントエンドIC5による画素データの出力パターンに対応した配置でメモリ23内に記憶される。
メモリ制御部15のメモリ書込制御部161は、アナログフロントエンドIC5から出力された画素データをデータサンプリング制御部11を介して取得すると、図15(a)に示すように、その画素データを順次隣接するメモリ領域に書き込む。尚、図15(a)は、メモリ23内に書き込まれた画素データの配置を表す説明図である。図15(a)からも理解できるように、各画素データは、メモリ書込制御部161により順次隣接するメモリ領域に書き込まれる結果、アナログフロントエンドIC5による画素データの出力パターンに対応した配置でメモリ23内に記憶される。
一方、メモリ読出制御部163は、CPU13から読出指令があると、アドレス設定部165に設定された読出先メモリアドレスに対応するメモリ23内の領域にアクセスして、その領域に記憶されている画素データを読み出すことにより、画素データを画像形成装置25に形成させるべき画像の画素配列に対応した順序で、外部の画像形成装置25に向けて出力する。
尚具体的に、アドレス設定部165は、図10に示す構成となっている。図10は、アドレス設定部157の内部構成として図示したものであるが、第三変形例におけるアドレス設定部165は、図10に示すアドレス設定部157の構成と基本構成が同一であるため、以下では、図10を用いて、アドレス設定部165の動作を説明する。
アドレス設定部165の各レジスタRa1〜Ra3,Rc1〜Rc3には、CPU13の設定処理により各種値が動作前に設定される。図16は、CPU13が、外部から読出指令を受けると、アドレス設定部165に対して行う第三変形例の設定処理を表すフローチャートである。
CPU13は、図16に示す設定処理を実行すると、S300で、更新タイミング信号生成部61及び切替制御部73に対して初期設定を行った後、S310で、アドレス設定部165のアドレスレジスタRc1に対し、第一番目の画素位置の読出先メモリアドレスに対応する初期値INITを設定すると共に、加算値レジスタRa1に対し、値+3を設定する。続いて、CPU13は、アドレスレジスタRc2に対し、値INIT+gap+2を設定すると共に、加算値レジスタRa2に対し、値+3を設定する(S320)。また、CPU13は、アドレスレジスタRc3に対し、値INIT+1を設定すると共に、加算値レジスタRa3に対し、値+3を設定する(S330)。この後、当該設定処理を終了する。
このような設定がCPU13により施されると、図15(b)に示すように、アドレス設定部165の第一演算部63’は、第一更新タイミング信号が入力される度に、アドレスレジスタRc1の初期値INIT(図では0x0500)に対して、加算値レジスタRa1に設定された値+3を加算し、この結果INIT,INIT+3(図では0x0503),INIT+6(図では0x0506)…を順にアドレスレジスタRc1に設定する。
一方、第二演算部65’は、第二更新タイミング信号が入力される度に、アドレスレジスタRc2の初期値INIT+gap+2(図では0x0a02)に対して、加算値レジスタRa2に設定された値+3を加算し、この結果INIT+gap+2,INIT+gap+5(図では0x0a05),INIT+gap+8(図では0x0a08)…を順にアドレスレジスタRc2の値に設定する。
また、第三演算部67’は、第三更新タイミング信号が入力される度に、アドレスレジスタRc3の初期値INIT+1(図では0x0501)に対して、加算値レジスタRa3に設定された値+3を加算し、この結果INIT+1,INIT+4(図では0x0504),INIT+7(図では0x0507)…を順にアドレスレジスタRc3に設定する。
この他、セレクタ71は、切替制御部73の制御の下、画素データの読出が完了する度、アドレスレジスタRc1、アドレスレジスタRc2、アドレスレジスタRc3、アドレスレジスタRc2を順に繰り返し選択して、各アドレスレジスタRc1〜Rc3に設定された値を、アドレス登録部69’のアドレスレジスタRRに入力し、読出先メモリアドレスを、INIT,INIT+gap+2,INIT+1,INIT+gap+5,INIT+3,INIT+gap+8,INIT+4,…の順に設定する。
尚、更新タイミング信号生成部61は、画素データの読出が完了する度に入力される画素処理タイミング信号に基づき、同一のアドレスレジスタRc1〜Rc3がセレクタ71によって再度選択される前に、各演算部63’,65’,67’に更新タイミング信号を入力する構成にされている。
以上、第三変形例について説明したが、第三変形例の画像読取装置によれば、CPU13による設定処理(図16)によって特徴付けられたアドレス設定部165が、アナログフロントエンドIC5による画素データの出力パターンに基づく加算処理により、メモリ23から各画素データをCCDイメージセンサ3が読み取った画像の画素配列順に読み出すことが可能に、読出先メモリアドレスをアドレスレジスタRRに設定するから、メモリ読出制御部163は、そのアドレスレジスタRRに従って、画素データ群を格納するメモリ23から各画素データを読み出すことで、画素配列順に画素データを出力することができる。
したがって、第三変形例の画像読取装置では、画素データの読出後に、画素データの並び替え操作を行わなくても、画像形成装置25に形成させるべき画像として、外部の画像形成装置25にCCDイメージセンサ3が読み取った画像を、その画素データに基づいて形成させることができる。結果、本実施例によれば、画素データの画像形成装置25への出力に関わる処理を大幅に縮小することができて、画像読取装置にかかる処理負荷を軽減することができる。尚、本発明の復元出力手段は、図16に示すCPU13の設定処理により特徴付けられる図10に示す構成のアドレス設定部165と、メモリ読出制御部163と、により実現されている。
以上、本発明の実施例について説明したが、本発明のデータ書込装置及び画像処理装置は、上記実施例に限定されるものではなく、種々の態様を採ることができる。
上記実施例では説明しなかったが、例えば、図6に示す構成をアドレス設定部165に適用しても、各画素データをCCDイメージセンサ3が読み取った画像の画素配列順に読み出すことが可能に画像読取装置を構成することができる。この場合には、アドレス設定部165が、画素データの画素配列順に読出先メモリアドレスを設定するように、CPU13の設定処理によって、加算値レジスタRa1〜Ra3,Rb1〜Rb3の初期値を設定すればよい。
上記実施例では説明しなかったが、例えば、図6に示す構成をアドレス設定部165に適用しても、各画素データをCCDイメージセンサ3が読み取った画像の画素配列順に読み出すことが可能に画像読取装置を構成することができる。この場合には、アドレス設定部165が、画素データの画素配列順に読出先メモリアドレスを設定するように、CPU13の設定処理によって、加算値レジスタRa1〜Ra3,Rb1〜Rb3の初期値を設定すればよい。
この他、上記実施例では、マルチプレクサ7が、第三チャネルのアンプ49,第二チャネルのアンプ48,第一チャネルのアンプ47から出力される画素信号を順に繰り返しアナログデジタル変換器9に入力する場合の、各種設定処理について説明したが、マルチプレクサ7が、この他のパターンで、画素信号を順にアナログデジタル変換器9に入力する構成にされている場合には、アナログフロントエンドIC5における画素データの出力パターンも当然に変わるから、その出力パターンに合わせて、適宜アドレス設定部157,165への各種設定値を変更して、本発明のデータ書込装置又は画像処理装置としての構成を実現すればよい。
1…画像読取装置、3…CCDイメージセンサ、5…アナログフロントエンドIC、7…マルチプレクサ、9…アナログデジタル変換器、11…データサンプリング制御部、13…CPU、15…メモリ制御部、17…クロック生成部、19…CCD制御部、21…AFE制御部、23…メモリ、24…EEPROM、25…画像形成装置、31…第一センサ、32,34a,34b…受光素子、33…第二センサ、35…第一シフトレジスタ、36…第二シフトレジスタ、37…第三シフトレジスタ、47〜49…プログラマブルゲインアンプ、55…レジスタ部、59…レジスタ、61…更新タイミング信号生成部、61a,73a…カウンタ、63〜65,63’〜65’…演算部、69,69’…アドレス登録部、71…セレクタ、73…切替制御部、75,78,81,84…加算器、111,115,117…FIFOメモリ、113…振り分け部、151…メモリアクセス調停部、153,153’,161…メモリ書込制御部、154a…第一書込制御部、154b…第二書込制御部、155,163…メモリ読出制御部、157,165…アドレス設定部、Ra1〜Ra3,Rb1〜Rb3…加算値レジスタ、RR,Rc1〜Rc3…アドレスレジスタ
Claims (4)
- 主走査方向に配列された複数の受光素子を備える第一のセンサと、
主走査方向に配列された複数の受光素子を備え、前記第一のセンサから副走査方向に所定間隔離れて平行配置された第二のセンサと、
前記第一のセンサを構成する前記各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第一出力手段と、
前記第二のセンサを構成する前記受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第二出力手段と、
前記第二のセンサを構成する前記受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第三出力手段と、
前記出力手段から一走査当たりに出力される画素信号の数を出力手段毎に記憶する取込画素数設定レジスタを備え、
前記第二出力手段及び第三出力手段から出力される画素信号の数が前記取込画素数設定レジスタに記憶される画素数未満であることを条件に、画素信号を取り込む取込手段を有することを特徴とする画像読取装置。 - 請求項1に記載の画像読取装置は、
前記各出力手段からの画素信号をデジタル信号としての画素データに変換する変換手段と、
前記変換手段から出力される画素データ数をカウントするカウンタと、
前記変換手段から出力される画素データを記憶する記憶手段と、
前記取込画素数設定レジスタに記憶される各出力手段から一走査当たりに出力される画素信号の数と前記各出力手段の画素データの数とを比較する比較手段と、
前記比較手段によりカウントされた画素データ数が前記取込画素設定レジスタに記憶される画素信号数未満であることを条件として、前記取込手段により取り込まれた画素データを前記記憶手段に記憶する記憶制御手段を有することを特徴とする画像読取装置。 - 請求項2に記載の画像読取装置は、
前記変換手段から出力される画素データに情報を付加する付加手段を備えており、前記記憶制御手段は、前記各出力手段情報に応じて画素データを前記記憶手段に記憶することを特徴とする画像読取装置。 - 主走査方向に配列された複数の受光素子を備える第一のセンサと、
主走査方向に配列された複数の受光素子を備え、前記第一のセンサから副走査方向に所定間隔離れて平行配置された第二のセンサと、
前記第一のセンサを構成する前記各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第一出力手段と、
前記第二のセンサを構成する前記受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第二出力手段と、
前記第二のセンサを構成する前記受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第三出力手段と、
前記第二出力手段又は第三出力手段からの画素信号が出力されなくなったことを条件として、前記第一出力手段から出力される画素信号の取込を制限することを特徴とする画像読取装置。
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JP2006113591A JP2006238478A (ja) | 2006-04-17 | 2006-04-17 | データ書込装置、及び、画像処理装置 |
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JP2006238478A JP2006238478A (ja) | 2006-09-07 |
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