JP3829772B2 - 画像読取装置 - Google Patents
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Description
【発明の属する技術分野】
一次元配列の受光素子を搭載したイメージセンサを用いて、原稿の画像を電子データとして読み取る、スキャナ、FAX、コピー機及びこれらの複合機などの画像読取装置に関する。
【0002】
【従来の技術】
従来、一次元配列の受光素子を搭載したイメージセンサを用いて、原稿の画像を電子データとして読み取る、スキャナ、FAX、コピー機及びこれらの複合機などの画像読取装置が知られている。
【0003】
ところで、画像読取装置での画像読み取りにおいて、例えば、写真画像などデータ量が多くなっても高精度で読み取りたい場合、FAXなどのデータ転送に用いるため精度より読み取った画像のデータ量を減らしたい場合、大量に原稿があり、多少画質が落ちてもできるだけ速く読み取りたい場合、また画質、データ量もそこそこで読み取りたい場合など、要望される画像データの読み取らせ方は、読み取った画像の使用用途及び、読み取り時の状況によるため多様である。
【0004】
これに対し、従来は、読み取った画像データの解像度を増減して出力することにより、画質、データ量を変化させて種々の用途に対応している。
また、これに対応する方法の一つとして、様々な用途に使えるよう、図2に例示するように、主走査方向に配列された複数の受光素子からなる2つのセンサ(第1センサ21、第2センサ22)と、第1センサ21の受光素子全ての画素信号を出力する第1シフトレジスタ25と、第2センサ22の受光素子の偶数番目の画素信号を出力する第2シフトレジスタ26と、第2センサ22の受光素子の奇数番目の画素信号を出力する第3シフトレジスタ27とからなるCCDリニアイメージセンサが開発された。
【0005】
【発明が解決しようとする課題】
ところで、通常CCDイメージセンサにおいて、受光端部は、受光素子の製造上の問題や、光学系のけられが多く、安定した精度の高い出力が得られないなどの理由から、受光素子列の一定範囲の両端部からの信号は有効とせず、受光素子列の中央部の受光素子を有効画素として規定し、この有効画素の範囲からの信号を、被写体を撮像した画素信号として用いるようにしている。
【0006】
しかし、CCDイメージセンサからの出力は、一番端の受光素子の信号から順番に出力するようになっており、有効画素以外(つまり無効画素)の信号も有効画素同様出力される。
このため、無効画素の信号も有効画素の信号と同様にメモリに書き込まれる。そして、無効画素は、読み取った画素信号を用いた画像処理の段階で無効画素を用いないよう選別されている。
【0007】
このため、無効画素のデータがメモリ領域を使用してしまい、メモリ容量を圧迫するという問題がある。また、読み取ったデータを用いての画像処理は、無効なデータを含んでの処理となるため処理データが多くなり、データの読み出しや、無効画素データの選別に時間がかかってしまうという問題もある。
【0008】
特に、先の2列のセンサで3出力のCCDイメージセンサの場合、2つのセンサ分の無効画素となるため、1つのセンサでの出力に対し、無効画素の数が多い。また、3出力同時の出力では、第1シフトレジスタがまだ有効画素とならないうちに、第2、第3シフトレジスタで有効画素を出力し始めるため、有効画素と無効画素のデータが混在して記録(記憶)されてしまい、読み取った画像データを後で画像処理する場合などで、情報を選別処理の効率が悪い。
【0009】
例えば、図2に示すように、CCDリニアイメージセンサにおける第1センサ21及び第2センサ22での受光素子の有効画素が、出力端方向から7番目の画素から15番目の画素までの9個の画素であり、第1シフトレジスタ25での取込開始画素が出力端方向から7番目で取込画素数が9個であり、第2シフトレジスタ26での取込開始画素が出力端方向から4番目で取込画素数が4個であり、第3シフトレジスタ27での取込開始画素が出力端方向から4番目で取込画素数が5である場合、CCDリニアイメージセンサからの画素信号の出力をそのままメモリに記録(記憶)するようにすると、図5(a)のように、有効画素のデータと無効画素のデータ(図中ハッチング部)が入り交じったかたちで記録(記憶)される。
【0010】
このように2列のセンサで3出力のCCDイメージセンサでは、無効画素の影響が大きく、問題となっている。また、このような問題は、例えば、原稿の主走査方向の一部分のみを対象として読み取るような場合にも起きる。
本発明は、こうした問題点に鑑みなされたものであり、2つのセンサと、1つのセンサの受光素子全ての画素信号を出力する第1シフトレジスタと、もう一つのセンサの受光素子の偶数番目の画素信号を出力する第2シフトレジスタと、第2シフトレジスタと同じセンサの受光素子の奇数番目の画素信号を出力する第3シフトレジスタとからなるCCDイメージセンサを用いた画像読取装置において、CCDイメージセンサの無効な素子の画素データをメモリに書き込まないようにすることを目的とする。
【0011】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項1記載の画像読み取り装置においては、主走査方向に配列された複数の受光素子からなり、有効な画素信号を出力する受光素子の範囲が規定されている第1センサと、主走査方向に配列された複数の受光素子からなり、有効な画素信号を出力する受光素子の範囲が規定され、第1センサに対して副走査方向に所定間隔離れて配置され、前記第1センサを構成する各受光素子の間に受光位置が設定された第2センサと、第1センサの各受光素子から得た画素信号を、受光素子の配列順に出力する第1出力手段と、第2センサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号を、受光素子の配列順に出力する第2出力手段と、第2センサを構成する受光素子の内、奇数番目に配置された受光素子から得た画素信号を、受光素子の配列順に出力する第3出力手段と、各出力手段からの画素信号を、デジタル信号としての画素データに変換して出力する変換手段と、変換手段から出力される画素データを記憶する画素データ記憶手段とを備える。
【0012】
そして、各出力手段が一走査当たりに出力する画素信号のうち、有効な画素信号を出力しはじめるまでの画素数を表す開始画素情報が記憶された各出力毎に開始画素情報記憶手段と、開始画素情報に基づき、各出力手段の一走査当たりに記憶する画素データを制限する画素データ記憶制限手段とを備えたことを特徴とする。
【0013】
この結果、本発明の画像読み取り装置によれば、受光素子からの画素信号の画素データについて、有効画素となってから画素データ記憶手段に記憶するようにできる。これにより、無効画素の画素データ記憶手段への記憶を削減できる。
ところで、各出力手段の出力が有効画素となる出力数は、第1、第2センサの読取はじめの無効画素の数が偶数の場合、第1出力手段で出力する画素数は、第1センサでの無効画素の数と同じ数となり、これに対し、第2、第3出力手段での画素数は、第2センサの数の半分(つまり第1出力手段で出力する画素数の半分)になる。また、第1、第2センサでの読取はじめの無効画素の数が奇数の場合、第1出力手段で出力する画素数に対し、第2出力手段は、第1出力手段で出力しはじめる数から1引いてから2で割った数となり、第3出力手段の画素数は、第1出力手段で出力しはじめる数から1引いてから2で割って1加えた数となる。このように、各出力手段が有効画素を出力しはじめる画素数の間には関連があり、第1出力手段で有効画素を出力しはじめる数が分かっていれば、他の2つの出力手段が有効画素を出力はじめる数を簡単な演算手段で設定することができる。この関係を利用して、請求項2に記載のような画像読取装置とすることができる。
【0014】
即ち、請求項2記載の画像読取装置において、開始画素情報記憶手段には、開始画素情報として、第1出力手段が一走査当たりの出力で、有効な画素信号を出力しはじめる画素数の情報と、前記有効な画素数の偶奇性の情報とが記憶されており、画素データ記憶制限手段は、開始画素情報から、各出力手段が一走査当たりの出力で、有効な画素信号が出力されはじめる画素数を求め、この画素数に基づき、画素データ記憶手段が記憶する画素データを制限する。
【0015】
この結果、本発明(請求項2)の画像読取装置によれば、開始画素情報記憶手段は1つの情報を持つだけのものとすることができる。よって開始画素情報記憶手段の記憶領域を減らすことができ装置を簡単化できる。
また、無効画素は、受光素子からの信号の出力開始部分だけでは無く、終盤部分にもある。これに対しては、有効画素数の出力が終わる数の情報があれば、終盤部分も制御できる。
【0016】
これに対して、請求項3記載の画像読取装置においては、画素数情報記憶手段は、各出力手段が一走査当たりに出力する有効な画素数を表す画素数情報が記憶され、画素データ記憶制限手段が、有効な画素信号の出力が終わってからの画素データを画素データ記憶手段が記憶しないよう、開始画素情報及び画素数情報に基づき、各出力手段の一走査当たりに記憶する画素データを制限する。
【0017】
この結果、本発明によれば、終盤部の無効画素のデータも画素データ記憶手段に記憶しないようにできる。これにより、画素データ記憶手段の記憶領域の有効活用、画像処理での処理の容易化がよりできる。
また、有効な画素数についても、有効な画素信号が出力されはじめる画素数と同様、各出力手段間の関係があり、請求項4記載の画像読取装置とすることができる。
【0018】
即ち、請求項4記載の画像読取装置においては、画素数情報記憶手段には、画素数情報として、第1出力手段が一走査当たりに出力する有効な画素数が記憶されており、画素データ記憶制限手段は、画素数情報から、各出力手段が一走査当たりに出力する有効な画素数を求め、この有効な画素数に基づき、画素データ記憶手段が記憶する画素データを制限する。
【0019】
この結果、本発明(請求項4)の画像読取装置によれば、画素数情報記憶手段は1つの情報を持つだけのものとすることができる。よって画素数情報記憶手段の記憶領域を減らすことができ装置を簡単化できる。
また、画素データの制限は、出力手段での出力以降、どの時点で行っても良いが、より上流で行う方が下流で行う処理で無効なデータに対する処理を行わなくても済む。
【0020】
そこで、請求項5記載の画像読取装置において、画素データ記憶制限手段は、変換手段から画素データ記憶手段への画素データの出力直後で、画素データ記憶手段が記憶する画素データを制限している。
この結果、本発明(請求項5)の画像読取装置によれば、変換手段の出力直後での画素データを制限できる。これにより、制限を行った以降での処理に無効なデータは流れなくなるため、伝送経路上に画素データの処理装置がある場合に、無効なデータによる無駄な処理を削減できる。
【0021】
また、画素データの伝送の経路上、より下流で行っても良く、請求項4記載の画像読取装置のように、画素データ記憶手段への書き込みの段階で行っても良い。
即ち、請求項6記載の画像読取装置において、画素データ記憶手段は、画素データを記憶する記憶部と、変換手段から出力された画素データを記憶部に書き込む書込手段とを備え、画素データ記憶制限手段は、書込手段による記憶部への画素データの書込動作を制限する。
【0022】
この結果、本発明(請求項5)の画像読取装置によれば、記憶部に書き込む段階での書き込み制限をすることができる。
また、無効な画素データが流れている間は、消費電力を抑える目的から極力、不必要な動作は行わないようにしたい。
【0023】
これに対し、請求項7記載の画像読取装置において、変換手段は、各出力手段からの画素信号の画素データへの変換を、外部から入力される変換指令に従い実行するよう構成され、画素データ記憶制限手段は、変換手段が、有効な画素信号に対応する画素信号を画素データに変換するよう、変換手段への変換指令の入力を制御する。
【0024】
この結果、本発明(請求項5)の画像読取装置によれば、無効データの時には変換手段は行われず、消費電力を低減できる。
【0025】
【発明の実施の形態】
以下に本発明の実施例を図面と共に説明する。
[第1実施例]
図1は、本発明が適用された画像読取装置1の内部構成を表すブロック図である。
【0026】
本実施例の画像読取装置1は、CCD(Charge Coupled Diode)リニアイメージセンサ20が感受した原稿画像の画素信号を、AFE(Analog Front End)75でデジタル信号(画素データ)に変換して出力し、画像読取制御部40内にあるデータサンプリングブロック44で画素データを受け、画像読取制御部40内にあるメモリインターフェイス回路46によりメモリ70に画素データを書き込む画像読取装置である。
【0027】
本実施例の画像読取装置1は、図1に示すように、CCDリニアイメージセンサ(以下CCDセンサと呼ぶ。)20と、画像読取装置1全体の動作を制御するCPU80、CCDセンサ20からの3出力のアナログデータをセレクタ76で切り換えながらデジタル信号に変換し出力するAFE75、画素データを記録(記憶)するメモリ70、CCDセンサ20や、AFE75及びメモリ70の動作を制御する画像読取制御部40などで構成されている。
【0028】
尚、CCDセンサ20は、図2に示すように、第1センサ21、第2センサ22、第1シフトレジスタ25、第2シフトレジスタ26、及び第3シフトレジスタ27とで構成される。
そして、第1センサ21は、受光した光量に応じて電荷を蓄積する受光素子が一次元に配置されている。また、第2センサ22は、第1センサ21と同じ受光素子列を第1センサ21に対し、副走査方向に所定のライン分離れ(今回は6ライン分)、かつ主走査方向に半素子分ずれて設置している。
【0029】
また、第1シフトレジスタ25は、第1センサ21の受光素子が蓄積した電荷の全てを個々に受け、出力端子OUT1に向かって電荷をシフトして、電荷に比例した電圧を画素信号として出力端子OUT1から順次出力し、第2シフトレジスタ26は、第2センサ22の偶数番目の受光素子の電荷を個々に受け、第1シフトレジスタ25と同様の方法で出力端子OUT2に順次出力し、第3シフトレジスタ27は、第2センサ22の奇数番目の受光素子の電荷を個々に受け第1シフトレジスタ同様の方法で出力端子OUT3に順次出力する。
【0030】
また、第1、第2センサ21、22の受光素子の有効画素は、図2に示す例では、出力端方向から7番目の画素から9個となっている。つまり、第1シフトレジスタの取込開始画素が7個目で、取込画素数が9個、第2シフトレジスタでの取込開始画素が4個目で、取込画素数が4個、第3シフトレジスタでの取込開始画素が4個目で、取込画素数が5個となる。
【0031】
また、AFE75は、CCDセンサ20の出力端子OUT1〜OUT3からの出力を外部からの指令に基づき選択して、所定の時間毎に切り換えて出力するセレクタ76と、セレクタ76からの信号をデジタル信号に変換するA/D変換器77とからなる。そして、AFE75は、CCDセンサ20からの入力をサンプルホールドし、それぞれゲイン調整可能で、かつオフセット補正機能を有するチャンネルを3個分有し、CCDセンサ20の出力端子OUT1からの出力をチャンネルCH1として受け、出力端子OUT2の出力をチャンネルCH2として受け、出力端子OUT3の出力をチャンネルCH3として受ける。
【0032】
また、画像読取制御部40は、いわゆるASIC(Application Specific Integrated Circuit)で構成され、AFE75の動作を制御するAFEコントロールブロック42、CCDセンサ20の動作を制御するデバイスコントロールブロック43、FIFO(First In First Out)メモリを有し、AFE75からの画素データを、サンプリングしてFIFOメモリに記録するデータサンプリングブロック44、データサンプリングブロック44での画素データのサンプリングのタイミング信号を生成する取込信号生成回路50、サンプリングした画素データに対し、シェーディング等の補正を加える読取データ処理回路45、読取データ処理回路45からの画素データをメモリ70に書き込みを行うメモリインターフェイス回路46、及び画像読取制御部40内の各ブロックでの動作条件の設定値を記憶するレジスタ群60などにより構成されている。
【0033】
尚、レジスタ群60は、チャンネルCH1の信号に対して取込開始画素の数を記憶するチャンネル1取込開始画素設定レジスタ61及び先の取込開始画素と取込画素数を加えた値を記憶するチャンネル1取込画素数設定レジスタ62、同様にチャンネルCH2に対するチャンネル2取込開始画素設定レジスタ63及びチャンネル2取込画素数設定レジスタ64、また同様にチャンネルCH3に対するチャンネル3取込開始画素設定レジスタ65及びチャンネル3取込画素数設定レジスタ66などからなり、各レジスタの内容は、画像読取装置1の起動時にCPU80により書き込まれる。
【0034】
また、取込信号生成回路50は、各チャンネル毎に、デバイスコントロールブロック43からのパルス信号でカウントアップするカウンタ53、及び、対応するチャンネルの取込開始画素設定レジスタの値及び取込画素数設定レジスタの値とカウンタ53の値とを比較する論理演算回路である比較部52、及び、比較部52とデバイスコントロールブロック43からのタイミング信号との論理積を出力するAND素子51で構成されている。尚、比較部52は、フリップフロップ回路57と、比較器58と、切り換えスイッチ59とで構成されている。また、比較器58の出力によりフリップフロップ回路57の出力が変化するようになっており、フリップフロップ回路57の信号は、比較部52の出力となる。また、比較器58は、カウンタ53の値と、切り換えスイッチ59からの値を比較し、カウンタ53の値が切り換えスイッチ59からの値以上となると「1」を出力する。また、切り換えスイッチ59は、フリップフロップ回路57の出力の状態によって、比較器58への入力を取込開始画素設定レジスタの値か、取込画素数設定レジスタの値に切り換える。そして、切り換えスイッチ59はフリップフロップ回路57の出力の値が「0」の場合、取込開始画素設定レジスタを選択し、「1」の場合、取込画素数設定レジスタを選択する。
【0035】
また、デバイスコントロールブロック43は、CCDセンサ20からの画素信号の出力時間で決まる周期のパルス信号であるシフトゲート信号SHと、シフトレジスタの特性で決まる周期で、180度位相の違う2つの矩形波である転送クロックφ1、φ2と、転送クロックと同じ周期で出るパルス信号であるリセット信号RSと、をCCDセンサ20に出力する。更に、デバイスコントロールブロック43は、セレクタ76で選択するチャンネルに対応した取込信号生成回路50のカウンタ53へのラインに、パルス信号を出力する。尚、このパルス信号は、AFE75のセレクタ76でのチャンネルを切り換えるタイミングに同期している。また、シフトゲート信号SHのタイミングで、取込信号生成回路50のカウンタ53などをリセットするようになっている。
【0036】
ここで、本画像読取装置で、CCDセンサ20の第1、第2センサ21、22での画素信号を、第1から第3シフトレジスタから出力して、画素データとしてメモリ70に書き込むまでの動作を説明する。尚、本動作で読み込まれた画素データは、第2センサ22から画素データと、CCDセンサ20を6ライン分移動したときの第1センサ21からの画素データとを、交互に並べた画素データとして取り扱うことにより、1つのセンサがもつ解像度の2倍の解像度の画素データとして用いるためのものである。
【0037】
まず、CCDセンサ20において、第1センサ21に前回のシフトゲート信号SHから今回のシフトゲート信号SHまでの間に原稿からの光を受けて蓄積された受光素子毎の電荷を、シフトゲート信号SHの立ち下がりで、第1シフトレジスタ25に移動する。また、同じく第2センサ22についても、偶数番目の受光素子の電荷が、第2シフトレジスタ26に、奇数番目の受光素子の電荷が第3シフトレジスタ27に移動する。
【0038】
次に、図3に示す様に、CCDセンサ20の各出力端子OUT1〜OUT3の出力は、リセット信号RSの立ち上がりで、電荷がクリアされ基準電圧に戻る。そして、転送クロックφ1、φ2のエッジ部で、各シフトレジスタの電荷が出力端子方向にシフトされ、一番出力端子側のシフトレジスタの電荷が出力端子にシフトするため、出力端子OUT1〜OUT3でシフトされた電荷に応じた電圧が出力される。すなわち、受光素子で受光した画像の画素信号が出力される。
【0039】
そして、出力端子OUT1〜OUT3での電圧変化が安定する時点から、次のリセット信号RSが来るまでの間にAFE75の各チャンネルCH1〜CH3で、出力端子OUT1〜OUT3の画素信号をサンプルホールドし、そのサンプルホールドした画素信号にAFEコントロールブロック42を介してあらかじめ設定されているゲインをかけ、オフセット補正を加える。
【0040】
これらの各センサの電荷が各シフトレジスタによりシフトされて、AFE75の各チャンネルCH1〜CH3毎にサンプルホールドされ、オフセット補正されるまでの動作は、転送クロックφ1、φ2のエッジ毎に繰り返される。
次に、AFE75の各チャンネルCH1〜CH3でサンプルホールドされ、オフセット補正された信号は、セレクタ76で、図4(a)に示す様に、転送クロックφ1、φ2の周期内で3つのチャンネルを順次選択し出力される。
【0041】
次に、セレクタ76から出力された信号は、A/D変換器77で、セレクタ76の出力と同じ周期で図5(b)のように、アナログ信号からデジタル信号へ変換され、例えば、1画素につき8ビットからなるデジタル信号(画素データ)として順次出力される。
【0042】
一方、取込信号生成回路50では、A/D変換器77が画素データを出力するタイミングで、デバイスコントロールブロック43から、A/D変換器77から出力される画素データのチャンネルに対応した回路にパルス信号を受け、カウンタ53の値によってデータサンプリングブロック44に対して、サンプリングのトリガ信号を出力する。
【0043】
例えば、チャンネルCH2の画素データがA/D変換器77から出力される時、デバイスコントロールブロック43からチャンネルCH2に対応するカウンタ53に対してパルス信号が出力されカウンタ53がカウントアップする。この時、比較部52のフリップフロップ回路57の初期値は「0」のため、切り換えスイッチ59がチャンネル2取込開始画素設定レジスタ63を選択し、カウンタ53の値と比較器58で比較して、カウンタ53の値がチャンネル2取込開始画素設定レジスタ63の値である「4」以上となると、比較器58の出力が「1」となる。そして、フリップフロップ回路57の出力が「1」となり、デバイスコントロールブロック43からのパルス信号が来ている間、AND素子51が「1」となる。
【0044】
そして、フリップフロップ回路57の出力が「1」となると、切り換えスイッチ59での選択がチャンネル2取込画素数設定レジスタ64となり、比較対象の値がカウンタ53より大きくなるため、比較器58の出力は再び「0」となる。
次に、チャンネルCH2用のカウンタ53の値が、チャンネル2取込画素数設定レジスタ64の値である「8」以上となると、比較器58の出力が「1」となり、フリップフロップ回路57を動作させて「0」の出力とし、デバイスコントロールブロック43からパルス信号が来てもAND素子51の出力が「0」のままとなる。
【0045】
同様に、チャンネルCH1の画素データに対しては、カウンタ53の出力が、チャンネル1取込開始画素設定レジスタ61の値「7」以上の場合、及びチャンネルCH3の画素データに対しては、カウンタ53の出力がチャンネル3取込開始画素設定レジスタ65の値「4」以上の場合に、デバイスコントロールブロック43からのパルス信号が来ている間、AND素子51が「1」となる。また、チャンネルCH1の画素データに対して、カウンタ53の出力が、チャンネル1取込画素数設定レジスタ62の値「16」以上の場合、及びチャンネルCH3の画素データに対して、カウンタ53の出力がチャンネル3取込画素数設定レジスタ66の値「9」以上の場合に、デバイスコントロールブロック43からのパルス信号が来ても、AND素子51が「0」のままとなる。
【0046】
次に、AFE75からの出力された画素データは、データサンプリングブロック44で、取込信号生成回路50の3つのAND素子51のいずれかの出力が「1」となったタイミングでサンプリングされ、FIFOメモリに記憶される。この時、受けたAND素子51のチャンネルを基に、画素データにチャンネルの情報が加えられる。例えば画素データに、チャンネルの情報を表す2ビットのデータを加える。
【0047】
次に、データサンプリングブロック44のFIFOメモリに記憶された画素データは、読取データ処理回路45により取り出されて、画素データのチャンネルに対応したシェーディング処理、ガンマ補正、暗補正の演算処理が行われる。
次に、読取データ処理回路45で演算処理された画素データは、メモリインターフェイス回路46でメモリ70の所定のアドレスに順番に書き込まれる。
【0048】
次に、次のシフトゲート信号SHが出ると、画像読取制御部40内にある各カウンタはリセットされると共に、CCDセンサ20は、先の画素信号の出力をしている間に第1及び第2センサ21、22に蓄積された電荷を、再度各シフトレジスタに転送する。そして、以下同様にCCDセンサ20から画素信号を出力して、メモリ70に記録(記憶)するまでの動作を繰り返す。
[効果]
取込信号生成回路50のカウンタ53が、チャンネル1〜3取込開始画素設定レジスタ61、63、65に設定の画素数(つまりチャンネルCH1は7個、チャンネルCH2は4個、チャンネルCH3は4個。)以上となってから比較部52の出力が「1」となり、AFE75から出力されるチャンネルの画素データに対して、AND素子51からのイネーブル信号が出力され、データサンプリングブロック44でサンプリングされる。また、チャンネル1〜3取込画素数設定レジスタ62、64、66に設定の画素数(つまりチャンネルCH1は16個、チャンネルCH2は8個、チャンネルCH3は9個。)以上となってから比較部52の出力が「0」となり、AFE75から出力されるチャンネルの画素データに対して、AND素子51からのイネーブル信号が出力されなくなり、データサンプリングブロック44でサンプリングされない。
【0049】
よって、図5(b)のように第1〜第3シフトレジスタ25〜27が出力する有効画素の画素データだけがメモリに記録(記憶)される。
これにより、メモリ70への無効な画素データの記録(記憶)を減らすことができ、不必要に大きなメモリ70を持たずに済む。また、外部の画像処理装置等にメモリ70のデータを出力する際にも、データ量が少なくなり速く出力でき、外部の画像処理装置等での処理も無効なデータを選別する必要が無くなる。
[第2実施例]
第2実施例は、目的、用途は第1実施例と同じで、画像読取制御部40の構成を、第1実施例では、取込信号生成回路50の信号を用いて、データサンプリングブロック44のサンプリングタイミングを制限していたものを、第2実施例では、メモリインターフェイス回路46で書き込むデータを、取込信号生成回路54で制限するようにしたものである。
【0050】
その構成は、図6の全体構成に示す様に、デバイスコントロールブロック43が、データサンプリングブロック44に対しサンプリングのタイミング信号を出力し、取込信号生成回路54がメモリインターフェイス回路46に対し、メモリ70への画素データの書き込みを許可する信号を出力するようになっている。
【0051】
また、メモリインターフェイス回路46は、カウンタ機能を有し、3つのデータ(つまりCCDセンサ20の3チャンネル分の信号データ)を受け取る毎に、取込信号生成回路54に対し、カウントアップのためのパルス信号を出力する。
そして、取込信号生成回路54は、メモリインターフェイス回路46からのパルス信号により、カウンタ53をカウントアップし、チャンネル1取込開始画素設定レジスタ61及びチャンネル1取込画素数設定レジスタ62、チャンネル2取込開始画素設定レジスタ63及びチャンネル2取込画素数設定レジスタ64、チャンネル3取込開始画素設定レジスタ65及びチャンネル3取込画素数設定レジスタ66の値を、カウンタ53の値と、それぞれ各比較部52で比較し、カウンタ53の値が、取込開始画素から取込画素数の間の場合に、比較部52が「1」となり、メモリインターフェイス回路46の各入力ポートに出力する。
【0052】
メモリインターフェイス回路46は、読取データ処理回路45から受け取った画素データがもつチャンネル情報に対応する取込信号生成回路54からの入力ポートに「1」の信号があると、メモリ70に対する書き込みを行う。
[効果]
メモリインターフェイス回路46でメモリ70に書き込むデータは、チャンネル1〜3取込開始画素設定レジスタ61、63、65に設定の画素数より大きくなってから出力されるデータに対しては、比較部52の出力が「1」となるため、メモリ70への書き込みが行われる。また、メモリインターフェイス回路46でメモリ70に書き込むデータは、チャンネル1〜3取込画素数設定レジスタ62、64、66に設定の画素数以上となってから出力されるデータに対しては、比較部52の出力が「0」となるため、メモリ70への書き込みが行われない。よって、第1から第3シフトレジスタ25〜26が出力する有効な画素の画素データだけがメモリに記録(記憶)される。
【0053】
この結果、第1実施例と同様の効果を得ることができる。
[本発明との対応関係]
上述した、CCDセンサ20の第1センサ21、第2センサ22、第1シフトレジスタ25、第2シフトレジスタ26、第3シフトレジスタ27は、それぞれ本発明における、第1センサ、第2センサ、第1出力手段、第2出力手段、第3出力手段である。
【0054】
また、AFE75が、本発明における変換手段で、メモリ70が、画像データ記憶手段で、チャンネル1〜3取込開始画素設定レジスタ61、63、65が開始画素情報記憶手段画素で、チャンネル1〜3取込画素数設定レジスタ62、64、66が、画素数情報記憶手段で、取込信号生成回路50、54が、画素データ記憶制限手段である。
[変形例]
以上、本発明の実施形態について説明したが、本発明は上記の具体的な実施形態に限定されず、このほかにも様々な形態で実施することができる。
【0055】
例えば、上記第1実施例の説明では、CCDセンサ20からの3つの出力を全てメモリ70に記録(記憶)する場合について説明したが、AFEコントロールブロック42に対し、AFE75で選択するチャンネルを指令し、AFEコントロールブロック42からの信号によりセレクタ76で選択するチャンネルを切り換えることにより、各チャンネルのうち1つのチャンネルの画素データだけをメモリ70に記録(記憶)することや、チャンネルCH2、CH3の二つのチャンネルの画素データだけをメモリ70に記録(記憶)することもできる。これにより、第1センサ及び第2センサが持つ解像度での画素データの記録(記憶)や、第2センサが持つ解像度の半分の解像度での画素データの記録(記憶)など、読み取る解像度を変えたデータを取得することができる。
【0056】
また、本第1、第2実施例において、取込画素数を各チャンネルについてチャンネル1〜3取込開始画素設定レジスタ61、63、65及び、チャンネル1〜3取込画素数設定レジスタ62、64、66のレジスタに持たせているが、取込開始画素及び取込画素数には各チャンネル間で関連があるため、図7のように、レジスタ群にもつ情報はチャンネル1取込開始画素設定レジスタ61及びチャンネル1取込画素数設定レジスタ62だけとし、チャンネル1取込開始画素設定レジスタ61の値とチャンネル1取込画素数設定レジスタ62の値それぞれのバイナリデータを、1ビット桁落ちする方向にシフトする(つまり2で除算する)演算回路55と、演算回路55でのビットシフトで外にでてくる値(例えば、チャンネル1取込開始画素設定レジスタ61の値が偶数なら「0」、奇数なら「1」)が設定される+1設定レジスタ56で構成してもよい。
【0057】
これにより、チャンネルCH2の比較部52では、チャンネルCH2の取込開始画素及び取込画素数として、チャンネル1取込開始画素設定レジスタ61の値とチャンネル1取込画素数設定レジスタ62の値を演算回路55で演算した値をそれぞれ用い、チャンネルCH3の比較部52では、チャンネルCH3の取込開始画素及び取込画素数として、チャンネル1取込開始画素設定レジスタ61の値とチャンネル1取込画素数設定レジスタ62の値を演算回路55で演算した値に、+1設定レジスタ56の値を加えた値がそれぞれ用いられる。
【0058】
このように、チャンネル1取込開始画素設定レジスタ61及び、チャンネル1取込画素数設定レジスタ62へ値を設定するだけでよい画像読取装置とすることができる。尚、この図7に示す実施例では、図3に示す読み取り有効範囲に対して、第2センサ22の「6」〜「14」の画素が有効なデータとして出力されることになるが、例えば、チャンネルCH2に対して+1設定レジスタを設け、かつチャンネルCH3に対しては、演算回路55で演算した値に常に「1」を加算した値を比較部52に与えることによって、図3と同様に出力することも可能である。
【0059】
さらに、チャンネルCH2とチャンネルCH3での取込開始画素及び取込画素数の違いは、多くて+1設定レジスタ56で加える1画素分だけであり、チャンネルCH2での取込開始画素及び取込画素数を、チャンネルCH3と同じとしても大きな影響は無い。これより、チャンネルCH2用のAND素子51にチャンネルCH3用の比較部52の出力を入力し、チャンネルCH2用の比較部52及びカウンタ53を省略するようにしても良い。これにより、より簡略な装置構成とすることができる。
【0060】
また、図1の点線で示すように、取込信号生成回路50からの信号をAFEコントロールブロック42で入力し、取込信号生成回路50から信号が入ったチャンネルの信号に対してA/D変換器77の動作を実施するように制御してもよい。これにより、無効なデータが流れている間は、A/D変換器77が動作しなくなるため、電力の低減が図られる。
【0061】
また、上記実施例では、各チャンネルの取込画素数設定レジスタ62、64,66に各チャンネルの取込開始画素と取込画素数とを加えた値を記憶させるようにしたが、それらの各設定レジスタ62、64、66には取込画素数の値をそのまま記憶させる構成として、それらの各設定レジスタ62、64、66と取込開始画素設定レジスタ61、63、65との値を加算する回路を介して、それらの加算値を比較部52に供給するようにしてもよい。
【図面の簡単な説明】
【図1】第1実施例の全体構成を表す図である。
【図2】第1実施例のCCDリニアイメージセンサ20の構成を表す図である。
【図3】第1実施例のCCDセンサ20での信号の状態を表すタイミングチャート図である。
【図4】第1実施例の画素データの状態を説明する図である。
【図5】第1実施例のメモリ70での画素データの記録状態を説明する図である。
【図6】第2実施例の全体構成を表す図である。
【図7】第1実施例の変形例の全体構成を表す図である。
【符号の説明】
1…画像読取装置、20…CCDリニアイメージセンサ、21…第1センサ、22…第2センサ、25…第1シフトレジスタ、26…第2シフトレジスタ、27…第3シフトレジスタ、40…画像読取制御部、42…AFEコントロールブロック、43…デバイスコントロールブロック、44…データサンプリングブロック、45…読取データ処理回路、46…メモリインターフェイス回路、50…取込信号生成回路、51…AND素子、52…比較部、53…カウンタ、54…取込信号生成回路、60…レジスタ群、61…チャンネル1取込開始画素設定レジスタ、62…チャンネル1取込画素数設定レジスタ、63…チャンネル2取込開始画素設定レジスタ、64…チャンネル2取込画素数設定レジスタ、65…チャンネル3取込開始画素設定レジスタ、66…チャンネル3取込画素数設定レジスタ、70…メモリ、75…AFE、76…セレクタ、77…A/D変換器。
Claims (7)
- 主走査方向に配列された複数の受光素子からなり、有効な画素信号を出力する該受光素子の範囲が規定されている第1センサと、
主走査方向に配列された複数の受光素子からなり、有効な画素信号を出力する該受光素子の範囲が規定され、前記第1センサに対して副走査方向に所定間隔離れて配置され、前記第1センサを構成する各受光素子の間に受光位置が設定された第2センサと、
前記第1センサの各受光素子から得た画素信号を、受光素子の配列順に出力する第1出力手段と、
前記第2センサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号を、受光素子の配列順に出力する第2出力手段と、
前記第2センサを構成する受光素子の内、奇数番目に配置された受光素子から得た画素信号を、受光素子の配列順に出力する第3出力手段と、
前記各出力手段からの画素信号を、デジタル信号としての画素データに変換して出力する変換手段と、
該変換手段から出力される画素データを記憶する画素データ記憶手段と、
を備えた画像読取装置であって、
前記各出力手段が一走査当たりに出力する画素信号のうち、前記有効な画素信号を出力しはじめるまでの画素数を表す開始画素情報が各出力毎に記憶された開始画素情報記憶手段と、
前記開始画素情報に基づき、前記各出力手段の一走査当たりに記憶する画素データを制限する画素データ記憶制限手段と、
を備えたことを特徴とする画像読取装置。 - 前記開始画素情報記憶手段には、前記開始画素情報として、前記第1出力手段が一走査当たりの出力で、前記有効な画素信号を出力しはじめる画素数の情報が記憶されており、
前記画素データ記憶制限手段は、該開始画素情報から、前記各出力手段が一走査当たりの出力で、前記有効な画素信号が出力されはじめる画素数を求め、該画素数に基づき、前記画素データ記憶手段が記憶する画素データを制限することを特徴とする請求項1記載の画像読取装置。 - 前記各出力手段が一走査当たりに出力する前記有効な画素数を表す画素数情報が記憶された画素数情報記憶手段を備え、
前記画素データ記憶制限手段は、前記有効な画素信号の出力が終わってからの画素データを前記画素データ記憶手段が記憶しないよう、前記開始画素情報及び前記画素数情報に基づき、前記各出力手段の一走査当たりに記憶する画素データを制限することを特徴とする請求項1または請求項2記載の画像読取装置。 - 前記画素数情報記憶手段には、前記画素数情報として、前記第1出力手段が一走査当たりに出力する有効な画素数の情報が記憶されており、
前記画素データ記憶制限手段は、該画素数情報から、前記各出力手段が一走査当たりに出力する有効な画素数を求め、該有効な画素信号の数に基づき、前記画素データ記憶手段が記憶する画素データを制限することを特徴とする請求項3記載の画像読取装置。 - 前記画素データ記憶制限手段は、前記変換手段から前記画素データ記憶手段への画素データの出力直後で、前記画素データ記憶手段が記憶する画素データを制限することを特徴とする請求項1から請求項4記載のいずれかの画像読取装置。
- 前記画素データ記憶手段は、画素データを記憶する記憶部と、前記変換手段から出力された画素データを該記憶部に書き込む書込手段とを備え、
前記画素データ記憶制限手段は、前記書込手段による前記記憶部への画素データの書込動作を制限することを特徴とする請求項1から請求項4記載のいずれかの画像読取装置。 - 前記変換手段は、前記各出力手段からの画素信号の画素データへの変換を、外部から入力される変換指令に従い実行するよう構成され、
前記画素データ記憶制限手段は、前記変換手段が、前記有効な画素信号に対応する画素信号を画素データに変換するよう、前記変換手段への変換指令の入力を制御することを特徴とする請求項1から請求項6記載のいずれかの画像読取装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002211224A JP3829772B2 (ja) | 2002-07-19 | 2002-07-19 | 画像読取装置 |
US10/619,579 US7365888B2 (en) | 2002-07-19 | 2003-07-16 | Image read apparatus |
CNB031787487A CN100373904C (zh) | 2002-07-19 | 2003-07-18 | 图像读入设备 |
CNU032727801U CN2653816Y (zh) | 2002-07-19 | 2003-07-18 | 图像读入设备 |
HK04105662A HK1062869A1 (en) | 2002-07-19 | 2004-08-02 | Image read apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002211224A JP3829772B2 (ja) | 2002-07-19 | 2002-07-19 | 画像読取装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004056493A JP2004056493A (ja) | 2004-02-19 |
JP3829772B2 true JP3829772B2 (ja) | 2006-10-04 |
Family
ID=31934523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002211224A Expired - Fee Related JP3829772B2 (ja) | 2002-07-19 | 2002-07-19 | 画像読取装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3829772B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5264126B2 (ja) * | 2007-09-07 | 2013-08-14 | キヤノン株式会社 | 画像処理装置及びその制御方法、プログラム |
-
2002
- 2002-07-19 JP JP2002211224A patent/JP3829772B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004056493A (ja) | 2004-02-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060127 |
|
A131 | Notification of reasons for refusal |
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|
TRDD | Decision of grant or rejection written | ||
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