JP3377558B2 - 画像読取装置 - Google Patents
画像読取装置Info
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- JP3377558B2 JP3377558B2 JP14634193A JP14634193A JP3377558B2 JP 3377558 B2 JP3377558 B2 JP 3377558B2 JP 14634193 A JP14634193 A JP 14634193A JP 14634193 A JP14634193 A JP 14634193A JP 3377558 B2 JP3377558 B2 JP 3377558B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＣＤ（受光素子）を
用いる画像読取装置に係り、特に、受光素子列におい
て、画像データ出力の偶数画素、奇数画素に分かれてい
るＣＣＤの駆動方式に関する。 【０００２】 【従来の技術】受光素子列において、画像データ出力の
偶数画素、奇数画素に分かれているＣＣＤの駆動方式を
図３に示す。ＣＣＤの１ライン分の蓄積時間を決めるシ
フト信号ＳＨの周期ＴSHは、装置全体の１ライン時間と
なり、その他の画像処理やキャリッジの速度制御の基準
時間となるものである。リセットパルスＲＳ１，ＲＳ２
は、偶数列、奇数列の画素の出力タイミングを示すもの
である。画素クロックφは、偶数列、奇数列のシフトレ
ジスタのシフト駆動速度を決めるものである。この画素
クロックφが装置全体の画素転送スピードの基となり、
画像処理スピードやＩ／Ｆ速度を決める基準時間とな
る。 【０００３】画像データＥＶＥＮ／ＯＤＤは、偶数列、
奇数列のそれぞれの画像出力アナログデータであり、そ
れらの偶奇画素ごとにサンプリングしてＡ／Ｄ変換を行
い、画像デジタルデータＶＤを得る。 【０００４】 【発明が解決しようとする課題】上記従来の駆動方式
は、回路でタイミングを生成するのであるが、基準とな
る１ライン周期ＴSH及び画素スピードＴφは固定であ
り、装置が処理する画素数が変化しても、この基準クロ
ック（画素クロックφ）は固定のままである。 【０００５】例えば、縮小処理で１／２縮小を行った場
合、１ラインの処理画素数は１／２になるのに、１ライ
ン周期ＴSHと画素スピードＴφは固定であるため、本装
置の１ライン処理時間は変わらないことになる。 【０００６】このように処理画素数が変わっても処理時
間が変わらないため、装置全体の高速処理にはつながら
ないという欠点があった。 【０００７】本発明は上記従来技術の欠点を解消し、画
像処理の高速化を図ることができる画像読取装置を提供
することを目的とする。 【０００８】 【課題を解決するための手段】上記目的は、受光素子列
の偶数列、奇数列に分かれて画像データが出力されるＣ
ＣＤを有する画像読取装置において、ＣＰＵからの制御
信号により、ＣＣＤから次段のＡ／Ｄ変換器に転送され
る画素の転送タイミングを設定する画素転送スピードタ
イミング生成部と、１ラインのＣＣＤの蓄積タイミング
を設定する１ライン蓄積タイミング生成部とを備え、１
ラインの処理画素数が１／２である場合には、前記ＣＣ
Ｄから次段のＡ／Ｄ変換器に転送されるサンプリングデ
ータを前記受光素子列の偶数列あるいは奇数列の一方と
して、前記画素転送スピードタイミングと１ラインの蓄
積時間をそれぞれ１／２に短縮させることにより達成さ
れる。 【０００９】 【作用】上記手段では、１ラインの処理画素数が１／２
である場合には、ＣＣＤから次段のＡ／Ｄ変換器に転送
されるサンプリングデータを受光素子列の偶数列あるい
は奇数列の一方として、画素転送スピードタイミングと
１ラインの蓄積時間をそれぞれ１／２に短縮させるの
で、高速で画像処理できる。 【００１０】 【実施例】以下、本発明の実施例を図面に基づいて説明
する。 【００１１】図１は実施例に係る画像読取装置の要部ブ
ロック図、図２は実施例に係る画像読取装置の画像デー
タ出力の偶数画素、奇数画素に分かれているＣＣＤの駆
動方式のタイミングチャートである。 【００１２】１は受光素子列において偶数列（ＥＶＥ
Ｎ）、奇数列（ＯＤＤ）に分かれて出力するＣＣＤ、２
は切り換えスイッチで、切り換えスイッチ２はスイッチ
片が端子Ａ側にある時、偶数画素を次段のＡ／Ｄ変換器
３に導き、端子Ｂ側にある時、奇数画素をＡ／Ｄ変換器
３に導く。４はＣＰＵ、５はＣＰＵ４からの制御信号Ｆ
ＭＯＤＥによって画素転送スピードタイミングを可変と
する画素転送スピードタイミング生成部、６は同じくＣ
ＰＵ４からの制御信号ＦＭＯＤＥによって１ラインの蓄
積タイミングを可変とする１ライン蓄積タイミング生成
部である。 【００１３】このような構成において、処理画素数が１
／２になった時、ＣＰＵ４からＦＭＯＤＥ＝１という信
号を受けると、ＣＣＤ１の画素クロックφのタイミング
が変化する。それを示したのが図２であり、ＣＣＤの１
ライン分の蓄積時間を決めるシフト信号ＳＨの周期ＴSH
は、装置全体の１ライン時間となり、その他の画像処理
やキャリッジの速度制御の基準時間となるものである。
リセットパルスＲＳ１，ＲＳ２は、偶数列、奇数列の画
素の出力タイミングを示すものである。画素クロックφ
は、偶数列、奇数列のシフトレジスタのシフト駆動速度
を決めるものである。この画素クロックφが装置全体の
画素転送スピードの基となり、画像処理スピードやＩ／
Ｆ速度を決める基準時間となる。画像データＥＶＥＮ／
ＯＤＤは、偶数列、奇数列のそれぞれの画像出力アナロ
グデータであり、それらの偶奇画素ごとにサンプリング
してＡ／Ｄ変換を行い、画像デジタルデータＶＤを得
る。 【００１４】本実施例における出力画像アナログデータ
のサンプリングは、画像データＥＶＥＮ、画像データＯ
ＤＤどちらか一方として画素数を１／２にする。そのた
め、シフト信号ＳＨの周期ＴSHも１／２となり、画素ス
ピードＴφも１／２となる。したがって、１ラインの処
理時間も１／２となる。 【００１５】このように構成された前記実施例にあって
は、ＣＰＵ４からの制御信号により、画素転送スピード
タイミングを可変とする画素転送スピードタイミング生
成部５と、１ラインの蓄積タイミングを可変とする１ラ
イン蓄積タイミング生成部６を備えたため、画素転送ス
ピードタイミングと１ライン蓄積タイミングを可変とし
たので、１ラインの処理画素数が減った場合、それに応
じて１ラインの処理時間も短くなり、画像処理の高速化
を図ることができる。 【００１６】 【発明の効果】以上説明したように、本発明によれば、
１ラインの処理画素数が１／２である場合には、ＣＣＤ
から次段のＡ／Ｄ変換器に転送されるサンプリングデー
タを受光素子列の偶数列あるいは奇数列の一方として、
画素転送スピードタイミングと１ラインの蓄積時間をそ
れぞれ１／２に短縮させるので、画像処理の高速化を図
ることができる。
用いる画像読取装置に係り、特に、受光素子列におい
て、画像データ出力の偶数画素、奇数画素に分かれてい
るＣＣＤの駆動方式に関する。 【０００２】 【従来の技術】受光素子列において、画像データ出力の
偶数画素、奇数画素に分かれているＣＣＤの駆動方式を
図３に示す。ＣＣＤの１ライン分の蓄積時間を決めるシ
フト信号ＳＨの周期ＴSHは、装置全体の１ライン時間と
なり、その他の画像処理やキャリッジの速度制御の基準
時間となるものである。リセットパルスＲＳ１，ＲＳ２
は、偶数列、奇数列の画素の出力タイミングを示すもの
である。画素クロックφは、偶数列、奇数列のシフトレ
ジスタのシフト駆動速度を決めるものである。この画素
クロックφが装置全体の画素転送スピードの基となり、
画像処理スピードやＩ／Ｆ速度を決める基準時間とな
る。 【０００３】画像データＥＶＥＮ／ＯＤＤは、偶数列、
奇数列のそれぞれの画像出力アナログデータであり、そ
れらの偶奇画素ごとにサンプリングしてＡ／Ｄ変換を行
い、画像デジタルデータＶＤを得る。 【０００４】 【発明が解決しようとする課題】上記従来の駆動方式
は、回路でタイミングを生成するのであるが、基準とな
る１ライン周期ＴSH及び画素スピードＴφは固定であ
り、装置が処理する画素数が変化しても、この基準クロ
ック（画素クロックφ）は固定のままである。 【０００５】例えば、縮小処理で１／２縮小を行った場
合、１ラインの処理画素数は１／２になるのに、１ライ
ン周期ＴSHと画素スピードＴφは固定であるため、本装
置の１ライン処理時間は変わらないことになる。 【０００６】このように処理画素数が変わっても処理時
間が変わらないため、装置全体の高速処理にはつながら
ないという欠点があった。 【０００７】本発明は上記従来技術の欠点を解消し、画
像処理の高速化を図ることができる画像読取装置を提供
することを目的とする。 【０００８】 【課題を解決するための手段】上記目的は、受光素子列
の偶数列、奇数列に分かれて画像データが出力されるＣ
ＣＤを有する画像読取装置において、ＣＰＵからの制御
信号により、ＣＣＤから次段のＡ／Ｄ変換器に転送され
る画素の転送タイミングを設定する画素転送スピードタ
イミング生成部と、１ラインのＣＣＤの蓄積タイミング
を設定する１ライン蓄積タイミング生成部とを備え、１
ラインの処理画素数が１／２である場合には、前記ＣＣ
Ｄから次段のＡ／Ｄ変換器に転送されるサンプリングデ
ータを前記受光素子列の偶数列あるいは奇数列の一方と
して、前記画素転送スピードタイミングと１ラインの蓄
積時間をそれぞれ１／２に短縮させることにより達成さ
れる。 【０００９】 【作用】上記手段では、１ラインの処理画素数が１／２
である場合には、ＣＣＤから次段のＡ／Ｄ変換器に転送
されるサンプリングデータを受光素子列の偶数列あるい
は奇数列の一方として、画素転送スピードタイミングと
１ラインの蓄積時間をそれぞれ１／２に短縮させるの
で、高速で画像処理できる。 【００１０】 【実施例】以下、本発明の実施例を図面に基づいて説明
する。 【００１１】図１は実施例に係る画像読取装置の要部ブ
ロック図、図２は実施例に係る画像読取装置の画像デー
タ出力の偶数画素、奇数画素に分かれているＣＣＤの駆
動方式のタイミングチャートである。 【００１２】１は受光素子列において偶数列（ＥＶＥ
Ｎ）、奇数列（ＯＤＤ）に分かれて出力するＣＣＤ、２
は切り換えスイッチで、切り換えスイッチ２はスイッチ
片が端子Ａ側にある時、偶数画素を次段のＡ／Ｄ変換器
３に導き、端子Ｂ側にある時、奇数画素をＡ／Ｄ変換器
３に導く。４はＣＰＵ、５はＣＰＵ４からの制御信号Ｆ
ＭＯＤＥによって画素転送スピードタイミングを可変と
する画素転送スピードタイミング生成部、６は同じくＣ
ＰＵ４からの制御信号ＦＭＯＤＥによって１ラインの蓄
積タイミングを可変とする１ライン蓄積タイミング生成
部である。 【００１３】このような構成において、処理画素数が１
／２になった時、ＣＰＵ４からＦＭＯＤＥ＝１という信
号を受けると、ＣＣＤ１の画素クロックφのタイミング
が変化する。それを示したのが図２であり、ＣＣＤの１
ライン分の蓄積時間を決めるシフト信号ＳＨの周期ＴSH
は、装置全体の１ライン時間となり、その他の画像処理
やキャリッジの速度制御の基準時間となるものである。
リセットパルスＲＳ１，ＲＳ２は、偶数列、奇数列の画
素の出力タイミングを示すものである。画素クロックφ
は、偶数列、奇数列のシフトレジスタのシフト駆動速度
を決めるものである。この画素クロックφが装置全体の
画素転送スピードの基となり、画像処理スピードやＩ／
Ｆ速度を決める基準時間となる。画像データＥＶＥＮ／
ＯＤＤは、偶数列、奇数列のそれぞれの画像出力アナロ
グデータであり、それらの偶奇画素ごとにサンプリング
してＡ／Ｄ変換を行い、画像デジタルデータＶＤを得
る。 【００１４】本実施例における出力画像アナログデータ
のサンプリングは、画像データＥＶＥＮ、画像データＯ
ＤＤどちらか一方として画素数を１／２にする。そのた
め、シフト信号ＳＨの周期ＴSHも１／２となり、画素ス
ピードＴφも１／２となる。したがって、１ラインの処
理時間も１／２となる。 【００１５】このように構成された前記実施例にあって
は、ＣＰＵ４からの制御信号により、画素転送スピード
タイミングを可変とする画素転送スピードタイミング生
成部５と、１ラインの蓄積タイミングを可変とする１ラ
イン蓄積タイミング生成部６を備えたため、画素転送ス
ピードタイミングと１ライン蓄積タイミングを可変とし
たので、１ラインの処理画素数が減った場合、それに応
じて１ラインの処理時間も短くなり、画像処理の高速化
を図ることができる。 【００１６】 【発明の効果】以上説明したように、本発明によれば、
１ラインの処理画素数が１／２である場合には、ＣＣＤ
から次段のＡ／Ｄ変換器に転送されるサンプリングデー
タを受光素子列の偶数列あるいは奇数列の一方として、
画素転送スピードタイミングと１ラインの蓄積時間をそ
れぞれ１／２に短縮させるので、画像処理の高速化を図
ることができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る画像読取装置の要部ブロ
ック図である。 【図２】本発明の実施例に係るＣＣＤ駆動方式のタイミ
ングチャートである。 【図３】従来例に係るＣＣＤ駆動方式のタイミングチャ
ートである。 【符号の説明】 １ ＣＣＤ ４ ＣＰＵ ５ 画素転送スピードタイミング生成部 ６ １ライン蓄積タイミング生成部
ック図である。 【図２】本発明の実施例に係るＣＣＤ駆動方式のタイミ
ングチャートである。 【図３】従来例に係るＣＣＤ駆動方式のタイミングチャ
ートである。 【符号の説明】 １ ＣＣＤ ４ ＣＰＵ ５ 画素転送スピードタイミング生成部 ６ １ライン蓄積タイミング生成部
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 受光素子列の偶数列、奇数列に分かれて
画像データが出力されるＣＣＤを有する画像読取装置に
おいて、 ＣＰＵからの制御信号により、ＣＣＤから次段のＡ／Ｄ
変換器に転送される画素の転送タイミングを設定する画
素転送スピードタイミング生成部と、 １ラインのＣＣＤの蓄積タイミングを設定する１ライン
蓄積タイミング生成部と、 を備え、 １ラインの処理画素数が１／２である場合には、前記Ｃ
ＣＤから次段のＡ／Ｄ変換器に転送されるサンプリング
データを前記受光素子列の偶数列あるいは奇数列の一方
として、前記画素転送スピードタイミングと１ラインの
蓄積時間をそれぞれ１／２に短縮させることを特徴とす
る画像読取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634193A JP3377558B2 (ja) | 1993-06-17 | 1993-06-17 | 画像読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634193A JP3377558B2 (ja) | 1993-06-17 | 1993-06-17 | 画像読取装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723188A JPH0723188A (ja) | 1995-01-24 |
| JP3377558B2 true JP3377558B2 (ja) | 2003-02-17 |
Family
ID=15405514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14634193A Expired - Fee Related JP3377558B2 (ja) | 1993-06-17 | 1993-06-17 | 画像読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3377558B2 (ja) |
-
1993
- 1993-06-17 JP JP14634193A patent/JP3377558B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0723188A (ja) | 1995-01-24 |
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Legal Events
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