JP2000516797A - 空間的にオフセットされ列補間されたイメージセンサ - Google Patents

Abstract

(57)【要約】 空間的にオフセットされた列補間されたイメージセンサは、縦に伸びるピクセルの第１の列と縦に伸びるピクセルの第２の列とを具備する線形アレイセンサと、複合出力を生成するために、前記列のピクセルを個々に選択的にサンプリングする読出回路とを具備し、第１の列は、第１の空間的な周期性を有し、第２の列は、第２の空間的な周期性を有し、かつ、前記第１の列の横に隣接し、かつ、第１の列に関して縦に互い違いに配列され、複合出力は、結合された空間的な周期性を有し、かつ、両方の列の結合されたサンプルと等しい多数のサンプルを有し、複合出力の周期性は、第１の空間的な周期性または第２の空間的な周期性のいずれよりも短い。

Description

【発明の詳細な説明】 空間的にオフセットされ列補間されたイメージセンサ 発明の分野 この発明は、空間的にオフセットされ列補間されたイメージセンサに関する。 発明の背景 従来のラインスキャナにおいて、入力ページは、例えば、１行ずつ読み出され る。走査された各ラインは、レンズによって集められ、かつ、線形アレイ（一般 的には、ＣＣＤ）へ投影される。線形アレイは、ラインよりも非常に小さく、一 般的には、８．５インチの走査ラインに対して１．０〜２．５インチである。（ 如何なるスキャナにおいても重要な特徴である）分解能は、線形アレイ中のピク セルの数に依存し、かつ、このことは、同様に、ピクセルのサイズに依存する。 ピクセルサイズには実際的な限界が存在する。分解能を改善するために、ピクセ ルは、ますます小さく作られる。しかし、ある点において、ピクセルは、該ピク セルの集光能力が損なわれるほど非常に小さくなる。ピクセルサイズの限界は、 およそ５μであると、現在では信じられている。（最小ピクセルサイズに到達し た後に）分解能を改善する他のアプローチは、線形アレイの長さを増大させるこ とによって、ピクセルの数を増大させることである。アレイの長さを増大させる ことは、最終的なコンポーネントのサイズを大きくし、かつ、コンポーネントと システム全体との両方のコストを増大させる。現在のＣＣＤ手段では、ＣＣＤピ クセルは、チップ上の周辺回路とたやすく両立させることはできず、かつ、ＣＣ Ｄアレイは、そっくりそのまま逐次的に読み出されなくてはならない。 発明の概要 故に、改善された線形アレイイメージセンサを提供することが、この発明の目 的である。 より高い分解能を有する（そのような）線形アレイイメージセンサを提供する ことが、この発明の更なる目的である。 コストがより低い（そのような）線形アレイイメージセンサを提供することが 、この発明の更なる目的である。 アレイの長さを増大させたりまたはピクセルサイズを減少させたりすることな く分解能を２倍にする（そのような）線形アレイイメージセンサを提供すること が、この発明の更なる目的である。 集光能力を犠牲にしたりまたはシステムコストを増大させたりすることなく分 解能を増大させる（そのような）線形アレイイメージセンサを提供することが、 この発明の更なる目的である。 チップ上の周辺回路とより互換性があるようにＣＭＯＳで実現可能な（そのよ うな）線形アレイイメージセンサを提供することが、この発明の更なる目的であ る。 ピクセルを個々に選択的に読み出すことができる（従来とは異なる）ＣＣＤで 実現された線形アレイを具備する（そのような）線形アレイイメージセンサを提 供することが、この発明の更なる目的である。 より低い分解能のイメージが非常により少ない時間で読み出される（そのよう な）線形アレイイメージセンサを提供することが、この発明の更なる目的である 。 本発明は、「アレイのピクセルを少なくとも２つの隣接した縦方向の列内に（ 各列内のピクセルが、隣接する列内のピクセルに関して、縦方向に互い違いに配 置されながら）配列することによって、かつ、各列からピクセルをサンプリング することによって、線形アレイの長さを増大させることなく非常により高い分解 能を実現できる空間的にオフセットされ列補間されたイメージセンサが達成され 、それによって、見かけの周期性が個々の列のうちのいずれの列の周期性よりも 短く、その結果、線形アレイの出力が（結合された）全ての列のサンプル数に等 しいサンプル総数を有する」ということに起因する。 この発明は、空間的にオフセットされ列補間されたイメージセンサとして機能 する。縦に伸びるピクセルの第１の列と縦に伸びるピクセルの第２の列とを具備 する線形アレイセンサが存在する。第１の列は、第１の空間的な周期性を有する 。第２の列は、第２の空間的な周期性を有し、かつ、第１の列の横に隣接し、か つ、第１の列に関して縦に互い違いに配列される。読出回路は、列のピクセルを 個々に選択的にサンプリングし、かつ、複合出力を生成する。複合出力は、結合 された空間的な周期性を有し、かつ、両方の列の結合されたサンプルと等しい多 数のサンプルを有する。複合出力の周期性は、第１の空間的な周期性または第２ の空間的な周期性のいずれよりも短い。 好ましい実施形態において、第１の周期性と第２の周期性とは等しくてもよい 。ピクセルの列は、第１の周期性のおよそ１／２だけ、横にオフセットされても よい。線形アレイセンサと読出回路とは同じチップ上に存在してもよい。線形ア レイセンサと読出回路とはＣＭＯＳで実現されてもよい。読出回路は、第１の列 のピクセルを、第２の列のピクセルとインターリーブさせながらサンプリングし てもよい。 好ましい実施形態の開示 他の目的と特徴と利点とは、好ましい実施形態の以下の説明と添付図面とに基 づいて、当業者の心に浮かぶであろう。添付図面は以下の通りである。 図１は、この発明による空間的にオフセットされ列補間されたイメージセンサ を使用するラインスキャナの概要図である。 図２は、図１のイメージセンサをより詳細に示す概要図である。 図３は、図２のイメージセンサの動作中に発生する多数の信号を図解する。 図４は、図２の読出回路のより詳細な図解である。 図５は、異なる列からのピクセルをサンプリングしかつ結合するための他の配 列を図解する概要図である。 図６は、３色アプリケーションにおけるこの発明のイメージセンサを示すブロ ック図である。 スキャナ１０の一部の概要図が、図１に示される。スキャナ１０は、この発明 による空間的にオフセットされ列補間されたイメージセンサ１２を使用する。物 体（即ち、走査されている紙１４）は、イメージセンサ12に関して移動される。 ここで、矢印１６の方向へ移動されているのは、紙１４である。イメージセン サ１２は、線形アレイ１８と読出回路１９とを具備する。読出回路１９は、制御 タイミング回路２０とサンプリング回路２１とＭＵＸ２１とを具備する。読出回 路１９の３つの全てのコンポーネントは、同じチップ上に存在してもよい。該チ ップは、ＣＭＯＳチップ２３であってもよいし、かつ、（線形アレイ１８を具備 する）チップ２５と統合されていてもよい。イメージは、ページ（即ち、紙１４ ）から線形アレイ１８へ投影される。このことは、紙１４と線形アレイ１８とが 互いに関して移動される度に１ラインずつ（ＭＵＸ２２を通して）出力を提供す るために、制御タイミング回路２０によって管理される。 線形アレイ１８（図２）は、第１列３０および第２列３２を具備する。第１列 ３０および第２列３２は、互いに隣接しており、かつ、複数の（縦に伸びる）ピ クセル３４，３６から形成される。典型的には、列３０内のピクセル３４は、空 間的な周期性（即ち、ピッチＷ₁）を有する。列３２内のピクセル３６は、周期 性（即ち、Ｗ₂のピッチ）を有する。典型的には、ピッチは、ピクセルの幅と等 しい。例えば、８ミクロン幅のピクセルを使用する高分解能システムの場合、Ｗ₁ は８ミクロンである。典型的には（しかし、必ずしもそうではないか）、Ｗ₂は Ｗ₁に等しく、そのため、Ｗ₂もまた、８ミクロンのピッチを有しうる。「スキャ ナ１０を製造する際における製作公差が、ピクセルの横方向の分離のバリエーシ ョンを（結果として）生じる」ということが注目される。列３０，３２における ピクセル３４，３６の感度の重心３５の位置は、縦方向におけるセルの周期性（ 即ち、ピッチＷ₁）の１／２だけ、横に変化できる。この変化量は、寸法３７（ Ｗ₁／２）によって示される。故に、もし、横の間隔がその範囲以内に保持され ることができるならば、２つの列は、実際には、１つの列として機能する。さら に、２つの列は（互いに関して）互い違いに配列されているので、２つの列は、 Ｗ₁またはＷ₂のいずれよりも短い周期性を提供するように、サンプリングされる ことができる。もし、Ｗ₁とＷ₂とが等しいならば、結合された列３０，３２の全 体的な周期性は、Ｗ₁／２まで小さくなることができる。故に、線形アレイ１８ の全体的な長さは一般的に周期性Ｗ₁によって与えられる分解能を提供するが、 この発明の場合、同じ長さの列が、２倍の長さによる分解能（２倍の長さの線形 センサに通常関する分解能）を提供できる。読出回路２０は、第１の複 数のスイッチ４２（奇数番目のスイッチ）を具備する。これらのスイッチは、時 間ｔ₁，ｔ₃，ｔ₅，ｔ₇，ｔ₉……において、列３０内のピクセル３４を読み出す 。第２スイッチ回路４４は、偶数番目の時間ｔ₂，ｔ₄，ｔ₆，ｔ₈……において、 列３２内のピクセル３６を読み出す。典型的には（しかし、必ずしもそうではな いが）、これらのスイッチは、奇数番目と偶数番目とが交互に（即ち、最初にｔ₁ で、そしてｔ₂で、そしてｔ₃で、そしてｔ₄で、そしてｔ₅で……）読み出され ることができる。そして、もし、スイッチ２２ａがスイッチ４２，４４に同期し て動作されるならば、ピクセル３４，３６からのインターリーブされた出力の単 一線が得られることができ、それによって、信号が、時刻ｔ₁，ｔ₂，ｔ₃，ｔ₄， ｔ₅……において、列３０，３２から交互に選択されるピクセルの列として結合 される。 動作中には、スイッチ４２，４４を制御するために、スイッチ制御信号５０が 、スイッチ制御信号５２と共に交互に動作する。このことは、第１の列４２から の点Ａにおける出力と、第２の列４４からの点Ｄにおける出力とを、結果として 生じる。点Ａにおける出力は図３の５４のように現れ、点Ｄにおける出力は図３ の５６のように現れる。各ピクセル上における入射光の量が異なるので、信号５ ４と信号５６との振幅が異なる。しかしながら、信号５４と信号５６との位相は 、１８０°であるように示される。なぜならば、２つの列３０，３２しか存在せ ず、かつ、列３０と列３２とは、正反対の位置に位相を調整されているからであ る。そして、（インターリーブされた２つの列３０，３２のピクセルを伴って） 結合された出力は、信号５８によって示されるように、Ｃにおいて現れる。信号 ５８において、２つの信号Ａ，Ｂはインターリーブされ、それによって、最終信 号は、（出力Ａ，Ｂいずれかの１／２の）周期性を伴って結合された両出力Ａ， Ｂの長さを有し、かつ、（例えば）６００ｄｐｉの分解能を提供する。この発明 の追加の利点は、「もし、より低い分解能（例えば、３００ｄｐｉ）が受け入れ られるならば、システムは、半分の時間において１つの列のみを読み出すように されることができ、また、２００ｄｐｉに対しては、１／３の時間において読み 出すようにされることができる」ということである。このことは、本システムが （ＣＣＤ手段とは異なり、ピクセルの個別選択を可能とする）ＣＭＯＳで実現さ れることができるからである。 ある実施形態において、スイッチ４２，４４は、線形アレイセンサ１８ｂ（図 ４）の（列３０ｂ，３２ｂに関する）シフトレジスタ４２ｂ，４４ｂによって、 それぞれ置き換えられる。制御タイミング回路２０ｂは、制御パルスおよびクロ ックパルスを、シフトレジスタ４２ｂ，４４ｂの各々へ提供する。各場合におい て、制御パルスは、シフトレジスタの段（即ち、サンプリングされるべき個々の ピクセル３４ｂ，３６ｂ）を選択し、そして、該サンプリングは、実際には、ク ロッタ信号の発生に基づいて起こる。この方法において、ピクセル３４ｂ，３６ ｂの内容は、如何なる順番でサンプリングされかつ読み出されてもよい。即ち、 列３０ｂ内の全てのピクセルの後に列３２ｂ内の全てのピクセルがサンプリング されてもよく、または、各列から１つずつサンプリングされてもよく、または、 各列から２つずつサンプリングされてもよく、または、１つの列から２つのピク セルがサンプリングされかつ他の列から１つのピクセルがサンプリングされても よく、希望されるままである。一旦、個々のセルからの出力が集められかつ計時 出力されると、適切なレジスタ４２ｂ，４４ｂの出力を選択するために（そして 、該レジスタからサンプルを受信しかつ出力を提供するために）、マルチプレク サ２２ｂが、制御タイミング回路２０ｂからのクロックパルスによって同期され る。 図１〜４における表示は、２つの列間においてインターリーブされるサンプリ ングと、各列内のピクセルから直接起こるサンプリングとを図解するが、これら は、必ずしも本発明の限定ではない。例えば、図５に示されるように、列３０ｃ 内のピクセル３４ｃの内容は、そっくりそのまま、一時的ライン記憶装置６０へ 、逐次的に読み出されてもよい。同様に、列３２ｃのピクセル３６ｃの内容は、 そっくりそのまま、ライン記憶装置６２へ、逐次的に読み出されてもよい。その 後、これら２つのライン記憶装置の内容は、マイクロプロセッサ（または、他の 制御装置）の制御下において、如何なる（希望される）組み合わせに結合されて もよい。例えば、これら２つのライン記憶装置の内容は、６４において示される ように、（これまで説明されたような）１つずつインターリーブされる組み合わ せへと結合されてもよく、または、他の如何なる（希望される）形式へと結合さ れてもよい。 本発明は、単一の線形アレイセンサの点に関して説明されてきたが、より典型 的には、３つのそのようなデバイスがカラーシステムにおいて使用される。即ち 、あるデバイスが赤に対して使用され、あるデバイスが緑に対して使用され、あ るデバイスが青に対して使用される。そのような場合、（サンプリング回路２１ ｄ，２１ｅ，２１ｆと関連付けられた）３つの線形アレイ１８ｄ，１８ｅ，１８ ｆ（図６）が、多重化された出力をＭＵＸ２２ｄへ提供するために、制御タイミ ング回路２０ｄによって動作させられる。ＭＵＸ２２ｄは、（この発明による空 間的にオフセットされ列補間されたイメージセンサに従って）赤と緑と青の信号 を提供するために、２つではなく６つの信号を多重化する。 この発明の固有の特徴は、いくつかの図面に示され、かつ、他の図面には示さ れないが、このことは便宜性のためだけであり、各特徴は、本発明に従う他の特 徴のいずれか（または全て）と組み合わされてもよい。 他の実施形態は、当業者の心に浮かび、かつ、以下の請求範囲以内に存在する 。

Claims (1)

1. 【特許請求の範囲】 １． 縦に伸びるピクセルの第１の列と縦に伸びるピクセルの第２の列とを具備 する線形アレイセンサと、 複合出力を生成するために、前記列のピクセルを個々に選択的にサンプリング する読出回路と を具備し、 第１の列は、第１の空間的な周期性を有し、 第２の列は、第２の空間的な周期性を有し、かつ、前記第１の列の横に隣接し 、かつ、第１の列に関して縦に互い違いに配列され、 複合出力は、結合された空間的な周期性を有し、かつ、両方の列の結合された サンプルと等しい多数のサンプルを有し、 複合出力の周期性は、第１の空間的な周期性または第２の空間的な周期性のい ずれよりも短い ことを特徴とする空間的にオフセットされ列補間されたイメージセンサ。 ２． 第１の周期性と第２の周期性とが等しい ことを特徴とする請求項１記載の空間的にオフセットされ列補間されたイメー ジセンサ。 ３． ピクセルの第１の列と第２の列とが、第１の周期性のおよそ１／２だけ、 横にオフセットされている ことを特徴とする請求項１記載の空間的にオフセットされ列補間されたイメー ジセンサ。 ４． 前記線形アレイセンサと前記読出回路とは同じチップ上に存在する ことを特徴とする請求項１記載の空間的にオフセットされ列補間されたイメー ジセンサ。 ５． 前記線形アレイセンサと前記読出回路とはＣＭＯＳで実現される ことを特徴とする請求項１記載の空間的にオフセットされ列補間されたイメー ジセンサ。 ６． 前記読出回路は、第１の列のピクセルを、第２の列のピクセルとインター リーブさせながらサンプリングする ことを特徴とする請求項１記載の空間的にオフセットされ列補間されたイメー ジセンサ。