JP3970425B2 - 固体撮像装置 - Google Patents
固体撮像装置 Download PDFInfo
- Publication number
- JP3970425B2 JP3970425B2 JP13541298A JP13541298A JP3970425B2 JP 3970425 B2 JP3970425 B2 JP 3970425B2 JP 13541298 A JP13541298 A JP 13541298A JP 13541298 A JP13541298 A JP 13541298A JP 3970425 B2 JP3970425 B2 JP 3970425B2
- Authority
- JP
- Japan
- Prior art keywords
- charge
- photoelectric conversion
- conversion element
- electrode member
- charge storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000003384 imaging method Methods 0.000 title claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 44
- 238000007599 discharging Methods 0.000 claims description 20
- 238000009825 accumulation Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000003086 colorant Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 229920005591 polysilicon Polymers 0.000 description 23
- 238000010586 diagram Methods 0.000 description 17
- 230000010354 integration Effects 0.000 description 15
- 238000001444 catalytic combustion detection Methods 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14868—CCD or CID colour imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14806—Structural or functional details thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14825—Linear CCD imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/701—Line sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/713—Transfer or readout registers; Split readout registers or multiple readout registers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、光学情報を電気信号に変換する固体撮像装置の分野に関わり、特にイメージスキャナに用いることができる固体撮像装置に関する。
【０００２】
【従来の技術】
従来、カラー画像のイメージ情報を電気信号として取り込むことのできるラインセンサとして、Ｇ−ｃｈ（グリーンチャネル）用と、Ｒ／Ｂ−ｃｈ（レッド／ブルーチャネル）用との二本のラインを組み合わせた構成を有するラインセンサが知られている。このタイプのラインセンサはＧ−ｃｈのラインで主に輝度信号を得て、Ｒ／Ｂ−ｃｈのラインで主に色信号を得るようになっている。色信号は輝度信号に比べ解像度が低くても構わないため、Ｒ／Ｂ−ｃｈのＲ（赤）画素とＢ（青）画素はＧ−ｃｈのＧ（緑）画素の半分の数しか備えてない。従って、Ｒ信号とＢ信号に共通のＲ／Ｂ−ｃｈでは、画素（受光センサ）は、Ｒ画素とＢ画素とが交互に隣接して配列し、Ｇ−ｃｈでは、Ｇ画素が一列に配列している。
【０００３】
このＲ／Ｂ−ｃｈの受光センサは基本的に受光部の上のカラーフィルタの色を赤と青で交互に変えているだけで、カラーフィルタの下のラインセンサはＧ−ｃｈと同様な１本のラインセンサの構造を有する。
【０００４】
【発明が解決しようとする課題】
このＧ−ｃｈとＲ／Ｂ−ｃｈの二本構成の従来のタイプのカラーラインセンサでは、Ｒ／Ｂ−ｃｈのラインセンサがＲ画素とＢ画素の電荷信号に対して共通の回路構成を使用しているために、Ｒ画素のセンサとＢ画素のセンサに対して同じ電荷蓄積時間すなわち積分時間を設定せざるを得なかった。
【０００５】
このため、Ｒ（赤）側あるいはＢ（青）側に偏った色の被写体に対しては、双方の色に最適な積分時間を設定することができず、一方のセンサすなわち、Ｒ−ｃｈあるいはＢ−ｃｈの出力は常にＳ／Ｎが他方のチャネルよりも低い状態で使用せざるを得なかった。
【０００６】
本発明の目的の一つは、Ｇ−ｃｈとＲ／Ｂ−ｃｈの二本構成のカラーラインセンサにおいて、Ｇ−ｃｈ、Ｒ−ｃｈ、Ｂ−ｃｈのすべてのチャネルの受光センサの積分時間を独立に制御可能にし、各センサの出力がすべて高いＳ／Ｎを実現できる固体撮像装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明によれば、 感応する光の色が互いに異なり、光電変換して電荷を生成する複数の第１と第２の光電変換素子を含み、該第１と第２の光電変換素子が交互に隣接して配列した光電変換素子列と、前記複数の第１の光電変換素子の各々に隣接して、第１の電極部材と絶縁膜と電荷蓄積半導体領域との積層構造を有し、該第１の光電変換素子により光電変換して得られた電荷を蓄積する第１の電荷蓄積部列と、前記第１の電荷蓄積部列に隣接して配置され、前記第１の電荷蓄積部に蓄積された電荷を読みだす第１の電荷読み出し手段と、前記第１の電荷読み出し手段に隣接して配置され、読み出された電荷を順次外部へ転送する第１転送手段と、前記第１の光電変換素子に隣接して設けられ、前記第１の電極部材とは別の第２の電極部材と絶縁膜と半導体領域との積層構造を有し、該第１の光電変換素子により生成される電荷を排出することができる第１の電荷排出制御手段と、前記第１の電荷排出制御手段に隣接して選択的に形成され、上部に配線を備え、前記第１の光電変換素子の電荷を排出する第１の電荷排出手段と、前記光電変換素子列に対して前記第１の電荷蓄積部列と反対側に前記第２の光電変換素子に隣接して配置され、前記第１の電極部材と絶縁膜と電荷蓄積半導体領域との積層構造を有する第２の電荷蓄積部列と、前記第２の電荷蓄積部列に隣接して配置され、該第２の電荷蓄積部列に蓄積された電荷を読みだす第２の電荷読み出し手段と、前記第２の電荷読み出し手段に隣接して配置され、読みだされた電荷を順次転送して出力する第２転送手段と、前記光電変換素子列に対して前記第２の電荷蓄積部と反対側に、前記第２の光電変換素子と隣接して配置され、第２の電極部材と絶縁膜と半導体領域との積層構造を有し、該第２の光電変換素子により生成される電荷を排出することができる第２の電荷排出制御手段と、前記第２の電荷排出制御手段に隣接して選択的に形成され、上部に配線を備え、前記第２の光電変換素子の電荷を排出する第２の電荷排出手段とを有し、前記第２の電荷排出制御手段を形成する前記第２の電極部材は前記第１の電荷蓄積部を形成する前記第１の電極部材の上部に絶縁膜を介して延在し、前記第１の電荷排出制御手段を形成する前記第２の電極部材は前記第２の電荷蓄積部を形成する前記第１の電極部材の上部に絶縁膜を介して延在するように配置された固体撮像装置が提供される。
【０００８】
色信号用の第１と第２の光電変換素子を含む光電変換素子列に、光電変換素子の蓄積電荷の排出を制御する第１と第２の電荷排出手段を第１と第２の光電変換素子毎に個別に設けたために、電荷蓄積時間すなわち積分時間を第１の光電変換素子と第２の光電変換素子とで個別に制御することができる。
【０００９】
【発明の実施の形態】
図１に本発明の実施例によるカラーラインセンサ（固体撮像装置）のＲ／Ｂ−ｃｈの固体撮像素子（以下、ＣＣＤという）の平面図を、図２にＧ−ｃｈのＣＣＤの平面図をそれぞれ示す。図１のＲ／Ｂ−ｃｈにおいて、中心付近の四角い素子が多数横方向に配列したものは、複数のフォトダイオード素子（受光センサ（画素））が配列したフォトダイオード部１０である。フォトダイオード部１０の各フォトダイオード（長方形）の受光面上には赤と青のカラーフィルタ（図示せず。）が交互に配置される。例えば、フォトダイオード部１０の偶数番目の画素は赤の光に感応し、奇数番目の画素は青の光に感応するように構成されている。Ｒ／Ｂ−ｃｈＣＣＤは図１に示すように２線振り分け方式となっている。
【００１０】
さらに、図１のフォトダイオード部１０の上側と下側に隣接して電荷蓄積部２０及び３０が配列されている。上側の電荷蓄積部２０はＲ画素の電荷を蓄積し、下側の電荷蓄積部３０はＢ画素の電荷を蓄積する。上側の電荷蓄積部２０のさらに上側に転送レジスタ部４０が、下側の電荷蓄積部３０のさらに下側に転送レジスタ部５０が配列する。上側の転送レジスタ部４０は、Ｒ画素の信号電荷を転送して出力段６０に出力する。下側の転送レジスタ部５０は、Ｂ画素の信号電荷を転送して出力段７０に出力する。
【００１１】
電荷蓄積部２０と電荷蓄積部３０は、フォトダイオード部１０を中心にして互いに実質的に対称な位置関係で配置されている。転送レジスタ部４０と転送レジスタ部５０は、フォトダイオード部１０を中心にして互いに実質的に対称な位置関係で配置されている。
【００１２】
ここで、「実質的に対称」とは、フォトダイオード部１０中の１個のフォトダイオード分だけ互いに水平方向にずれているものも含む。すなわち、電荷蓄積部２０と電荷蓄積部３０は、１つの電荷蓄積領域分だけ互いに水平方向にずれ、転送レジスタ部４０と転送レジスタ部５０は、１つの転送レジスタ領域分だけ水平方向にずれているものも、それぞれ実質的対称に含まれる。
【００１３】
図２のＧ−ｃｈＣＣＤにおいて、中心付近の小さな同じ形状の四角い素子が多数横方向に配列したものは、複数のフォトダイオード素子（受光センサ（画素））が配列したフォトダイオード部８０である。フォトダイオード部８０の各フォトダイオード（長方形）の受光面上にはすべて緑のカラーフィルタ（図示せず。）が配置される。
【００１４】
さらに、図２のフォトダイオード部８０の上側と下側に隣接して電荷蓄積部９０及び１００が配列されている。上側の電荷蓄積部９０は例えば偶数番目のＧ画素の電荷を蓄積し、下側の電荷蓄積部１００は奇数番目のＧ画素の電荷を蓄積する。上側の電荷蓄積部９０のさらに上側に転送レジスタ部１１０が、下側の電荷蓄積部１００のさらに下側に転送レジスタ部１２０が配列される。上側の転送レジスタ部１１０は、偶数番目のＧ画素の信号電荷を転送し、下側の転送レジスタ部１２０は、奇数番目のＧ画素の信号電荷を転送する。上下の転送レジスタ部１１０と１２０に振り分けて転送された信号電荷は共通の出力部１３０で合流して出力される。
【００１５】
図１のＲ／Ｂ−ｃｈＣＣＤと図２のＧ−ｃｈＣＣＤとの２本のラインセンサを並べて配置すれば、Ｒ，Ｇ，Ｂの各画素の出力は３系統に分離されて個別の出力として得られることになる。
【００１６】
図３に図１のＲ／Ｂ−ｃｈＣＣＤの部分拡大平面図を示す。フォトダイオード部１０にはＲ画素のフォトダイオードＰＤ＿ＲとＢ画素のフォトダイオードＰＤ＿Ｂとが交互に隣接して配列している。なお、図３では判りやすく見せるために、４個の画素のみしか図示してない。各フォトダイオードは入射した光量に応じた電荷を発生する。
【００１７】
フォトダイオードＰＤ＿ＲとＰＤ＿Ｂで発生した電荷は、それぞれ上と下のゲートＢＧが開くと電荷蓄積部２０と３０の蓄積領域ＳＴ＿ＲとＳＴ＿Ｂに流入する。すなわち、Ｒ画素の電荷が蓄積領域ＳＴ＿Ｒに蓄積され、Ｂ画素の電荷が蓄積領域ＳＴ＿Ｂに蓄積される。
【００１８】
電荷蓄積部２０と３０の蓄積領域ＳＴ＿ＲとＳＴ＿Ｂの各々には、不要な電荷の排出の制御を行うための排出ゲートＣＬＧ＿ＲとＣＬＧ＿Ｂとが設けられている。排出ゲートＣＬＧ＿ＲとＣＬＧ＿Ｂにはそれぞれ電荷を排出するためのドレインＣＬＤが接続される。
【００１９】
さらに、電荷蓄積領域ＳＴ＿ＲとＳＴ＿Ｂのそれぞれには、蓄積した信号電荷を電荷転送レジスタ４０と５０に移送するためのゲートＴＧが配置されている。Ｒの転送レジスタ４０にはＲの信号電荷を転送するための電極φ１，φ２が交互に配置され、Ｂの転送レジスタ５０にはＢの信号電荷を転送するための電極φ１，φ２が交互に配置されている。
【００２０】
図４はこの実施例の動作を説明するための各部の信号波形図である。図５（Ａ）は図１の一つの画素における断面図である。ｐ- 型シリコン領域２０１上に、フォトダイオードＰＤ、ゲートＢＧ、蓄積領域ＳＴ、ゲートＴＧ及び電極φ１が形成される。
【００２１】
シリコン基板は、ｐ- 型領域２０１の他、ｐ型領域２０２、ｎ型領域２０３、ｎ- 型領域２０４、ｎ- 型領域２０５、及びｐ型領域２０６を有する。シリコン基板上には、第１の絶縁膜（例えばＳｉＯ2 膜）を介して、所定パターンの第１のポリシリコン層２０８及び２１０を形成する。そして、第１のポリシリコン層２０８及び２１０を覆うように第２の絶縁膜を形成し、その上に所定パターンの第２のポリシリコン層２０７及び２０９を形成する。
【００２２】
フォトダイオードＰＤは、シリコン基板表面のｎ型領域２０３、その下のｎ- 型領域２０４、及びその下のｐ- 型領域２０１を有し、基板表面に光が照射されると、電荷を生成する。ｐ型領域２０２は、フォトダイオードＰＤからの電荷流出を防ぐ。
【００２３】
ゲートＢＧは、ｐ- 型領域２０１上に絶縁膜（例えばＳｉＯ2 膜）を介して第２のポリシリコン層（導電層）２０７を有する。第２のポリシリコン層２０７に正電位を印加すると、ゲートＢＧ下のポテンシャルがフォトダイオードＰＤのポテンシャルより低下し、フォトダイオードで発生した電荷が蓄積部ＳＴに流入する。
【００２４】
蓄積部ＳＴは、ｐ- 型領域２０１上に絶縁膜を介して第１のポリシリコン層（導電層）２０８を有し、第１のポリシリコン層２０８に正電位を印加することにより、ｐ- 型領域２０１表面層に電荷蓄積領域を形成する。クリアゲートＣＬＧ（図３）を開くと、蓄積部ＳＴに蓄積されている電荷はドレインＣＬＤ（図３）に排出される。
【００２５】
ゲートＴＧは、ｐ- 型領域２０１上に絶縁膜を介して第２のポリシリコン層（導電層）２０９を有する。第２のポリシリコン層２０９に正電位を印加すると、ゲートＴＧが開き、蓄積部ＳＴに蓄積された電荷が転送電極φ１の下のｎ- 型領域２０５に移送される。
【００２６】
図の奥行き方向に、転送電極φ１及びφ２（図３）が交互に並んでいる。転送電極φ１及びφ２に２相クロックを印加することにより、転送電極φ１の下の電荷を図の奥行き方向に転送することができる。ｐ型領域２０６は、転送電極φ１の下の電荷流出を防ぐ。
【００２７】
図５（Ｂ）は電荷が発生してないときの図５（Ａ）の位置に対応したポテンシャル図であり、図５（Ｃ）〜（Ｆ）は動作時の図５（Ａ）の各部の位置に対応したポテンシャル図である。ここで図４と図５を参照して本実施例の動作について説明する。なお、動作はＲ画素とＢ画素とでまったく同じであるので、ここでは特にどの色の画素とは特定しないが、Ｒ画素とＢ画素の両方であることを断っておく。従って、以下の説明では各領域を示す記号の後に付けるサフィックスＲとＢは省略する。
【００２８】
最初に排出ゲートＣＬＧにハイレベル（図４のＨＩ）の電圧が印加されている状態では、電荷蓄積部ＳＴとドレインＣＬＤとの間にチャネルが形成されるため、ゲートがオン状態であり、フォトダイオードＰＤから電荷蓄積部ＳＴに流入した電荷は全てドレインＣＬＤへと流出して電荷蓄積部ＳＴには電荷が蓄積せず、空の状態を維持する。すなわち、電荷蓄積部ＳＴでの積分動作は行われない。これは図５（Ｃ）のポテンシャル状態に対応する。
【００２９】
次に、排出ゲートＣＬＧにローレベル（図４のＬＯ）の電圧を印加すると、電荷蓄積部ＳＴとドレインＣＬＤとの間のチャネルが遮断されるため、排出ゲートがオフ状態となり、フォトダイオードＰＤから電荷蓄積部ＳＴに流入した電荷は全て電荷蓄積部ＳＴで蓄積される。従って、図４のＣＬＧの信号がＨＩからＬＯへ立ち下がる時点が積分開始（電荷蓄積開始）時刻となる。これは図５（Ｄ）に対応する。
【００３０】
さらに、所定の時間経過後に電極φ１にハイレベル信号を印加してそれを保持した状態で、ゲートＴＧにハイレベル信号を印加すると、ゲートＴＧがオン状態となって電荷蓄積部ＳＴに蓄積されていた信号電荷が転送レジスタ（４０、５０）の電極下に移送される。これは図５（Ｅ）に対応する。
【００３１】
移送ゲートＴＧに印加する電圧をローレベルにすると、ゲートはオフ状態となって電荷蓄積部ＳＴと転送レジスタ間の信号電荷通路は遮断される。これは図５（Ｆ）に対応する。
【００３２】
以上の結果、排出ゲートＣＬＧの電圧をローレベルにした時点から移送ゲートＴＧをローレベルにするまでの間すなわち、図４の波形図の矢印の期間（Ｒ画素では期間ＴＲ、Ｂ画素では期間ＴＢ）でフォトダイオードＰＤで発生した信号電荷が移送されることになる。信号電荷が転送レジスタへ移送された後は、信号電荷はφ１とφ２の電極に与えられる転送パルス（図４の短い周期のパルス）によって順次出力部に読みだされる。
【００３３】
本実施例では、Ｒ／Ｂ−ｃｈのＣＣＤでは、Ｒ側の排出ゲートＣＬＧ＿ＲはすべてフォトダイオードＰＤの上側に、またＢ側の排出ゲートＣＬＧ＿ＢはすべてフォトダイオードＰＤの下側に配置される。図１の全体平面図で明らかなように、Ｒ側の排出ゲートＣＬＧ＿ＲとＢ側の排出ゲートＣＬＧ＿Ｂはメタル配線を介して個別の制御信号で制御されるので、Ｒ側の排出ゲートＣＬＧ＿ＲとＢ側の排出ゲートＣＬＧ＿Ｂの印加電圧の立ち下がりタイミングを個別に制御して、Ｒ画素とＢ画素の電荷の蓄積時間すなわち積分時間を独立に制御することができ、Ｒ画素とＢ画素でそれぞれ最適な積分時間を設定することが可能となる。
【００３４】
なお、図示はしてないが、Ｇ−ｃｈのＣＣＤ（図２）に対しては、上下に振り分けた各排出ゲートＣＬＧに共通の制御信号を印加するので、偶数番目の画素と奇数番目の画素で同じ積分時間となる。
【００３５】
以上の実施例の説明から明らかなように、Ｒ（赤）とＢ（青）の画素が交互に配列する構成のＲ／Ｂ−ｃｈのＣＣＤを２線振り分け構成としてチャネルを分離し、さらにフォトダイオードＰＤと転送レジスタ（４０、５０）との間にそれぞれ個別に制御できる電荷排出手段（ＧＬＧ＿Ｒ、ＧＬＧ＿Ｂ）を設けたことで、ＲとＢの画素の両方のチャネルに対する積分時間が互いに独立して制御できるようになった。
【００３６】
次に、本発明の第２の実施例によるカラーラインセンサを図７〜図９を参照して説明する。図６は第２の実施例のカラーラインセンサのＲ／Ｂ−ｃｈのラインの部分拡大図であり、図７は動作波形図、図８（Ａ）は１画素分の断面図、図８（Ｂ）は図８（Ａ）の位置に対応するポテンシャル図で、図９は動作時のポテンシャル図である。図８（Ａ）において、領域２０１〜２０６は、図５（Ａ）のものと同じ導電型シリコン領域を示す。
【００３７】
この実施例においてもＲ／Ｂ−ｃｈのラインを第１の実施例と同様に２線振り分け構成とし、Ｒ画素の信号電荷を上側の転送レジスタ４５に、Ｂ画素の信号電荷を下側の転送レジスタ５５に移送する。なお、以下の説明においてＲ画素とＢ画素のチャネルの動作は同じであるので、サフィックスＲとＢは省略する。
【００３８】
図６において、太い実線が第１のポリシリコン層の転送電極Ｐ１で、太い破線で描いてあるのが第１のポリシリコン層上に絶縁膜（図示せず。）を介して形成された第２のポリシリコン層の転送電極Ｐ２である。第１のポリシリコン層を実線で示し、第２のポリシリコン層を破線で示す。
【００３９】
フォトダイオード部１５に隣接して第２のポリシリコン層の電位で制御される排出ゲートＣＬＧがあり、それに隣接して電荷を排出するドレインＣＬＤが配置される。排出ゲートＣＬＧは、ｐ- 型領域２０１上に絶縁膜を介して第２のポリシリコン層を有する。
【００４０】
さらに、フォトダイオード部１５に隣接して第１ポリシリコン層で形成された電極部ＳＴが配置される。さらに、電極部ＳＴに隣接して移送ゲートである転送電極ＴＧが配置されている。ここで、電極部ＳＴの電極上には第２ポリシリコン層で形成された隣接画素のための排出ゲートＣＬＧの電極が配置されているが、その下に第１のポリシリコン層の電極部ＳＴが配置されているために、この隣接画素のための排出ゲートＣＬＧに印加された電圧の影響は無視できる。
【００４１】
従って、図８（Ａ）の断面図と図８（Ｂ）のポテンシャル図に示すように電極部ＳＴの下のチャネルポテンシャルは排出ゲートＣＬＧの電位によらず、電極部ＳＴ部に印加した電位のみで決まることになる。
【００４２】
Ｒ画素のフォトダイオードＰＤ＿Ｒは、下に位置する排出ドレインＣＬＤ＿ＲにゲートＣＬＧを介して不要の電荷を排出し、上に位置する蓄積部ＳＴ＿Ｒに必要な電荷を蓄積する。
【００４３】
Ｂ画素のフォトダイオードＰＤ＿Ｂは、上に位置する排出ドレインＣＬＤ＿ＢにゲートＣＬＧを介して不要の電荷を排出し、下に位置する蓄積部ＳＴ＿Ｂに必要な電荷を蓄積する。
【００４４】
排出ドレインＣＬＤ＿Ｂを形成する第２ポリシリコン層は蓄積部ＳＴ＿Ｒを形成する第１ポリシリコン層の上部に絶縁膜を介して延在し、排出ドレインＣＬＤ＿Ｒを形成する第２ポリシリコン層は蓄積部ＳＴ＿Ｂを形成する第１ポリシリコン層の上部に絶縁膜を介して延在する。
【００４５】
さらに、図７の波形図と図９の動作ポテンシャル図を参照して動作をさらに説明する。排出ゲートＣＬＧにハイレベル信号（図７の５Ｖ）の電圧が印加されている状態では、フォトダイオードＰＤとドレインＣＬＤとの間にチャネルが形成されるため、ゲートがオン状態であり、フォトダイオードＰＤから電極部ＳＴに流入した電荷は全てドレインＣＬＤへと流出して電荷が蓄積せず、空の状態を維持する。すなわち、積分動作は行われない。これは図９（Ｂ）のポテンシャル状態に対応する。図９（Ｂ）〜（Ｆ）は、図９（Ａ）の構成に対応するポテンシャル図である。図９（Ａ）は、図８（Ａ）の構成と同じである。
【００４６】
次に、排出ゲートＣＬＧにローレベル（図７のＬＯ）の電圧を印加すると、排出ゲートＣＬＧ下に形成されたチャネルが遮断されるため、排出ゲートがオフ状態となり、フォトダイオードＰＤに発生した電荷は全てフォトダイオードに蓄積される。これは図９（Ｃ）の積分開始（電荷蓄積開始）状態に対応する。
【００４７】
次に電荷を移送する際には転送クロックφ１をハイレベルに保持した状態で、電極ＳＴと、ゲートＴＧにハイレベル信号を印加すると、フォトダイオードＰＤに蓄積されていた信号電荷が転送レジスタ４５、５５に転送される。これは図９（Ｄ）〜（Ｆ）に対応する。信号電荷が転送レジスタへ移送された後は、信号電荷はφ１とφ２の電極に与えられる転送パルス（図７の短い周期のパルス）によって順次出力部に読みだされる。
【００４８】
以上説明した実施例によれば、Ｇ−ｃｈとＲ／Ｂ−ｃｈのＣＣＤをいずれも２線振り分け方式の構造とすることにより、Ｒ／Ｂ−ｃｈのＲ画素チャネルとＢ画チャネルとが２列のＣＣＤに分離でき、各チャネルで独立して積分時間を制御することが可能となる。つまり、Ｇ画素、Ｒ画素、Ｂ画素のそれぞれに積分時間を独立して最適に制御できる。
【００４９】
なお、本発明は以上説明した実施例のものに限るものではなく、実施例の開示にもとづき様々な変更や改良が当業者であれば可能であることは自明であろう。
【００５０】
【発明の効果】
本発明によれば、色信号用の第１と第２の光電変換素子を含む光電変換素子列に、光電変換素子の蓄積電荷の排出を制御する第１と第２の電荷排出手段を第１と第２の光電変換素子毎に個別に設けたために、電荷蓄積時間すなわち積分時間を第１の光電反感素子と第２の光電変換素子とで個別の制御することができる。そのために、各色信号の積分時間を最適に個別設定してＳ／Ｎを向上した固体撮像装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施例によるカラーラインセンサのＲ／Ｂ−ｃｈの平面図である。
【図２】本発明の実施例によるカラーラインセンサのＧ−ｃｈの平面図である。
【図３】図１の実施例のＲ／Ｂ−ｃｈの部分拡大平面図である。
【図４】図１の実施例の動作を説明する信号波形図である。
【図５】図１の実施例の１画素分の断面図と、それに対応したポテンシャル図である。
【図６】本発明の第２の実施例によるカラーラインセンサのＲ／Ｂ−ｃｈの平面図である。
【図７】図６の実施例の動作を説明する信号波形図である。
【図８】図６の実施例の１画素分の断面図と、それに対応したポテンシャル図である。
【図９】図６の実施例の動作を説明するためのポテンシャル図である。
【符号の簡単な説明】
１０、１５ フォトダイオード部
２０、３０ 電荷蓄積部
４０、５０、４５、５５ 転送レジスタ部
ＰＤ フォトダイオード
ＢＧ ゲート
ＣＬＧ 排出ゲート
ＣＬＤ ドレイン
ＴＧ 移送ゲート
φ１、φ２ 電極
【発明の属する技術分野】
本発明は、光学情報を電気信号に変換する固体撮像装置の分野に関わり、特にイメージスキャナに用いることができる固体撮像装置に関する。
【０００２】
【従来の技術】
従来、カラー画像のイメージ情報を電気信号として取り込むことのできるラインセンサとして、Ｇ−ｃｈ（グリーンチャネル）用と、Ｒ／Ｂ−ｃｈ（レッド／ブルーチャネル）用との二本のラインを組み合わせた構成を有するラインセンサが知られている。このタイプのラインセンサはＧ−ｃｈのラインで主に輝度信号を得て、Ｒ／Ｂ−ｃｈのラインで主に色信号を得るようになっている。色信号は輝度信号に比べ解像度が低くても構わないため、Ｒ／Ｂ−ｃｈのＲ（赤）画素とＢ（青）画素はＧ−ｃｈのＧ（緑）画素の半分の数しか備えてない。従って、Ｒ信号とＢ信号に共通のＲ／Ｂ−ｃｈでは、画素（受光センサ）は、Ｒ画素とＢ画素とが交互に隣接して配列し、Ｇ−ｃｈでは、Ｇ画素が一列に配列している。
【０００３】
このＲ／Ｂ−ｃｈの受光センサは基本的に受光部の上のカラーフィルタの色を赤と青で交互に変えているだけで、カラーフィルタの下のラインセンサはＧ−ｃｈと同様な１本のラインセンサの構造を有する。
【０００４】
【発明が解決しようとする課題】
このＧ−ｃｈとＲ／Ｂ−ｃｈの二本構成の従来のタイプのカラーラインセンサでは、Ｒ／Ｂ−ｃｈのラインセンサがＲ画素とＢ画素の電荷信号に対して共通の回路構成を使用しているために、Ｒ画素のセンサとＢ画素のセンサに対して同じ電荷蓄積時間すなわち積分時間を設定せざるを得なかった。
【０００５】
このため、Ｒ（赤）側あるいはＢ（青）側に偏った色の被写体に対しては、双方の色に最適な積分時間を設定することができず、一方のセンサすなわち、Ｒ−ｃｈあるいはＢ−ｃｈの出力は常にＳ／Ｎが他方のチャネルよりも低い状態で使用せざるを得なかった。
【０００６】
本発明の目的の一つは、Ｇ−ｃｈとＲ／Ｂ−ｃｈの二本構成のカラーラインセンサにおいて、Ｇ−ｃｈ、Ｒ−ｃｈ、Ｂ−ｃｈのすべてのチャネルの受光センサの積分時間を独立に制御可能にし、各センサの出力がすべて高いＳ／Ｎを実現できる固体撮像装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明によれば、 感応する光の色が互いに異なり、光電変換して電荷を生成する複数の第１と第２の光電変換素子を含み、該第１と第２の光電変換素子が交互に隣接して配列した光電変換素子列と、前記複数の第１の光電変換素子の各々に隣接して、第１の電極部材と絶縁膜と電荷蓄積半導体領域との積層構造を有し、該第１の光電変換素子により光電変換して得られた電荷を蓄積する第１の電荷蓄積部列と、前記第１の電荷蓄積部列に隣接して配置され、前記第１の電荷蓄積部に蓄積された電荷を読みだす第１の電荷読み出し手段と、前記第１の電荷読み出し手段に隣接して配置され、読み出された電荷を順次外部へ転送する第１転送手段と、前記第１の光電変換素子に隣接して設けられ、前記第１の電極部材とは別の第２の電極部材と絶縁膜と半導体領域との積層構造を有し、該第１の光電変換素子により生成される電荷を排出することができる第１の電荷排出制御手段と、前記第１の電荷排出制御手段に隣接して選択的に形成され、上部に配線を備え、前記第１の光電変換素子の電荷を排出する第１の電荷排出手段と、前記光電変換素子列に対して前記第１の電荷蓄積部列と反対側に前記第２の光電変換素子に隣接して配置され、前記第１の電極部材と絶縁膜と電荷蓄積半導体領域との積層構造を有する第２の電荷蓄積部列と、前記第２の電荷蓄積部列に隣接して配置され、該第２の電荷蓄積部列に蓄積された電荷を読みだす第２の電荷読み出し手段と、前記第２の電荷読み出し手段に隣接して配置され、読みだされた電荷を順次転送して出力する第２転送手段と、前記光電変換素子列に対して前記第２の電荷蓄積部と反対側に、前記第２の光電変換素子と隣接して配置され、第２の電極部材と絶縁膜と半導体領域との積層構造を有し、該第２の光電変換素子により生成される電荷を排出することができる第２の電荷排出制御手段と、前記第２の電荷排出制御手段に隣接して選択的に形成され、上部に配線を備え、前記第２の光電変換素子の電荷を排出する第２の電荷排出手段とを有し、前記第２の電荷排出制御手段を形成する前記第２の電極部材は前記第１の電荷蓄積部を形成する前記第１の電極部材の上部に絶縁膜を介して延在し、前記第１の電荷排出制御手段を形成する前記第２の電極部材は前記第２の電荷蓄積部を形成する前記第１の電極部材の上部に絶縁膜を介して延在するように配置された固体撮像装置が提供される。
【０００８】
色信号用の第１と第２の光電変換素子を含む光電変換素子列に、光電変換素子の蓄積電荷の排出を制御する第１と第２の電荷排出手段を第１と第２の光電変換素子毎に個別に設けたために、電荷蓄積時間すなわち積分時間を第１の光電変換素子と第２の光電変換素子とで個別に制御することができる。
【０００９】
【発明の実施の形態】
図１に本発明の実施例によるカラーラインセンサ（固体撮像装置）のＲ／Ｂ−ｃｈの固体撮像素子（以下、ＣＣＤという）の平面図を、図２にＧ−ｃｈのＣＣＤの平面図をそれぞれ示す。図１のＲ／Ｂ−ｃｈにおいて、中心付近の四角い素子が多数横方向に配列したものは、複数のフォトダイオード素子（受光センサ（画素））が配列したフォトダイオード部１０である。フォトダイオード部１０の各フォトダイオード（長方形）の受光面上には赤と青のカラーフィルタ（図示せず。）が交互に配置される。例えば、フォトダイオード部１０の偶数番目の画素は赤の光に感応し、奇数番目の画素は青の光に感応するように構成されている。Ｒ／Ｂ−ｃｈＣＣＤは図１に示すように２線振り分け方式となっている。
【００１０】
さらに、図１のフォトダイオード部１０の上側と下側に隣接して電荷蓄積部２０及び３０が配列されている。上側の電荷蓄積部２０はＲ画素の電荷を蓄積し、下側の電荷蓄積部３０はＢ画素の電荷を蓄積する。上側の電荷蓄積部２０のさらに上側に転送レジスタ部４０が、下側の電荷蓄積部３０のさらに下側に転送レジスタ部５０が配列する。上側の転送レジスタ部４０は、Ｒ画素の信号電荷を転送して出力段６０に出力する。下側の転送レジスタ部５０は、Ｂ画素の信号電荷を転送して出力段７０に出力する。
【００１１】
電荷蓄積部２０と電荷蓄積部３０は、フォトダイオード部１０を中心にして互いに実質的に対称な位置関係で配置されている。転送レジスタ部４０と転送レジスタ部５０は、フォトダイオード部１０を中心にして互いに実質的に対称な位置関係で配置されている。
【００１２】
ここで、「実質的に対称」とは、フォトダイオード部１０中の１個のフォトダイオード分だけ互いに水平方向にずれているものも含む。すなわち、電荷蓄積部２０と電荷蓄積部３０は、１つの電荷蓄積領域分だけ互いに水平方向にずれ、転送レジスタ部４０と転送レジスタ部５０は、１つの転送レジスタ領域分だけ水平方向にずれているものも、それぞれ実質的対称に含まれる。
【００１３】
図２のＧ−ｃｈＣＣＤにおいて、中心付近の小さな同じ形状の四角い素子が多数横方向に配列したものは、複数のフォトダイオード素子（受光センサ（画素））が配列したフォトダイオード部８０である。フォトダイオード部８０の各フォトダイオード（長方形）の受光面上にはすべて緑のカラーフィルタ（図示せず。）が配置される。
【００１４】
さらに、図２のフォトダイオード部８０の上側と下側に隣接して電荷蓄積部９０及び１００が配列されている。上側の電荷蓄積部９０は例えば偶数番目のＧ画素の電荷を蓄積し、下側の電荷蓄積部１００は奇数番目のＧ画素の電荷を蓄積する。上側の電荷蓄積部９０のさらに上側に転送レジスタ部１１０が、下側の電荷蓄積部１００のさらに下側に転送レジスタ部１２０が配列される。上側の転送レジスタ部１１０は、偶数番目のＧ画素の信号電荷を転送し、下側の転送レジスタ部１２０は、奇数番目のＧ画素の信号電荷を転送する。上下の転送レジスタ部１１０と１２０に振り分けて転送された信号電荷は共通の出力部１３０で合流して出力される。
【００１５】
図１のＲ／Ｂ−ｃｈＣＣＤと図２のＧ−ｃｈＣＣＤとの２本のラインセンサを並べて配置すれば、Ｒ，Ｇ，Ｂの各画素の出力は３系統に分離されて個別の出力として得られることになる。
【００１６】
図３に図１のＲ／Ｂ−ｃｈＣＣＤの部分拡大平面図を示す。フォトダイオード部１０にはＲ画素のフォトダイオードＰＤ＿ＲとＢ画素のフォトダイオードＰＤ＿Ｂとが交互に隣接して配列している。なお、図３では判りやすく見せるために、４個の画素のみしか図示してない。各フォトダイオードは入射した光量に応じた電荷を発生する。
【００１７】
フォトダイオードＰＤ＿ＲとＰＤ＿Ｂで発生した電荷は、それぞれ上と下のゲートＢＧが開くと電荷蓄積部２０と３０の蓄積領域ＳＴ＿ＲとＳＴ＿Ｂに流入する。すなわち、Ｒ画素の電荷が蓄積領域ＳＴ＿Ｒに蓄積され、Ｂ画素の電荷が蓄積領域ＳＴ＿Ｂに蓄積される。
【００１８】
電荷蓄積部２０と３０の蓄積領域ＳＴ＿ＲとＳＴ＿Ｂの各々には、不要な電荷の排出の制御を行うための排出ゲートＣＬＧ＿ＲとＣＬＧ＿Ｂとが設けられている。排出ゲートＣＬＧ＿ＲとＣＬＧ＿Ｂにはそれぞれ電荷を排出するためのドレインＣＬＤが接続される。
【００１９】
さらに、電荷蓄積領域ＳＴ＿ＲとＳＴ＿Ｂのそれぞれには、蓄積した信号電荷を電荷転送レジスタ４０と５０に移送するためのゲートＴＧが配置されている。Ｒの転送レジスタ４０にはＲの信号電荷を転送するための電極φ１，φ２が交互に配置され、Ｂの転送レジスタ５０にはＢの信号電荷を転送するための電極φ１，φ２が交互に配置されている。
【００２０】
図４はこの実施例の動作を説明するための各部の信号波形図である。図５（Ａ）は図１の一つの画素における断面図である。ｐ- 型シリコン領域２０１上に、フォトダイオードＰＤ、ゲートＢＧ、蓄積領域ＳＴ、ゲートＴＧ及び電極φ１が形成される。
【００２１】
シリコン基板は、ｐ- 型領域２０１の他、ｐ型領域２０２、ｎ型領域２０３、ｎ- 型領域２０４、ｎ- 型領域２０５、及びｐ型領域２０６を有する。シリコン基板上には、第１の絶縁膜（例えばＳｉＯ2 膜）を介して、所定パターンの第１のポリシリコン層２０８及び２１０を形成する。そして、第１のポリシリコン層２０８及び２１０を覆うように第２の絶縁膜を形成し、その上に所定パターンの第２のポリシリコン層２０７及び２０９を形成する。
【００２２】
フォトダイオードＰＤは、シリコン基板表面のｎ型領域２０３、その下のｎ- 型領域２０４、及びその下のｐ- 型領域２０１を有し、基板表面に光が照射されると、電荷を生成する。ｐ型領域２０２は、フォトダイオードＰＤからの電荷流出を防ぐ。
【００２３】
ゲートＢＧは、ｐ- 型領域２０１上に絶縁膜（例えばＳｉＯ2 膜）を介して第２のポリシリコン層（導電層）２０７を有する。第２のポリシリコン層２０７に正電位を印加すると、ゲートＢＧ下のポテンシャルがフォトダイオードＰＤのポテンシャルより低下し、フォトダイオードで発生した電荷が蓄積部ＳＴに流入する。
【００２４】
蓄積部ＳＴは、ｐ- 型領域２０１上に絶縁膜を介して第１のポリシリコン層（導電層）２０８を有し、第１のポリシリコン層２０８に正電位を印加することにより、ｐ- 型領域２０１表面層に電荷蓄積領域を形成する。クリアゲートＣＬＧ（図３）を開くと、蓄積部ＳＴに蓄積されている電荷はドレインＣＬＤ（図３）に排出される。
【００２５】
ゲートＴＧは、ｐ- 型領域２０１上に絶縁膜を介して第２のポリシリコン層（導電層）２０９を有する。第２のポリシリコン層２０９に正電位を印加すると、ゲートＴＧが開き、蓄積部ＳＴに蓄積された電荷が転送電極φ１の下のｎ- 型領域２０５に移送される。
【００２６】
図の奥行き方向に、転送電極φ１及びφ２（図３）が交互に並んでいる。転送電極φ１及びφ２に２相クロックを印加することにより、転送電極φ１の下の電荷を図の奥行き方向に転送することができる。ｐ型領域２０６は、転送電極φ１の下の電荷流出を防ぐ。
【００２７】
図５（Ｂ）は電荷が発生してないときの図５（Ａ）の位置に対応したポテンシャル図であり、図５（Ｃ）〜（Ｆ）は動作時の図５（Ａ）の各部の位置に対応したポテンシャル図である。ここで図４と図５を参照して本実施例の動作について説明する。なお、動作はＲ画素とＢ画素とでまったく同じであるので、ここでは特にどの色の画素とは特定しないが、Ｒ画素とＢ画素の両方であることを断っておく。従って、以下の説明では各領域を示す記号の後に付けるサフィックスＲとＢは省略する。
【００２８】
最初に排出ゲートＣＬＧにハイレベル（図４のＨＩ）の電圧が印加されている状態では、電荷蓄積部ＳＴとドレインＣＬＤとの間にチャネルが形成されるため、ゲートがオン状態であり、フォトダイオードＰＤから電荷蓄積部ＳＴに流入した電荷は全てドレインＣＬＤへと流出して電荷蓄積部ＳＴには電荷が蓄積せず、空の状態を維持する。すなわち、電荷蓄積部ＳＴでの積分動作は行われない。これは図５（Ｃ）のポテンシャル状態に対応する。
【００２９】
次に、排出ゲートＣＬＧにローレベル（図４のＬＯ）の電圧を印加すると、電荷蓄積部ＳＴとドレインＣＬＤとの間のチャネルが遮断されるため、排出ゲートがオフ状態となり、フォトダイオードＰＤから電荷蓄積部ＳＴに流入した電荷は全て電荷蓄積部ＳＴで蓄積される。従って、図４のＣＬＧの信号がＨＩからＬＯへ立ち下がる時点が積分開始（電荷蓄積開始）時刻となる。これは図５（Ｄ）に対応する。
【００３０】
さらに、所定の時間経過後に電極φ１にハイレベル信号を印加してそれを保持した状態で、ゲートＴＧにハイレベル信号を印加すると、ゲートＴＧがオン状態となって電荷蓄積部ＳＴに蓄積されていた信号電荷が転送レジスタ（４０、５０）の電極下に移送される。これは図５（Ｅ）に対応する。
【００３１】
移送ゲートＴＧに印加する電圧をローレベルにすると、ゲートはオフ状態となって電荷蓄積部ＳＴと転送レジスタ間の信号電荷通路は遮断される。これは図５（Ｆ）に対応する。
【００３２】
以上の結果、排出ゲートＣＬＧの電圧をローレベルにした時点から移送ゲートＴＧをローレベルにするまでの間すなわち、図４の波形図の矢印の期間（Ｒ画素では期間ＴＲ、Ｂ画素では期間ＴＢ）でフォトダイオードＰＤで発生した信号電荷が移送されることになる。信号電荷が転送レジスタへ移送された後は、信号電荷はφ１とφ２の電極に与えられる転送パルス（図４の短い周期のパルス）によって順次出力部に読みだされる。
【００３３】
本実施例では、Ｒ／Ｂ−ｃｈのＣＣＤでは、Ｒ側の排出ゲートＣＬＧ＿ＲはすべてフォトダイオードＰＤの上側に、またＢ側の排出ゲートＣＬＧ＿ＢはすべてフォトダイオードＰＤの下側に配置される。図１の全体平面図で明らかなように、Ｒ側の排出ゲートＣＬＧ＿ＲとＢ側の排出ゲートＣＬＧ＿Ｂはメタル配線を介して個別の制御信号で制御されるので、Ｒ側の排出ゲートＣＬＧ＿ＲとＢ側の排出ゲートＣＬＧ＿Ｂの印加電圧の立ち下がりタイミングを個別に制御して、Ｒ画素とＢ画素の電荷の蓄積時間すなわち積分時間を独立に制御することができ、Ｒ画素とＢ画素でそれぞれ最適な積分時間を設定することが可能となる。
【００３４】
なお、図示はしてないが、Ｇ−ｃｈのＣＣＤ（図２）に対しては、上下に振り分けた各排出ゲートＣＬＧに共通の制御信号を印加するので、偶数番目の画素と奇数番目の画素で同じ積分時間となる。
【００３５】
以上の実施例の説明から明らかなように、Ｒ（赤）とＢ（青）の画素が交互に配列する構成のＲ／Ｂ−ｃｈのＣＣＤを２線振り分け構成としてチャネルを分離し、さらにフォトダイオードＰＤと転送レジスタ（４０、５０）との間にそれぞれ個別に制御できる電荷排出手段（ＧＬＧ＿Ｒ、ＧＬＧ＿Ｂ）を設けたことで、ＲとＢの画素の両方のチャネルに対する積分時間が互いに独立して制御できるようになった。
【００３６】
次に、本発明の第２の実施例によるカラーラインセンサを図７〜図９を参照して説明する。図６は第２の実施例のカラーラインセンサのＲ／Ｂ−ｃｈのラインの部分拡大図であり、図７は動作波形図、図８（Ａ）は１画素分の断面図、図８（Ｂ）は図８（Ａ）の位置に対応するポテンシャル図で、図９は動作時のポテンシャル図である。図８（Ａ）において、領域２０１〜２０６は、図５（Ａ）のものと同じ導電型シリコン領域を示す。
【００３７】
この実施例においてもＲ／Ｂ−ｃｈのラインを第１の実施例と同様に２線振り分け構成とし、Ｒ画素の信号電荷を上側の転送レジスタ４５に、Ｂ画素の信号電荷を下側の転送レジスタ５５に移送する。なお、以下の説明においてＲ画素とＢ画素のチャネルの動作は同じであるので、サフィックスＲとＢは省略する。
【００３８】
図６において、太い実線が第１のポリシリコン層の転送電極Ｐ１で、太い破線で描いてあるのが第１のポリシリコン層上に絶縁膜（図示せず。）を介して形成された第２のポリシリコン層の転送電極Ｐ２である。第１のポリシリコン層を実線で示し、第２のポリシリコン層を破線で示す。
【００３９】
フォトダイオード部１５に隣接して第２のポリシリコン層の電位で制御される排出ゲートＣＬＧがあり、それに隣接して電荷を排出するドレインＣＬＤが配置される。排出ゲートＣＬＧは、ｐ- 型領域２０１上に絶縁膜を介して第２のポリシリコン層を有する。
【００４０】
さらに、フォトダイオード部１５に隣接して第１ポリシリコン層で形成された電極部ＳＴが配置される。さらに、電極部ＳＴに隣接して移送ゲートである転送電極ＴＧが配置されている。ここで、電極部ＳＴの電極上には第２ポリシリコン層で形成された隣接画素のための排出ゲートＣＬＧの電極が配置されているが、その下に第１のポリシリコン層の電極部ＳＴが配置されているために、この隣接画素のための排出ゲートＣＬＧに印加された電圧の影響は無視できる。
【００４１】
従って、図８（Ａ）の断面図と図８（Ｂ）のポテンシャル図に示すように電極部ＳＴの下のチャネルポテンシャルは排出ゲートＣＬＧの電位によらず、電極部ＳＴ部に印加した電位のみで決まることになる。
【００４２】
Ｒ画素のフォトダイオードＰＤ＿Ｒは、下に位置する排出ドレインＣＬＤ＿ＲにゲートＣＬＧを介して不要の電荷を排出し、上に位置する蓄積部ＳＴ＿Ｒに必要な電荷を蓄積する。
【００４３】
Ｂ画素のフォトダイオードＰＤ＿Ｂは、上に位置する排出ドレインＣＬＤ＿ＢにゲートＣＬＧを介して不要の電荷を排出し、下に位置する蓄積部ＳＴ＿Ｂに必要な電荷を蓄積する。
【００４４】
排出ドレインＣＬＤ＿Ｂを形成する第２ポリシリコン層は蓄積部ＳＴ＿Ｒを形成する第１ポリシリコン層の上部に絶縁膜を介して延在し、排出ドレインＣＬＤ＿Ｒを形成する第２ポリシリコン層は蓄積部ＳＴ＿Ｂを形成する第１ポリシリコン層の上部に絶縁膜を介して延在する。
【００４５】
さらに、図７の波形図と図９の動作ポテンシャル図を参照して動作をさらに説明する。排出ゲートＣＬＧにハイレベル信号（図７の５Ｖ）の電圧が印加されている状態では、フォトダイオードＰＤとドレインＣＬＤとの間にチャネルが形成されるため、ゲートがオン状態であり、フォトダイオードＰＤから電極部ＳＴに流入した電荷は全てドレインＣＬＤへと流出して電荷が蓄積せず、空の状態を維持する。すなわち、積分動作は行われない。これは図９（Ｂ）のポテンシャル状態に対応する。図９（Ｂ）〜（Ｆ）は、図９（Ａ）の構成に対応するポテンシャル図である。図９（Ａ）は、図８（Ａ）の構成と同じである。
【００４６】
次に、排出ゲートＣＬＧにローレベル（図７のＬＯ）の電圧を印加すると、排出ゲートＣＬＧ下に形成されたチャネルが遮断されるため、排出ゲートがオフ状態となり、フォトダイオードＰＤに発生した電荷は全てフォトダイオードに蓄積される。これは図９（Ｃ）の積分開始（電荷蓄積開始）状態に対応する。
【００４７】
次に電荷を移送する際には転送クロックφ１をハイレベルに保持した状態で、電極ＳＴと、ゲートＴＧにハイレベル信号を印加すると、フォトダイオードＰＤに蓄積されていた信号電荷が転送レジスタ４５、５５に転送される。これは図９（Ｄ）〜（Ｆ）に対応する。信号電荷が転送レジスタへ移送された後は、信号電荷はφ１とφ２の電極に与えられる転送パルス（図７の短い周期のパルス）によって順次出力部に読みだされる。
【００４８】
以上説明した実施例によれば、Ｇ−ｃｈとＲ／Ｂ−ｃｈのＣＣＤをいずれも２線振り分け方式の構造とすることにより、Ｒ／Ｂ−ｃｈのＲ画素チャネルとＢ画チャネルとが２列のＣＣＤに分離でき、各チャネルで独立して積分時間を制御することが可能となる。つまり、Ｇ画素、Ｒ画素、Ｂ画素のそれぞれに積分時間を独立して最適に制御できる。
【００４９】
なお、本発明は以上説明した実施例のものに限るものではなく、実施例の開示にもとづき様々な変更や改良が当業者であれば可能であることは自明であろう。
【００５０】
【発明の効果】
本発明によれば、色信号用の第１と第２の光電変換素子を含む光電変換素子列に、光電変換素子の蓄積電荷の排出を制御する第１と第２の電荷排出手段を第１と第２の光電変換素子毎に個別に設けたために、電荷蓄積時間すなわち積分時間を第１の光電反感素子と第２の光電変換素子とで個別の制御することができる。そのために、各色信号の積分時間を最適に個別設定してＳ／Ｎを向上した固体撮像装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施例によるカラーラインセンサのＲ／Ｂ−ｃｈの平面図である。
【図２】本発明の実施例によるカラーラインセンサのＧ−ｃｈの平面図である。
【図３】図１の実施例のＲ／Ｂ−ｃｈの部分拡大平面図である。
【図４】図１の実施例の動作を説明する信号波形図である。
【図５】図１の実施例の１画素分の断面図と、それに対応したポテンシャル図である。
【図６】本発明の第２の実施例によるカラーラインセンサのＲ／Ｂ−ｃｈの平面図である。
【図７】図６の実施例の動作を説明する信号波形図である。
【図８】図６の実施例の１画素分の断面図と、それに対応したポテンシャル図である。
【図９】図６の実施例の動作を説明するためのポテンシャル図である。
【符号の簡単な説明】
１０、１５ フォトダイオード部
２０、３０ 電荷蓄積部
４０、５０、４５、５５ 転送レジスタ部
ＰＤ フォトダイオード
ＢＧ ゲート
ＣＬＧ 排出ゲート
ＣＬＤ ドレイン
ＴＧ 移送ゲート
φ１、φ２ 電極
Claims (1)
- 感応する光の色が互いに異なり、光電変換して電荷を生成する複数の第１と第２の光電変換素子を含み、該第１と第２の光電変換素子が交互に隣接して配列した光電変換素子列と、
前記複数の第１の光電変換素子の各々に隣接して、第１の電極部材と絶縁膜と電荷蓄積半導体領域との積層構造を有し、該第１の光電変換素子により光電変換して得られた電荷を蓄積する第１の電荷蓄積部列と、
前記第１の電荷蓄積部列に隣接して配置され、前記第１の電荷蓄積部に蓄積された電荷を読みだす第１の電荷読み出し手段と、
前記第１の電荷読み出し手段に隣接して配置され、読み出された電荷を順次外部へ転送する第１転送手段と、
前記第１の光電変換素子に隣接して設けられ、前記第１の電極部材とは別の第２の電極部材と絶縁膜と半導体領域との積層構造を有し、該第１の光電変換素子により生成される電荷を排出することができる第１の電荷排出制御手段と、
前記第１の電荷排出制御手段に隣接して選択的に形成され、上部に配線を備え、前記第１の光電変換素子の電荷を排出する第１の電荷排出手段と、
前記光電変換素子列に対して前記第１の電荷蓄積部列と反対側に前記第２の光電変換素子に隣接して配置され、前記第１の電極部材と絶縁膜と電荷蓄積半導体領域との積層構造を有する第２の電荷蓄積部列と、
前記第２の電荷蓄積部列に隣接して配置され、該第２の電荷蓄積部列に蓄積された電荷を読みだす第２の電荷読み出し手段と、
前記第２の電荷読み出し手段に隣接して配置され、読みだされた電荷を順次転送して出力する第２転送手段と、
前記光電変換素子列に対して前記第２の電荷蓄積部と反対側に、前記第２の光電変換素子と隣接して配置され、第２の電極部材と絶縁膜と半導体領域との積層構造を有し、該第２の光電変換素子により生成される電荷を排出することができる第２の電荷排出制御手段と、
前記第２の電荷排出制御手段に隣接して選択的に形成され、上部に配線を備え、前記第２の光電変換素子の電荷を排出する第２の電荷排出手段とを有し、
前記第２の電荷排出制御手段を形成する前記第２の電極部材は前記第１の電荷蓄積部を形成する前記第１の電極部材の上部に絶縁膜を介して延在し、
前記第１の電荷排出制御手段を形成する前記第２の電極部材は前記第２の電荷蓄積部を形成する前記第１の電極部材の上部に絶縁膜を介して延在するように配置された固体撮像装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13541298A JP3970425B2 (ja) | 1998-05-18 | 1998-05-18 | 固体撮像装置 |
| US09/311,291 US6552747B1 (en) | 1998-05-18 | 1999-05-14 | Solid state image pickup device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13541298A JP3970425B2 (ja) | 1998-05-18 | 1998-05-18 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11331491A JPH11331491A (ja) | 1999-11-30 |
| JP3970425B2 true JP3970425B2 (ja) | 2007-09-05 |
Family
ID=15151132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13541298A Expired - Fee Related JP3970425B2 (ja) | 1998-05-18 | 1998-05-18 | 固体撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6552747B1 (ja) |
| JP (1) | JP3970425B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6770860B1 (en) * | 2000-02-14 | 2004-08-03 | Dalsa, Inc. | Dual line integrating line scan sensor |
| US7880785B2 (en) * | 2004-07-21 | 2011-02-01 | Aptina Imaging Corporation | Rod and cone response sensor |
| US8194297B2 (en) * | 2007-08-07 | 2012-06-05 | Canon Kabushiki Kaisha | Method for controlling linear sensor, and image reading apparatus |
| US8629927B2 (en) * | 2008-04-09 | 2014-01-14 | Gentex Corporation | Imaging device |
| US8587706B2 (en) | 2008-01-30 | 2013-11-19 | Gentex Corporation | Imaging device |
| US9041838B2 (en) | 2012-02-14 | 2015-05-26 | Gentex Corporation | High dynamic range imager system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8824340D0 (en) * | 1988-10-18 | 1988-11-23 | Xerox Corp | Colour detection/recognition apparatus |
| JPH08223356A (ja) * | 1994-12-13 | 1996-08-30 | Fuji Xerox Co Ltd | カラーリニアイメージセンサ及び画像処理装置 |
| US6166831A (en) * | 1997-12-15 | 2000-12-26 | Analog Devices, Inc. | Spatially offset, row interpolated image sensor |
| JPH11205532A (ja) * | 1998-01-14 | 1999-07-30 | Toshiba Corp | 固体撮像装置 |
-
1998
- 1998-05-18 JP JP13541298A patent/JP3970425B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-14 US US09/311,291 patent/US6552747B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11331491A (ja) | 1999-11-30 |
| US6552747B1 (en) | 2003-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3249819B2 (ja) | イメージセンサ | |
| JP4220032B2 (ja) | イメージセンサ | |
| US7924338B2 (en) | Image sensor for still or video photography | |
| JP4338298B2 (ja) | 電荷転送装置およびその駆動方法 | |
| US20110080493A1 (en) | Solid-state image sensor and image sensing apparatus | |
| JP4515617B2 (ja) | 固体撮像素子およびその駆動方法 | |
| JP4020488B2 (ja) | 固体撮像装置 | |
| JP2001111026A (ja) | 固体撮像装置 | |
| US20060072026A1 (en) | Solid-state image pickup device and method for driving the same | |
| JP2004103785A (ja) | 固体撮像素子 | |
| JP3970425B2 (ja) | 固体撮像装置 | |
| JP4514912B2 (ja) | 固体撮像装置およびその駆動方法 | |
| JP4497261B2 (ja) | 電荷転送装置、ｃｃｄイメージセンサおよびｃｃｄ撮像システム | |
| JP2003009166A (ja) | 撮像装置およびその駆動方法 | |
| JP3592772B2 (ja) | 固体撮像装置 | |
| JP4251313B2 (ja) | 固体撮像装置 | |
| JP4373431B2 (ja) | 固体撮像装置 | |
| JP2002289828A (ja) | カラー撮像装置 | |
| JP2699895B2 (ja) | イメージセンサの駆動方法 | |
| JP3481845B2 (ja) | 固体撮像装置 | |
| JP4734760B2 (ja) | 固体撮像素子の駆動装置及び駆動方法 | |
| JP2609136B2 (ja) | 固体撮像素子 | |
| JP2003299110A (ja) | 固体撮像素子の駆動方法および撮像装置 | |
| JP2001053266A (ja) | 固体撮像素子およびその駆動方法 | |
| JP2008029017A (ja) | 固体撮像装置及びその制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040708 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060512 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060621 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20061214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070605 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070606 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |