JP2007251404A

JP2007251404A - 信号読み出し回路及びイメージセンサ

Info

Publication number: JP2007251404A
Application number: JP2006069627A
Authority: JP
Inventors: Akiko Tonai; 亜紀子藤内; Toru Shiraki; 徹白木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-03-14
Filing date: 2006-03-14
Publication date: 2007-09-27

Abstract

【課題】パルス発生回路や補正回路を実装することなく、高速かつ高精度な信号読み取りを実現する。
【解決手段】クロック信号ＣＩＳ＿ＣＬＫの立ち上がりエッジに同期して、チャネルＣＨ１〜ＣＨ４をパラレル出力するセンサアレイ２と、クロック信号ＣＩＳ＿ＣＬＫの立ち下がりエッジに同期して、チャネルＣＨ５〜ＣＨ８をパラレル出力するセンサアレイ３とを設け、サンプルホールド回路５が８個のサンプリングチャネルを実装して、センサアレイ２からパラレル出力されるチャネルＣＨ１〜ＣＨ４とセンサアレイ３からパラレル出力されるチャネルＣＨ５〜ＣＨ８を順番にサンプリングして、チャネルＣＨ１〜ＣＨ４，ＣＨ５〜ＣＨ８を一定時間保持する。
【選択図】図１

Description

この発明は、直線上に配置されている複数の光電変換素子の光電変換結果を高速に読み出す信号読み出し回路と、その信号読み出し回路を実装しているイメージセンサとに関するものである。

例えば、イメージセンサに実装される信号読み出し回路のサンプルホールド回路は、入力信号であるアナログ信号の振幅値を指定時にサンプリングし、そのアナログ信号の振幅値を要求時間だけ保持（以下、ホールド動作という）してから後段の回路に出力するものである。
このサンプルホールド回路は、アナログ信号をデジタル化するＡＤコンバータの前段回路などに用いられる。

サンプルホールド回路は、ホールド動作中にアナログ信号の振幅値を保持するためコンデンサを用いている。このコンデンサは、アナログ信号のサンプリング中に充電され、ホールド中は一定値に保たれる。
ここで、サンプリング時の出力信号レベルは、なるべく早くホールド時の出力信号レベルに達することが望ましい。
その理由は、信号読み出し回路の読出動作が高速になると、サンプリング期間中の出力信号レベルがホールド時の出力信号レベルに達するまでの時間が遅いと、正常な値が得られなくなり、後段の回路に影響を及ぼすことがあるからである。

高速サンプリング時に生じる不都合を防ぐ方法の代表的なものとして、サンプルホールド回路を複数列設ける技術が知られている（例えば、特許文献１参照）。
サンプルホールド回路が複数列設けられている場合、異なる列毎のサンプルホールド回路に異なるサンプリング信号を与えれば、前段のサンプルホールド回路の出力が安定している期間に後段のサンプルホールド回路がサンプリングを行うことができる。
この結果、高速に安定してサンプルホールドを行うことができるが、この方法では、複数の異なるタイミングのサンプルホールドパルスが必要になるため、パルス発生回路が必要になる。
また、複数列のサンプルホールド回路を使用することでアナログ信号が劣化するため、アナログ信号の劣化を補正する補正回路が必要になる。

特開平９−２８２８９８号公報（段落番号［００４２］、図１）

従来の信号読み出し回路は以上のように構成されているので、サンプルホールド回路を複数列設ければ、高速サンプリングを実現することができるが、複数の異なるタイミングのサンプルホールドパルスを発生するパルス発生回路や、アナログ信号の劣化を補正する補正回路を実装する必要があり、回路の複雑化や消費電力が大きくなるなどの課題があった。

この発明は上記のような課題を解決するためになされたもので、パルス発生回路や補正回路を実装することなく、高速かつ高精度な信号読み取りを実現することができる信号読み出し回路を得ることを目的とする。
また、この発明は、高速かつ高精度な信号読み取りが可能な信号読み出し回路を実装しているイメージセンサを得ることを目的とする。

この発明に係る信号読み出し回路は、クロック信号の立ち上がりエッジに同期して、複数の光電変換素子の光電変換結果を示すＭ個のチャネルをパラレル出力する第１のセンサアレイと、クロック信号の立ち下がりエッジに同期して、複数の光電変換素子の光電変換結果を示すＮ個のチャネルをパラレル出力する第２のセンサアレイとを設け、サンプルホールド回路がＭ＋Ｎ個のサンプリングチャネルを実装して、第１のセンサアレイからパラレル出力されるＭ個のチャネルと第２のセンサアレイからパラレル出力されるＮ個のチャネルを順番にサンプリングして、Ｍ個又はＮ個のチャネルを一定時間保持するようにしたものである。

この発明によれば、クロック信号の立ち上がりエッジに同期して、複数の光電変換素子の光電変換結果を示すＭ個のチャネルをパラレル出力する第１のセンサアレイと、クロック信号の立ち下がりエッジに同期して、複数の光電変換素子の光電変換結果を示すＮ個のチャネルをパラレル出力する第２のセンサアレイとを設け、サンプルホールド回路がＭ＋Ｎ個のサンプリングチャネルを実装して、第１のセンサアレイからパラレル出力されるＭ個のチャネルと第２のセンサアレイからパラレル出力されるＮ個のチャネルを順番にサンプリングして、Ｍ個又はＮ個のチャネルを一定時間保持するように構成したので、パルス発生回路や補正回路を実装することなく、高速かつ高精度な信号読み取りを実現することができる効果がある。

実施の形態１．
図１はこの発明の実施の形態１によるイメージセンサを示す構成図であり、図において、センサユニット１は光電変換素子の光電変換結果を示すチャネルの出力タイミングが相互に異なるセンサアレイ２とセンサアレイ３から構成されている。
図１の例では、センサユニット１が直線上に配置されている例えば３０５×２４個の光電変換素子を実装していることを想定している。
センサアレイ２は半分の光電変換素子（例えば、３０５×１２個の光電変換素子）を実装し、クロック信号ＣＩＳ＿ＣＬＫの立ち上がりエッジに同期して、３０５×３個の光電変換結果を示すチャネルＣＨ１〜ＣＨ４をパラレル出力する第１のセンサアレイである。
センサアレイ３は残り半分の光電変換素子（例えば、３０５×１２個の光電変換素子）を実装し、クロック信号ＣＩＳ＿ＣＬＫの立ち下がりエッジに同期して、３０５×３個の光電変換結果を示すチャネルＣＨ５〜ＣＨ８をパラレル出力する第２のセンサアレイである。

信号処理回路４はサンプルホールド回路５、マルチプレクサ６、アナログ／デジタル変換回路７及びデジタル制御回路８から構成されている。
サンプルホールド回路５は８個のサンプリングチャネルを有しており、センサアレイ２からパラレル出力されるチャネルＣＨ１〜ＣＨ４とセンサアレイ３からパラレル出力されるチャネルＣＨ５〜ＣＨ８を順番にサンプリングして、チャネルＣＨ１〜ＣＨ４，ＣＨ５〜ＣＨ８を一定時間保持してからマルチプレクサ６に出力する。
即ち、サンプルホールド回路５はセンサアレイ２からパラレル出力されるチャネルＣＨ１〜ＣＨ４をサンプリングしているときは、前回、センサアレイ３からパラレル出力されたサンプリング済みのチャネルＣＨ５〜ＣＨ８を保持し、センサアレイ３からパラレル出力されるチャネルＣＨ５〜ＣＨ８をサンプリングしているときは、前回、センサアレイ２からパラレル出力されたサンプリング済みのチャネルＣＨ１〜ＣＨ４を保持する。

マルチプレクサ６はサンプルホールド回路５から出力されるチャネルＣＨ１〜ＣＨ４，ＣＨ５〜ＣＨ８を順番に選択する処理を実施する。
アナログ／デジタル変換回路７はマルチプレクサ６により選択されたチャネルの信号をデジタル信号に変換する処理を実施する。
なお、マルチプレクサ６及びアナログ／デジタル変換回路７から信号変換手段が構成されている。

デジタル制御回路８はアナログ／デジタル変換回路７により変換されたデジタル信号を画像情報として外部に出力するとともに、センサアレイ２及びセンサアレイ３の読み出しタイミングを制御する。
この実施の形態１では、センサアレイ２がクロック信号ＣＩＳ＿ＣＬＫの立ち上がりエッジに同期して、チャネルＣＨ１〜ＣＨ４をパラレル出力するように制御し、センサアレイ３がクロック信号ＣＩＳ＿ＣＬＫの立ち下がりエッジに同期して、チャネルＣＨ５〜ＣＨ８をパラレル出力するように制御しているが、センサアレイ２がクロック信号ＣＩＳ＿ＣＬＫの立ち下がりエッジに同期して、チャネルＣＨ１〜ＣＨ４をパラレル出力するように制御し、センサアレイ３がクロック信号ＣＩＳ＿ＣＬＫの立ち上がりエッジに同期して、チャネルＣＨ５〜ＣＨ８をパラレル出力するように制御することもできる。

周期回路９はクロック信号ＣＩＳ＿ＣＬＫ及びクロック信号ＡＳＩＣ＿ＣＬＫを生成して、そのクロック信号ＣＩＳ＿ＣＬＫをセンサユニット１に出力し、そのクロック信号ＡＳＩＣ＿ＣＬＫを信号処理回路４に出力する。
図２は信号読み出し回路（センサアレイ２，３及びサンプルホールド回路５）の動作タイミングを示すタイミングチャートである。

図３は密着型イメージセンサの概略構成を示す斜視図である。
図３の例では、図１のセンサユニット１が複数個直線上に配置されており、２１がセンサユニット１により読み取られる原稿である。
また、セルフォックレンズアレイ２２は原稿２１の像がセンサユニット１に結ぶように、センサユニット１と原稿２１の間に配置されている。
なお、セルフォックレンズアレイ２２の脇には光源２３が配置されており、この光源２３から発光される光で原稿２１が照射される。

次に動作について説明する。
信号処理回路４のデジタル制御回路８は、１ビットの制御信号をセンサユニット１に出力することにより、センサアレイ２，３の読み出しタイミングを制御する。
この実施の形態１では、上述したように、センサアレイ２がクロック信号ＣＩＳ＿ＣＬＫの立ち上がりエッジに同期して、チャネルＣＨ１〜ＣＨ４をパラレル出力するように制御し、センサアレイ３がクロック信号ＣＩＳ＿ＣＬＫの立ち下がりエッジに同期して、チャネルＣＨ５〜ＣＨ８をパラレル出力するように制御する。
周期回路９は、クロック信号ＣＩＳ＿ＣＬＫ及びクロック信号ＡＳＩＣ＿ＣＬＫを生成して、そのクロック信号ＣＩＳ＿ＣＬＫをセンサユニット１に出力し、そのクロック信号ＡＳＩＣ＿ＣＬＫを信号処理回路４に出力する。

センサユニット１のセンサアレイ２は、周期回路９からクロック信号ＣＩＳ＿ＣＬＫを受けると、図２（Ｂ）（Ｃ）に示すように、そのクロック信号ＣＩＳ＿ＣＬＫの立ち上がりエッジに同期して、３０５×３個の光電変換結果を示すチャネルＣＨ１〜ＣＨ４をサンプルホールド回路５にパラレル出力する。
一方、センサユニット１のセンサアレイ３は、パラレル出力のタイミングがセンサアレイ２と半クロックずれている。
即ち、センサアレイ３は、周期回路９からクロック信号ＣＩＳ＿ＣＬＫを受けると、図２（Ｂ）（Ｄ）に示すように、そのクロック信号ＣＩＳ＿ＣＬＫの立ち下がりエッジに同期して、３０５×３個の光電変換結果を示すチャネルＣＨ５〜ＣＨ８をサンプルホールド回路５にパラレル出力する。

サンプルホールド回路５は、周期回路から出力されるクロック信号ＡＳＩＣ＿ＣＬＫに同期して、センサアレイ２，３から出力されるチャネルＣＨ１〜ＣＨ４，ＣＨ５〜ＣＨ８のサンプリングを行うが、センサアレイ２からパラレル出力されるタイミングとセンサアレイ３からパラレル出力されるタイミングが、クロック信号ＣＩＳ＿ＣＬＫの半クロック分だけずれているので、図２（Ｅ）に示すように、センサアレイ２からパラレル出力されるチャネルＣＨ１〜ＣＨ４をサンプリングしているときは、前回、センサアレイ３からパラレル出力されたサンプリング済みのチャネルＣＨ５〜ＣＨ８を保持し、センサアレイ３からパラレル出力されるチャネルＣＨ５〜ＣＨ８をサンプリングしているときは、前回、センサアレイ２からパラレル出力されたサンプリング済みのチャネルＣＨ１〜ＣＨ４を保持する。

前段の回路からチャネルＣＨ１〜ＣＨ８をパラレルに出力されて、チャネルＣＨ１〜ＣＨ８をパラレルにサンプリングする場合、信号出力のタイミングとサンプリングのタイミングが重複してしまうが、この実施の形態１のように、チャネルＣＨ１〜ＣＨ４とチャネルＣＨ５〜ＣＨ８を交互にサンプリングしてホールドする場合、チャネルＣＨ１〜ＣＨ４（ＣＨ５〜ＣＨ８）の出力タイミングとチャネルＣＨ１〜ＣＨ４（ＣＨ５〜ＣＨ８）のサンプリングタイミングが重複しないため、サンプリング時間を長くすることができる。

マルチプレクサ６は、サンプルホールド回路５から出力されるチャネルＣＨ１〜ＣＨ４，ＣＨ５〜ＣＨ８を順番に選択し、選択したチャネルをアナログ／デジタル変換回路７に出力する。
アナログ／デジタル変換回路７は、マルチプレクサ６から出力されたチャネルの信号をデジタル信号に変換する。
デジタル制御回路８は、アナログ／デジタル変換回路７により変換されたデジタル信号を画像情報として外部に出力する。

以上で明らかなように、この実施の形態１によれば、クロック信号ＣＩＳ＿ＣＬＫの立ち上がりエッジに同期して、複数の光電変換素子の光電変換結果を示すチャネルＣＨ１〜ＣＨ４をパラレル出力するセンサアレイ２と、クロック信号ＣＩＳ＿ＣＬＫの立ち下がりエッジに同期して、複数の光電変換素子の光電変換結果を示すチャネルＣＨ５〜ＣＨ８をパラレル出力するセンサアレイ３とを設け、サンプルホールド回路５が８個のサンプリングチャネルを実装して、センサアレイ２からパラレル出力されるチャネルＣＨ１〜ＣＨ４とセンサアレイ３からパラレル出力されるチャネルＣＨ５〜ＣＨ８を順番にサンプリングして、チャネルＣＨ１〜ＣＨ４，ＣＨ５〜ＣＨ８を一定時間保持するように構成したので、パルス発生回路や補正回路を実装することなく、高速かつ高精度な信号読み取りを実現することができる効果を奏する。

また、この実施の形態１によれば、サンプルホールド回路５がセンサアレイ２からパラレル出力されるチャネルＣＨ１〜ＣＨ４をサンプリングしているときは、前回、センサアレイ３からパラレル出力されたサンプリング済みのチャネルＣＨ５〜ＣＨ８を保持し、センサアレイ３からパラレル出力されるチャネルＣＨ５〜ＣＨ８をサンプリングしているときは、前回、センサアレイ２からパラレル出力されたサンプリング済みのチャネルＣＨ１〜ＣＨ４を保持するように構成したので、サンプリング時間を長くすることができる効果がある。

この発明の実施の形態１によるイメージセンサを示す構成図である。この発明の実施の形態１による信号読み出し回路の動作タイミングを示すタイミングチャートである。密着型イメージセンサの概略構成を示す斜視図である。

符号の説明

１センサユニット、２センサアレイ（第１のセンサアレイ）、３センサアレイ（第２のセンサアレイ）、４信号処理回路、５サンプルホールド回路、６マルチプレクサ（信号変換手段）、７アナログ／デジタル変換回路（信号変換手段）、８デジタル制御回路、９周期回路、２１原稿、２２セルフォックレンズアレイ、２３光源。

Claims

直線上に配置されている複数の光電変換素子を実装し、クロック信号の立ち上がりエッジに同期して、上記複数の光電変換素子の光電変換結果を示すＭ個のチャネルをパラレル出力する第１のセンサアレイと、直線上に配置されている複数の光電変換素子を実装し、上記クロック信号の立ち下がりエッジに同期して、上記複数の光電変換素子の光電変換結果を示すＮ個のチャネルをパラレル出力する第２のセンサアレイと、Ｍ＋Ｎ個のサンプリングチャネルを有しており、上記第１のセンサアレイからパラレル出力されるＭ個のチャネルと上記第２のセンサアレイからパラレル出力されるＮ個のチャネルを順番にサンプリングして、Ｍ個又はＮ個のチャネルを一定時間保持してから出力するサンプルホールド回路とを備えた信号読み出し回路。
サンプルホールド回路は、第１のセンサアレイからパラレル出力されるＭ個のチャネルをサンプリングしているときは、前回、第２のセンサアレイからパラレル出力されたサンプリング済みのＮ個のチャネルを保持し、上記第２のセンサアレイからパラレル出力されるＮ個のチャネルをサンプリングしているときは、前回、上記第１のセンサアレイからパラレル出力されたサンプリング済みのＭ個のチャネルを保持することを特徴とする請求項１記載の信号読み出し回路。
直線上に配置されている複数の光電変換素子を実装し、クロック信号の立ち上がりエッジに同期して、上記複数の光電変換素子の光電変換結果を示すＭ個のチャネルをパラレル出力する第１のセンサアレイと、直線上に配置されている複数の光電変換素子を実装し、上記クロック信号の立ち下がりエッジに同期して、上記複数の光電変換素子の光電変換結果を示すＮ個のチャネルをパラレル出力する第２のセンサアレイと、Ｍ＋Ｎ個のサンプリングチャネルを有しており、上記第１のセンサアレイからパラレル出力されるＭ個のチャネルと上記第２のセンサアレイからパラレル出力されるＮ個のチャネルを順番にサンプリングして、Ｍ個又はＮ個のチャネルを一定時間保持してから出力するサンプルホールド回路と、上記サンプルホールド回路から出力される各チャネルの信号を順番にデジタル信号に変換する信号変換手段とを備えたイメージセンサ。