CN110319856A - 一种红外探测器读出电路及读出装置 - Google Patents
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Abstract
本发明公开了一种红外探测器读出电路及读出装置,所述红外探测器包括多组像素列,每一组像素列包括多个像素单元,每一组像素列对应一列模数转换器ADC,所述读出电路包括多组的列驱动电路和并串转换电路;任一组所述列驱动电路设置在像素列与所述像素列对应的列ADC之间,所述列驱动电路用于实现像素列的像素单元信号的输入驱动以及驱动所述列ADC;所述并串转换电路设置在多组的所述列ADC之后,所述并串转换电路用于将多组的所述列ADC的并行输出转换为串行输出。本发明为红外探测器小型化、智能化提供一种全新的实现途径,取得了积极的技术效果。
Description
技术领域
本发明涉及红外焦平面技术领域,尤其涉及一种红外探测器读出电路及读出装置。
背景技术
红外焦平面探测技术广泛应用于预警探测、情报侦察、气象预报,地热分布、地震等领域。传统红外焦平面读出电路信号处理方式是将光电转换后的信号进行积分、然后模拟读出,这种读出方式易受系统噪声干扰,从而降低探测灵敏度。
因此有必要提出一种小型化、智能化以及信号数据的抗干扰快速读出方案。
发明内容
本发明实施例提供一种红外探测器读出电路及读出装置,用以解决现有技术中存在的易受系统噪声干扰问题。
第一方面,本发明实施例提供一种红外探测器读出电路,所述红外探测器包括多组像素列,每一组像素列包括多个像素单元,每一组像素列对应一列模数转换器ADC,所述读出电路包括多组的列驱动电路和并串转换电路;
任一组所述列驱动电路设置在像素列与所述像素列对应的列ADC之间,所述列驱动电路用于实现像素列的像素单元之间信号的输入驱动以及驱动所述列ADC;
所述并串转换电路设置在多组的所述列ADC之后,所述并串转换电路用于将多组的所述列ADC的并行输出转换为串行输出。
可选的,所述列驱动电路包括采样保持和输出缓冲器电路;
所述采样保持和输出缓冲器电路连接在对应像素单元的列总线输出端上,所述输出缓冲器用于按照第一设定速度对列总线的输出信号进行采样保持,并驱动所述列ADC。
可选的,所述列驱动电路还包括设置在像素单元与所述列总线之间的输入驱动电路,
所述输入驱动电路,用于列像素单元之间的共享输入。
可选的,所述列驱动电路包括两路所述采样保持和输出缓冲器电路,且所述采样保持和输出缓冲器电路工作于乒乓状态。
可选的,所述列ADC为3阶增量式Sigma-Delta结构,且所述列ADC以第二设定速度进行采样。
可选的,所述读出电路还包含多组的数字积分器,所述数字积分器设置在对应的所述列ADC的输出端上,所述数字积分器用于对所述列ADC的输出信号进行低通滤波,并向所述并串转换电路输出滤波信号。
可选的,所述读出电路还包含低电压差分信号LVDS输出模块,所述LVDS输出模块用于接收来自所述并串转换电路输出的串行信号并输出LVDS。
第二方面,本发明实施例提供一种红外探测器读出装置,所述读出装置包含数字控制模块、时钟发生器、锁相环和前述读出电路;
所述时钟发生器用于根据所述数字控制模块的控制信号及输入主时钟信号产生选通时钟信号;
所述数字控制模块用于根据所述控制信号和所述选通时钟信号产生选通信号;
所述锁相环用于根据所述输入主时钟信号为列ADC和并串转换电路提供时钟信号。
本发明实施例通过设置列驱动电路、列模数转换器ADC和并串转换电路,为红外探测器小型化、智能化提供一种全新的实现途径,取得了积极的技术效果。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂,以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
图1为本发明第一实施例红外探测器读出电路结构示意图;
图2为本发明第一实施例红外探测器读出电路框图;
图3为本发明第二实施例红外探测器读出电路串行输出数据、主时钟、串行时钟关系时序图;
图4为本发明第二实施例红外探测器读出电路帧周期时序图;
图5为本发明第二实施例红外探测器读出电路模拟有效信号与数字有效信号关系时序图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例,然而应当理解,可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反,提供这些实施例是为了能够更透彻地理解本公开,并且能够将本公开的范围完整的传达给本领域的技术人员。
本发明第一实施例提供一种红外探测器读出电路,如图1所示,所述红外探测器包括多组像素列,每一组像素列包括多个像素单元,每一组像素列对应一列模数转换器ADC,所述读出电路包括多组的列驱动电路和并串转换电路。
任一组所述列驱动电路设置在像素列与所述像素列对应的列ADC之间,所述列驱动电路用于实现像素列的像素单元之间的输入驱动以及驱动所述列ADC。
所述并串转换电路设置在多组的所述列ADC之后,所述并串转换电路用于将多组的所述列ADC的并行输出转换为串行输出。
具体的说,如图1所示,红外焦平面阵列由C×R个像素组成,C列R行,像素单元完成信号的复位、积分、采样,完成信号边积分边读出功能。
所述列驱动电路包括两路工作于乒乓状态采样保持和输出缓冲器电路;
所述采样保持和输出缓冲器电路连接在对应像素单元的列总线输出端上,所述输出缓冲器用于按照第一设定速度对列总线的输出信号进行采样保持,并驱动所述列ADC,所述列驱动电路还包括设置在像素单元与所述列总线之间的输入驱动电路,所述输入驱动电路,用于列像素单元之间的共享输入,例如在每两个列像素单元之间设置一个输入驱动电路即可完成两个列像素单元的共享输入。
本实施例中列驱动电路是同一列R个像元和列ADC之间的接口电路,包括像元之间共享的输入驱动电路,乒乓工作的两路采样保持和输出缓冲器电路。输出缓冲器作为列ADC驱动器,本实施例中以fMC/160的速度对列总线的输出信号进行采样保持,并驱动ADC以更高的采样率进行工作。
列ADC对每行像元信号进行模数转换,为保证一定的A/D转换时间,在像元电路列总线和ADC之间插入两个采样保持电路和缓冲器电路,并令其工作于乒乓状态。缓冲器电路用于驱动后续的ADC电路,其具有一定的线性度和带宽。
本实施例中,列ADC为3阶增量式Sigma-Delta结构,且所述列ADC以第二设定速度进行采样。
在本实施例中,ADC结构采用Sigma-Delta结构,引入过采样和噪声整形,可大幅度降低电容噪声的影响,而且对于元件失配不敏感,可以小面积实现。
可选的,所述读出电路还包含多组的数字积分器,所述数字积分器设置在对应的所述列ADC的输出端上,所述数字积分器用于对所述列ADC的输出信号进行低通滤波,并向所述并串转换电路输出滤波信号。
如图2所示,本实施例中ADC为3阶增量式Sigma-Delta结构,由调制器(SDM)和数字积分器构成,本实施例中SDM以fMC或者2×fMC的速度进行采样,同时输出同频率的1-bit数字比特流,后续的数字积分器对其进行低通滤波和抽取,输出fMC/160速率、16-bit的转换结果。
可选的,所述读出电路还包含低电压差分信号LVDS输出模块,所述LVDS输出模块用于接收来自所述并串转换电路输出的串行信号并输出LVDS格式信号。
可以设置不同的对应模式,本实施例中以并串转换电路将4路16位并行输出转换为串行输出为例。
本实施例中在MODE=0模式下,将4路并行输出转换为2路串行输出,最高LVDS输出码率会达到320MHz。
在MODE=1模式下,将4路并行数据转换为1路串行数据。高速和低速输出由端口RATE控制,RATE=0时,为高速输出模式;RATE=1时,为低速输出模式。
最终,红外探测器读出电路以LVDS形式输出,实现高速信号读出。
第二方面,本发明第二实施例提供一种红外探测器读出装置,如图1所示,读出装置包含数字控制模块、时钟发生器、锁相环和第一实施例中的读出电路。
所述时钟发生器用于根据所述数字控制模块的控制信号及输入主时钟信号产生选通时钟信号;
所述数字控制模块用于根据所述控制信号和所述选通时钟信号产生选通信号;
所述锁相环用于根据所述输入主时钟信号为列ADC和并串转换电路提供时钟信号。
与传统的红外焦平面读出电路相比,本发明第二实施例可以适用于一种新的时序控制模数转换方法将传统的读出电路的模拟信号转换为数字信号,实现读出电路数字信号的高速读出。
具体的说,如图1所示,本实施例中以红外焦平面阵列包括640×512个像素单元为例,像素单元完成信号的复位、积分、采样,完成信号边积分边读出功能。
如图3所示,时控模数转换方法根据控制信号及串口输入产生各种模式下行、列控制信号及状态输出;根据输入积分信号(INT)、主时钟(MC)及数字控制模块产生的控制信号产生选通时钟;像素单元完成像元电流信号的积分,行像元信号根据数字控制模块产生的选通信号送入列总线缓冲器;SDM ADC完成列级模拟信号的数字化,经过抽取滤波器后得到16位数字输出;并-串转换完成640列数字信号的并串转换,在高速时钟控制下将640×16位并行数据转换为两路串行数据;LVDS将两路数字信号转换为低压差分信号以实现高速传输;PLL为SDM ADC和并-串转换电路提供高速时钟。
焦平面读出电路工作时序如下:
电路在主时钟MC和积分INT信号控制下进行工作,INT信号的周期即为一个帧周期。当DATAVALID_A为高电平,列总线模拟输出有效后,ADC对列总线模拟输出进行高速模-数转换,并通过抽取滤波器得到16bit数字输出。
数字总线完成640组16bit数字输出数据的总线传输。首先将640组16bit的数据通过160选1信号控制开关选择为4路16bit的信号,160选1信号控制开关在MC的下降触发,因此,采用MC的上升沿完成数据的锁存。在COL<0:159>选通信号控制下,ADO0~ADO639转换为D1~D4,每个D1~D4的码率为fMC,数字总线的工作时序如图4所示。
DATAVALID_D变为高电平后,ADC已经完成一组模拟电压的模-数转换,并-串转换电路开始工作,将并行数据转换为串行数据输出,在MODE=0时,串行数据的输出时序如图5所示。CLKO为芯片送出的输出时钟,FD为首位串行输出数据标志位,16bit数据的输出顺序为高位到低位。每个MC主时钟的周期内,OUT1、OUT2各完成两组数据传输,共完成四组16bit的数据传输,完成640列数字输出的时间为160×TMC,与ADC输出数据码率一致。在MODE=1时,输出数据与FD、CLKO的关系与MODE=0时一致,与MODE=0时不同的是:ADC处于低带宽高精度模式,主时钟MC频率较低;因此,MODE=1时可以用一路差分LVDS完成640列数字输出的传输,即每个MC周期OUT1完成四组16bit数据的传输,OUT2处于未使用状态。
基于前述实施例,以红外焦平面阵列包括640×512个像素单元为例,本发明方案可表述为:
红外焦平面阵列由640×512个像素组成,像素单元完成信号的复位、积分、采样,完成信号边积分边读出功能。
列驱动电路是同一列640个像元和列ADC之间的接口电路,包括像元之间共享的输入驱动电路,乒乓工作的两路采样保持和输出缓冲器电路。输出缓冲器作为列ADC驱动器,以fMC/160的速度对列总线的输出信号进行采样保持,并驱动ADC以更高的采样率进行工作。
列ADC对每行像元信号进行模数转换,为保证一定的A/D转换时间,在像元电路列总线和ADC之间插入两个采样保持电路和缓冲器电路,并令其工作于乒乓状态,如图2所示。缓冲器电路用于驱动后续的ADC电路,其具有一定的线性度和带宽。
ADC结构采用Sigma-Delta结构,引入过采样和噪声整形,可大幅度降低电容噪声的影响,而且对于元件失配不敏感,可以小面积实现。ADC采用3阶增量式Sigma-Delta结构,由调制器(SDM)和数字积分器构成,其中SDM以fMC或者2fMC的速度进行采样,同时输出同频率的1-bit数字比特流,后续的数字积分器对其进行低通滤波和抽取,输出fMC/160速率、16-bit的转换结果。
并串转换电路主要将4路16位并行输出转换为串行输出。在MODE=0模式下,默认将4路并行输出转换为2路串行输出,最高LVDS输出码率会达到320MHz。在MODE=1模式下,将4路并行数据转换为1路串行数据。高速和低速输出由端口RATE控制,RATE=0时,为高速输出模式;RATE=1时,为低速输出模式。
最终,红外探测器读出电路以LVDS形式输出,实现高速信号读出。
需要说明的是,在本文中,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述,不代表实施例的优劣。
通过以上的实施方式的描述,本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现,当然也可以通过硬件,但很多情况下前者是更佳的实施方式。基于这样的理解,本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来,该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中,包括若干指令用以使得一台终端(可以是手机,计算机,服务器,空调器,或者网络设备等)执行本发明各个实施例所述的方法。
上面结合附图对本发明的实施例进行了描述,但是本发明并不局限于上述的具体实施方式,上述的具体实施方式仅仅是示意性的,而不是限制性的,本领域的普通技术人员在本发明的启示下,在不脱离本发明宗旨和权利要求所保护的范围情况下,还可做出很多形式,这些均属于本发明的保护之内。
Claims (8)
1.一种红外探测器读出电路,其特征在于,所述红外探测器包括多组像素列,每一组像素列包括多个像素单元,每一组像素列对应一列模数转换器ADC,所述读出电路包括多组的列驱动电路和并串转换电路;
任一组所述列驱动电路设置在像素列与所述像素列对应的列ADC之间,所述列驱动电路用于实现像素列的像素单元之间信号的输入驱动以及驱动所述列ADC;
所述并串转换电路设置在多组的所述列ADC之后,所述并串转换电路用于将多组的所述列ADC的并行输出转换为串行输出。
2.根据权利要求1所述的读出电路,其特征在于,所述列驱动电路包括采样保持和输出缓冲器电路;
所述采样保持和输出缓冲器电路连接在对应像素单元的列总线输出端上,所述输出缓冲器用于按照第一设定速度对列总线的输出信号进行采样保持,并驱动所述列ADC。
3.根据权利要求2所述的读出电路,其特征在于,所述列驱动电路还包括设置在像素单元与所述列总线之间的输入驱动电路,
所述输入驱动电路,用于列像素单元之间的共享输入。
4.根据权利要求2所述的读出电路,其特征在于,所述列驱动电路包括两路所述采样保持和输出缓冲器电路,且所述采样保持和输出缓冲器电路工作于乒乓状态。
5.根据权利要求1所述的读出电路,其特征在于,所述列ADC为3阶增量式Sigma-Delta结构,且所述列ADC以第二设定速度进行采样。
6.根据权利要求1所述的读出电路,其特征在于,所述读出电路还包含多组的数字积分器,所述数字积分器设置在对应的所述列ADC的输出端上,所述数字积分器用于对所述列ADC的输出信号进行低通滤波,并向所述并串转换电路输出滤波信号。
7.根据权利要求1所述的读出电路,其特征在于,所述读出电路还包含低电压差分信号LVDS输出模块,所述LVDS输出模块用于接收来自所述并串转换电路输出的串行信号并输出LVDS。
8.一种红外探测器读出装置,其特征在于:所述读出装置包含数字控制模块、时钟发生器、锁相环和权利要求1-7任一项所述的读出电路;
所述时钟发生器用于根据所述数字控制模块的控制信号及输入主时钟信号产生选通时钟信号;
所述数字控制模块用于根据所述控制信号和所述选通时钟信号产生选通信号;
所述锁相环用于根据所述输入主时钟信号为列ADC和并串转换电路提供时钟信号。
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