JP2000163959A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データストローブ信号の制御で取り込んだ入
力データ信号をクロック信号制御に変換する際のラッチ
マージンを確保する。 【解決手段】 ダブルデータレート同期型ＤＲＡＭにお
いて、データスローブ信号の立ち上がりと、立ち下がり
エッジから生成した第１のワンショットパルス信号に応
じて入力データを取り込むレジスタ回路１２２と、第１
のワンショットパルスのタイミングから生成した制御信
号により、データを取り込む並列接続されたラッチ回路
１２３，１２４，１２５，１２６と、第１のワンショッ
トパルスの２倍の周期をもつ制御信号により、取り込ま
れたデータ２個づつが転送されるデータ保持回路１２
７，１２８とを備え、２個のデータをクロック信号に制
御された回路を並列に転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、ダブルデータレート（ＤＤＲ）型のシンク
ロナス・ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）である、ＤＤＲ−ＳＤＲＡＭをはじめと
するデータ信号の入出力制御を行う半導体記憶装置に関
する。

【０００２】

【従来の技術】中央演算装置（ＣＰＵ）の高速化に伴っ
て、計算機の主記憶装置には、クロックに同期して動作
するＳＤＲＡＭが用いられるようになったが、さらに高
速化を図るため、２ビットのデータを同時に読み書きを
する、２ビットプリフェッチ型のＳＤＲＡＭが提案され
ている。

【０００３】次に、２ビットプリフェッチ型ＳＤＲＡＭ
からなる半導体記憶装置の従来例を説明する。図１は、
第１の従来例の電気的構成を示すブロック図、図２は、
第１の従来例の動作を説明するタイミングチャートであ
る。この第１の従来例の半導体記憶装置は、クロック信
号２０１と、データイン回路２０２とを含んでいる。ク
ロック信号２０１は、図１（ａ）に示すように、入力バ
ッファ２０１と、ライズ遷移パルス発生回路２０１２
と、遅延回路２０１３と、分周回路２０１４と、ライズ
遷移パルス発生回路２０１５とを有している。データイ
ン回路２０２は、図１（ｂ）に示すように、入力バッフ
ァ２０２１と、レジスタ回路２０２２、２０２３、２０
２４、２０２５と、データバスドライブ回路２０２６と
を有している。

【０００４】次に、図１、図２を参照して、２ビットプ
リフェッチ型ＳＤＲＡＭからなる半導体記憶装置の第１
の従来例の動作を説明する。図１（ａ）に示すクロック
信号回路２０１において、ライズ遷移パルス発生回路２
０１２は、外部入力バッファ２０１１を経て入力された
クロック信号ＣＬＫの立ち上がり（ライズ）エッジを検
出して、ワンショットパルス信号Φｃｌｋを発生する。
また、分周回路２０１４は、遅延回路２０１３を経て所
定時間遅延された入力信号を２分周する。ライズ遷移パ
ルス発生回路２０１５は、分周回路２０１４から出力さ
れた分周クロックの立ち上がりエッジを検出してワンシ
ョットパルス信号Φｃｌｋｄｉｎを発生する。ワンショ
ットパルス信号のΦｃｌｋｄｉｎは、クロック信号ＣＬ
Ｋの２倍の周期を有している。

【０００５】図１（ｂ）に示すデータイン回路２０２に
おいて、データ入力信号ＤＩＮｉは、ｉビットからなる
並列データ入力のうちの１ビット分を示している。レジ
スタ回路２０２２は、入力バッファ２０２１を経て入力
されたデータ入力信号ＤＩＮｉを、クロック信号ＣＬＫ
のライズ遷移によって発生したワンショットパルス信号
Φｃｌｋに応じて取り込む。レジスタ回路２０２３は、
レジスタ回路２０２２に保持されたデータを、次のワン
ショットパルス信号Φｃｌｋに応じて取り込む。次に、
レジスタ回路２０２４、２０２５は、クロック信号ＣＬ
Ｋの２サイクルごとに発生するワンショットパルス信号
Φｃｌｋｄｉｎに応じて、それぞれレジスタ回路２０２
２、２０２３のデータを同時に取り込む。この際、ラッ
チミスを防止するために、ワンショットパルス信号Φｃ
ｌｋｄｉｎは、ワンショットパルス信号Φｃｌｋより後
に与えるように、遅延回路２０１３によって遅延されい
る。データバスドライブ回路２０２６は、レジスタ回路
２０２４の出力デ―タｅｄと、レジスタ回路２０２５の
出力データｏｄとを並列に、それぞれ対応する偶数（ｅ
ｖｅｎ）番目のデータバスＤＢＥｉと、奇数（ｏｄｄ）
番目のデータバスＤＢＯｉとに供給し、これによって、
入力データが図示されていない記憶セルに書き込まれ
る。

【０００６】なお、図１（ｂ）における各レジスタ回路
２０２２、２０２３，２０２４、２０２５はすべて図１
（ｃ）のレジスタ回路２０３によって示される同じ回路
構成を有している。レジスタ回路２０３は、インバータ
ーＩ１と、ゲートＧ１、Ｇ２と、ラッチＬ１、Ｌ２とを
有し、入力データＩＮを、外部クロック信号Φの立ち下
がりに応じてゲートＧ１を開いてラッチ回路Ｌ１にラッ
チし、ラッチ回路Ｌ１にラッチされたデータを、外部ク
ロック信号Φの立ち上がりに応じてゲートＧ２を開いて
ラッチ回路Ｌ２にラッチすることによって、１ビットの
データを、外部クロック信号Φの１周期間保持する。

【０００７】次に、２ビットプリフェッチ型ＳＤＲＡＭ
からなる半導体記憶装置の第２の従来例を説明する。図
３は、第２の従来例の電気的構成を示すブロック図、図
４は、第２の従来例の動作を説明するタイミングチャー
トである。この第２の従来例の半導体記憶装置は、クロ
ック信号回路２１１と、データイン回路２１２とから概
略構成されている。クロック信号２１１は、図３（ａ）
に示すように、入力バッファ２１１１と、分周回路２１
１１と、ライズ遷移パルス発生回路２１１３と、遅延回
路２１１４と、１周期遅延回路２１１５と、分周回路２
１１６と、ライズ遷移パルス発生回路２１１７とを有し
ている。データイン回路２１２は、図３（ｂ）に示すよ
うに、入力バッファ２１２１と、レジスタ回路２１２
２，２１２３，２１２４，２１２５と、データバスドラ
イブ回路２１２６とを有している。

【０００８】次に、図３，図４を参照して、２ビットプ
リフェッチ型ＳＤＲＡＭからなる半導体記憶装置の第２
の従来例の動作を説明する。図３（ａ）に示すクロック
信号回路２１１において、分周回路２１１２は、外部か
ら入力バッファ２１２１を経て入力されたクロック信号
ＣＬＫを２分周する。ライズ遷移パルス発生回路２１１
３は、分周回路２１１２の出力信号の立ち上がり（ライ
ズ）エッジを検出して、ワンショットパルス信号Φｃｌ
ｋを発生する。遅延回路２１１４は、分周回路２１１２
の出力信号を所定時間遅延させる。ライズ遷移パルス発
生回路２１１３は、遅延回路２１１４の出力信号の立ち
上がり（ライズ）エッジを検出して、ワンショットパル
ス信号Φｃｌｋｄｉｎを発生する。また、１周期遅延回
路２１１５は、入力バッファ２１１１の出力信号を、１
周期遅延させ、分周回路２１１６は、１周期遅延回路２
１１５の出力信号を２分周する。ライズ遷移パルス発生
回路２１１７は、分周回路２１１６から出力された信号
の立ち上がり（ライズ）エッジを検出してワンショット
パルス信号Φｃｌｋを発生する。

【０００９】図３（ｂ）に示すデータイン回路２１２に
おいて、レジスタ回路２１２２は、入力バッファ２１２
１を経て入力されたデータ入力信号ＤＩＮｉを、２分周
されたクロック信号ＣＬＫのライズ遷移によって発生し
たワンショットパルス信号Φ／ｃｌｋに応じて取り込
む。また、レジスタ回路２１２３は、入力バッファ２１
２１の出力信号を、１周期遅延された２分周されたクロ
ック信号ＣＬＫのライズ遷移によって発生したワンショ
ットパルス信号Φ／ｃｌｋに応じて取り込む。次にレジ
スタ回路２１２４、２１２５は、クロック信号ＣＬＫの
２サイクルごとに発生する遅延されたワンショットパル
ス信号Φｃｌｋｄｉｎに応じて、それぞれレジスタ回路
２１２２，２１２３のデータを同時に取り込む。この
際、ミスラッチを防止するために、ワンショットパルス
信号 Φｃｌｋｄｉｎは、ワンショットパルス信号Φｃ
ｌｋより、後に与えられるように遅延されている。デー
タバスドライブ回路２１２６は、レジスタ回路２１２４
の出力データｅｄと、レジスタ回路２１２５の出力デー
タｏｄとを並列に、それぞれ偶数番目のデータバスＤＢ
Ｅｉと奇数番目のデータバスＤＢＯｉとに供給し、これ
によって、入力データが図示されていない記憶セルに書
き込まれる。

【００１０】なお、図３（ｂ）におけるレジスタ回路２
１２２，２１２３，２１２４，２１２５はすべて図３
（ｃ）のレジスタ回路２１３によって示される同じ回路
構成を有している。レジスタ回路２１３は、従来利図１
（ｃ）に示されたレジスタ回路２０３と同じ構成、機能
を有している。

【００１１】次に図５，図６を用い、２ビットプリフェ
ッチ型ＳＤＲＡＭからなる半導体記憶装置のデータ入力
信号ＤＩＮｉをデータパスＤＢＯｉとＤＢＥｉの関係を
説明する。図５（ａ）は、図１の形式にセレクタ回路３
００を追加した形式である。図１（ａ）に示したクロッ
ク信号回路２０１において、ライズ遷移パルス発生回路
２０１２は、外部入力バッファ２０１１を経て入力され
たクロック信号ＣＬＫの立ち上がり（ライズ）エッジを
検出して、ワンショットパルス信号Φｃｌｋを発生す
る。また、図１（ａ）に示した分周回路２０１４は、図
１（ａ）に示した遅延回路２０１３を経て所定時間遅延
された入力信号を２分周する。図１（ａ）に示したライ
ズ遷移パルス発生回路２０１５は、分周回路２０１４か
ら出力された分周クロックの立ち上がりエッジを検出し
てワンショットパルス信号Φｃｌｋｄｉｎを発生する。

【００１２】データバスドライブ回路２１２６は、レジ
スタ回路２１２４の出力データと、レジスタ回路２１２
５の出力データとを並列に、それぞれ偶数番目のデータ
バスＤＢＥｉと奇数番目のデータバスＤＢＯｉとに供給
し、これによって、入力データが図示されていない記憶
セルに書き込まれる。この時、入力されたデータ入力信
号ＤＩＮｉは、アドレス信号ＹＰ０により制御されたセ
レクタ回路３０００により、偶数番目のデータバスＤＢ
Ｅｉと奇数番目のデータバスＤＢＯｉとのどちらに、供
給されるか振り分けられる。

【００１３】図５（ａ）で示すセレクタ回路は、図５
（ｂ）で示されたセレクタ回路３０００と同じ構成、機
能を有している。ＹＰ０の出力信号がＨｉｇｈ（または
Ｌｏｗ）の時、データバスドライブ回路２１２６は、レ
ジスタ回路２１２４の出力デ―タと、レジスタ回路２１
２５の出力データとを並列に、それぞれ偶数番目のデー
タバスＤＢＥｉと奇数番目のデータバスＤＢＯｉとに供
給し、ＹＰ０の出力信号がＬｏｗ（またはＨｉｇｈ）の
時、レジスタ回路２１２４の出力データと、レジスタ回
路２１２５の出力データとを並列に、それぞれ奇数番目
のデータバスＤＢＯｉと偶数番目のデータバスＤＢＥｉ
に供給される。これにより、アドレス信号ＹＰ０のよ
り、入力信号ＤＩＮｉは、所望のデータパスに転送され
る。

【００１４】入力信号ＤＩＮｉのアドレス信号ＹＰ０に
よる奇数番目のデータバスＤＢＯｉと偶数番目のデータ
バスＤＢＥｉへの転送を行うセレクタ３０００は、第２
の従来例に示した図３にも、同様に実施される。

【００１５】

【発明が解決しようとする課題】しかしながら、上記各
従来例の半導体記憶装置あっては、データ処理速度を上
げるためには、クロック信号ＣＬＫを高速化する必要が
あるが、ＳＤＲＡＭを使用した実際のシステムでは、多
数のＳＤＲＡＭをモジュール基板上に搭載して使うこと
が多いため、クロック信号ＣＬＫとデータ入力信号ＤＩ
Ｎｉとのタイミングスキューの問題が顕著になるので、
クロック信号の高速化は必ずしも容易ではない。このよ
うな問題が生じるのは、クロック信号ＣＬＫのみを用い
てデータ入力信号の制御（取り込み）をおこなっている
からであり、これに対して近年において、ダブルデータ
レート型のＤＤＲ−ＳＤＲＡＭが提案され、現在、ＪＥ
ＤＥＣ（Ｊｏｉｎｔ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒ
ｉｎｇ Ｃｏｕｎｃｉｌ）における標準化が進められて
いる。ＤＤＲ−ＳＤＲＡＭにおいては、２ビットプリフ
ェッチ方式を使用するが、データ入力信号の取り込み
は、データストロー部信号ＤＳによって行われ、クロッ
ク信号ＣＬＫの周期は、データ入力信号周期の２倍にな
っている。データストローブ信号ＤＳは、データ入力信
号ＤＩＮｉと同時に図示されていない中央処理装置（Ｃ
ＰＵ）で作成されるものであり、データスローブ信号Ｄ
Ｓとデータ入力信号ＤＩＮｉとを等長の配線によってＳ
ＤＲＡＭに接続することによって、両者の間のタイミン
グスキューの問題が解消される。従って、クロック信号
の高速化の問題と、クロック信号とデータ信号のタイミ
ングスキューの問題とを同時に解決することができる。
ただし、データ入力信号をデータストローブ信号ＤＳに
よって取り込んだ後、クロック信号ＣＬＫによる制御に
変換する必要があり、この際の動作を確実に行うことが
重要になる。このクロック信号とデータ信号のスキュー
に関する問題は、広くデータ信号の入出力を行う半導体
装置において共通の問題であり、データストローブ信号
ＤＳを正確なクロックタイミングを有した、または有し
ない外部クロックとした時、正確なクロックタイミング
を有するクロック信号ＣＬＫ制御に変換する動作を確実
に行うことが同様に重要になる。また、２ビットプリフ
ェッチ方式において入力信号ＤＩＮｉをアドレス信号Ｙ
Ｐ０により所望のデータパスに振り分け、記憶セルに書
き込むことが必要となるが、前述セレクタ３０００によ
るデータ信号ＤＩＮｉの振り分けが、データストローブ
信号ＤＳによって取り込んだ後、クロック信号ＣＬＫに
よる制御に変換する過程において生じ、その過程でセレ
クタ３０００自信の遅延に対するデータ信号ＤＩＮｉの
マージン確保が必要になってくる。さらに、前述セレク
タはデータ入力信号ＤＩＮｉの数にあわせ複数台必要に
なり、昨今はますますデータバンド幅の向上が要求さ
れ、データの多ビット化の傾向に従い、データ入力信号
ＤＩＮｉのビット数が増加する傾向にあり、面積削減の
ためにもセレクタの台数を削減する手段が必要である。

【００１６】そこで、本発明は、ＤＤＲ−ＳＤＲＡＭに
おいて、入力信号をデータストローブ信号の制御によっ
て取り込んだ後、クロック信号の制御に変換する際のラ
ッチマージンを十分確保することが可能な、半導体記憶
装置を提供することを課題としている。また、ＤＤＲ−
ＳＤＲＡＭのデータストローブ信号ＤＳに限らず、例え
ば正確なクロックタイミングを有した外部クロック、ま
たは正確なタイミングを有しない外部クロック等の制御
信号によって取り込んだデータ入力信号を、クロック信
号の制御に変換する際のラッチマージンを十分確保する
ことが可能な半導体記憶装置を提供することを課題とし
ている。

【００１７】

【課題を解決するための手段】上記課題を解決するため
の本発明の半導体記憶装置においては、入力データの２
個周期で出力されるデータストローブ信号の立ち上がり
（又は立ち下がり）エッジと立ち下がり（又は立ち上が
り）エッジとに応じて入力データを順次取り込む並列接
続された第１及び第２のデータ保持手段を備え、前記第
１及び第２のデータ保持手段に取り込まれたデータを同
時に取り出してクロック信号のタイミングで並列に記憶
セルに書き込むようにしている。

【００１８】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。 ［実施形態１］図７、図8は、この発明の第１実施形態
の電気構成を示すブロック図、図９は、第１の実施形態
の動作を説明するタイミングチャート、図１０は、デー
タストローブ信号のタイミングがもっとも早い場合のラ
ッチマージンの説明図、図１１は、データストローブ信
号のタイミングが最も遅い場合のラッチマージンの説明
図である。この第１実施形態の半導体記憶装置は、図７
に示すように、データストローブ信号回路１１と、デー
タイン回路１２と、データ保持回路１３と、制御回路１
４と、４ビットカウンター回路１５とから構成される。

【００１９】データストローブ信号回路１１は、図７
（ａ）に示すように、入力バッファ１１１と、ライズ／
フォール遷移パルス発生回路１１２と、遅延回路１１３
を有している。入力バッファ１１１は、データストロー
ブ信号ＤＳを、ライズ／フォール遷移パルス発生回路１
１２と、遅延回路１１３に供給する。ライズ／フォール
遷移パルス発生回路１１２は、入力バッファ１１１の出
力信号の立ち上がり（ライズ）エッジと立ち下がり（フ
ォール）エッジを検出して、ワンショットパルス信号Ｉ
ＤＳＤを発生する。遅延回路１１３は、入力信号ＤＳを
遅延した信号ＤＳＤを発生する。

【００２０】データイン回路１２は、図７（ｂ）に示す
ように、入力バッファ１２１と、レジスタ回路１２２
と、ラッチ回路１２３，１２４，１２５，１２６と、デ
ータ保持回路１２７、１２８と、データバスドライブ回
路１２９を有している。入力バッファ１２１は、データ
入力信号ＤＩＮｉをレジスタ回路１２２に供給する。レ
ジスタ回路１２２は、入力バッファ１２１の出力信号
を、ワンショットパルス信号ＩＤＳＤに応じて取り込
む。ラッチ回路１２３，１２４，１２５，１２６はレジ
スタ回路１２２の出力信号を、第１制御信号１０、１
１、１２、１３に応じて取り込む。また、第２制御信号
２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生す
る。データ保持回路１２７、１２８は出力信号ｅｄ１，
ｏｄ１を保持する。データバスドライブ回路１２９は、
データ保持回路１２７の出力信号ｅｄ１と、データ保持
回路１２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、
Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉ
と、奇数番目のデータバスＤＢＯｉとに供給し、これに
よって、入力データが図示されていない記憶セルに書き
込まれる。

【００２１】ここで、レジスタ回路１２２は、図８
（ｃ）のレジスタ回路１６によって示される同じ回路構
成を有している。ラッチ回路１２３，１２４，１２５，
１２６は、図８（ｆ）によって示されるラッチ回路１７
の構成を有している。

【００２２】第１制御信号１０、１１、１２、１３の１
例を述べる。図８（ｇ）の４ビットのカウンター回路１
５とワンショットパルス信号ＩＤＳＤ‘により発生する
信号である。ワンショットパルス信号ＩＤＳＤ‘はＩＤ
ＳＤ信号の遅延された信号、またはＩＤＳＤ信号、また
は図示されてない回路により生成されたＩＤＳＤ信号を
由来とした信号である。ここで、４ビットカウンター回
路１５で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０
Ｆ／Ｆは、図８（ｈ）に示すリセットつきレジスター回
路１８および１９の機能を有する回路である。

【００２３】第２制御信号２０，２２は図８（ｅ）によ
り第１制御信号１０、１１、１２、１３から発生される
制御信号である。

【００２４】ＩＤＳＤ信号、第１制御信号１０、１１、
１２、１３によりデータ入力信号ＤＩＮｉを順次取り込
み、ＤＳＤ信号、第２制御信号２０，２２によりデータ
を取り出すことで、２ビットからなる信号を出力ＤＢＥ
ｉ、ＤＢＯｉに発生する上記各信号は、データ入力信号
の伝搬遅延を十分考慮し、データ入力信号に対して十分
なラッチマージンを確保するタイミング関係を有してい
る。

【００２５】次に図７乃至図１１を参照して、この例の
半導体記憶装置の動作を説明する。図７（ａ）に示すデ
ータストローブ信号回路１１では、データストローブ信
号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フ
ォ―ル）エッジを検出して、ワンショットパルス信号Ｉ
ＤＳＤを発生し、また、データ―ストローブ信号ＤＳを
遅延した、図示しない信号ＤＳＤを発生する。

【００２６】図８（ｇ）に示す４ビットカウンター回路
１５は、コマンド信号等を、由来としてリセット信号Ｒ
ＥＳＥＴが解除された後に、ワンショットパルスＩＤＳ
Ｄにより、カウントアップされる信号ＩＮ０、１、２、
３を発生する。この例では、このカウントアップされる
信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤ
ＳＤ‘により、第１制御信号１０、１１、１２、１３が
発生する。ここで、ワンショットパルス信号ＩＤＳＤ
‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信
号そのものであり、カウンター回路１５の出力ＩＮ０，
１，２，３の遷移に対して、十分なマージンを持たせた
信号である。入力データの２個周期で出力されるデータ
ストローブ信号ＤＳの立ち上がり（又は立ち下がり）エ
ッジと立ち下がり（又は立ち上がり）エッジとに応じて
入力データは、データイン回路１２の入力バッファ１２
１からデータ保持手段であるレジスタ回路１２２に順次
取り込まれ、データ保持手段と、データ保持手段に従属
接続されかつ、入力データの２個周期で出力されるデー
タストローブ信号ＤＳの立ち上がり（又は立ち下り）エ
ッジと立ち下がり（又は立ち上がり）エッジとに応じて
生成された前述したワンショットパルス信号ＩＤＳＤ
‘のタイミングをもつ、第１制御信号１０、１１、１
２、１３、に制御されたラッチ回路１、２、３、４に順
次取り込まれる。データ保持手段であるラッチ回路１，
２，３、４に取り込まれた入力データ信号は、入力デー
タ信号の２個周期で出力されるデータストローブ信号Ｄ
Ｓを遅延したＤＳＤ‘信号と第１制御信号１０，１１，
１２，１３を入力とする制御回路１４により生成された
第２制御信号２０，２２により、入力データ信号２個を
同時にデータ保持回路１３に取り出す。データ保持回路
１３に保持された信号は、クロック信号のタイミングで
生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１
により、並列に記憶セルに書き込むように構成されてい
ることを特徴としている。

【００２７】クロック信号ＣＬＫとデータストローブ信
号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロ
ック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ
（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最
大）の範囲である。従って、図１０に示すように、０．
７５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミ
スラッチに対するマージン確保が必要であるが、この例
では、第１制御信号１０、１１に対して第２制御信号２
が、第１制御信号１２，１３に対して、第２制御信号２
０が選択されており、図９においては、データストロー
ブ信号のタイミングが最も早い状態でもラッチマージン
が確保されており、図１１においては、データストロー
ブ信号のタイミングが最も遅い状態でもラッチマージン
が確保されていることが示されている。

【００２８】ここでは主として２ビットプリフェッチ形
式を中心に述べたが、第１の実施形態は、容易に多ビッ
トプリフェッチ形式に拡張することが可能である。

【００２９】［実施形態２］以下、図面を参照して、こ
の発明の第２の実施形態について説明する。本実施形態
においては、第１の実施形態において述べたｗｒｉｔｅ
ｅｎａｂｌｅ信号を、さらの０．５ｔＣＫだけタイミ
ングを早めている。図１２、図13は、この発明の第２実
施形態の電気構成を示すブロック図、図１４は、第２の
実施形態の動作を説明するタイミングチャート、図１５
は、データストローブ信号のタイミングがもっとも早い
場合のラッチマージンの説明図、図１６は、データスト
ローブ信号のタイミングが最も遅い場合のラッチマージ
ンの説明図である。この第２実施形態の半導体記憶装置
は、図１２に示すように、データストローブ信号回路２
２と、データイン回路２３と、データ保持回路２５と、
制御回路２７と、４ビットカウンター回路２８とから構
成される。第１の実施形態との電気的構成の差異はデー
タストローブ信号回路２２がインバータ回路２２４を有
していること、図１３（ｅ）の制御回路２７である。以
下、詳細の構成を説明する。

【００３０】データストローブ信号回路２２は、図１２
（ａ）に示すように、入力バッファ２２１と、ライズ／
フォール遷移パルス発生回路２２２と、遅延回路２２
３、およびインバータ回路２２４を有している。入力バ
ッファ２２１は、データストローブ信号ＤＳを、ライズ
／フォール遷移パルス発生回路２２２と、遅延回路２２
３に供給する。ライズ／フォール遷移パルス発生回路２
２２は、入力バッファ２２１の出力信号の立ち上がり
（ライズ）エッジと立ち上がり（フォール）エッジを検
出して、ワンショットパルス信号ＩＤＳＤを発生する。
遅延回路２２３およびインバータ回路は、入力信号ＤＳ
を遅延し反転した信号ＤＳＤを発生する。

【００３１】データイン回路２３は、図１２（ｂ）に示
すように、入力バッファ２３１と、レジスタ回路２３２
と、ラッチ回路２３３，２３４，２３５，２３６と、デ
ータ保持回路２３７、２３８と、データバスドライブ回
路２３９を有している。入力バッファ２３１は、データ
入力信号ＤＩＮｉをレジスタ回路２３２に供給する。レ
ジスタ回路２３２は、入力バッファ２３１の出力信号
を、ワンショットパルス信号ＩＤＳＤに応じて取り込
む。ラッチ回路２３３，２３４，２３５，２３６はレジ
スタ回路２３２の出力信号を、第１制御信号１０、１
１、１２、１３に応じて取り込む。また、第２制御信号
２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生す
る。データ保持回路２３７、２３８は出力信号ｅｄ１，
ｏｄ１を保持する。データバスドライブ回路２３９は、
データ保持回路２３７の出力信号ｅｄ１と、データ保持
回路２３８の出力信号ｏｄ１を並列に、制御信号Ｗ０、
Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉ
と、奇数番目のデータバスＤＢＯｉとに供給し、これに
よって、入力データが図示されていない記憶セルに書き
込まれる。

【００３２】ここで、レジスタ回路２３２は、図１３
（ｃ）のレジスタ回路２４によって示される同じ回路構
成を有している。レジスタ回路２４は、レジスタ回路２
０３と同じ構成・機能を有している。ラッチ回路２３
３，２３４，２３５，２３６は、図１１（ｆ）によって
示されるラッチ回路２６の構成を有している。

【００３３】第１制御信号１０、１１、１２、１３の１
例を述べる。図１３（ｇ）の４ビットのカウンター回路
２８とワンショットパルス信号ＩＤＳＤ‘により発生す
る信号である。ワンショットパルス信号ＩＤＳＤ‘はＩ
ＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号その
ものである。また、いうまでもないが図示されてない回
路により生成されたＩＤＳＤ信号のタイミングを有する
信号でもかまわない。ここで、４ビットカウンター回路
２８で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ
／Ｆは、図１３（ｈ）に示すリセットつきレジスター回
路２９および３０の機能を有する回路である。

【００３４】第２制御信号２０，２２は図１３（ｅ）に
より第１制御信号１０、１１、１２、１３から発生され
る制御信号である。

【００３５】ＩＤＳＤ信号、ＤＳＤ信号、第１制御信号
１０、１１、１２、１３、第２制御信号２０２２はデー
タ入力信号ＤＩＮｉを順次取り込み、出力ＤＢＥｉ、Ｄ
ＢＯｉを発生するのにデータ入力信号の伝搬遅延を十分
考慮し、データ入力信号に対して十分なラッチマージン
を確保するタイミング関係を有している。

【００３６】第１の実施形態との相違は、第２制御信号
２０を第１制御信号１０、１１により、第２制御信号２
を第１制御信号１２、１３により生成することである。
タイミングは、第１の実施形態におけるＤＳＤの反転信
号と、前記第１制御信号１０、１１、１２、１３、また
は、前記第１制御信号１０、１１、１２、１３の遅延さ
せた信号により、十分なラッチマージンを確保する関係
を有している。

【００３７】次に図１２乃至図１６を参照して、この例
の半導体記憶装置の動作を説明する。図１２（ａ）に示
すデータストローブ信号回路２２では、データストロー
ブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり
（フォール）エッジを検出して、ワンショットパルス信
号ＩＤＳＤを発生し、また、データ―ストローブ信号Ｄ
Ｓを遅延した、図示しない信号ＤＳＤを発生する。

【００３８】図１３（ｇ）に示す４ビットカウンター回
路２８は、コマンド信号等を、由来としてリセット信号
ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤ
ＳＤにより、カウントアップされる信号ＩＮ０、１、
２、３を発生する。この例では、このカウトアップされ
る信号ＩＮ０、１、２、３とワンショットパルス信号Ｉ
ＤＳＤ‘により第１制御信号１０、１１、１２、１３が
発生する。ここで、ワンショットパルス信号ＩＤＳＤ
‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信
号である。ＩＤＳＤ‘は図示されてない回路によりＩＤ
ＳＤ信号から生成された信号でもよい。ＩＤＳＤ‘は、
カウンター回路２８の節点ＩＮ０，１，２，３の遷移に
対して、十分なマージンを持たせた信号である。入力デ
ータの２個周期で出力されるデータストローブ信号ＤＳ
の立ち上がり（又は立ち下がり）エッジと立ち下がり
（又は立ち上がり）エッジとに応じて入力データは、デ
ータイン回路２３の入力バッファ２３１からデータ保持
手段であるレジスタ回路２３２に順次取り込まれ、デー
タ保持手段と、データ保持手段に従属接続されかつ、入
力データの２個周期で出力されるデータストローブ信号
ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり
（又は立ち上がり）エッジとに応じて生成された前述し
たワンショットパルス信号ＩＤＳＤ‘のタイミングをも
つ、第１制御信号１０、１１、１２、１３、に制御され
たラッチ回路１、２、３、４に順次取り込まれる。デー
タ保持手段であるラッチ回路１，２，３、４に取り込ま
れた入力データ信号は、入力データ信号の２個周期で出
力されるデータストローブ信号ＤＳを遅延した ＤＳＤ
‘信号と第１制御信号１０，１１，１２，１３を入力と
する制御回路２７により生成された第２制御信号２０，
２２により、入力データ信号２個を同時にデータ保持回
路２５に取り出す。データ保持回路２５に保持された信
号は、クロック信号のタイミングで生成される ｗｒｉ
ｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶
セルに書き込むように構成されていることを特徴として
いる。

【００３９】クロック信号ＣＬＫとデータストローブ信
号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロ
ック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ
（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最
大）の範囲である。従って、図１５、図１６に示すよう
に、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合にお
いて、ミスラッチに対するマージン確保が必要である
が、この例では、第１制御信号１０、１１に対して第２
制御信号２０が、第１制御信号１２，１３に対して、第
２制御信号２２が選択されており、図１５においては、
データストローブ信号のタイミングが最も早い状態でも
ラッチマージンが確保されており、図１１においては、
データストローブ信号のタイミングが最も遅い状態でも
ラッチマージンが確保されていることが示されている。
さらに、第１の実施形態に対してｗｒｉｔｅ ｅｎａｂ
ｌｅ信号Ｗ０，Ｗ１を約０．５ｔＣＫ早く出力し、かつ
ラッチマージンを十分確保することが可能となっている
ことを特徴としている。このことは、逆にｗｒｉｔｅ
ｅｎａｂｌｅ信号Ｗ０，Ｗ１を第１の実施形態で出力す
る場合、新たに０．５ｔＣＫの期間を利用した論理機能
の追加の余地を提供している。

【００４０】ここでは主として２ビットプリフェッチ形
式を中心に述べたが、第２の実施形態は、容易に多ビッ
トプリフェッチ形式に拡張することが可能である。

【００４１】［実施形態３］以下、図面を参照して、こ
の発明の実施の形態３について説明する。図１７、図18
は、この発明の第３実施形態の電気構成を示すブロック
図、図１９は、第３の実施形態の動作を説明するタイミ
ングチャート、図２０は、データストローブ信号のタイ
ミングがもっとも早い場合のラッチマージンの説明図、
図２１は、データストローブ信号のタイミングが最も遅
い場合のラッチマージンの説明図である。この第３実施
形態の半導体記憶装置は、図１７に示すように、データ
ストローブ信号回路３１と、データイン回路３２と、デ
ータ保持回路３３と、２ｂｉｔカウンター回路３４と、
４ビットカウンター回路３５とから構成される。第１の
実施形態との差異は図８（ｅ）に示した制御回路にかわ
り２ｂｉｔカウンター回路３４を用い、データイン回路
３２へのデータ取り込みと、出力を独立に制御する手段
を提供することである。

【００４２】データストローブ信号回路３１は、図１７
（ａ）に示すように、入力バッファ３１１と、ライズ／
フォール遷移パルス発生回路３１２と、遅延回路３１３
を有している。入力バッファ３１１は、データストロー
ブ信号ＤＳを、ライズ／フォール遷移パルス発生回路３
１２と、遅延回路３１３に供給する。ライズ／フォール
遷移パルス発生回路３１２は、入力バッファ３１１の出
力信号の立ち上がり（ライズ）エッジと立ち下がり（フ
ォール）エッジを検出して、ワンショットパルス信号Ｉ
ＤＳＤを発生する。遅延回路３１３は、入力信号ＤＳを
遅延した信号ＤＳＤを発生する。

【００４３】データイン回路３２は、図１７（ｂ）に示
すように、入力バッファ３２１と、レジスタ回路３２２
と、ラッチ回路３２３，３２４，３２５，３２６と、デ
ータ保持回路３２７、３２８と、データバスドライブ回
路３２９を有している。入力バッファ３２１は、データ
入力信号ＤＩＮｉをレジスタ回路３２２に供給する。レ
ジスタ回路３２２は、入力バッファ３２１の出力信号
を、ワンショットパルス信号ＩＤＳＤに応じて取り込
む。ラッチ回路３２３，３２４，３２５，３２６はレジ
スタ回路３２２の出力信号を、第１制御信号１０、１
１、１２、１３に応じて取り込む。また、第２制御信号
２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生す
る。データ保持回路３２７、３２８は出力信号ｅｄ１，
ｏｄ１を保持する。データバスドライブ回路３２９は、
データ保持回路３２７の出力信号ｅｄ１と、データ保持
回路３２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、
Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉ
と、奇数番目のデータバスＤＢＯｉとに供給し、これに
よって、入力データが図示されていない記憶セルに書き
込まれる。

【００４４】ここで、レジスタ回路３２２は、図８
（ｃ）のレジスタ回路３６によって示される同じ回路構
成を有している。ラッチ回路３２３，３２４，３２５，
３２６は、図１７（ｆ）によって示されるラッチ回路３
７の構成を有している。

【００４５】第１制御信号１０、１１、１２、１３生成
の１例を述べる。図１８（ｇ）の４ビットのカウンター
回路３５とワンショットパルス信号ＩＤＳＤ‘により発
生する信号である。ワンショットパルス信号ＩＤＳＤ
‘は図示されてない回路により生成されたＩＤＳＤ信号
を由来とする、もしくはＩＤＳＤ信号の遅延された信
号、またはＩＤＳＤ信号そのものである。ここで、４ビ
ットカウンター回路３５で使用されるレジスタ回路ＲＳ
１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例えば、図１８（ｈ）に示
すリセットつきレジスター回路３８および３９の機能を
有する回路である。

【００４６】第２制御信号２０，２２生成の１例を述べ
る。図１８（ｅ）の２ビットのカウンター回路３４とワ
ンショットパルス信号ＩＤＳＤおよび入力データの２個
周期で出力されるデータストローブ信号ＤＳにより発生
する信号である。第２制御信号２０、２２は、データの
２個周期で出力する信号であり、そのタイミングは、デ
ーターの２個周期で出力されるデータストローブ信号に
より、データの２個周期でワンショットパルスを発生す
るよう、ＩＤＳＤ‘信号とＤＳＤ’信号の和信号にによ
り生成される。ＩＤＳＤ‘信号、ＤＳＤ’信号は、それ
ぞれＩＤＳＤ信号、ＤＳＤ信号もしくは、図示されてい
ない遅延回路により遅延されたＩＤＳＤ信号、ＤＳＤ信
号である。ここで、２ビットカウンター回路３４で使用
されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例
えば、図１５（ｈ）に示すリセットつきレジスター回路
３８および３９の機能を有する回路である。

【００４７】ＩＤＳＤ信号、ＤＳＤ信号、ＩＤＳＤ‘信
号、ＤＳＤ’信号、第１制御信号１０、１第２制御信号
２０，２２はデータ入力信号ＤＩＮｉを順次取り込み、
出力ＤＢＥｉ、ＤＢＯｉを発生するのにデータ入力信号
の伝搬遅延を十分考慮し、データ入力信号に対して十分
なラッチマージンを確保するタイミング関係を有してい
る。

【００４８】次に図１７乃至図２１を参照して、この例
の半導体記憶装置の動作を説明する。図１７（ａ）に示
すデータストローブ信号回路３１では、データストロー
ブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり
（フォ―ル）エッジを検出して、ワンショットパルス信
号ＩＤＳＤを発生し、また、データ―ストローブ信号Ｄ
Ｓを遅延した、図示しない信号ＤＳＤを発生する。

【００４９】図１８（ｇ）に示す４ビットカウンター回
路３５は、コマンド信号等を、由来としてリセット信号
ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤ
ＳＤにより、カウントアップされる信号ＩＮ０、１、
２、３を発生する。この例では、このカウントアップさ
れる信号ＩＮ０、１、２、３とワンショットパルス信号
ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１
３が発生する。ここで、ワンショットパルス信号ＩＤＳ
Ｄ‘は図示されてない回路により生成されたＩＤＳＤ信
号を由来とする、もしくはＩＤＳＤ信号の遅延された信
号、またはＩＤＳＤ信号そのものであり、カウンター回
路３５の出力ＩＮ０，１，２，３の遷移に対して、十分
なマージンを持たせた信号である。入力データの２個周
期で出力されるデータストローブ信号ＤＳの立ち上がり
（又は立ち下がり）エッジと立ち下がり（又は立ち上が
り）エッジとに応じて入力データは、データイン回路３
２の入力バッファ３２１からデータ保持手段であるレジ
スタ回路３２２に順次取り込まれ、データ保持手段と、
データ保持手段に従属接続されかつ、入力データの２個
周期で出力されるデータストローブ信号ＤＳの立ち上が
り（又は立ち下り）エッジと立ち下がり（又は立ち上が
り）エッジとに応じて生成された前述したワンショット
パルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信
号１０、１１、１２、１３、に制御されたラッチ回路
１、２、３、４に順次取り込まれる。

【００５０】データ保持手段であるラッチ回路１，２，
３、４に取り込まれた入力データ信号は、入力データ信
号の２個周期で出力されるデータストローブ信号ＤＳを
遅延したＤＳＤ‘信号のタイミングで図１５（ｅ）に示
す２ビットカウンター回路３４に制御された第２制御信
号２０，２２により、入力データ信号２個を同時にデー
タ保持回路３３に取り出す。データ保持回路３３に保持
された信号は、クロック信号のタイミングで生成される
ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並
列に記憶セルに書き込むように構成されていることを特
徴としている。また、ラッチ回路１，２，３，４の入力
および出力を独立した制御回路、ここでの１例として２
ビットカウンター回路３４を基本とする出力制御回路、
４ビットカウンター回路３５を基本とする入力制御回
路、で制御することができることを特徴としている。

【００５１】クロック信号ＣＬＫとデータストローブ信
号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロ
ック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ
（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最
大）の範囲である。従って、図１７、図１８に示すよう
に、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合にお
いて、ミスラッチに対するマージン確保が必要である
が、この例では、第１制御信号１０、１１に対して第２
制御信号２が、第１制御信号１２，１３に対して、第２
制御信号２０が選択されており、図１６においては、デ
ータストローブ信号のタイミングが最も早い状態でもラ
ッチマージンが確保されており、図１８においては、デ
ータストローブ信号のタイミングが最も遅い状態でもラ
ッチマージンが確保されていることが示されている。

【００５２】この第３の実施形態の２ビットプリフェッ
チ回路３４の第２制御信号２０、２２は、図８の制御回
路１４により、生成している。

【００５３】ここでは主として２ビットプリフェッチ方
式を中心に述べたが、第３の実施形態は、容易に多ビッ
トプリフェッチ方式に拡張することが可能である。

【００５４】［実施形態４］以下、図面を参照して、本
発明の実施の形態４について説明する。本実施形態は、
第３の実施形態において述べたｗｒｉｔｅ ｅｎａｂｌ
ｅ信号が０．５ｔＣＫ早い場合である。図２２，図２３
は、この発明の第４実施形態の電気構成を示すブロック
図、図２４は、第４の実施形態の動作を説明するタイミ
ングチャート、図２２５は、データストローブ信号のタ
イミングがもっとも早い場合のラッチマージンの説明
図、図２２６は、データストローブ信号のタイミングが
最も遅い場合のラッチマージンの説明図である。この第
４実施形態の半導体記憶装置は、図２２に示すように、
データストローブ信号回路４１と、データイン回路４２
と、データ保持回路４３と、２ｂｉｔカウンター回路４
４と、４ビットカウンター回路４５とから構成される。

【００５５】データストローブ信号回路４１は、図２２
（ａ）に示すように、入力バッファ４１１と、ライズ／
フォール遷移パルス発生回路４１２と、遅延回路４１３
およびインバーター回路４１４を有している。入力バッ
ファ４１１は、データストローブ信号ＤＳを、ライズ／
フォール遷移パルス発生回路４１２と、遅延回路４１３
に供給する。ライズ／フォール遷移パルス発生回路４１
２は、入力バッファ４１１の出力信号の立ち上がり（ラ
イズ）エッジと立ち上がり（フォール）エッジを検出し
て、ワンショットパルス信号ＩＤＳＤを発生する。遅延
回路４１３は、入力信号ＤＳを遅延した信号ＤＳＤを発
生する。インバータ回路４１４は、前記ＤＳの反転出力
を生成する。

【００５６】データイン回路４２は、図２２（ｂ）に示
すように、入力バッファ４２１と、レジスタ回路４２２
と、ラッチ回路４２３，４２４，４２５，４２６と、デ
ータ保持回路４２７、４２８と、データバスドライブ回
路４２９を有している。入力バッファ４２１は、データ
入力信号ＤＩＮｉをレジスタ回路４２２に供給する。レ
ジスタ回路４２２は、入力バッファ４２１の出力信号
を、ワンショットパルス信号ＩＤＳＤに応じて取り込
む。ラッチ回路４２３，４２４，４２５，４２６はレジ
スタ回路４２２の出力信号を、第１制御信号１０、１
１、１２、１３に応じて取り込む。また、第２制御信号
２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生す
る。データ保持回路４２７、４２８は出力信号ｅｄ１，
ｏｄ１を保持する。データバスドライブ回路４２９は、
データ保持回路４２７の出力信号ｅｄ１と、データ保持
回路４２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、
Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉ
と、奇数番目のデータバスＤＢＯｉとに供給し、これに
よって、入力データが図示されていない記憶セルに書き
込まれる。

【００５７】ここで、レジスタ回路４２２は、図２３
（ｃ）のレジスタ回路４６によって示される同じ回路構
成を有している。ラッチ回路４２３，４２４，４２５，
４２６は、図２３（ｆ）によって示されるラッチ回路４
７の構成を有している。

【００５８】第１制御信号１０、１１、１２、１３生成
の１例を述べる。図２３（ｇ）の４ビットのカウンター
回路４５とワンショットパルス信号ＩＤＳＤ‘により発
生する信号である。ワンショットパルス信号ＩＤＳＤ
‘は図示されてない回路により生成されたＩＤＳＤ信号
を由来とする、もしくはＩＤＳＤ信号の遅延された信
号、またはＩＤＳＤ信号そのものである。ここで、４ビ
ットカウンター回路４５で使用されるレジスタ回路ＲＳ
１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例えば、図１９（ｈ）に示
すリセットつきレジスター回路４８および４９の機能を
有する回路である。

【００５９】第２制御信号２０，２２生成の１例を述べ
る。図２３（ｅ）の２ビットのカウンター回路４４とワ
ンショットパルス信号ＩＤＳＤおよび入力データの２個
周期で出力されるデータストローブ信号ＤＳにより発生
する信号である。第２制御信号２０、２２は、データの
２個周期で出力する信号であり、そのタイミングは、デ
ーターの２個周期で出力されるデータストローブ信号に
より、データの２個周期でワンショットパルスを発生す
るよう、ＩＤＳＤ‘信号とＤＳＤ’信号の和信号により
生成される。ＩＤＳＤ‘信号、ＤＳＤ’信号は、それぞ
れＩＤＳＤ信号、ＤＳＤ信号もしくは、図示されていな
い遅延回路により遅延されたＩＤＳＤ信号、ＤＳＤ信号
である。ここで、２ビットカウンター回路４４で使用さ
れるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例え
ば、図２３（ｈ）に示すリセットつきレジスター回路４
８および４９の機能を有する回路である。

【００６０】ＩＤＳＤ信号、ＤＳＤ信号、ＩＤＳＤ‘信
号、ＤＳＤ’信号、第１制御信号１０、１第２制御信号
２０，２２はデータ入力信号ＤＩＮｉを順次取り込み、
出力ＤＢＥｉ、ＤＢＯｉを発生するのにデータ入力信号
の伝搬遅延を十分考慮し、データ入力信号に対して十分
なラッチマージンを確保するタイミング関係を有してい
る。

【００６１】次に図２２乃至図２６を参照して、この例
の半導体記憶装置の動作を説明する。図１７（ａ）に示
すデータストローブ信号回路３１では、データストロー
ブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり
（フォール）エッジを検出して、ワンショットパルス信
号ＩＤＳＤを発生し、また、データ―ストローブ信号Ｄ
Ｓを遅延した、図示しない信号ＤＳＤを発生する。

【００６２】第３の実施形態との相違は、第２制御信号
２０を発生するタイミングが、第１制御信号１０、１１
の発生後、十分なラッチマージンを確保したタイミング
であり、同様に第２制御信号２２は第１制御信号１２、
１３に対応することである。これは、データストローブ
回路４１のインバータ回路４１４により、ＤＳ信号の反
転信号を生成することにより得られる。

【００６３】図２３（ｇ）に示す４ビットカウンター回
路４５は、コマンド信号等を、由来としてリセット信号
ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤ
ＳＤにより、カウントアップされる信号ＩＮ０、１、
２、３を発生する。この例では、このカウントアップさ
れる信号ＩＮ０、１、２、３とワンショットパルス信号
ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１
３が発生する。ここで、ワンショットパルス信号ＩＤＳ
Ｄ‘は図示されてない回路により生成されたＩＤＳＤ信
号を由来とする、もしくはＩＤＳＤ信号の遅延された信
号、またはＩＤＳＤ信号そのものであり、カウンター回
路４５の出力ＩＮ０，１，２，３の遷移に対して、十分
なマージンを持たせた信号である。入力データの２個周
期で出力されるデータストローブ信号ＤＳの立ち上がり
（又は立ち下がり）エッジと立ち下がり（又は立ち上が
り）エッジとに応じて入力データは、データイン回路４
２の入力バッファ４２１からデータ保持手段であるレジ
スタ回路４２２に順次取り込まれ、データ保持手段と、
データ保持手段に従属接続されかつ、入力データの２個
周期で出力されるデータストローブ信号ＤＳの立ち上が
り（又は立ち下り）エッジと立ち下がり（又は立ち上が
り）エッジとに応じて生成された前述したワンショット
パルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信
号１０、１１、１２、１３、に制御されたラッチ回路
１、２、３、４に順次取り込まれる。

【００６４】データ保持手段であるラッチ回路１，２，
３、４に取り込まれた入力データ信号は、入力データ信
号の２個周期で出力されるデータストローブ信号ＤＳを
遅延したＤＳＤ‘信号のタイミングで図１９（ｅ）に示
す２ビットカウンター回路４４に制御された第２制御信
号２０，２２により、入力データ信号２個を同時にデー
タ保持回路４３に取り出す。データ保持回路４３に保持
された信号は、クロック信号のタイミングで生成される
ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並
列に記憶セルに書き込むように構成されていることを特
徴としている。また、ラッチ回路１，２，３，４の入力
および出力を独立した制御回路、ここでの１例として２
ビットカウンター回路４４を基本とする出力制御回路、
４ビットカウンター回路４５を基本とする入力制御回
路、で制御することができることを特徴としている。

【００６５】クロック信号ＣＬＫとデータストローブ信
号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロ
ック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ
（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最
大）の範囲である。従って、図２１、図２２に示すよう
に、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合にお
いて、ミスラッチに対するマージン確保が必要である
が、この例では、第１制御信号１０、１１に対して第２
制御信号２０が、第１制御信号１２，１３に対して、第
２制御信号２が選択されており、図２１においては、デ
ータストローブ信号のタイミングが最も早い状態でもラ
ッチマージンが確保されており、図２２においては、デ
ータストローブ信号のタイミングが最も遅い状態でもラ
ッチマージンが確保されていることが示されている。さ
らに、第３の実施形態に対してｗｒｉｔｅ ｅｎａｂｌ
ｅ信号Ｗ０，Ｗ１を約０．５ｔＣＫ早く出力し、かつラ
ッチマージンを十分確保することが可能となっているこ
とを特徴としている。このことは、逆にｗｒｉｔｅ ｅ
ｎａｂｌｅ信号Ｗ０，Ｗ１を第３の実施形態と同じタイ
ミングで発生した場合、新たに０．５ｔＣＫの期間を利
用した論理機能の追加の余地を提供している。

【００６６】第３の実施形態の場合、この第４の実施形
態の２ビットプリフェッチ回路４４の第２制御信号２
０、２２を図１５の制御回路３４により、生成してい
る。

【００６７】ここでは主として２ビットプリフェッチ方
式を中心に述べたが、第３の実施形態は、容易に多ビッ
トプリフェッチ方式に拡張することが可能である。

【００６８】［実施形態５、６、７、８］本実施形態
は、第１の実施形態において述べたデータイン回路１２
においてレジスター回路１２２が存在しないか、または
複数が従属接続された形態である。動作は実施形態１に
基本的に同様であるため、実施形態の具体的な説明は省
略する。このように、従属接続されるレジスタの数によ
り、データ入力信号の保持される期間が変更されたとし
ても、データストローブ信号により取り込まれたデータ
入力信号を容易にクロック信号ＣＬＫ制御に変換でき
る。同様のことが、第２の実施形態、第３の実施形態お
よび第４の実施形態についても適用できる。この場合を
発明の実施の形態６、発明の実施の形態７および発明の
実施の形態８とする。

【００６９】第５、第６、第７、第８実施形態に述べた
従属接続された複数のレジスターは、第１のワンショッ
トパルスＩＤＳＤを制御信号として使用する。または、
第１のワンショットパルスＩＤＳＤに対するデータ入力
信号のマージンを向上するため、レジスタ自信の遅延時
間を考慮し、データ信号のスキューと同じだけのスキュ
ウーをもたせた複数の第１のワンショットパルスＩＤＳ
Ｄを生成し、この遅らした信号を制御信号として使用す
ることも有効である。

【００７０】［実施形態９］以下、図面を参照して、本
発明の実施の形態９について説明する。本実施形態は、
第１実施形態に関連しており、アドレス信号ＹＰ０に従
う、２ビットプリフェッチについて具体的に説明する。
図２７、図28は、この発明の第９実施形態の電気構成を
示すブロック図、図２９は、２ビットプリフェッチ形式
に関するアドレス信号ＹＰ０がＬｏｗレベル時におけ
る、第９の実施形態の動作を説明するタイミングチャー
ト、図３０は、前記ＹＰ０がＨｉｇｈレベル時におけ
る、第９の実施形態の動作を説明するタイミングチャー
ト、図３１は、前記ＹＰ０が変化したときの第９の実施
形態の動作を説明するタイミングチャートの説明図であ
る。この第９実施形態の半導体記憶装置は、図２７に示
すように、データストローブ信号回路９１と、データイ
ン回路９２と、データ保持回路９３と、制御回路９４
と、４ビットカウンター回路９５とから構成される。こ
の第９の実施形態は第１の実施形態で示した電気構成と
４ビットカウンター９５を除く構成で等しく、２ビット
プリフェッチ形式に関するアドレス信号ＹＰ０によるデ
ータ入力信号の選択を実現するためのセレクタ回路９５
１を有する４ビットカウンター９５を備えることを特徴
としている。

【００７１】データストローブ信号回路９１は、図２７
（ａ）に示すように、入力バッファ９１１と、ライズ／
フォール遷移パルス発生回路９１２と、遅延回路９１３
を有している。入力バッファ９１１は、データストロー
ブ信号ＤＳを、ライズ／フォール遷移パルス発生回路９
１２と、遅延回路９１３に供給する。ライズ／フォール
遷移パルス発生回路９１２は、入力バッファ９１１の出
力信号の立ち上がり（ライズ）エッジと立ち上がり（フ
ォール）エッジを検出して、ワンショットパルス信号Ｉ
ＤＳＤを発生する。遅延回路９１３は、入力信号ＤＳを
遅延した信号ＤＳＤを発生する。

【００７２】データイン回路９２は、図７（ｂ）に示す
ように、入力バッファ９２１と、レジスタ回路９２２
と、ラッチ回路９２３，９２４，９２５，９２６と、デ
ータ保持回路９２７、９２８と、データバスドライブ回
路９２９を有している。入力バッファ９２１は、データ
入力信号ＤＩＮｉをレジスタ回路９２２に供給する。レ
ジスタ回路９２２は、入力バッファ９２１の出力信号
を、ワンショットパルス信号ＩＤＳＤに応じて取り込
む。ラッチ回路９２３，９２４，９２５，９２６はレジ
スタ回路９２２の出力信号を、第１制御信号１０、１
１、１２、１３に応じて取り込む。また、第２制御信号
２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生す
る。データ保持回路９２７、９２８は出力信号ｅｄ１，
ｏｄ１を保持する。データバスドライブ回路９２９は、
データ保持回路９２７の出力信号ｅｄ１と、データ保持
回路９２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、
Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉ
と、奇数番目のデータバスＤＢＯｉとに供給し、これに
よって、入力データが図示されていない記憶セルに書き
込まれる。

【００７３】ここで、レジスタ回路９２２は、図８
（ｃ）のレジスタ回路９６によって示される同じ回路構
成を有している。ラッチ回路９２３，９２４，９２５，
９２６は、図２８（ｆ）によって示されるラッチ回路９
７の構成を有している。

【００７４】以上の１連の動作は、第１の実施形態１お
よび第９の実施形態ともに等しい。次の２ビットプリフ
ェッチ形式に関するアドレス信号ＹＰ０の動作と、本発
明における動作の実現手段について述べる。

【００７５】入力データの２個周期で出力されるデータ
ストローブ信号ＤＳの立ち上がり（又は立ち下がり）エ
ッジと立ち下がり（又は立ち上がり）エッジとに応じて
取り込まれる入力データは、コマンド信号が入力された
先頭のデータから、順次交互に偶数番目のデータバスＤ
ＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、
これによって、入力データが図示されていない記憶セル
に書き込まれる。この時、コマンド信号と同時の取り込
まれた２ビットプリフェッチに関するアドレス信号ＹＰ
０がＬｏｗ信号（またはＨｉｇｈ信号）であれば、先頭
データから、順次交互に偶数番目のデータバスＤＢＥｉ
と、奇数番目のデータバスＤＢＯｉとに供給し、アドレ
ス信号ＹＰ０がＨｉｇｈ信号（またはＬｏｗ信号）であ
れば、先頭データから、順次交互に奇数番目のデータバ
スＤＢＯｉと、偶数番目のデータバスＤＢＥｉとに供給
し、これによって、入力データが図示されていない記憶
セルに書き込まれる。

【００７６】前記２ビットプリフェッチに関するアドレ
ス信号ＹＰ０に対応した第１制御信号１０、１３の１例
を述べる。図２３（ｇ）の４ビットのカウンター回路９
５２とワンショットパルス信号ＩＤＳＤ‘により発生す
る信号である。ワンショットパルス信号ＩＤＳＤ‘はＩ
ＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号であ
る。または、図示されてない回路によりＩＤＳＤ信号か
ら生成された信号である。ここで、４ビットカウンター
回路９５２で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，Ｒ
Ｓ０Ｆ／Ｆは、図２３（ｈ）に示すリセットつきレジス
ター回路９８および９９の機能を有する回路である。４
ビットカウンター９５２の出力信号は、アドレス信号Ｙ
Ｐ０に従いセレクタ９５１により、第１制御信号１０と
１１が、また第１制御信号１２と１３が、それぞれ入れ
替わることが可能であるよう選択されることを特徴とし
た構成である。

【００７７】第２制御信号２０，２２は図２８（ｅ）に
より第１制御信号１０、１１、１２、１３から発生され
る制御信号である。

【００７８】ＩＤＳＤ信号、ＤＳＤ信号、第１制御信号
１０、１１、１２、１３、第２制御信号２０，２２はデ
ータ入力信号ＤＩＮｉを順次取り込み、出力ＤＢＥｉ、
ＤＢＯｉを発生するのにデータ入力信号の伝搬遅延を十
分考慮し、データ入力信号に対して十分なラッチマージ
ンを確保するタイミング関係を有している。

【００７９】次に図２７を参照して、この例の半導体記
憶装置の動作を説明する。図２７（ａ）に示すデータス
トローブ信号回路１１では、データストローブ信号ＤＳ
の立ち上がり（ライズ）エッジと立ち下がり（フォー
ル）エッジを検出して、ワンショットパルス信号ＩＤＳ
Ｄを発生し、また、データストローブ信号ＤＳを遅延し
た、図示しない信号ＤＳＤを発生する。

【００８０】図２８（ｇ）に示す４ビットカウンター回
路９５は、コマンド信号等を、由来としてリセット信号
ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤ
ＳＤにより、カウントアップされる信号ＩＮ０、１、
２、３を発生する。この例では、このカウントアップさ
れる信号ＩＮ０、１、２、３とワンショットパルス信号
ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１
３が発生する。アドレス信号ＹＰ０に従うセレクタによ
り、信号ＩＮ０、１、２、３が選択される。ここで、ワ
ンショットパルス信号ＩＤＳＤ‘は図示されてない回路
により生成されたＩＤＳＤ信号を由来とする、もしくは
ＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そ
のものであり、カウンター回路９５の出力ＩＮ０，１，
２，３の遷移に対して、十分なマージンを持たせた信号
である。入力データの２個周期で出力されるデータスト
ローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジ
と立ち下がり（又は立ち上がり）エッジとに応じて入力
データは、データイン回路９２の入力バッファ９２１か
らデータ保持手段であるレジスタ回路９２２に順次取り
込まれ、データ保持手段と、データ保持手段に従属接続
されかつ、入力データの２個周期で出力されるデータス
トローブ信号ＤＳの立ち上がり（又は立ち下り）エッジ
と立ち下がり（又は立ち上がり）エッジとに応じて生成
された前述したワンショットパルス信号ＩＤＳＤ‘のタ
イミングをもつ、第１制御信号１０、１１、１２、１
３、に制御されたラッチ回路１、２、３、４に順次取り
込まれる。データ保持手段であるラッチ回路１，２，
３、４に取り込まれた入力データ信号は、入力データ信
号の２個周期で出力されるデータストローブ信号ＤＳを
遅延したＤＳＤ‘信号と第１制御信号１０，１１，１
２，１３を入力とする制御回路９４により生成された第
２制御信号２０，２２により、入力データ信号２個を同
時にデータ保持回路１３に取り出す。データ保持回路９
３に保持された信号は、クロック信号のタイミングで生
成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１に
より、並列に記憶セルに書き込むように構成されている
ことを特徴としている。

【００８１】アドレス信号ＹＰ０は、Ｈｉｇｈ、または
Ｌｏｗ信号である。図３０、図３１に示すように、２つ
の場合において、データ信号の切り替えとミスラッチに
対するマージン確保が必要であるが、図３０において
は、ＹＰ０がＬｏｗの状態でラッチマージンが確保され
ており、図３１においては、Ｈｉｇｈの状態でラッチマ
ージンが確保されていることが示されている。又、ＹＰ
０の状態がコマンドに応じて変化した場合においてもラ
ッチマージンが確保されている。

【００８２】ここでは、第１の実施形態の形態を２ビッ
トプリフェッチ形式に関するアドレス信号ＹＰ０に対応
させた場合を示したが、同様に第２の実施形態〜第８の
実施形態にも適用でき、ラッチ回路の制御信号を多数備
えることで、データ入力信号の並べ替えが可能であるこ
とが簡単にわかる。従来、ラッチマージン減少につなが
るデータパス上でのデータ入力信号の選択に対し、前記
ラッチ回路の制御信号を用いることで、前記理由による
ラッチマージンの減少を回避し、かつ、データ入力信号
の数だけ必要となったセレクタ回路を第９の実施形態に
おいては４ビットカウンター９５に用いるセレクタ９５
１の２台に削減している。

【００８３】２の倍数である多ビットプリフェッチにお
いても、同様のカウンター回路とセレクター回路の組み
合わせにより、簡単に動作を拡張することができる。ま
た、ハードウェアーの削減には至らないが、カウンター
回路を２台組み合わせることでも、データの入出力を制
御することができる。具体的には、第９の実施形態の図
４において、最初に現れる第１制御信号１から、１０、
１３、１２の順にカウントするカウンターと、その次に
来る第１制御信号１０から１１，１２，１３の順にカウ
ントするカウンターとを組み合わせた制御である。

【００８４】以上、本発明の実施形態を図面により詳述
してきたが、具体的な構成はこの実施形態に限られたも
のではなく、この発明の要旨を逸脱しない範囲の設計の
変更があってもこの発明に含まれる。例えば、第５の実
施形態と第１の実施形態の違いのように、ラッチ回路１
２の前後に来るデータ保持手段の有無のような場合、デ
ータの２個周期で出力されるデータストローブ信号の立
ち上がり（又は立ち下がり）エッジと立ち下がり（又は
立ち上がり）エッジと生成した第１のワンショットパル
スでデータ信号を取り込み、ラッチ回路１２にデータが
保持され、第１のワンショットパルスの２倍の周期を有
するタイミングでデータが転送されることには違いがな
く、この発明の課題１つであるクロック信号とデータ入
力信号のスキューの問題を解決することを目的としたＤ
ＤＲ−ＳＤＲＡＭの機能を果たす手段としては、相違は
ないからである。また、ＤＤＲ−ＳＤＲＡＭの標準化が
現在進められている中で、２ビットプリフェッチ方式に
おける実施形態を詳述してきたが、２ビットプリフェッ
チ方式に限らず、多ビットのデータ信号を並列処理する
ことにより、クロック信号とデータ入力信号のスキュー
の問題を解決使用とするときに、本発明は適用すること
が可能であり、この発明の要旨を逸脱しない範囲の設計
の変更で前述課題を解決する手段を半導体記憶装置に提
供する。

【発明の効果】

【００８５】以上説明した本発明によれば、データスト
ローブ信号ＤＳを用いたＤＤＲ−ＳＤＲＡＭにおいて、
データストローブ信号ＤＳから生成したワンショットパ
ルス信号を用いて、入力信号をラッチした後、ラッチさ
れたデータをデータストローブ信号の２倍の周期をもつ
信号により、データ保持回路に転送するため、クロック
信号ＣＬＫから生成したｗｒｉｔｅ ｅｎａｂｌｅ信号
のタイミングに、それぞれの信号の遅延量の制御により
変換することが可能であり、入力データ信号のラッチマ
ージンを十分確保できるようになる。尚、説明を簡単化
するためにＤＤＲ−ＳＤＲＡＭを例に具体的な実施形態
を多数述べたが、前記述べたように、データストローブ
信号ＤＳは、外部制御手段により発生したタイミング信
号であるが、内部で発生した半導体装置でも同様に、デ
ータ信号を扱い、クロック信号ＣＬＫの制御に変換する
ことが可能なことはいうまでもない。また、ＤＤＲ−Ｓ
ＤＲＡＭに限らず、外部制御信号またはクロック信号に
より、取り込まれたデータ入力信号をクロック信号ＣＬ
Ｋに同期した信号にマージンを確保しつつ、効率よく変
換することを必要とする半導体装置に、前述変換手段を
提供するものである。

【図面の簡単な説明】

【図１】第１の従来例の電気的構成を示すブロック図で
ある。

【図２】第１の従来例の動作を説明するタイミングチャ
ートである。

【図３】第２の従来例の電気的構成を示すブロック図で
ある。

【図４】第２の従来例の動作を説明するタイミングチャ
ートである。

【図５】第３の従来例の電気的構成を示すブロック図で
ある。

【図６】第３の従来例の動作を説明するタイミングチャ
ートである。

【図７】この発明の第１の実施形態の電気的構成を示す
ブロック図である。

【図８】この発明の第１の実施形態の電気的構成を示す
ブロック図（続き）である。

【図９】第１の実施形態の動作を説明するタイミングチ
ャートである。

【図１０】第１の実施形態におけるデータストローブ信
号のタイミングが最も早い場合のラッチマージンの説明
図である。

【図１１】第１の実施形態におけるデータストローブ信
号のタイミングが最も遅い場合のラッチマージンの説明
図である。

【図１２】この発明の第２の実施形態の電気的構成を示
すブロック図である。

【図１３】この発明の第２の実施形態の電気的構成を示
すブロック図（続き）である。

【図１４】第２の実施形態の動作を説明するタイミング
チャートである。

【図１５】第２の実施形態におけるデータストローブ信
号のタイミングが最も早い場合のラッチマージンの説明
図である。

【図１６】第２の実施形態におけるデータストローブ信
号のタイミングが最も遅い場合のラッチマージンの説明
図である。

【図１７】この発明の第３の実施形態の電気的構成を示
すブロック図である。

【図１８】この発明の第３の実施形態の電気的構成を示
すブロック図（続き）である。

【図１９】第３の実施形態の動作を説明するタイミング
チャートである。

【図２０】第３の実施形態におけるデータストローブ信
号のタイミングが最も早い場合のラッチマージンの説明
図である。

【図２１】第３の実施形態におけるデータストローブ信
号のタイミングが最も遅い場合のラッチマージンの説明
図である。

【図２２】この発明の第４の実施形態の電気的構成を示
すブロック図である。

【図２３】この発明の第４の実施形態の電気的構成を示
すブロック図（続き）である。

【図２４】第４の実施形態の動作を説明するタイミング
チャートである。

【図２５】第４の実施形態におけるデータストローブ信
号のタイミングが最も早い場合のラッチマージンの説明
図である。

【図２６】第４の実施形態におけるデータストローブ信
号のタイミングが最も遅い場合のラッチマージンの説明
図である。

【図２７】この発明の第９の実施形態の電気的構成を示
すブロック図である。

【図２８】この発明の第９の実施形態の電気的構成を示
すブロック図（続き）である。

【図２９】第９の実施形態のアドレス信号ＹＰ０がＬｏ
ｗに関する動作を説明するタイミングチャートである。

【図３０】第９の実施形態のアドレス信号ＹＰ０がＨｉ
ｇｈに関する動作を説明するタイミングチャートであ
る。

【図３１】第９の実施形態のアドレス信号ＹＰ０が変化
した時に関する動作を説明するタイミングチャートであ
る。

【符号の説明】

１２２ レジスタ回路 １２３，１２４，１２５，１２６ ラッチ回路 １２７，１２８ データ保持回路 ３１ データストローブ信号回路 ３２ データイン回路 ３３ データ保持回路 ３４ ２ビットカウンタ ３５ ４ビットカウンタ ３８、３９ リセット付きレジスタ １２２ レジスタ回路 １２３，１２４，１２５，１２６ ラッチ回路 １２７，１２８ データ保持回路 ３１１ 入力バファ ３１２ ライズ／フォール遷移パルス発生回路 ３１３ 遅延回路 ３２１ 入力バファ ３２２ レジスタ回路 ３２３、３２４、３２５、３２６ ラッチ回路 ３２７、３２８ データ保持回路 ３２９

Claims (26)

【特許請求の範囲】
1. 【請求項１】 入力データの２個周期で出力されるデー
   タストローブ信号の立ち上がり（又は立ち下がり）エッ
   ジと立ち下がり（又は立ち上がり）エッジとに応じて入
   力データを順次取り込む並列接続された第１及び第２の
   データ保持手段を備え、前記第１及び第２のデータ保持
   手段に取り込まれたデータを同時に取り出してクロック
   信号のタイミングで並列に記憶セルに書き込むことを特
   徴とする半導体記憶装置。
2. 【請求項２】 入力データの２個周期で出力されるデー
   タストローブ信号の立ち上がり（又は立ち下がり）エッ
   ジと立ち下がり（又は立ち上がり）エッジから生成され
   た第１のワンショットパルス信号に応じてデータを順次
   取り込む初段のデータ保持手段と、第１のワンショット
   パルス信号のタイミングを持った第２の制御信号で制御
   され、初段のデータ保持手段から入力データを順次取り
   込む並列接続された第１の組の２個のデータ保持手段
   と、前記第１の組の２個のデータ保持手段に取り込まれ
   た２個のデータを前記第１のワンショットパルス信号の
   ２倍の周期を有する第２のワンショットパルス信号に応
   じて同時に取り込む第１の制御信号により制御された第
   ２の組の２個のデータ保持手段と、前記第２の制御信号
   で制御され、入力データを順次取り込む並列接続された
   第３の組の２個のデータ保持手段を備え、前記入力デー
   タが初段データ保持手段から、前記第３の組の２個のデ
   ータ保持手段に順次取り込まれると同時に、前記第１組
   の２個のデータが前記第２の組に転送され、次に、前記
   第１の組の２個のデータ保持手段にデータが順次取り込
   まれると同時に、前記第３の組の２個のデータが前記第
   ２の組に転送されることを特徴とする半導体記憶装置。
3. 【請求項３】 前記第１のワンショットパルス信号の２
   倍の周期を有するタイミングで第１のデータ保持手段ま
   たは第３のデータ保持手段を選択し第２のデータ保持手
   段に２個のデータを取り込む第１の制御信号と、前記第
   １のワンショットパルス信号に応じて順次取り込まれた
   入力データを前記第１のワンショットパルス信号のタイ
   ミングにより第１のデータ保持手段または第３のデータ
   保持手段を選択し、かつ、選択された第１または第３の
   ２個のデータ保持手段の１つを選択し、１個のデータを
   取り込む第２制御信号により、前記第１の組のデータ保
   持手段と第３の組のデータ保持手段がデータを順次取り
   込み、１方、データの２個周期で発生する前記第１制御
   信号により、第２のデータ保持手段に２個からなるデー
   タを転送するように構成されていることを特徴とする請
   求項２記載の半導体記憶装置。
4. 【請求項４】 前記第２制御信号のタイミングが前記第
   １のワンショットパルス信号と同時または後に発生する
   ように構成され、前記第１制御信号のタイミングが、前
   記第１のワンショットパルス信号の２倍の周期を有し、
   前記第２制御信号と同時、または、後に発生することを
   特徴とする請求項２、３のいずれか一つに記載された半
   導体記憶装置。
5. 【請求項５】 前記第１のワンショットパルス信号に応
   じて入力データを順次取り込む初段のデータ保持手段が
   レジスター回路から、第１の組のデータ保持手段と第３
   の組のデータ保持手段が入力または出力を第１制御信号
   または第２制御信号により制御されるラッチ回路から構
   成されることを特徴とする請求項２、３、４いずれか一
   つに記載された半導体記憶装置。
6. 【請求項６】 前記第１のワンショットパルス信号のタ
   イミングをもつ第２制御信号に応じて入力データを順次
   取り込む並列接続された第１及び第３のデータ保持手段
   を備え、前記第１及び第３のデータ保持手段に取り込ま
   れたデータを同時に取り出してクロック信号のタイミン
   グで並列に記憶セルに書き込むように構成されているこ
   とを特徴とする半導体記憶装置。
7. 【請求項７】 前記第１のワンショットパルス信号のタ
   イミングをもつ第２制御信号に応じて入力データを順次
   取り込む並列接続された第１の組の２個のデータ保持手
   段と、前記第１の組のデータ保持手段に取り込まれた２
   個のデータを前記第１のワンショットパルス信号の２倍
   の周期を有するタイミングに応じて同時に取り込む第２
   の組のデータ保持手段と、前記第２組のデータ保持手段
   にデータが取り込まれる１方で、前記第２制御信号に応
   じて入力データを順次取り込む並列接続された第３の組
   のデータ保持手段を備え、第１組の２個のデータが取り
   込まれた後に、第３組のデータが取り込まれる期間に第
   １の組のデータが第２の組に取り込まれる、または，第
   ３の組の２個のデータが取り込まれた後に第１の組のデ
   ータが取り込まれる期間に第３の組のデータが第２の組
   に取り込まれる、または、第１組の２個のデータが取り
   込まれた後に、ラッチマージンを十分確保したタイミン
   グで第１の組のデータが第２の組に取り込まれる、また
   は第３の組の２個のデータが取り込まれた後に、ラッチ
   マージンを十分確保したタイミングで第３の組のデータ
   が第２の組に取り込まれることを特徴とする半導体記憶
   装置。
8. 【請求項８】前記請求項２の入力初段データ保持手段が
   複数従属され、第１のワンショットパルスに制御され、
   入力されたデータが前記第２制御信号に制御された第１
   の組みのデータ保持手段または、第３の組みのデータ保
   持手段に転送されることを特徴とする半導体記憶装置。
9. 【請求項９】 前記の入力データの２個周期で出力され
   るデータストローブ信号の立ち上がり（又は立ち下が
   り）エッジと立ち下がり（又は立ち上がり）エッジとに
   応じて入力データを順次取り込む、第１の組のデータ保
   持手段と第３の組のデータ保持手段が、データの入力ま
   たは出力を第１制御信号または第２制御信号により制御
   されるラッチ回路から構成されることを特徴とする請求
   項７、８のいずれか一つに記載された半導体記憶装置。
10. 【請求項１０】 第１の組のデータ保持手段と第３の組
    のデータ保持手段に並列接続された同様のデータ保持手
    段を複数もち第１の組のデータ保持手段と第３の組のデ
    ータ保持手段と前記複数のデータ保持手段を選択する第
    ２制御信号を備えることを特徴とする半導体記憶装置。
11. 【請求項１１】 第２制御信号は第１制御信号から生成
    すること、前記第１制御信号および２はデータ保持手段
    を選択するにたるビット情報をもつことを特徴とする半
    導体記憶装置。
12. 【請求項１２】 第１制御信号と第２制御信号は独立に
    生成すること、前記第１制御信号および２はデータ保持
    手段を選択するにたるビット情報をもつことを特徴とす
    る半導体記憶装置。
13. 【請求項１３】 請求項１０の第１組のデータ保持手段
    および第３組のデータ保持手段ならびに複数のデータ保
    持手段を制御する複数のビット情報をもつ第１制御信号
    および第２制御信号ならびに複数の制御信号を任意に所
    望する制御手段にて制御されることを特徴とする半導体
    記憶装置。
14. 【請求項１４】 第２制御信号を４ビットのレジスター
    から構成されるカウンター回路と、前記第１のワンショ
    ットパルス、または、前記第１のワンショットパルスを
    遅延した信号により発生できることを特徴とする半導体
    記憶装置。
15. 【請求項１５】 第１制御信号を２ビットのレジスター
    から構成されるカウンター回路、前記第１のワンショッ
    トパルス、または、前記ワンショットパルスを遅延した
    信号により発生することを特徴とする半導体記憶装置。
16. 【請求項１６】 第１組のデータ保持手段と第３組のデ
    ータ保持手段と複数のデ―タ保持手段に対する制御信号
    を前記のデータ保持手段と同数のビットのレジスタから
    構成されるカウンター回路により発生されることを特徴
    とする半導体記憶装置。
17. 【請求項１７】 第１組のデータ保持手段と第３組のデ
    ータ保持手段と複数のデ―タ保持手段に対する第１制御
    信号を前記のデータ保持手段の同数または半数または任
    意の数のビットのレジスタから構成されるカウンター回
    路により発生されることを特徴とする半導体記憶装置。
18. 【請求項１８】 前記カウンターはクロックまたはクロ
    ックの遅延またはデータデータストローブ信号の立ち上
    がり（又は立ち下がり）エッジと立ち下がり（又は立ち
    上がり）エッジとに応じてカウントすることおよびリセ
    ット信号によりリセットされることを特徴とする請求項
    １６、１８のいずれか一つに記載された半導体記憶装
    置。
19. 【請求項１９】 前記カウンターはクロックの倍の周期
    またはクロックの倍の周期の遅延またはデータデータス
    トローブ信号の立ち上がり（又は立ち下がり）エッジと
    立ち下がり（又は立ち上がり）エッジのどちらかに応じ
    てカウントすることおよびリセット信号によりリセット
    されることを特徴とする請求項１５、１７のいずれか一
    つに記載された半導体記憶装置。
20. 【請求項２０】 前記カウンター回路は同期または独立
    に動作することを特徴とする請求項１８、１９のいずれ
    か一つに記載された半導体記憶装置。
21. 【請求項２１】 前記第１及び第２の制御信号はカウン
    ター回路で生成される他に必要な信号で生成されること
    を特徴とする請求項２記載の半導体記憶装置。
22. 【請求項２２】 前記第１の組のデータ保持手段、また
    は第３の組のデータ保持手段のデータは第２の組のデー
    タ保持手段に取り込まれるとき、アドレス信号ＹＰ０に
    よりｏｄｄとｅｖｅｎを入れ替える（データを奇数番目
    のデータバスにのせるか、偶数番目のデータにのせるか
    を切り替える）ことをを特徴とする請求項２記載の半導
    体記憶装置。
23. 【請求項２３】 前記第１の組および第２の組の２個の
    データ保持手段をｎ個のデータ保持手段にすることで、
    ｎビットプリフェッチ形式（ｎは２以上）におけるＣＬ
    Ｋ制御への変換を容易に可能とするデータラッチ形式を
    有することを特徴とする請求項２記載の半導体記憶装
    置。
24. 【請求項２４】 前記データ入力信号のデータストロー
    ブＤＳからクロック信号ＣＬＫ制御へのタイミング変換
    を行うことを特徴とする請求項１記載の半導体記憶装
    置。
25. 【請求項２５】 前記データ入力信号に対するスキュー
    をもった外部クロック信号からクロック信号ＣＬＫへの
    変換を行うことを特徴とする請求項１記載の半導体記憶
    装置。
26. 【請求項２６】 前記変換を、カウンター回路とセレク
    タ回路とにより行うことを特徴とする請求項２４、２５
    のいずれか一つに記載された半導体記憶装置。