JPH04105108A - クロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック発生回路に関し、特に制御信号により
発振を停止し、制御信号の解除により発振状態が安定す
るのを待ってからクロック出力を再開する発振安定時間
生成回路を有するクロック発生回路に関する。

〔従来の技術〕

マイクロコンピュータ等に内蔵し、外部に水晶発振子等
の発振子を接続して使用するクロ１．り発生回路は、消
費電力軽減のためクロック停止機能を持ったものが増加
している。

ところが、発振子はクロック停止状態から発振を再開す
ると、発振が安定するまでに長い時間を要し、しかも発
振子の種類や、外部の負荷条件により発振安定時間はま
ちまちである。

そのため、従来のクロック発生回路は、発振開始からク
ロック発生までに充分な発振安定時間を確保するため、
ＣＲ時定数回路やカウンタを用いて発振安定時間を生成
している。

特にマイクロコンピュータに内蔵する場合には、時定数
の大きなＣＲ回路を形成することが困難なため、主にカ
ウンタを用いている。

従来のカウンタを用いたクロック発生回路について第６
図、第７図を用いて説明する。

第６図はこのような従来のクロック発生回路の構成例を
示すブロック図、第７図はこの従来例の動作を示すタイ
ミング図である。第６図、第７図ニオいて、発振子１０
１．インバータ１０２゜コンデンサ１０３，１０４．）
ランスファゲート１０５．１０６は、発振器回路を構成
している。

トランスファゲート１０５は、帰還抵抗として機能し、
発振停止時には、オフ状態になる。トランスファゲート
１０６は、発振停止時にオン状態になり、インバータ１
０２の入力を接地電圧に固定する。クロック停止制御信
号（以下５ＴＢＹ信号と記す）１０７は、トランスファ
ゲート１０５゜１０６を制御し、発振安定用カウンタ１
０９をリセットする制御信号で、クロックの発生を停止
する時にアクティブにする。分周器１０８は、発振回路
の出力を１／２に分周し、デユーティ５０％の方形波を
出力する。発振安定用カウンタ１０ｆ９は、５ＴＢＹ信
号１０７がアクティブな期間クリアされており、インア
クティブになると分周器１０８の出力をカウントし、オ
ーバフローするとオーバフロー信号（以下ＯＶＦ信号と
記す）を出力する。Ｒ−Ｓフリップフロップ１１０は、
５ＴＢＹ信号１０７でセットされ、ＯＶＦ信号でリセッ
トされる。波形成形回路１１１は、フリップフロップ１
１０がリセットされている時に、分周器１０８の出力波
形から、正相クロック１１２．逆相クロック１１３の重
なりの無い２相クロツクを生成する。この波形成形回路
１１１は、インバータ２０．２１と、ＮＡＮＤゲート２
３．２５と、ＯＲゲート２２と、ＮＯＲゲート２４と、
一方の４個のインバータ２６と、他方の４個のインバー
タ２７とを有する。

次に従来例の動作を説明する。５ＴＢＹ信号１０７がイ
ンアクティブな状態では、発振回路゛が発振しており、
分周器１０８は、デエーテイ５０％の方形波を出力して
いる。フリップフロップ１１０は、リセットされている
ので波形成形回路１１１はクロック１０２．クロック１
０３を出力している。

５ＴＢＹ信号１０７がアクティブになると、発振回路は
発振を停止し、インバータ１０２の出力電位はハイレベ
ルに固定され、分周器１０８の出力も停止する。またフ
リップフロップ１１０が、５ＴＢＹ信号によってセット
されるため、波形成形回路１１１はクロック１０２をハ
イレベル、クロック１０３をロウレベルに固定する。

５ＴＢＹ信号１０７が再びインアクティブになると、発
振回路は発振を再開する。この時、インバータ１０２の
出力電位は、帰還抵抗として働くトランスファゲート１
０５により動作点付近の電位となり、時間の経過と共に
やがて振動を開始し、振幅を増大して発振が安定する。

発振器が発振し始めると、分周器１０８は出力を再開す
る。発振安定用カウンタ１０９は、分周器１０８の出力
をカウントし、オーバフローするとＯＶＦ信号を出力し
、フリップフロップ１１０はＯＶＦ信号でリセットされ
る。波形成形回路１１１は、フリップフロップ１１０が
リセットされると、クロック１１２，１１３の出力を再
開する。

〔発明が解決しようとする課題〕

前述した従来のクロック発生回路の場合、接続する発振
子の特性を考慮して、充分長い発振安定時間を確保しな
ければならない。例えば、水晶発振子では発振安定時間
に３０ｍ５以上、セラミック発振子では５ｍＳ以上必要
である。

このような発振子の種類による発振安定時間の違いやば
らつきを吸収するためには、カウンタ段数を調整したり
、ＯｖＦ信号の代りに途中のキャリ信号を選択して利用
するなどの必要が有る。

しかも、システムリセットによって発振停止状態を解除
する場合には、これらの選択すらできず、最も長い発振
安定時間を選択せざるを得ないという欠点が有る。

また、例えば発振周波数１０ＭＨｚのシステムで発振安
定用カウンタをバイナリカウンタで構成した場合、２１
段以上のフリップフロップが必要になり、回路規模が大
きくなってしまうという欠点が有る。

本発明の目的は、前記欠点を解決し、すみやかに発振安
定時間に達するようにしたクロック発生回路を提供する
ことにある。

〔課題を解決するための手段〕

本発明の構成は、マイクロコンピュータのＣＰＵに供給
するクロックを発生し、制御信号により発振を停止し、
前記制御信号の解除により発振を再開する発振回路と、
発振再開時に前記発振回路の発振状態が安定するまで前
記ＣＰＵに供給するクロックの出力再開を遅らせる発振
安定時間生成回路とを備えたクロック発生回路において
、前記発振回路の出力振幅を検知する振幅検出回路と前
記振幅検出回路の出力に応じて前記クロックの出力再開
を許可する出力制御回路とで構成した発振安定時間生成
回路を設けたことを特徴とする。

〔実施例〕

次に本発明を図面を用いて説明する。

第１図は本発明の第１の実施例のクロック発生回路を示
すブロック図、第２図（ａ）は第１図のインバータ（Ｌ
）１１４の回路図、第２図（ｂ）は第２図（ａ）の特性
図、第２図（Ｃ）は第１図のインバータ（Ｈ）１１５の
回路図、第２図（ｄ）は第２図（Ｃ）の特性図、第３図
は本実施例の動作を示すタイミング図である。第１図に
おいて、本実施例は、発振回路（発振子１０１．インバ
ータ１０２．コンデンサ１０３，１０４．　　トランス
ファゲート１０５，１０６）、５ＴＢＹ信号１０７．正
相クロック１１２．逆相クロ・ツク１０３の構成は第６
図の従来例と同様なので、説明を省略する。

本実施例は、振幅検出用インバータ１１４，１１５と、
Ｒ−Ｓフリップフロップ１１６，１１７とで振幅検出回
路を構成している。

振幅検出用インバータ１１４．ｉ１５は、インバータ１
０２の出力する発振波形の振幅を検出するためのインバ
ータで、第２図（ａ）、第２図（ｂ）に示すように、通
常の論理素子に対し論理スレッシュホールド電圧が、イ
ンバータ１１４（第２図（ａ）、（ｂ））は充分低く、
インバータ１１５（第２図（ｃ）、（ｄ））は充分高く
なるように構成している。

フリップフロップ１１６，１１７は、発振回路出力の分
周器１１８への出力を許可／禁止するためのフリップフ
ロップである。フリップフロップ１１６は、５ＴＢＹ信
号１０７でリセットされ、インバータ１１４の出力に応
じてセットされる。

フリップフロップ１１７は、フリップフロップ１１６の
出力でリセットされ、インバータ１１５の出力に応じて
セットされる。

分周器１１８はフリップフロップ１１６，１１７が共に
セットされている場合に発振器の出力を１／２分周して
波形成形回路１１１に出力し、フリップフロップ１１８
がリセットされている場合には、出力をハイレベルに固
定する。

波形成形回路１１１は、ＳＴＢ、Ｙ信号１０７が解除さ
れ、分周器１１８がパルス出力を開始すれば、クロック
１１２，１１３を出力する。

波形成形回路１１１は、第６図とほぼ同様であるが、イ
ンバータの数が特定されていない。

振幅検出用のインバータ１１４，１１５の構成例を第２
図（ａ）、（ｂ）、第２図（Ｃ）。

（ｄ）に示す。振幅検出用インバータ１１４は、発振器
出力のロウ側の振幅を検知するためのインバータなので
、論理スレッシュホールド電圧を通常の論理素子よりも
充分に低く抑える必要が宵り、本実施例では、Ｐ　　ｃ
　ｈ　）ランジスタのオン抵抗をＮ−ｃｈ）ランジスタ
のオン抵抗の数倍以上になるように構成している。

振幅検出用インバータ１１５は、発振器出力のハイ側の
振幅を検知するため、論理スレッシュホールド電圧を充
分に高くする必要が有り、Ｐ−Ｃｈトランジスタのオン
抵抗をＮ−ｃｈ）ランジスタのオン抵抗の数倍以上にな
るように構成している。

第２図（ａ）において、インバータ１１４は、１個（７
）Ｐ−ｃ　ｈＭＯ８）ランジスタと７個以上のＮ−ｃｈ
ＭＯｓ）ランジスタの並列体との直列体からなる。第２
図（Ｃ）において、インバータ１１５は、１個のＮ−ｃ
ｈＭＯＳトランジスタと、７個以上のＰ−ｃｈＭＯＳト
ランジスタの並列体との直列体からなる。

さて、本実施例では、特に前記振幅検出回路を、スレッ
シュホールド電圧が低い第一の論理素子と、スレッシュ
ホールド電圧が高い第二の論理素子と、前記第一の論理
素子の出力でセットされる第一のフリップフロップと、
前記第二の論理素子の出力でセットされる第二のフリッ
プフロップとで構成することを特徴とし、前記第一のフ
リップフロップは前記制御信号によりリセットされ、前
記第二のフリップフロップは、第一のフリップフロップ
の出力に応じてリセットされることを特徴とし、前記第
二のフリップフロップは前記制御信号によりリセットさ
れ、前記第一のフリップフロップは、第二のフリップフ
ロップの出力に応じてリセットされることを特徴とし、
前記クロックの出力を再開する出力回路が、前記第一の
フリップフロップの出力と、前記第二のフリップフロッ
プの出力とが共にセットされた状態でのみクロックを出
力する構成となっていることを特徴とする。

次に本実施例の動作について第３図で説明する。

５ＴＢＹ信号１０７がインアクティブの時には、発振器
は発振しており、フリ・ツブフロ０．プ１１６．１１７
はセットされていて、分周器１１８は発振器の出力を１
／２分周して波形成形回路１１１に出力し、波形成形回
路１１１は、クロ、。

り１１２，１１３を出力する。５ＴＢＹ信号１０７がア
クティブになると発振回路が停止し、フリップフロップ
１１６，１１７がリセットされ、分周器１１８はハイレ
ベルに固定され、波形成形回路１１１は、クロック１１
２，１１３を停止する。５ＴＢＹ信号１０７が再びイン
アクティブになると発振回路が発振を再開する。しかし
、しばらくの間発振の振幅が小さく、インバータ１１４
．１１５はインアクティブのままなので、フリップフロ
ップ１１６．１１７はリセットされた状態を保持し、分
周器の出力がハイレベルに固定され、クロック１１２，
１１３は出力されない。

やがて振幅が大きくなり、発振器の出力がインバータ１
１４の低いスレッシュホールド電圧よりも低いレベルに
達すると、フリップフロップ１１６がセットされる。

つぎに発振器の出力がインバータ１１５の高いスレッシ
ュホールド電圧を越えると、フリップフロップ１１７が
セットされ、分周器１１８が発振器出力の分周を開始し
て、波形成形回路１１１はクロック１１２，１１３の出
力を再開する。

このように、従来は、カウンタの段数２１段以上を必要
だった発振安定時間生成回路を、本実施例では発振器の
振幅を直接検出することでフリップフロップ２つといく
つかの論理素子で構成して、回路規模を大幅に削減して
いる。

前述した従来のクロック発生回路が発振開始からタイマ
で発振回路出力をカウントして発振安定時間を生成する
のに対し、本実施例のクロック発生回路は発振の振幅を
直接検出することによって発振安定時間を生成する。

次に本発明の第２の実施例について、第４図。

第５図を用いて説明する。

第４図は本発明の第２の実施例の構成を示すブロック図
、第５図は本発明の第２の実施例の動作を示すタイミン
グ図である。第４図において、本実施例は、発振回路（
発振子１０１．インノクータ１０２．コンデンサ１０３
，１０４．）ランスファゲート１０５，１０６）、５Ｔ
ＢＹ信号１０７、Ｒ−Ｓフリップフロップ１１０．波形
成形回路１１１．正相クロック１１２．逆相クロック１
０３の構成が従来例の同様であり、振幅検出用インバー
タ１１４，１１５．Ｒ−Ｓフリップフロップ１１６，１
１７．分周器１１８の構成が第１の実施例と同様なので
説明を省略する。

本実施例では、発振安定用カウンタ１０９．Ｒ−Ｓフリ
ップフロップ１１０を備えている。

本実施例では、発振再開時に発振が安定して、Ｒ−Ｓフ
リップフロップ１１６，１１７がセットされると、発振
安定用カウンタ１０９が分周器１１８の出力のカウント
を開始し、カウンタ１０θのオーバフローによりＲ−Ｓ
フリップフロップ１１０をリセットして、クロック１０
２，１０３の出力を再開する構成となっている。

本実施例の動作について第５図で説明する。

５ＴＢＹ信号１０７がインアクティブの時には、発振回
路は発振しており、フリップフロップ１１６．１１７は
セットされていて、分周器１１８は発振器の出力を１／
２分周して、波形成形回路１１１に出力し、この波形成
形回路１１１はクロック１１２．１１３を出力している
。

５ＴＢＹ信号１０７がアクティブになると発振回路が停
止し、フリップフロップ１１６，１１７がリセットされ
、分周器１１８はハイレベルに固定され、フリップフロ
ップ１１０がセットされて、波形形成回路１１１はクロ
ック１１２，１１３を停止する。

５ＴＢＹ信号１０７が再びインアクティブになり、発振
回路が発振を再開し、やがて振幅が大きくなると、フリ
ップフロップ１１６，１１７がセットされ、分周器１１
８が発振器出力の分周を開始する。

すると、発振安定用カウンタ１０９がカウントを開始し
、やがてＯＶＦ信号を発生してフリップフロップ１１０
をリセットし、波形成形回路１１１がクロック１１２，
１１３の出力を再開する。

このように、本実施例は、発振回路の出力振幅が大きく
なり、振幅検出回路をアクティブにしてから、さらにカ
ウンタを用いて発振が安定するまで待ってクロック出力
を再開するので、前述した第１の実施例に比べより安定
した動作を得ることができる。

また、発振がかなり安定してからカウンタが動作するの
で、発振安定用カウンタ１０９の段数は、従来例に比べ
短くてよい。

〔発明の効果〕

以上説明したように、本発明のクロック発生回路は、発
振振幅を検出し、発振が安定したことを検知してクロッ
ク出力を再開することにより、回路規模を大幅に削減す
ることができ、また従来では発振子の種類による発振安
定時間の違いやばらつきを吸収するためには、カウンタ
段数を調整したり、ＯＶＦ信号の代りに途中のキャリ信
号を選択して利用するなどの必要がをったが、本発明の
クロック発生回路では発振器の出力が安定すれば自動的
にクロック出力を再開するので、発振子による発振安定
時間の違い等にかかわらず、常に最適な発振器安定時間
を得られるという効果が萄る。

【図面の簡単な説明】

第１図は本発明の第１の実施例のクロック発生回路の構
成を示すブロック図、第２図（ａ）は第１図の一インバ
ータの回路図、第２図（ｂ）は第２図（ａ）の特性図、
第２図（Ｃ）は第１図の他のインバータの回路図、第２
図（ｄ）は第２図（Ｃ）の特性図、第３図は本発明の第
１の実施例の動作を示すタイミング図、第４図は本発明
の第２の実施例の構成を示すブロック図、第５図は本発
明の第２の実施例の動作を示すタイミング図、第６図は
従来のクロック発生回路の構成例を示すブロック図、第
７図は従来例の動作を示すタイミング図である。 １０１・・・発振子、１０２・・・インバータ、１０３
．１０４・・・コンデンサ、１０５，１０８・・・トラ
ンスファゲート、１０７・・・５ＴＢＹ信号、１０８．
１１８・・・分周器、１０９・・・発振安定用カウンタ
、１１０，１１８，１１７・・・Ｒ−Ｓフリップフロッ
プ、１１１・・・波形成形回路、１１２・・・正相クロ
ック、１１３・・・逆相クロック、１１４，１１５・・
・振幅検出用インバータ。

Claims (1)

【特許請求の範囲】
1. マイクロコンピュータのＣＰＵに供給するクロックを発
   生し、制御信号により発振を停止し、前記制御信号の解
   除により発振を再開する発振回路と、発振再開時に前記
   発振回路の発振状態が安定するまで前記ＣＰＵに供給す
   るクロックの出力再開を遅らせる発振安定時間生成回路
   とを備えたクロック発生回路において、前記発振回路の
   出力振幅を検知する振幅検出回路と前記振幅検出回路の
   出力に応じて前記クロックの出力再開を許可する出力制
   御回路とで構成した発振安定時間生成回路を設けたこと
   を特徴とするクロック発生回路。