JPH1091484A - 中央制御ユニットの誤動作防止装置 - Google Patents
中央制御ユニットの誤動作防止装置Info
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- JPH1091484A JPH1091484A JP8244885A JP24488596A JPH1091484A JP H1091484 A JPH1091484 A JP H1091484A JP 8244885 A JP8244885 A JP 8244885A JP 24488596 A JP24488596 A JP 24488596A JP H1091484 A JPH1091484 A JP H1091484A
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Abstract
(57)【要約】
【課題】 種々の動作環境の変化があっても、通常の動
作時と同じように高い動作信頼性を維持させることが可
能なＣＰＵの誤動作防止装置を提供する。 【解決手段】 フリップフロップ７を含み、常時入力に
ＣＰＵ１２から周期的にリトリガパルスが供給され、リ
トリガパルスの供給が一定時間以上断たれたときに、所
定時間持続する駆動パルスを出力するワンショットマル
チバイブレータ１と、ワンショットマルチバイブレータ
１に接続され、ワンショットマルチバイブレータ１から
供給された駆動パルスをＣＰＵ１２のリセット端子に供
給してＣＰＵ１２をリセットし、その後でＣＰＵ１２か
ら供給されるリセット解除信号により、駆動パルスのＣ
ＰＵ１２への供給を停止するアナログスイッチ回路２と
を備えている。
作時と同じように高い動作信頼性を維持させることが可
能なＣＰＵの誤動作防止装置を提供する。 【解決手段】 フリップフロップ７を含み、常時入力に
ＣＰＵ１２から周期的にリトリガパルスが供給され、リ
トリガパルスの供給が一定時間以上断たれたときに、所
定時間持続する駆動パルスを出力するワンショットマル
チバイブレータ１と、ワンショットマルチバイブレータ
１に接続され、ワンショットマルチバイブレータ１から
供給された駆動パルスをＣＰＵ１２のリセット端子に供
給してＣＰＵ１２をリセットし、その後でＣＰＵ１２か
ら供給されるリセット解除信号により、駆動パルスのＣ
ＰＵ１２への供給を停止するアナログスイッチ回路２と
を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、中央制御ユニット
（以下、これをＣＰＵという）の誤動作防止装置に係わ
り、特に、ＣＰＵが周期的に出力するリトリガパルスを
監視し、リトリガパルスが一定時間以上出力されないと
き、ＣＰＵをリセットしてＣＰＵのプログラム暴走を防
ぐようにしたＣＰＵの動作防止装置に関する。
（以下、これをＣＰＵという）の誤動作防止装置に係わ
り、特に、ＣＰＵが周期的に出力するリトリガパルスを
監視し、リトリガパルスが一定時間以上出力されないと
き、ＣＰＵをリセットしてＣＰＵのプログラム暴走を防
ぐようにしたＣＰＵの動作防止装置に関する。
【０００２】
【従来の技術】一般に、ＣＰＵは、各部の動作中に何等
かの異常事態が発生すると、内蔵プログラムに従った制
御動作が行われなくなる状態、即ち、プログラム暴走状
態になることが知られている。
かの異常事態が発生すると、内蔵プログラムに従った制
御動作が行われなくなる状態、即ち、プログラム暴走状
態になることが知られている。
【０００３】このようなＣＰＵのプログラム暴走状態の
発生を阻止するため、常時、ＣＰＵのプログラム暴走状
態を監視していて、プログラム暴走状態が検出される
と、自動的にＣＰＵをリセットし、ＣＰＵのプログラム
暴走に基づく誤制御動作の発生を防ぐ回路が既に提案さ
れており、その代表的な回路にウオッチドックタイマー
回路がある。
発生を阻止するため、常時、ＣＰＵのプログラム暴走状
態を監視していて、プログラム暴走状態が検出される
と、自動的にＣＰＵをリセットし、ＣＰＵのプログラム
暴走に基づく誤制御動作の発生を防ぐ回路が既に提案さ
れており、その代表的な回路にウオッチドックタイマー
回路がある。
【０００４】ここで、図３は、既知のウオッチドックタ
イマー回路の構成の一例を示す回路図である。
イマー回路の構成の一例を示す回路図である。
【０００５】図３に示されるように、ウオッチドックタ
イマー回路３１は、電圧比較器（ＣＯＭＰ）３２と、ア
ナログスイッチ３３と、分圧抵抗３４、３５と、充電抵
抗３６と、コンデンサ３７とからなっている。
イマー回路３１は、電圧比較器（ＣＯＭＰ）３２と、ア
ナログスイッチ３３と、分圧抵抗３４、３５と、充電抵
抗３６と、コンデンサ３７とからなっている。
【０００６】そして、電圧比較器３２の一方の入力は、
充電抵抗３６を介して電源端子Ｂ＋に接続され、アナロ
グスイッチ３３及びコンデンサ３７の並列回路を介して
接地点に接続される。電圧比較器３２の他方の入力は、
分圧抵抗３４を介して電源端子Ｂ＋に接続され、分圧抵
抗３５を介して接地点に接続される。電圧比較器３２の
出力は、ＣＰＵ３０のリセット端子に接続され、ＣＰＵ
３０の１つのポートがアナログスイッチ３３の制御端に
接続されている。
充電抵抗３６を介して電源端子Ｂ＋に接続され、アナロ
グスイッチ３３及びコンデンサ３７の並列回路を介して
接地点に接続される。電圧比較器３２の他方の入力は、
分圧抵抗３４を介して電源端子Ｂ＋に接続され、分圧抵
抗３５を介して接地点に接続される。電圧比較器３２の
出力は、ＣＰＵ３０のリセット端子に接続され、ＣＰＵ
３０の１つのポートがアナログスイッチ３３の制御端に
接続されている。
【０００７】前記構成によるウオッチドックタイマー回
路３１は、概略、次のように動作する。
路３１は、概略、次のように動作する。
【０００８】ＣＰＵ３０は、そのメインルーチンに基づ
いて周期的にアナログスイッチ３３の制御端に制御パル
スを供給し、制御パルスの供給時だけアナログスイッチ
３３をスイッチオンする。このとき、コンデンサ３７の
充電電荷は、オン状態になったアナログスイッチ３３を
介して放電され、瞬時にコンデンサ３７の充電電荷が０
になる。
いて周期的にアナログスイッチ３３の制御端に制御パル
スを供給し、制御パルスの供給時だけアナログスイッチ
３３をスイッチオンする。このとき、コンデンサ３７の
充電電荷は、オン状態になったアナログスイッチ３３を
介して放電され、瞬時にコンデンサ３７の充電電荷が０
になる。
【０００９】制御パルスの非供給時に、コンデンサ３７
は充電抵抗３６を介して充電され、その端子間電圧Ｖｃ
が順次上昇する。この場合、ＣＰＵ３０でプログラム暴
走を生じていないとすれば、コンデンサ３７の端子間電
圧Ｖｃが分圧抵抗３４、３５によって設定された分圧電
圧Ｖｒに達しない内に、次の制御パルスがアナログスイ
ッチ３３の制御端に供給され、コンデンサ３７の充電電
荷を瞬時に放電させるので、電圧比較器３２の一方の入
力に加わる電圧Ｖｃが他方の入力に加わる電圧Ｖｒを超
えることはなく、電圧比較器３２からリセット信号がＣ
ＰＵ３０に供給されない。
は充電抵抗３６を介して充電され、その端子間電圧Ｖｃ
が順次上昇する。この場合、ＣＰＵ３０でプログラム暴
走を生じていないとすれば、コンデンサ３７の端子間電
圧Ｖｃが分圧抵抗３４、３５によって設定された分圧電
圧Ｖｒに達しない内に、次の制御パルスがアナログスイ
ッチ３３の制御端に供給され、コンデンサ３７の充電電
荷を瞬時に放電させるので、電圧比較器３２の一方の入
力に加わる電圧Ｖｃが他方の入力に加わる電圧Ｖｒを超
えることはなく、電圧比較器３２からリセット信号がＣ
ＰＵ３０に供給されない。
【００１０】一方、ＣＰＵ３０の制御動作に異常が生
じ、プログラム暴走が発生したとすれば、コンデンサ３
７の端子間電圧Ｖｃが分圧抵抗３４、３５によって設定
された分圧電圧Ｖｒに達するようになっても、次の制御
パルスがアナログスイッチ３３の制御端に供給されない
ので、電圧比較器３２の一方の入力に加わる電圧Ｖｃが
他方の入力に加わる電圧Ｖｒを超えるようになり、電圧
比較器３２からリセット信号が出力され、そのリセット
信号によってＣＰＵ３０がリセットされる。
じ、プログラム暴走が発生したとすれば、コンデンサ３
７の端子間電圧Ｖｃが分圧抵抗３４、３５によって設定
された分圧電圧Ｖｒに達するようになっても、次の制御
パルスがアナログスイッチ３３の制御端に供給されない
ので、電圧比較器３２の一方の入力に加わる電圧Ｖｃが
他方の入力に加わる電圧Ｖｒを超えるようになり、電圧
比較器３２からリセット信号が出力され、そのリセット
信号によってＣＰＵ３０がリセットされる。
【００１１】このように、ウオッチドックタイマー回路
３１は、ＣＰＵ３０の制御動作時に何等かの異常の発生
によりプログラム暴走を生じた際、そのプログラム暴走
を検出して直ちにＣＰＵ３０をリセットするので、ＣＰ
Ｕ３０のプログラム暴走に基づく誤制御動作の発生を未
然に防ぐことができるものである。
３１は、ＣＰＵ３０の制御動作時に何等かの異常の発生
によりプログラム暴走を生じた際、そのプログラム暴走
を検出して直ちにＣＰＵ３０をリセットするので、ＣＰ
Ｕ３０のプログラム暴走に基づく誤制御動作の発生を未
然に防ぐことができるものである。
【００１２】
【発明が解決しようとする課題】自動車等の車両に用い
られるＣＰＵは、車両走行時における安全性の確保を最
優先にする等の観点から、高い動作信頼性を有するもの
が必要であり、しかも、種々の動作環境の変化、例え
ば、比較的大きな周囲温度の変化や比較的大きな電源電
圧の変化に対しても、通常の動作時における動作信頼性
に匹敵した高い動作信頼性が必要になる。
られるＣＰＵは、車両走行時における安全性の確保を最
優先にする等の観点から、高い動作信頼性を有するもの
が必要であり、しかも、種々の動作環境の変化、例え
ば、比較的大きな周囲温度の変化や比較的大きな電源電
圧の変化に対しても、通常の動作時における動作信頼性
に匹敵した高い動作信頼性が必要になる。
【００１３】そして、自動車等の車両において、ＣＰＵ
とともにウオッチドックタイマー回路が用いられる場合
は、前述のように、ＣＰＵに対する高い動作信頼性が要
求されるだけでなく、ウオッチドックタイマー回路につ
いても同じような高い動作信頼性が要求される。
とともにウオッチドックタイマー回路が用いられる場合
は、前述のように、ＣＰＵに対する高い動作信頼性が要
求されるだけでなく、ウオッチドックタイマー回路につ
いても同じような高い動作信頼性が要求される。
【００１４】ところで、前記既知のウオッチドックタイ
マー回路３１は、回路構成が比較的簡単であるという利
点を有し、通常動作時においては相応の高い動作信頼性
を備えているものの、比較的大きな周囲温度の変化や比
較的大きな電源電圧の変化に対して何等考慮されていな
いことから、自動車等の車両に用いた場合、通常動作時
と同じような相応の高い動作信頼性が期待できないとい
う問題がある。
マー回路３１は、回路構成が比較的簡単であるという利
点を有し、通常動作時においては相応の高い動作信頼性
を備えているものの、比較的大きな周囲温度の変化や比
較的大きな電源電圧の変化に対して何等考慮されていな
いことから、自動車等の車両に用いた場合、通常動作時
と同じような相応の高い動作信頼性が期待できないとい
う問題がある。
【００１５】本発明は、かかる問題点を解決するもの
で、その目的は、種々の動作環境の変化があっても、通
常の動作時と同じように高い動作信頼性を維持させるこ
とが可能なＣＰＵの誤動作防止装置を提供することにあ
る。
で、その目的は、種々の動作環境の変化があっても、通
常の動作時と同じように高い動作信頼性を維持させるこ
とが可能なＣＰＵの誤動作防止装置を提供することにあ
る。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、本発明のＣＰＵの誤動作防止装置は、ワンショット
マルチバイブレータとアナログスイッチ回路からなるも
ので、ワンショットマルチバイブレータは、ＣＰＵから
周期的に供給されるリトリガパルスが一定時間以上断た
れたときに所定時間持続する駆動パルスを出力し、アナ
ログスイッチ回路は、駆動パルスをＣＰＵのリセット端
子に加えてＣＰＵをリセットし、その後に、ＣＰＵから
供給されるれリセット解除パルスにより、ＣＰＵのリセ
ット端子への駆動パルスの供給を停止する手段を具備し
ている。
に、本発明のＣＰＵの誤動作防止装置は、ワンショット
マルチバイブレータとアナログスイッチ回路からなるも
ので、ワンショットマルチバイブレータは、ＣＰＵから
周期的に供給されるリトリガパルスが一定時間以上断た
れたときに所定時間持続する駆動パルスを出力し、アナ
ログスイッチ回路は、駆動パルスをＣＰＵのリセット端
子に加えてＣＰＵをリセットし、その後に、ＣＰＵから
供給されるれリセット解除パルスにより、ＣＰＵのリセ
ット端子への駆動パルスの供給を停止する手段を具備し
ている。
【００１７】前記手段によれば、周囲温度が大きく変動
した場合または電源電圧が大きく変動した場合、それら
の変動の影響を直接受けることの少ないワンショットマ
ルチバイブレータを用い、ＣＰＵから周期的に供給され
るリトリガパルスが一定時間以上断たれたことにより発
生するパルスをリセット信号としてＣＰＵに供給するよ
うにしたので、種々の動作環境の変化に対して影響を受
けることの少ない高い信頼性を持ったＣＰＵの誤差防止
装置が得られる。
した場合または電源電圧が大きく変動した場合、それら
の変動の影響を直接受けることの少ないワンショットマ
ルチバイブレータを用い、ＣＰＵから周期的に供給され
るリトリガパルスが一定時間以上断たれたことにより発
生するパルスをリセット信号としてＣＰＵに供給するよ
うにしたので、種々の動作環境の変化に対して影響を受
けることの少ない高い信頼性を持ったＣＰＵの誤差防止
装置が得られる。
【００１８】
【発明の実施の形態】本発明の実施の形態において、Ｃ
ＰＵの誤動作防止装置は、フリップフロップを含み、常
時、入力にＣＰＵからリトリガパルスが供給され、リト
リガパルスの供給が一定時間以上断たれたときに所定時
間持続する駆動パルスを出力するワンショットマルチバ
イブレータと、ワンショットマルチバイブレータに接続
され、ワンショットマルチバイブレータから供給された
駆動パルスをＣＰＵのリセット端子に供給してＣＰＵを
リセットし、その後でＣＰＵから供給されるリセット解
除パルスにより、駆動パルスのＣＰＵへの供給を停止す
るアナログスイッチ回路とを備えているものである。
ＰＵの誤動作防止装置は、フリップフロップを含み、常
時、入力にＣＰＵからリトリガパルスが供給され、リト
リガパルスの供給が一定時間以上断たれたときに所定時
間持続する駆動パルスを出力するワンショットマルチバ
イブレータと、ワンショットマルチバイブレータに接続
され、ワンショットマルチバイブレータから供給された
駆動パルスをＣＰＵのリセット端子に供給してＣＰＵを
リセットし、その後でＣＰＵから供給されるリセット解
除パルスにより、駆動パルスのＣＰＵへの供給を停止す
るアナログスイッチ回路とを備えているものである。
【００１９】本発明の実施の形態の好適例として、アナ
ログスイッチ回路は、その出力側に、駆動パルスが供給
されたときにＣＰＵのリセット端子を接地点にプルダウ
ンするプルダウン回路が接続されているものである。
ログスイッチ回路は、その出力側に、駆動パルスが供給
されたときにＣＰＵのリセット端子を接地点にプルダウ
ンするプルダウン回路が接続されているものである。
【００２０】また、本発明の実施の形態の他の好適例と
して、ＣＰＵは、車両に用いられるものである。
して、ＣＰＵは、車両に用いられるものである。
【００２１】本発明の実施の形態によれば、ＣＰＵのプ
ログラム暴走を検出するために、周囲温度が大きく変動
した場合または電源電圧が大きく変動した場合において
も、それらの変動の影響を直接受けることの少ないワン
ショットマルチバイブレータを用いており、ワンショッ
トマルチバイブレータは、ＣＰＵから周期的に供給され
るリトリガパルスが一定時間以上断たれたときにパルス
を発生し、このパルスをリセット信号としてＣＰＵに供
給するようにしているので、種々の動作環境の変化に対
して影響を受けることの少ない高い信頼性を備えたＣＰ
Ｕの誤差防止装置を得ることができる。
ログラム暴走を検出するために、周囲温度が大きく変動
した場合または電源電圧が大きく変動した場合において
も、それらの変動の影響を直接受けることの少ないワン
ショットマルチバイブレータを用いており、ワンショッ
トマルチバイブレータは、ＣＰＵから周期的に供給され
るリトリガパルスが一定時間以上断たれたときにパルス
を発生し、このパルスをリセット信号としてＣＰＵに供
給するようにしているので、種々の動作環境の変化に対
して影響を受けることの少ない高い信頼性を備えたＣＰ
Ｕの誤差防止装置を得ることができる。
【００２２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００２３】図１は、本発明によるＣＰＵの誤動作防止
装置の一実施例の構成を示すブロック図である。
装置の一実施例の構成を示すブロック図である。
【００２４】図１に示されるように、本実施例のＣＰＵ
の誤動作防止装置は、中央処理ユニット（ＣＰＵ）１２
の誤動作を防止するもので、Ｔフリップフロップ（Ｆ
Ｆ）７とノアゲート（ＮＯＲ）８とを備えたワンショッ
トマルチバイブレータ１と、入力端、出力端及び制御端
を有するアナログスイッチ回路２と、トランジスタ９と
直列抵抗１０とベース抵抗１１とを備えたプルダウン回
路３と、コンデンサ４と、抵抗５と、ダイオード６とか
らなっている。
の誤動作防止装置は、中央処理ユニット（ＣＰＵ）１２
の誤動作を防止するもので、Ｔフリップフロップ（Ｆ
Ｆ）７とノアゲート（ＮＯＲ）８とを備えたワンショッ
トマルチバイブレータ１と、入力端、出力端及び制御端
を有するアナログスイッチ回路２と、トランジスタ９と
直列抵抗１０とベース抵抗１１とを備えたプルダウン回
路３と、コンデンサ４と、抵抗５と、ダイオード６とか
らなっている。
【００２５】そして、ワンショットマルチバイブレータ
１は、フリップフロップ７の入力ポートＩにノアゲート
８の出力が結合された集積回路（ＩＣ）構成のもので、
ノアゲート８の一方の入力にＣＰＵ１２のリトリガパル
ス出力端子が接続され、他方の入力に電源端子Ｂ＋が接
続され、フリップフロップ７の反転出力ポート（−Ｑ）
にアナログスイッチ回路２の入力端が接続される。フリ
ップフロップ７は、ポートＴ1 、Ｔ2 間にコンデンサ４
が接続され、ポートＴ2 と電源端子Ｂ＋間に抵抗５とダ
イオード６が並列接続され、クリアポートＣに電源端子
Ｂ＋が接続される。プルダウン回路３において、トラン
ジスタ９は、ベースが直列抵抗１０を介してアナログス
イッチ回路２の出力端に接続されるとともに、ベース抵
抗１１を介して接地接続され、コレクタがＣＰＵ１２の
リセット端子に接続され、エミッタが接地接続される。
アナログスイッチ回路２は、制御端がＣＰＵ１２のリセ
ット解除パルス出力端子に接続される。
１は、フリップフロップ７の入力ポートＩにノアゲート
８の出力が結合された集積回路（ＩＣ）構成のもので、
ノアゲート８の一方の入力にＣＰＵ１２のリトリガパル
ス出力端子が接続され、他方の入力に電源端子Ｂ＋が接
続され、フリップフロップ７の反転出力ポート（−Ｑ）
にアナログスイッチ回路２の入力端が接続される。フリ
ップフロップ７は、ポートＴ1 、Ｔ2 間にコンデンサ４
が接続され、ポートＴ2 と電源端子Ｂ＋間に抵抗５とダ
イオード６が並列接続され、クリアポートＣに電源端子
Ｂ＋が接続される。プルダウン回路３において、トラン
ジスタ９は、ベースが直列抵抗１０を介してアナログス
イッチ回路２の出力端に接続されるとともに、ベース抵
抗１１を介して接地接続され、コレクタがＣＰＵ１２の
リセット端子に接続され、エミッタが接地接続される。
アナログスイッチ回路２は、制御端がＣＰＵ１２のリセ
ット解除パルス出力端子に接続される。
【００２６】また、図２は、図１に図示されたＣＰＵの
誤動作防止装置において、各部（ａ乃至ｄ点）に得られ
る信号波形を示す波形図である。
誤動作防止装置において、各部（ａ乃至ｄ点）に得られ
る信号波形を示す波形図である。
【００２７】図２において、最上段の信号波形は、ＣＰ
Ｕ１２からワンショットマルチバイブレータ１に供給
（ａ点）されるリトリガパルスであり、２段目の信号波
形は、ワンショットマルチバイブレータ１から出力（ｂ
点）される駆動パルスであり、３段目の信号波形は、Ｃ
ＰＵ１２からアナログスイッチ回路２に供給（ｃ点）さ
れるリセット解除パルスであり、最下段の信号波形は、
プルダウン回路３からＣＰＵ１２のリセット端子に供給
（ｄ点）されるリセットパルスである。
Ｕ１２からワンショットマルチバイブレータ１に供給
（ａ点）されるリトリガパルスであり、２段目の信号波
形は、ワンショットマルチバイブレータ１から出力（ｂ
点）される駆動パルスであり、３段目の信号波形は、Ｃ
ＰＵ１２からアナログスイッチ回路２に供給（ｃ点）さ
れるリセット解除パルスであり、最下段の信号波形は、
プルダウン回路３からＣＰＵ１２のリセット端子に供給
（ｄ点）されるリセットパルスである。
【００２８】前記構成によるＣＰＵの誤動作防止装置の
動作を、図２の波形図を併用して説明する。
動作を、図２の波形図を併用して説明する。
【００２９】まず、ＣＰＵ１２がプログラム暴走を起し
ていない正常動作時には、図２の最上段の波形図の正常
時の信号波形に示されるように、ＣＰＵ１２が周期的に
リトリガパルスを発生し、ワンショットマルチバイブレ
ータ１のノアゲート８に加える。この状態のときに、ワ
ンショットマルチバイブレータ１は、駆動パルスを発生
せず、その反転出力端子（−Ｑ）のレベルは、図２の２
段目の波形図の正常時の信号波形に示されるように、ゼ
ロレベルを維持している。そして、このゼロレベルは、
閉じているアナログスイッチ回路２を介してプルダウン
回路３に加えられ、プルダウン回路３のトランジスタ９
をオフに維持するので、図２の最下段の波形図の正常時
の信号波形に示されるように、ＣＰＵ１２に負極性のリ
セットパルスが供給されない。このため、ＣＰＵ１２
は、リセットされずに制御動作を続行し、図２の３段目
の波形図の正常時の信号波形に示されるように、ＣＰＵ
１２からアナログスイッチ回路２に負極性のリセット解
除パルスが供給されず、アナログスイッチ回路２は閉じ
たままになっている。
ていない正常動作時には、図２の最上段の波形図の正常
時の信号波形に示されるように、ＣＰＵ１２が周期的に
リトリガパルスを発生し、ワンショットマルチバイブレ
ータ１のノアゲート８に加える。この状態のときに、ワ
ンショットマルチバイブレータ１は、駆動パルスを発生
せず、その反転出力端子（−Ｑ）のレベルは、図２の２
段目の波形図の正常時の信号波形に示されるように、ゼ
ロレベルを維持している。そして、このゼロレベルは、
閉じているアナログスイッチ回路２を介してプルダウン
回路３に加えられ、プルダウン回路３のトランジスタ９
をオフに維持するので、図２の最下段の波形図の正常時
の信号波形に示されるように、ＣＰＵ１２に負極性のリ
セットパルスが供給されない。このため、ＣＰＵ１２
は、リセットされずに制御動作を続行し、図２の３段目
の波形図の正常時の信号波形に示されるように、ＣＰＵ
１２からアナログスイッチ回路２に負極性のリセット解
除パルスが供給されず、アナログスイッチ回路２は閉じ
たままになっている。
【００３０】次に、ＣＰＵ１２に何等かの原因によって
異常が発生し、ＣＰＵ１２がプログラム暴走を起し始め
ると、図２の最上段の波形図の異常時の信号波形に示さ
れるように、ＣＰＵ１２による周期的なリトリガパルス
の発生が止まり、ワンショットマルチバイブレータ１の
ノアゲート８にリトリガパルスが加わらなくなる。ワン
ショットマルチバイブレータ１は、リトリガパルスの供
給が一定時間、例えば、正常時のリトリガパルスの発生
周期の２倍程度の間断たれると、図２の２段目の波形図
の異常時の信号波形に示されるように、所定時間持続す
る駆動パルスを発生する。
異常が発生し、ＣＰＵ１２がプログラム暴走を起し始め
ると、図２の最上段の波形図の異常時の信号波形に示さ
れるように、ＣＰＵ１２による周期的なリトリガパルス
の発生が止まり、ワンショットマルチバイブレータ１の
ノアゲート８にリトリガパルスが加わらなくなる。ワン
ショットマルチバイブレータ１は、リトリガパルスの供
給が一定時間、例えば、正常時のリトリガパルスの発生
周期の２倍程度の間断たれると、図２の２段目の波形図
の異常時の信号波形に示されるように、所定時間持続す
る駆動パルスを発生する。
【００３１】そして、この駆動パルスは、閉じているア
ナログスイッチ回路２を介してプルダウン回路３に加え
られ、プルダウン回路３のトランジスタ９をオンにし、
そのコレクタを接地電位に低下させるので、図２の最下
段の波形図の異常時の信号波形に示されるように、ＣＰ
Ｕ１２に負極性のリセットパルスが供給される。
ナログスイッチ回路２を介してプルダウン回路３に加え
られ、プルダウン回路３のトランジスタ９をオンにし、
そのコレクタを接地電位に低下させるので、図２の最下
段の波形図の異常時の信号波形に示されるように、ＣＰ
Ｕ１２に負極性のリセットパルスが供給される。
【００３２】このとき、ＣＰＵ１２は、リセットされ、
それまで実行していた制御動作を一時的に停止し、図２
の３段目の波形図の異常時の信号波形に示されるよう
に、アナログスイッチ回路２に負極性のリセット解除パ
ルスを供給する。アナログスイッチ回路２は、リセット
解除パルスが供給された後、ある時間が経過したとき、
閉じた状態から開いた状態に変化し、駆動パルスのプル
ダウン回路３への供給を停止する。プルダウン回路３
は、駆動パルスの供給停止によりトランジスタ９がオフ
になり、ＣＰＵ１２に対する負極性のリセットパルスの
供給を停止する。
それまで実行していた制御動作を一時的に停止し、図２
の３段目の波形図の異常時の信号波形に示されるよう
に、アナログスイッチ回路２に負極性のリセット解除パ
ルスを供給する。アナログスイッチ回路２は、リセット
解除パルスが供給された後、ある時間が経過したとき、
閉じた状態から開いた状態に変化し、駆動パルスのプル
ダウン回路３への供給を停止する。プルダウン回路３
は、駆動パルスの供給停止によりトランジスタ９がオフ
になり、ＣＰＵ１２に対する負極性のリセットパルスの
供給を停止する。
【００３３】それにより、ＣＰＵ１２は、固有の立ち上
がり時間を経た後で、再び、所定プログラムに従った制
御動作の実行を開始し、図２の最上段の波形図の後半の
正常時の信号波形に示されるように、ＣＰＵ１２は再び
リトリガパルスを発生し、ワンショットマルチバイブレ
ータ１のノアゲート８に加える。
がり時間を経た後で、再び、所定プログラムに従った制
御動作の実行を開始し、図２の最上段の波形図の後半の
正常時の信号波形に示されるように、ＣＰＵ１２は再び
リトリガパルスを発生し、ワンショットマルチバイブレ
ータ１のノアゲート８に加える。
【００３４】その後、ＣＰＵ１２がプログラム暴走を起
こさない正常動作を行っているとすれば、図２の最上段
の波形図の後半の正常時の信号波形に示されるように、
ＣＰＵ１２は周期的にリトリガパルスを発生し、ワンシ
ョットマルチバイブレータ１のノアゲート８に加え、ま
た、図２の３段目の波形図の後半の正常時の信号波形に
示されるように、アナログスイッチ回路２への負極性の
リセット解除パルスの供給を停止する。この状態になる
と、ワンショットマルチバイブレータ１は、駆動パルス
の発生を停止し、その反転出力端子（−Ｑ）のレベル
は、図２の２段目の波形図の後半の正常時の信号波形に
示されるように、ゼロレベルに降下する。このゼロレベ
ルは、リセット解除パルスの供給の停止によって開いた
状態から閉じた状態に変化したアナログスイッチ回路２
を介してプルダウン回路３に加えられ、プルダウン回路
３のトランジスタ９を続いてオフにするので、図２の最
下段の波形図の後半の正常時の信号波形に示されるよう
に、ＣＰＵ１２に負極性のリセットパルスが供給されな
い。このため、ＣＰＵ１２は、リセットされずに制御動
作を続行する。
こさない正常動作を行っているとすれば、図２の最上段
の波形図の後半の正常時の信号波形に示されるように、
ＣＰＵ１２は周期的にリトリガパルスを発生し、ワンシ
ョットマルチバイブレータ１のノアゲート８に加え、ま
た、図２の３段目の波形図の後半の正常時の信号波形に
示されるように、アナログスイッチ回路２への負極性の
リセット解除パルスの供給を停止する。この状態になる
と、ワンショットマルチバイブレータ１は、駆動パルス
の発生を停止し、その反転出力端子（−Ｑ）のレベル
は、図２の２段目の波形図の後半の正常時の信号波形に
示されるように、ゼロレベルに降下する。このゼロレベ
ルは、リセット解除パルスの供給の停止によって開いた
状態から閉じた状態に変化したアナログスイッチ回路２
を介してプルダウン回路３に加えられ、プルダウン回路
３のトランジスタ９を続いてオフにするので、図２の最
下段の波形図の後半の正常時の信号波形に示されるよう
に、ＣＰＵ１２に負極性のリセットパルスが供給されな
い。このため、ＣＰＵ１２は、リセットされずに制御動
作を続行する。
【００３５】そして、再び、ＣＰＵ１２に何等かの原因
によって異常が発生したときは、前述の異常時の動作と
同じ動作が繰返し実行される。
によって異常が発生したときは、前述の異常時の動作と
同じ動作が繰返し実行される。
【００３６】このように、本実施例によれば、自動車等
の車両にＣＰＵ１２とともに用いた場合、周囲温度が大
きく変動したり、または、電源電圧が大きく変動したり
しても、それらの変動の影響を直接受けることの少ない
ワンショットマルチバイブレータ１を用いているととも
に、ワンショットマルチバイブレータ１では、ＣＰＵ１
２から周期的に供給されるリトリガパルスが一定時間以
上断たれたときに駆動パルスを発生し、この駆動パルス
をリセット信号としてＣＰＵ１２に供給するようにして
いるので、種々の動作環境の変化に対して影響を受ける
ことが少なく、高い信頼性を備えたＣＰＵの誤差防止装
置を得ることができる。
の車両にＣＰＵ１２とともに用いた場合、周囲温度が大
きく変動したり、または、電源電圧が大きく変動したり
しても、それらの変動の影響を直接受けることの少ない
ワンショットマルチバイブレータ１を用いているととも
に、ワンショットマルチバイブレータ１では、ＣＰＵ１
２から周期的に供給されるリトリガパルスが一定時間以
上断たれたときに駆動パルスを発生し、この駆動パルス
をリセット信号としてＣＰＵ１２に供給するようにして
いるので、種々の動作環境の変化に対して影響を受ける
ことが少なく、高い信頼性を備えたＣＰＵの誤差防止装
置を得ることができる。
【００３７】
【発明の効果】以上のように、本発明によれば、ＣＰＵ
のプログラム暴走を検出するために、周囲温度が大きく
変動した場合または電源電圧が大きく変動した場合にお
いて、それらの変動の影響を直接受けることの少ないワ
ンショットマルチバイブレータを用い、しかも、ワンシ
ョットマルチバイブレータにおいては、ＣＰＵから周期
的に供給されるリトリガパルスが一定時間以上断たれた
ときにパルスを発生し、このパルスをリセット信号とし
てＣＰＵに供給するようにしているので、種々の動作環
境の変化に対して影響を受けることが少なく、高い信頼
性を備えたＣＰＵの誤差防止装置を得ることができると
いう効果がある。
のプログラム暴走を検出するために、周囲温度が大きく
変動した場合または電源電圧が大きく変動した場合にお
いて、それらの変動の影響を直接受けることの少ないワ
ンショットマルチバイブレータを用い、しかも、ワンシ
ョットマルチバイブレータにおいては、ＣＰＵから周期
的に供給されるリトリガパルスが一定時間以上断たれた
ときにパルスを発生し、このパルスをリセット信号とし
てＣＰＵに供給するようにしているので、種々の動作環
境の変化に対して影響を受けることが少なく、高い信頼
性を備えたＣＰＵの誤差防止装置を得ることができると
いう効果がある。
【図１】本発明によるＣＰＵの誤動作防止装置の一実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図２】図１に図示されたＣＰＵの誤動作防止装置の各
部に得られる信号波形を示す波形図である。
部に得られる信号波形を示す波形図である。
【図３】既知のウオッチドックタイマー回路の構成の一
例を示す回路図である。
例を示す回路図である。
１ ワンショットマルチバイブレータ ２ アナログスイッチ回路 ３ プルダウン回路 ４ コンデンサ ５ 抵抗 ６ ダイオード ７ Ｔフリップフロップ（ＦＦ） ８ ノアゲート（ＮＯＲ） ９ トランジスタ １０ 直列抵抗 １１ ベース抵抗 １２ 中央処理ユニット（ＣＰＵ）
Claims (3)
- 【請求項１】 フリップフロップを含み、常時、入力に
中央制御ユニットからリトリガパルスが供給され、前記
リトリガパルスの供給が一定時間以上断たれたときに所
定時間持続する駆動パルスを出力するワンショットマル
チバイブレータと、前記ワンショットマルチバイブレー
タに接続され、前記ワンショットマルチバイブレータか
ら供給された駆動パルスを前記中央制御ユニットのリセ
ット端子に供給して前記中央制御ユニットをリセット
し、その後で前記中央制御ユニットから供給されるリセ
ット解除パルスにより、前記駆動パルスの前記中央制御
ユニットへの供給を停止するアナログスイッチ回路とを
備えていることを特徴とする中央制御ユニットの誤動作
防止装置。 - 【請求項２】 前記アナログスイッチ回路は、その出力
側に、前記駆動パルスが供給されたときに前記中央制御
ユニットのリセット端子を接地点にプルダウンするプル
ダウン回路が接続されていることを特徴とする請求項１
に記載の中央制御ユニットの誤動作防止装置。 - 【請求項３】 前記中央制御ユニットは、車両に用いら
れるものであることを特徴とする請求項１または２に記
載の中央制御ユニットの誤動作防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244885A JPH1091484A (ja) | 1996-09-17 | 1996-09-17 | 中央制御ユニットの誤動作防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244885A JPH1091484A (ja) | 1996-09-17 | 1996-09-17 | 中央制御ユニットの誤動作防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091484A true JPH1091484A (ja) | 1998-04-10 |
Family
ID=17125440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8244885A Pending JPH1091484A (ja) | 1996-09-17 | 1996-09-17 | 中央制御ユニットの誤動作防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1091484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6527237B2 (en) | 2001-07-02 | 2003-03-04 | Harman International Industries Incorporated | Crossbar bracket assembly for speakers and monitors |
-
1996
- 1996-09-17 JP JP8244885A patent/JPH1091484A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6527237B2 (en) | 2001-07-02 | 2003-03-04 | Harman International Industries Incorporated | Crossbar bracket assembly for speakers and monitors |
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