JPH1091484A - 中央制御ユニットの誤動作防止装置 - Google Patents
中央制御ユニットの誤動作防止装置Info
- Publication number
- JPH1091484A JPH1091484A JP8244885A JP24488596A JPH1091484A JP H1091484 A JPH1091484 A JP H1091484A JP 8244885 A JP8244885 A JP 8244885A JP 24488596 A JP24488596 A JP 24488596A JP H1091484 A JPH1091484 A JP H1091484A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- pulse
- control unit
- central control
- retrigger
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 種々の動作環境の変化があっても、通常の動
作時と同じように高い動作信頼性を維持させることが可
能なCPUの誤動作防止装置を提供する。 【解決手段】 フリップフロップ7を含み、常時入力に
CPU12から周期的にリトリガパルスが供給され、リ
トリガパルスの供給が一定時間以上断たれたときに、所
定時間持続する駆動パルスを出力するワンショットマル
チバイブレータ1と、ワンショットマルチバイブレータ
1に接続され、ワンショットマルチバイブレータ1から
供給された駆動パルスをCPU12のリセット端子に供
給してCPU12をリセットし、その後でCPU12か
ら供給されるリセット解除信号により、駆動パルスのC
PU12への供給を停止するアナログスイッチ回路2と
を備えている。
作時と同じように高い動作信頼性を維持させることが可
能なCPUの誤動作防止装置を提供する。 【解決手段】 フリップフロップ7を含み、常時入力に
CPU12から周期的にリトリガパルスが供給され、リ
トリガパルスの供給が一定時間以上断たれたときに、所
定時間持続する駆動パルスを出力するワンショットマル
チバイブレータ1と、ワンショットマルチバイブレータ
1に接続され、ワンショットマルチバイブレータ1から
供給された駆動パルスをCPU12のリセット端子に供
給してCPU12をリセットし、その後でCPU12か
ら供給されるリセット解除信号により、駆動パルスのC
PU12への供給を停止するアナログスイッチ回路2と
を備えている。
Description
【0001】
【発明の属する技術分野】本発明は、中央制御ユニット
(以下、これをCPUという)の誤動作防止装置に係わ
り、特に、CPUが周期的に出力するリトリガパルスを
監視し、リトリガパルスが一定時間以上出力されないと
き、CPUをリセットしてCPUのプログラム暴走を防
ぐようにしたCPUの動作防止装置に関する。
(以下、これをCPUという)の誤動作防止装置に係わ
り、特に、CPUが周期的に出力するリトリガパルスを
監視し、リトリガパルスが一定時間以上出力されないと
き、CPUをリセットしてCPUのプログラム暴走を防
ぐようにしたCPUの動作防止装置に関する。
【0002】
【従来の技術】一般に、CPUは、各部の動作中に何等
かの異常事態が発生すると、内蔵プログラムに従った制
御動作が行われなくなる状態、即ち、プログラム暴走状
態になることが知られている。
かの異常事態が発生すると、内蔵プログラムに従った制
御動作が行われなくなる状態、即ち、プログラム暴走状
態になることが知られている。
【0003】このようなCPUのプログラム暴走状態の
発生を阻止するため、常時、CPUのプログラム暴走状
態を監視していて、プログラム暴走状態が検出される
と、自動的にCPUをリセットし、CPUのプログラム
暴走に基づく誤制御動作の発生を防ぐ回路が既に提案さ
れており、その代表的な回路にウオッチドックタイマー
回路がある。
発生を阻止するため、常時、CPUのプログラム暴走状
態を監視していて、プログラム暴走状態が検出される
と、自動的にCPUをリセットし、CPUのプログラム
暴走に基づく誤制御動作の発生を防ぐ回路が既に提案さ
れており、その代表的な回路にウオッチドックタイマー
回路がある。
【0004】ここで、図3は、既知のウオッチドックタ
イマー回路の構成の一例を示す回路図である。
イマー回路の構成の一例を示す回路図である。
【0005】図3に示されるように、ウオッチドックタ
イマー回路31は、電圧比較器(COMP)32と、ア
ナログスイッチ33と、分圧抵抗34、35と、充電抵
抗36と、コンデンサ37とからなっている。
イマー回路31は、電圧比較器(COMP)32と、ア
ナログスイッチ33と、分圧抵抗34、35と、充電抵
抗36と、コンデンサ37とからなっている。
【0006】そして、電圧比較器32の一方の入力は、
充電抵抗36を介して電源端子B+に接続され、アナロ
グスイッチ33及びコンデンサ37の並列回路を介して
接地点に接続される。電圧比較器32の他方の入力は、
分圧抵抗34を介して電源端子B+に接続され、分圧抵
抗35を介して接地点に接続される。電圧比較器32の
出力は、CPU30のリセット端子に接続され、CPU
30の1つのポートがアナログスイッチ33の制御端に
接続されている。
充電抵抗36を介して電源端子B+に接続され、アナロ
グスイッチ33及びコンデンサ37の並列回路を介して
接地点に接続される。電圧比較器32の他方の入力は、
分圧抵抗34を介して電源端子B+に接続され、分圧抵
抗35を介して接地点に接続される。電圧比較器32の
出力は、CPU30のリセット端子に接続され、CPU
30の1つのポートがアナログスイッチ33の制御端に
接続されている。
【0007】前記構成によるウオッチドックタイマー回
路31は、概略、次のように動作する。
路31は、概略、次のように動作する。
【0008】CPU30は、そのメインルーチンに基づ
いて周期的にアナログスイッチ33の制御端に制御パル
スを供給し、制御パルスの供給時だけアナログスイッチ
33をスイッチオンする。このとき、コンデンサ37の
充電電荷は、オン状態になったアナログスイッチ33を
介して放電され、瞬時にコンデンサ37の充電電荷が0
になる。
いて周期的にアナログスイッチ33の制御端に制御パル
スを供給し、制御パルスの供給時だけアナログスイッチ
33をスイッチオンする。このとき、コンデンサ37の
充電電荷は、オン状態になったアナログスイッチ33を
介して放電され、瞬時にコンデンサ37の充電電荷が0
になる。
【0009】制御パルスの非供給時に、コンデンサ37
は充電抵抗36を介して充電され、その端子間電圧Vc
が順次上昇する。この場合、CPU30でプログラム暴
走を生じていないとすれば、コンデンサ37の端子間電
圧Vcが分圧抵抗34、35によって設定された分圧電
圧Vrに達しない内に、次の制御パルスがアナログスイ
ッチ33の制御端に供給され、コンデンサ37の充電電
荷を瞬時に放電させるので、電圧比較器32の一方の入
力に加わる電圧Vcが他方の入力に加わる電圧Vrを超
えることはなく、電圧比較器32からリセット信号がC
PU30に供給されない。
は充電抵抗36を介して充電され、その端子間電圧Vc
が順次上昇する。この場合、CPU30でプログラム暴
走を生じていないとすれば、コンデンサ37の端子間電
圧Vcが分圧抵抗34、35によって設定された分圧電
圧Vrに達しない内に、次の制御パルスがアナログスイ
ッチ33の制御端に供給され、コンデンサ37の充電電
荷を瞬時に放電させるので、電圧比較器32の一方の入
力に加わる電圧Vcが他方の入力に加わる電圧Vrを超
えることはなく、電圧比較器32からリセット信号がC
PU30に供給されない。
【0010】一方、CPU30の制御動作に異常が生
じ、プログラム暴走が発生したとすれば、コンデンサ3
7の端子間電圧Vcが分圧抵抗34、35によって設定
された分圧電圧Vrに達するようになっても、次の制御
パルスがアナログスイッチ33の制御端に供給されない
ので、電圧比較器32の一方の入力に加わる電圧Vcが
他方の入力に加わる電圧Vrを超えるようになり、電圧
比較器32からリセット信号が出力され、そのリセット
信号によってCPU30がリセットされる。
じ、プログラム暴走が発生したとすれば、コンデンサ3
7の端子間電圧Vcが分圧抵抗34、35によって設定
された分圧電圧Vrに達するようになっても、次の制御
パルスがアナログスイッチ33の制御端に供給されない
ので、電圧比較器32の一方の入力に加わる電圧Vcが
他方の入力に加わる電圧Vrを超えるようになり、電圧
比較器32からリセット信号が出力され、そのリセット
信号によってCPU30がリセットされる。
【0011】このように、ウオッチドックタイマー回路
31は、CPU30の制御動作時に何等かの異常の発生
によりプログラム暴走を生じた際、そのプログラム暴走
を検出して直ちにCPU30をリセットするので、CP
U30のプログラム暴走に基づく誤制御動作の発生を未
然に防ぐことができるものである。
31は、CPU30の制御動作時に何等かの異常の発生
によりプログラム暴走を生じた際、そのプログラム暴走
を検出して直ちにCPU30をリセットするので、CP
U30のプログラム暴走に基づく誤制御動作の発生を未
然に防ぐことができるものである。
【0012】
【発明が解決しようとする課題】自動車等の車両に用い
られるCPUは、車両走行時における安全性の確保を最
優先にする等の観点から、高い動作信頼性を有するもの
が必要であり、しかも、種々の動作環境の変化、例え
ば、比較的大きな周囲温度の変化や比較的大きな電源電
圧の変化に対しても、通常の動作時における動作信頼性
に匹敵した高い動作信頼性が必要になる。
られるCPUは、車両走行時における安全性の確保を最
優先にする等の観点から、高い動作信頼性を有するもの
が必要であり、しかも、種々の動作環境の変化、例え
ば、比較的大きな周囲温度の変化や比較的大きな電源電
圧の変化に対しても、通常の動作時における動作信頼性
に匹敵した高い動作信頼性が必要になる。
【0013】そして、自動車等の車両において、CPU
とともにウオッチドックタイマー回路が用いられる場合
は、前述のように、CPUに対する高い動作信頼性が要
求されるだけでなく、ウオッチドックタイマー回路につ
いても同じような高い動作信頼性が要求される。
とともにウオッチドックタイマー回路が用いられる場合
は、前述のように、CPUに対する高い動作信頼性が要
求されるだけでなく、ウオッチドックタイマー回路につ
いても同じような高い動作信頼性が要求される。
【0014】ところで、前記既知のウオッチドックタイ
マー回路31は、回路構成が比較的簡単であるという利
点を有し、通常動作時においては相応の高い動作信頼性
を備えているものの、比較的大きな周囲温度の変化や比
較的大きな電源電圧の変化に対して何等考慮されていな
いことから、自動車等の車両に用いた場合、通常動作時
と同じような相応の高い動作信頼性が期待できないとい
う問題がある。
マー回路31は、回路構成が比較的簡単であるという利
点を有し、通常動作時においては相応の高い動作信頼性
を備えているものの、比較的大きな周囲温度の変化や比
較的大きな電源電圧の変化に対して何等考慮されていな
いことから、自動車等の車両に用いた場合、通常動作時
と同じような相応の高い動作信頼性が期待できないとい
う問題がある。
【0015】本発明は、かかる問題点を解決するもの
で、その目的は、種々の動作環境の変化があっても、通
常の動作時と同じように高い動作信頼性を維持させるこ
とが可能なCPUの誤動作防止装置を提供することにあ
る。
で、その目的は、種々の動作環境の変化があっても、通
常の動作時と同じように高い動作信頼性を維持させるこ
とが可能なCPUの誤動作防止装置を提供することにあ
る。
【0016】
【課題を解決するための手段】前記目的を達成するため
に、本発明のCPUの誤動作防止装置は、ワンショット
マルチバイブレータとアナログスイッチ回路からなるも
ので、ワンショットマルチバイブレータは、CPUから
周期的に供給されるリトリガパルスが一定時間以上断た
れたときに所定時間持続する駆動パルスを出力し、アナ
ログスイッチ回路は、駆動パルスをCPUのリセット端
子に加えてCPUをリセットし、その後に、CPUから
供給されるれリセット解除パルスにより、CPUのリセ
ット端子への駆動パルスの供給を停止する手段を具備し
ている。
に、本発明のCPUの誤動作防止装置は、ワンショット
マルチバイブレータとアナログスイッチ回路からなるも
ので、ワンショットマルチバイブレータは、CPUから
周期的に供給されるリトリガパルスが一定時間以上断た
れたときに所定時間持続する駆動パルスを出力し、アナ
ログスイッチ回路は、駆動パルスをCPUのリセット端
子に加えてCPUをリセットし、その後に、CPUから
供給されるれリセット解除パルスにより、CPUのリセ
ット端子への駆動パルスの供給を停止する手段を具備し
ている。
【0017】前記手段によれば、周囲温度が大きく変動
した場合または電源電圧が大きく変動した場合、それら
の変動の影響を直接受けることの少ないワンショットマ
ルチバイブレータを用い、CPUから周期的に供給され
るリトリガパルスが一定時間以上断たれたことにより発
生するパルスをリセット信号としてCPUに供給するよ
うにしたので、種々の動作環境の変化に対して影響を受
けることの少ない高い信頼性を持ったCPUの誤差防止
装置が得られる。
した場合または電源電圧が大きく変動した場合、それら
の変動の影響を直接受けることの少ないワンショットマ
ルチバイブレータを用い、CPUから周期的に供給され
るリトリガパルスが一定時間以上断たれたことにより発
生するパルスをリセット信号としてCPUに供給するよ
うにしたので、種々の動作環境の変化に対して影響を受
けることの少ない高い信頼性を持ったCPUの誤差防止
装置が得られる。
【0018】
【発明の実施の形態】本発明の実施の形態において、C
PUの誤動作防止装置は、フリップフロップを含み、常
時、入力にCPUからリトリガパルスが供給され、リト
リガパルスの供給が一定時間以上断たれたときに所定時
間持続する駆動パルスを出力するワンショットマルチバ
イブレータと、ワンショットマルチバイブレータに接続
され、ワンショットマルチバイブレータから供給された
駆動パルスをCPUのリセット端子に供給してCPUを
リセットし、その後でCPUから供給されるリセット解
除パルスにより、駆動パルスのCPUへの供給を停止す
るアナログスイッチ回路とを備えているものである。
PUの誤動作防止装置は、フリップフロップを含み、常
時、入力にCPUからリトリガパルスが供給され、リト
リガパルスの供給が一定時間以上断たれたときに所定時
間持続する駆動パルスを出力するワンショットマルチバ
イブレータと、ワンショットマルチバイブレータに接続
され、ワンショットマルチバイブレータから供給された
駆動パルスをCPUのリセット端子に供給してCPUを
リセットし、その後でCPUから供給されるリセット解
除パルスにより、駆動パルスのCPUへの供給を停止す
るアナログスイッチ回路とを備えているものである。
【0019】本発明の実施の形態の好適例として、アナ
ログスイッチ回路は、その出力側に、駆動パルスが供給
されたときにCPUのリセット端子を接地点にプルダウ
ンするプルダウン回路が接続されているものである。
ログスイッチ回路は、その出力側に、駆動パルスが供給
されたときにCPUのリセット端子を接地点にプルダウ
ンするプルダウン回路が接続されているものである。
【0020】また、本発明の実施の形態の他の好適例と
して、CPUは、車両に用いられるものである。
して、CPUは、車両に用いられるものである。
【0021】本発明の実施の形態によれば、CPUのプ
ログラム暴走を検出するために、周囲温度が大きく変動
した場合または電源電圧が大きく変動した場合において
も、それらの変動の影響を直接受けることの少ないワン
ショットマルチバイブレータを用いており、ワンショッ
トマルチバイブレータは、CPUから周期的に供給され
るリトリガパルスが一定時間以上断たれたときにパルス
を発生し、このパルスをリセット信号としてCPUに供
給するようにしているので、種々の動作環境の変化に対
して影響を受けることの少ない高い信頼性を備えたCP
Uの誤差防止装置を得ることができる。
ログラム暴走を検出するために、周囲温度が大きく変動
した場合または電源電圧が大きく変動した場合において
も、それらの変動の影響を直接受けることの少ないワン
ショットマルチバイブレータを用いており、ワンショッ
トマルチバイブレータは、CPUから周期的に供給され
るリトリガパルスが一定時間以上断たれたときにパルス
を発生し、このパルスをリセット信号としてCPUに供
給するようにしているので、種々の動作環境の変化に対
して影響を受けることの少ない高い信頼性を備えたCP
Uの誤差防止装置を得ることができる。
【0022】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【0023】図1は、本発明によるCPUの誤動作防止
装置の一実施例の構成を示すブロック図である。
装置の一実施例の構成を示すブロック図である。
【0024】図1に示されるように、本実施例のCPU
の誤動作防止装置は、中央処理ユニット(CPU)12
の誤動作を防止するもので、Tフリップフロップ(F
F)7とノアゲート(NOR)8とを備えたワンショッ
トマルチバイブレータ1と、入力端、出力端及び制御端
を有するアナログスイッチ回路2と、トランジスタ9と
直列抵抗10とベース抵抗11とを備えたプルダウン回
路3と、コンデンサ4と、抵抗5と、ダイオード6とか
らなっている。
の誤動作防止装置は、中央処理ユニット(CPU)12
の誤動作を防止するもので、Tフリップフロップ(F
F)7とノアゲート(NOR)8とを備えたワンショッ
トマルチバイブレータ1と、入力端、出力端及び制御端
を有するアナログスイッチ回路2と、トランジスタ9と
直列抵抗10とベース抵抗11とを備えたプルダウン回
路3と、コンデンサ4と、抵抗5と、ダイオード6とか
らなっている。
【0025】そして、ワンショットマルチバイブレータ
1は、フリップフロップ7の入力ポートIにノアゲート
8の出力が結合された集積回路(IC)構成のもので、
ノアゲート8の一方の入力にCPU12のリトリガパル
ス出力端子が接続され、他方の入力に電源端子B+が接
続され、フリップフロップ7の反転出力ポート(−Q)
にアナログスイッチ回路2の入力端が接続される。フリ
ップフロップ7は、ポートT1 、T2 間にコンデンサ4
が接続され、ポートT2 と電源端子B+間に抵抗5とダ
イオード6が並列接続され、クリアポートCに電源端子
B+が接続される。プルダウン回路3において、トラン
ジスタ9は、ベースが直列抵抗10を介してアナログス
イッチ回路2の出力端に接続されるとともに、ベース抵
抗11を介して接地接続され、コレクタがCPU12の
リセット端子に接続され、エミッタが接地接続される。
アナログスイッチ回路2は、制御端がCPU12のリセ
ット解除パルス出力端子に接続される。
1は、フリップフロップ7の入力ポートIにノアゲート
8の出力が結合された集積回路(IC)構成のもので、
ノアゲート8の一方の入力にCPU12のリトリガパル
ス出力端子が接続され、他方の入力に電源端子B+が接
続され、フリップフロップ7の反転出力ポート(−Q)
にアナログスイッチ回路2の入力端が接続される。フリ
ップフロップ7は、ポートT1 、T2 間にコンデンサ4
が接続され、ポートT2 と電源端子B+間に抵抗5とダ
イオード6が並列接続され、クリアポートCに電源端子
B+が接続される。プルダウン回路3において、トラン
ジスタ9は、ベースが直列抵抗10を介してアナログス
イッチ回路2の出力端に接続されるとともに、ベース抵
抗11を介して接地接続され、コレクタがCPU12の
リセット端子に接続され、エミッタが接地接続される。
アナログスイッチ回路2は、制御端がCPU12のリセ
ット解除パルス出力端子に接続される。
【0026】また、図2は、図1に図示されたCPUの
誤動作防止装置において、各部(a乃至d点)に得られ
る信号波形を示す波形図である。
誤動作防止装置において、各部(a乃至d点)に得られ
る信号波形を示す波形図である。
【0027】図2において、最上段の信号波形は、CP
U12からワンショットマルチバイブレータ1に供給
(a点)されるリトリガパルスであり、2段目の信号波
形は、ワンショットマルチバイブレータ1から出力(b
点)される駆動パルスであり、3段目の信号波形は、C
PU12からアナログスイッチ回路2に供給(c点)さ
れるリセット解除パルスであり、最下段の信号波形は、
プルダウン回路3からCPU12のリセット端子に供給
(d点)されるリセットパルスである。
U12からワンショットマルチバイブレータ1に供給
(a点)されるリトリガパルスであり、2段目の信号波
形は、ワンショットマルチバイブレータ1から出力(b
点)される駆動パルスであり、3段目の信号波形は、C
PU12からアナログスイッチ回路2に供給(c点)さ
れるリセット解除パルスであり、最下段の信号波形は、
プルダウン回路3からCPU12のリセット端子に供給
(d点)されるリセットパルスである。
【0028】前記構成によるCPUの誤動作防止装置の
動作を、図2の波形図を併用して説明する。
動作を、図2の波形図を併用して説明する。
【0029】まず、CPU12がプログラム暴走を起し
ていない正常動作時には、図2の最上段の波形図の正常
時の信号波形に示されるように、CPU12が周期的に
リトリガパルスを発生し、ワンショットマルチバイブレ
ータ1のノアゲート8に加える。この状態のときに、ワ
ンショットマルチバイブレータ1は、駆動パルスを発生
せず、その反転出力端子(−Q)のレベルは、図2の2
段目の波形図の正常時の信号波形に示されるように、ゼ
ロレベルを維持している。そして、このゼロレベルは、
閉じているアナログスイッチ回路2を介してプルダウン
回路3に加えられ、プルダウン回路3のトランジスタ9
をオフに維持するので、図2の最下段の波形図の正常時
の信号波形に示されるように、CPU12に負極性のリ
セットパルスが供給されない。このため、CPU12
は、リセットされずに制御動作を続行し、図2の3段目
の波形図の正常時の信号波形に示されるように、CPU
12からアナログスイッチ回路2に負極性のリセット解
除パルスが供給されず、アナログスイッチ回路2は閉じ
たままになっている。
ていない正常動作時には、図2の最上段の波形図の正常
時の信号波形に示されるように、CPU12が周期的に
リトリガパルスを発生し、ワンショットマルチバイブレ
ータ1のノアゲート8に加える。この状態のときに、ワ
ンショットマルチバイブレータ1は、駆動パルスを発生
せず、その反転出力端子(−Q)のレベルは、図2の2
段目の波形図の正常時の信号波形に示されるように、ゼ
ロレベルを維持している。そして、このゼロレベルは、
閉じているアナログスイッチ回路2を介してプルダウン
回路3に加えられ、プルダウン回路3のトランジスタ9
をオフに維持するので、図2の最下段の波形図の正常時
の信号波形に示されるように、CPU12に負極性のリ
セットパルスが供給されない。このため、CPU12
は、リセットされずに制御動作を続行し、図2の3段目
の波形図の正常時の信号波形に示されるように、CPU
12からアナログスイッチ回路2に負極性のリセット解
除パルスが供給されず、アナログスイッチ回路2は閉じ
たままになっている。
【0030】次に、CPU12に何等かの原因によって
異常が発生し、CPU12がプログラム暴走を起し始め
ると、図2の最上段の波形図の異常時の信号波形に示さ
れるように、CPU12による周期的なリトリガパルス
の発生が止まり、ワンショットマルチバイブレータ1の
ノアゲート8にリトリガパルスが加わらなくなる。ワン
ショットマルチバイブレータ1は、リトリガパルスの供
給が一定時間、例えば、正常時のリトリガパルスの発生
周期の2倍程度の間断たれると、図2の2段目の波形図
の異常時の信号波形に示されるように、所定時間持続す
る駆動パルスを発生する。
異常が発生し、CPU12がプログラム暴走を起し始め
ると、図2の最上段の波形図の異常時の信号波形に示さ
れるように、CPU12による周期的なリトリガパルス
の発生が止まり、ワンショットマルチバイブレータ1の
ノアゲート8にリトリガパルスが加わらなくなる。ワン
ショットマルチバイブレータ1は、リトリガパルスの供
給が一定時間、例えば、正常時のリトリガパルスの発生
周期の2倍程度の間断たれると、図2の2段目の波形図
の異常時の信号波形に示されるように、所定時間持続す
る駆動パルスを発生する。
【0031】そして、この駆動パルスは、閉じているア
ナログスイッチ回路2を介してプルダウン回路3に加え
られ、プルダウン回路3のトランジスタ9をオンにし、
そのコレクタを接地電位に低下させるので、図2の最下
段の波形図の異常時の信号波形に示されるように、CP
U12に負極性のリセットパルスが供給される。
ナログスイッチ回路2を介してプルダウン回路3に加え
られ、プルダウン回路3のトランジスタ9をオンにし、
そのコレクタを接地電位に低下させるので、図2の最下
段の波形図の異常時の信号波形に示されるように、CP
U12に負極性のリセットパルスが供給される。
【0032】このとき、CPU12は、リセットされ、
それまで実行していた制御動作を一時的に停止し、図2
の3段目の波形図の異常時の信号波形に示されるよう
に、アナログスイッチ回路2に負極性のリセット解除パ
ルスを供給する。アナログスイッチ回路2は、リセット
解除パルスが供給された後、ある時間が経過したとき、
閉じた状態から開いた状態に変化し、駆動パルスのプル
ダウン回路3への供給を停止する。プルダウン回路3
は、駆動パルスの供給停止によりトランジスタ9がオフ
になり、CPU12に対する負極性のリセットパルスの
供給を停止する。
それまで実行していた制御動作を一時的に停止し、図2
の3段目の波形図の異常時の信号波形に示されるよう
に、アナログスイッチ回路2に負極性のリセット解除パ
ルスを供給する。アナログスイッチ回路2は、リセット
解除パルスが供給された後、ある時間が経過したとき、
閉じた状態から開いた状態に変化し、駆動パルスのプル
ダウン回路3への供給を停止する。プルダウン回路3
は、駆動パルスの供給停止によりトランジスタ9がオフ
になり、CPU12に対する負極性のリセットパルスの
供給を停止する。
【0033】それにより、CPU12は、固有の立ち上
がり時間を経た後で、再び、所定プログラムに従った制
御動作の実行を開始し、図2の最上段の波形図の後半の
正常時の信号波形に示されるように、CPU12は再び
リトリガパルスを発生し、ワンショットマルチバイブレ
ータ1のノアゲート8に加える。
がり時間を経た後で、再び、所定プログラムに従った制
御動作の実行を開始し、図2の最上段の波形図の後半の
正常時の信号波形に示されるように、CPU12は再び
リトリガパルスを発生し、ワンショットマルチバイブレ
ータ1のノアゲート8に加える。
【0034】その後、CPU12がプログラム暴走を起
こさない正常動作を行っているとすれば、図2の最上段
の波形図の後半の正常時の信号波形に示されるように、
CPU12は周期的にリトリガパルスを発生し、ワンシ
ョットマルチバイブレータ1のノアゲート8に加え、ま
た、図2の3段目の波形図の後半の正常時の信号波形に
示されるように、アナログスイッチ回路2への負極性の
リセット解除パルスの供給を停止する。この状態になる
と、ワンショットマルチバイブレータ1は、駆動パルス
の発生を停止し、その反転出力端子(−Q)のレベル
は、図2の2段目の波形図の後半の正常時の信号波形に
示されるように、ゼロレベルに降下する。このゼロレベ
ルは、リセット解除パルスの供給の停止によって開いた
状態から閉じた状態に変化したアナログスイッチ回路2
を介してプルダウン回路3に加えられ、プルダウン回路
3のトランジスタ9を続いてオフにするので、図2の最
下段の波形図の後半の正常時の信号波形に示されるよう
に、CPU12に負極性のリセットパルスが供給されな
い。このため、CPU12は、リセットされずに制御動
作を続行する。
こさない正常動作を行っているとすれば、図2の最上段
の波形図の後半の正常時の信号波形に示されるように、
CPU12は周期的にリトリガパルスを発生し、ワンシ
ョットマルチバイブレータ1のノアゲート8に加え、ま
た、図2の3段目の波形図の後半の正常時の信号波形に
示されるように、アナログスイッチ回路2への負極性の
リセット解除パルスの供給を停止する。この状態になる
と、ワンショットマルチバイブレータ1は、駆動パルス
の発生を停止し、その反転出力端子(−Q)のレベル
は、図2の2段目の波形図の後半の正常時の信号波形に
示されるように、ゼロレベルに降下する。このゼロレベ
ルは、リセット解除パルスの供給の停止によって開いた
状態から閉じた状態に変化したアナログスイッチ回路2
を介してプルダウン回路3に加えられ、プルダウン回路
3のトランジスタ9を続いてオフにするので、図2の最
下段の波形図の後半の正常時の信号波形に示されるよう
に、CPU12に負極性のリセットパルスが供給されな
い。このため、CPU12は、リセットされずに制御動
作を続行する。
【0035】そして、再び、CPU12に何等かの原因
によって異常が発生したときは、前述の異常時の動作と
同じ動作が繰返し実行される。
によって異常が発生したときは、前述の異常時の動作と
同じ動作が繰返し実行される。
【0036】このように、本実施例によれば、自動車等
の車両にCPU12とともに用いた場合、周囲温度が大
きく変動したり、または、電源電圧が大きく変動したり
しても、それらの変動の影響を直接受けることの少ない
ワンショットマルチバイブレータ1を用いているととも
に、ワンショットマルチバイブレータ1では、CPU1
2から周期的に供給されるリトリガパルスが一定時間以
上断たれたときに駆動パルスを発生し、この駆動パルス
をリセット信号としてCPU12に供給するようにして
いるので、種々の動作環境の変化に対して影響を受ける
ことが少なく、高い信頼性を備えたCPUの誤差防止装
置を得ることができる。
の車両にCPU12とともに用いた場合、周囲温度が大
きく変動したり、または、電源電圧が大きく変動したり
しても、それらの変動の影響を直接受けることの少ない
ワンショットマルチバイブレータ1を用いているととも
に、ワンショットマルチバイブレータ1では、CPU1
2から周期的に供給されるリトリガパルスが一定時間以
上断たれたときに駆動パルスを発生し、この駆動パルス
をリセット信号としてCPU12に供給するようにして
いるので、種々の動作環境の変化に対して影響を受ける
ことが少なく、高い信頼性を備えたCPUの誤差防止装
置を得ることができる。
【0037】
【発明の効果】以上のように、本発明によれば、CPU
のプログラム暴走を検出するために、周囲温度が大きく
変動した場合または電源電圧が大きく変動した場合にお
いて、それらの変動の影響を直接受けることの少ないワ
ンショットマルチバイブレータを用い、しかも、ワンシ
ョットマルチバイブレータにおいては、CPUから周期
的に供給されるリトリガパルスが一定時間以上断たれた
ときにパルスを発生し、このパルスをリセット信号とし
てCPUに供給するようにしているので、種々の動作環
境の変化に対して影響を受けることが少なく、高い信頼
性を備えたCPUの誤差防止装置を得ることができると
いう効果がある。
のプログラム暴走を検出するために、周囲温度が大きく
変動した場合または電源電圧が大きく変動した場合にお
いて、それらの変動の影響を直接受けることの少ないワ
ンショットマルチバイブレータを用い、しかも、ワンシ
ョットマルチバイブレータにおいては、CPUから周期
的に供給されるリトリガパルスが一定時間以上断たれた
ときにパルスを発生し、このパルスをリセット信号とし
てCPUに供給するようにしているので、種々の動作環
境の変化に対して影響を受けることが少なく、高い信頼
性を備えたCPUの誤差防止装置を得ることができると
いう効果がある。
【図1】本発明によるCPUの誤動作防止装置の一実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図2】図1に図示されたCPUの誤動作防止装置の各
部に得られる信号波形を示す波形図である。
部に得られる信号波形を示す波形図である。
【図3】既知のウオッチドックタイマー回路の構成の一
例を示す回路図である。
例を示す回路図である。
1 ワンショットマルチバイブレータ 2 アナログスイッチ回路 3 プルダウン回路 4 コンデンサ 5 抵抗 6 ダイオード 7 Tフリップフロップ(FF) 8 ノアゲート(NOR) 9 トランジスタ 10 直列抵抗 11 ベース抵抗 12 中央処理ユニット(CPU)
Claims (3)
- 【請求項1】 フリップフロップを含み、常時、入力に
中央制御ユニットからリトリガパルスが供給され、前記
リトリガパルスの供給が一定時間以上断たれたときに所
定時間持続する駆動パルスを出力するワンショットマル
チバイブレータと、前記ワンショットマルチバイブレー
タに接続され、前記ワンショットマルチバイブレータか
ら供給された駆動パルスを前記中央制御ユニットのリセ
ット端子に供給して前記中央制御ユニットをリセット
し、その後で前記中央制御ユニットから供給されるリセ
ット解除パルスにより、前記駆動パルスの前記中央制御
ユニットへの供給を停止するアナログスイッチ回路とを
備えていることを特徴とする中央制御ユニットの誤動作
防止装置。 - 【請求項2】 前記アナログスイッチ回路は、その出力
側に、前記駆動パルスが供給されたときに前記中央制御
ユニットのリセット端子を接地点にプルダウンするプル
ダウン回路が接続されていることを特徴とする請求項1
に記載の中央制御ユニットの誤動作防止装置。 - 【請求項3】 前記中央制御ユニットは、車両に用いら
れるものであることを特徴とする請求項1または2に記
載の中央制御ユニットの誤動作防止装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8244885A JPH1091484A (ja) | 1996-09-17 | 1996-09-17 | 中央制御ユニットの誤動作防止装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8244885A JPH1091484A (ja) | 1996-09-17 | 1996-09-17 | 中央制御ユニットの誤動作防止装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1091484A true JPH1091484A (ja) | 1998-04-10 |
Family
ID=17125440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8244885A Pending JPH1091484A (ja) | 1996-09-17 | 1996-09-17 | 中央制御ユニットの誤動作防止装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1091484A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6527237B2 (en) | 2001-07-02 | 2003-03-04 | Harman International Industries Incorporated | Crossbar bracket assembly for speakers and monitors |
-
1996
- 1996-09-17 JP JP8244885A patent/JPH1091484A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6527237B2 (en) | 2001-07-02 | 2003-03-04 | Harman International Industries Incorporated | Crossbar bracket assembly for speakers and monitors |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2002153086A (ja) | 電動パワーステアリング制御装置 | |
JPH06110738A (ja) | マイクロプロセッサの作動モニター装置 | |
US5426776A (en) | Microprocessor watchdog circuit | |
JPH061860Y2 (ja) | 車速自動制御装置 | |
US20220029526A1 (en) | Device and method for discharging a dc link capacitor | |
US6949932B2 (en) | Method for monitoring a power supply of a control unit in a motor vehicle | |
JPH01245333A (ja) | 情報処理および制御装置 | |
EP3098826B1 (en) | Switch monitoring circuit | |
JPH1091484A (ja) | 中央制御ユニットの誤動作防止装置 | |
JP2556156B2 (ja) | 車載用制御装置のマイクロコンピュータ暴走監視装置 | |
JPH10116106A (ja) | スイッチ開閉状態検出回路 | |
JP3221367B2 (ja) | 無停電電源装置 | |
US20190146547A1 (en) | Semiconductor integrated circuit device | |
JP2019054636A (ja) | 電力変換システム | |
JPH04291634A (ja) | マイコンの故障検知回路 | |
WO2022186376A1 (ja) | 組電池管理システム | |
KR100579278B1 (ko) | 하이브리드 전기자동차 엔진 제어장치의 전원 제어장치 | |
JP3794112B2 (ja) | パルス電源並びに異常検出方法 | |
JPS61248772A (ja) | プリンタ付電子機器 | |
JPH103409A (ja) | マイクロコンピュータ監視システム及びこれに用いられる半導体集積回路装置 | |
JPS625726Y2 (ja) | ||
JP2745129B2 (ja) | 電動式パワーステアリング装置 | |
JP2571090Y2 (ja) | ウォッチドッグ回路 | |
JPH07141225A (ja) | 暴走監視装置 | |
KR100775328B1 (ko) | 마이컴 리셋 장치 |