JPH03201131A - ループ命令処理方式 - Google Patents
ループ命令処理方式Info
- Publication number
- JPH03201131A JPH03201131A JP34241689A JP34241689A JPH03201131A JP H03201131 A JPH03201131 A JP H03201131A JP 34241689 A JP34241689 A JP 34241689A JP 34241689 A JP34241689 A JP 34241689A JP H03201131 A JPH03201131 A JP H03201131A
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- JP
- Japan
- Prior art keywords
- processing
- loop
- register
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- loops
- Prior art date
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- Pending
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- 238000003672 processing method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の目的】
（産業上の利用分野）
本発明は、コンピュータにおけるプログラムの処理方式
、特に、ループ命令処理方式に関する。 （従来の技術） 近年、コンピュータによる処理量の増大に伴い、処理時
間の短縮化につながるプログラム処理のスピードアップ
が要望されている。 コンピュータにおけるプログラム処理の一つであるルー
プ命令においては、ループ回数をレジスタ、カウンタ、
あるいはメモリに記憶し、ループ命令の実行毎にそのル
ープ回数から「１」を減算し、この減算の結果、レジス
タ、カウンタ、あるいはメモリに記憶されているループ
回数がｒＯＪでｔｌければ指定されている番地に分岐し
てループ動作を繰返し、また、ｒＯＪであれば分岐せず
にプログラムが次の番地に移り、ループから抜は出すの
が通常のループ命令の処理であった。 （発明が解決しようとする課１ｉ） 上記したように、ループ命令の処理を行なう場合、ルー
プ回数から減算を行なった後、ループ回数がｒＯＪかど
うかを判定することによって分岐していた。このように
、減算と判定を順次処理で行われていたため、ループ命
令の処理に時間がかかり、プログラム処理のスピードア
ップという要望の点で問題があった。 本発明は、上記事情に鑑みてなされたもので、ループ命
令を高速処理するための方式を提供することを目的とす
る。 ［発明の構成］ （課題を解決するための手段と作用〉 本発明は、上記目的を達成するために、ループ命令の処
理において、ループ回数を記憶する記憶手段と、この記
憶手段に記憶されているループ回数から所定数を減算す
る減算手段と、この減算手段による減算処理と同時に上
記ループ回数がループ処理終了の直前の状態かどうかを
判定する判定手段とを具備した構成としたので、ループ
回数の減算と分岐のための判定が並列に処理されること
により、ループ命令の処理時間を２倍に高速化すること
ができる。 （実施例〉 以下、図面を参照して本発明の詳細な説明する。 図面は、本発明の一実施例の構成を示す回路図である。 図面に示すように、ループ命令のループ回数が信号線ｌ
からセレクタ１を介して記憶回路、例えば、レジスタ３
に設定される。セレクタ２は、信号線ｌから入力される
ループ回数をレジスタ３に初期ロードするか、信号線４
によりレジスタ３の内容を保持するか、あるいは、減算
器５において減算された値を信号線４によりレジスタ３
に記憶するかのいずれかを、図示しない制御部からの指
令に基づいて選択するゲートである。ループ命令が実行
されると、レジスタ３の内容は、減算１１５と判定回路
７に同時にそれぞれ入力される。減算ｒｉ５においては
、所定数、例えば「１」がレジスタ３の内容から減算さ
れ、その結果は信号線Ｂを通ってセレクタ２を介しレジ
スタ３に記憶される。 また、ゲート回路である判定回路７においては、レジス
タ３の内容がｒｌＪかどうかの判定、即ち、ループ処理
終了の直前の状態かどうかの判定を行ない、その判定出
力は、制御回路に供給される。 この判定結果がｒｌＪであれば、分岐しないで次の番地
にプログラムが移り、ループから抜は出す処理を行なう
。また、「ｌ」でなければ、指定されている番地に分岐
してループを繰返す。 以下、上記構成の本発明の一実施例の作用について説明
する。 プログラムがループ命令の処理を行なうルーチンに入る
と、プログラムに設定されているループ回数、例えば「
５」が信号線１からセレクタ２を通ってレジスタ３に初
期ロードされる。ループ命令が実行されないときには、
信号線４によりレジスタ３に記憶されているループ回数
は保持される。 一方、ループ命令が実行されると、次の二つの動作の並
列処理が行われる。即ち、一つの動作は、レジスタ３の
内容「５」が減算器５に出力され、減算器５においてレ
ジスタ３の内容「５」からｒｌＪを減算し、その結果「
４」が信号線６を通ってレジスタ３に記憶される。他の
動作は、レジスタ３の内容「５」が判定回路７に出力さ
れ、レジスタ３の内容「５」が「１」かどうかの判定が
行われる。この場合、レジスタ３の内容は「１」でない
ので、指定されている番地に分岐して上記したループ動
作を繰返す。 上記動作を繰返すと、レジスタ３の内容が「１」、即ち
、ループ処理は終了の直前の状態となる。 この状態で「減算」と「判定」の動作をおこなうと、判
定回路７でレジスタ３の内容が「１」と判定され、分岐
しないで次の番地にプログラムが移り、ループから抜は
出す処理を行なう。 以上のように、ループ命令の処理時に、「減算」と「判
定」の二つの動作が並列に同時処理される。 なお、上記実施例では、記憶回路をレジスタとして説明
したが、これに限ることはなく、例えば、カウンタ、あ
るいはメモリであってもよい。 また、本発明は上記実施例に限定されることなく種々変
形可能なことは勿論である。 【発明の効果］ 以上詳述したように、本発明のループ命令処理方式によ
れば、「減算」と「判定」の二つの動作が並列に処理さ
れるので、「減算」と「判定」を順次に処理する従来に
比較し、処理速度を２倍に高速化することが達成される
。
、特に、ループ命令処理方式に関する。 （従来の技術） 近年、コンピュータによる処理量の増大に伴い、処理時
間の短縮化につながるプログラム処理のスピードアップ
が要望されている。 コンピュータにおけるプログラム処理の一つであるルー
プ命令においては、ループ回数をレジスタ、カウンタ、
あるいはメモリに記憶し、ループ命令の実行毎にそのル
ープ回数から「１」を減算し、この減算の結果、レジス
タ、カウンタ、あるいはメモリに記憶されているループ
回数がｒＯＪでｔｌければ指定されている番地に分岐し
てループ動作を繰返し、また、ｒＯＪであれば分岐せず
にプログラムが次の番地に移り、ループから抜は出すの
が通常のループ命令の処理であった。 （発明が解決しようとする課１ｉ） 上記したように、ループ命令の処理を行なう場合、ルー
プ回数から減算を行なった後、ループ回数がｒＯＪかど
うかを判定することによって分岐していた。このように
、減算と判定を順次処理で行われていたため、ループ命
令の処理に時間がかかり、プログラム処理のスピードア
ップという要望の点で問題があった。 本発明は、上記事情に鑑みてなされたもので、ループ命
令を高速処理するための方式を提供することを目的とす
る。 ［発明の構成］ （課題を解決するための手段と作用〉 本発明は、上記目的を達成するために、ループ命令の処
理において、ループ回数を記憶する記憶手段と、この記
憶手段に記憶されているループ回数から所定数を減算す
る減算手段と、この減算手段による減算処理と同時に上
記ループ回数がループ処理終了の直前の状態かどうかを
判定する判定手段とを具備した構成としたので、ループ
回数の減算と分岐のための判定が並列に処理されること
により、ループ命令の処理時間を２倍に高速化すること
ができる。 （実施例〉 以下、図面を参照して本発明の詳細な説明する。 図面は、本発明の一実施例の構成を示す回路図である。 図面に示すように、ループ命令のループ回数が信号線ｌ
からセレクタ１を介して記憶回路、例えば、レジスタ３
に設定される。セレクタ２は、信号線ｌから入力される
ループ回数をレジスタ３に初期ロードするか、信号線４
によりレジスタ３の内容を保持するか、あるいは、減算
器５において減算された値を信号線４によりレジスタ３
に記憶するかのいずれかを、図示しない制御部からの指
令に基づいて選択するゲートである。ループ命令が実行
されると、レジスタ３の内容は、減算１１５と判定回路
７に同時にそれぞれ入力される。減算ｒｉ５においては
、所定数、例えば「１」がレジスタ３の内容から減算さ
れ、その結果は信号線Ｂを通ってセレクタ２を介しレジ
スタ３に記憶される。 また、ゲート回路である判定回路７においては、レジス
タ３の内容がｒｌＪかどうかの判定、即ち、ループ処理
終了の直前の状態かどうかの判定を行ない、その判定出
力は、制御回路に供給される。 この判定結果がｒｌＪであれば、分岐しないで次の番地
にプログラムが移り、ループから抜は出す処理を行なう
。また、「ｌ」でなければ、指定されている番地に分岐
してループを繰返す。 以下、上記構成の本発明の一実施例の作用について説明
する。 プログラムがループ命令の処理を行なうルーチンに入る
と、プログラムに設定されているループ回数、例えば「
５」が信号線１からセレクタ２を通ってレジスタ３に初
期ロードされる。ループ命令が実行されないときには、
信号線４によりレジスタ３に記憶されているループ回数
は保持される。 一方、ループ命令が実行されると、次の二つの動作の並
列処理が行われる。即ち、一つの動作は、レジスタ３の
内容「５」が減算器５に出力され、減算器５においてレ
ジスタ３の内容「５」からｒｌＪを減算し、その結果「
４」が信号線６を通ってレジスタ３に記憶される。他の
動作は、レジスタ３の内容「５」が判定回路７に出力さ
れ、レジスタ３の内容「５」が「１」かどうかの判定が
行われる。この場合、レジスタ３の内容は「１」でない
ので、指定されている番地に分岐して上記したループ動
作を繰返す。 上記動作を繰返すと、レジスタ３の内容が「１」、即ち
、ループ処理は終了の直前の状態となる。 この状態で「減算」と「判定」の動作をおこなうと、判
定回路７でレジスタ３の内容が「１」と判定され、分岐
しないで次の番地にプログラムが移り、ループから抜は
出す処理を行なう。 以上のように、ループ命令の処理時に、「減算」と「判
定」の二つの動作が並列に同時処理される。 なお、上記実施例では、記憶回路をレジスタとして説明
したが、これに限ることはなく、例えば、カウンタ、あ
るいはメモリであってもよい。 また、本発明は上記実施例に限定されることなく種々変
形可能なことは勿論である。 【発明の効果］ 以上詳述したように、本発明のループ命令処理方式によ
れば、「減算」と「判定」の二つの動作が並列に処理さ
れるので、「減算」と「判定」を順次に処理する従来に
比較し、処理速度を２倍に高速化することが達成される
。
図面は本発明の一実施例の構成を示す回路図である。
３・・・レジスタ（記憶手段）
５・・・減算器（減算手段）、
７・・・判定回路（判定手段）
Claims (1)
- ループ命令の処理において、ループ回数を記憶する記憶
手段と、この記憶手段に記憶されているループ回数から
所定数を減算する減算手段と、この減算手段による減算
処理と同時に上記ループ回数がループ処理終了の直前の
状態かどうかを判定する判定手段とを具備したことを特
徴とするループ命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34241689A JPH03201131A (ja) | 1989-12-28 | 1989-12-28 | ループ命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34241689A JPH03201131A (ja) | 1989-12-28 | 1989-12-28 | ループ命令処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201131A true JPH03201131A (ja) | 1991-09-03 |
Family
ID=18353562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34241689A Pending JPH03201131A (ja) | 1989-12-28 | 1989-12-28 | ループ命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201131A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6223282B1 (en) | 1997-12-29 | 2001-04-24 | Samsung Electronics Co., Ltd. | Circuit for controlling execution of loop in digital signal processing chip |
-
1989
- 1989-12-28 JP JP34241689A patent/JPH03201131A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6223282B1 (en) | 1997-12-29 | 2001-04-24 | Samsung Electronics Co., Ltd. | Circuit for controlling execution of loop in digital signal processing chip |
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