JPH04195225A

JPH04195225A - 情報処理装置

Info

Publication number: JPH04195225A
Application number: JP31975890A
Authority: JP
Inventors: Koji Okumura; 浩司奥村; Toru Hiraoka; 徹平岡; Koji Nakamura; 幸二中村
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd; Hitachi Micro Systems Inc
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd; Renesas Technology America Inc
Priority date: 1990-11-22
Filing date: 1990-11-22
Publication date: 1992-07-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置に関し、特に、ストレージオペ
ランドラップアラウンド制御による演算機能を有する第
１演算器および先行する演算を行う第２演算器を有する
情報処理装置において、総合的に演算処理を高速に行う
ことを可能とした情報処理装置に関するものである。

〔従来の技術〕

従来、情報処理装置において、命令の処理を高速に行う
ため、ストレージオペランドラップアラウンド制御によ
る演算機能を備えた演算器が設けられている。ストレー
ジオペランドラップアラウンド制御による演算機能は、
先行命令で格納した記憶領域のデータを後続命令でオペ
ランドデータとして使用する命令列の処理を行う場合、
当該先行命令および後続命令の組合せからなる命令列が
検出されると、先行命令の処理における記憶領域へのデ
ータ格納を待たずに、汎用レジスタ等に存在する当該先
行命令の格納データを後続命令のオペランドとして使用
する演算制御を行う演算機能である。

第３図は、ストレージオペランドラップアラウンド制御
による演算機能を有する演算器を備えた情報処理装置の
ブロック図である。第３図のブロック図は、そのまま命
令処理の流れを示すブロック図となっている。

第３図において、４１は命令レジスタ、４２はアドレス
計算器、４３はメモリ、４４は選択回路、４５はＳ　Ｏ
Ｗ（Ｓｔｒａｇｅ　０ｐｅｒａｎｄ　Ｗｒａｐａｒｏｕ
ｎｄ）制御回路、４６は演算器、４７は汎用レジスタで
ある。

命令レジスタ４１に格納された命令列からの指示を受け
て、アドレス計算器４２は、命令の処理を行うためのオ
ペランドアドレス、ストアアドレス等を計算し、メモリ
４３における記憶領域の命令処理のデータを特定する。

メモリ４３からの演算データは、選択回路４４を介して
演算器４６に供給される。演算器４６は、演算を行った
演算結果を汎用レジスタ４７またはメモリ４３に格納し
、また、演算結果を選択回路４４を介して直接に次の演
算に利用する。ＳＯＷ制御回路４５は、選択回路４４を
制御して、特定の命令列の処理において、前回の演算結
果を選択回路４４を介して直接に演算器４６に与え１次
の演算に利用するストレージオペランドラップアラウン
ド機能による演算制御を行う。

メモリに演算結果を格納する先行命令を命令Ａとし、先
行命令が格納したメモリ領域をオペランドデータとして
必要とする後続命令を命令Ｂとして、ストレージオペラ
ンドラップアラウンド機能による演算制御を説明する。

命令Ａは命令レジスタ４１にセットされ、演算に必要な
オペランドデータを汎用レジスタ４７から読出し、演算
器４６により演算を実行する。また、アドレス計算器４
２によりストアアドレスを求め、メモリ４３に演算器４
６で求めた演算結果を格納する。ここで、先行命令であ
る命令Ａの演算結果を格納するストアアドレスと、後続
命令である命令Ｂの必要とするオペランドデータのオペ
ランドアドレスが、一致するか否かをＳＯＷ制御回路４
５により検出し、一致した場合、命令Ａの演算結果を選
択回路４４で選択し、命令Ｂのオペランドデータとして
演算を実行する。

なお、この種のストレージオペランドラップアラウンド
機能による演算制御を行う演算器に関連する文献として
は、特開昭６０−１５７４６号公報が挙げられる。

〔発明が解決しようとする課題〕

ところで、上述の従来の技術によるストレージオペラン
ドラップアラウンド機能による演算制御を行う情報処理
装置においては、演算処理を高速化するため、簡単な演
算の一部の命令処理を第１演算器より先行して実行する
第２演算器が設けられている場合の演算制御方法につい
て配慮がされていない、すなわち、先行命令のストアア
ドレスと後続命令のオペランドアドレスが一致するため
。

第１演算器でストレージオペランドラップアラウンド制
御による演算を行い、第２演算器ではストレージオペラ
ンドラップアラウンドを行わなし）場合、先行命令を第
１演算器でストレージオペランドラップアラウンド制御
による演算を行４Ｎ、後続命令を第２演算器で実行する
と、第２演算器の演算制御では、先行命令の演算結果が
メモリに格納される処理を待ち、格納された演算結果を
後続命令のオペランドデータとしてメモリより読出して
から演算を実行することになる。このため、第２演算器
より、ストレージオペランドラップアラウンドによりメ
モリに格納する前の先行命令の演算結果を後続命令のオ
ペランドデータとして演算を実行する第１演算器の方が
、後該後続命令を先行して実行してしまう。

本来、第２演算器は、アドレス計算に使用される汎用レ
ジスタや、分岐判定に必要なコンデイションコードを第
１演算器より早く確定して、アドレス計算２介岐判定な
どの高速化を図るために設けられているものであり、第
１演算器の方が先行することを許すと第２演算器をもつ
有意性が損なわれてしまうという問題がある。

本発明の目的は、ストレージオペランドラップアラウン
ド制御による演算機能を有する第１演算器および先行す
る演算を行う第２演算器を有する情報処理装置において
、総合的に演算処理を高速に行うことを可能とした情報
処理装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために１本発明の情報処理装置は、
ストレージオペランドラップアラウンド制御による命令
演算を行う第１演算器と、第１演算器に対する命令演算
に先行する演算を行う第２演算器と、第１演算器のみで
ストレージオペランドラップアラウンド制御による演算
の実行を検出する検出回路と、検出回路からの信号によ
り第２演算器による後続命令の先行演算の実行を抑止す
る制御回路とを備えることを特徴とする。

〔作用〕

これによれば、情報処理装置には、第１演算器と、第２
演算器と、検出回路と、制御回路とが備えられる。

第１演算器は、全ての命令処理の演算を行う演算器であ
り、演算可能な場合にストレージオペランドラップアラ
ウンド制御による命令演算を行う演算器である。第２演
算器は、第１演算器に対する命令演算に先行する一部の
演算を行う、そして。

検出回路が、第１演算器のみでストレージオペランドラ
ップアラウンド制御による演算の実行を検出すると、制
御回路が、検出回路からの信号により第２演算器による
後続命令の先行演算の実行を抑止する。

第１演算器および第２演算器を有する情報処理装置にお
いては、第２演算器では演算不可能な命令処理は、第１
演算器により演算結果が求められる。その間、第２演算
器はさらに演算可能な次命令あるいは次々命令の演算を
実行し、第２の演算器の先行性を保って、命令の演算を
行う。このため、ストレージラップアラウンド制御によ
る命令の演算が第１演算器で行なわれている場合、後続
命令の第２演算器による演算を抑止することにより、当
該後続命令は第２演算器での演算不可能な命令とみなさ
れ、第２演算器では、更に先行する次々命令の演算が行
なわれる。このようにして、後続命令の演算を第１演算
器が第２演算器より先行して実行しないように制御する
。

すなわち、検出回路により、ストレージラップアラウン
ド制御を第１演算器で行い、第２演算器では行なわない
場合を検出すると、ストレージラップアラウンド制御の
後続命令が第２演算器で演算可能な命令であっても、検
出回路による検出信号で当該後続命令の第２演算器によ
る演算の実行を抑止する。これにより、あかたも当該後
続命令が第２演算器では演算不可能な命令となり、当該
後続命令の演算結果は第１演算器により求められる。こ
の間、第２演算器は更に演算可能な次命令あるいは次々
命令の演算を実行し、第２演算器の先行性を保つように
動作する。したがって、当該後続命令は第２演算器で演
算不可能な命令と同様に処理されるので、誤動作するが
ない。

これにより、先行命令のストアアドレスと後続命令のオ
ペランドアドレスが一致し、第２演算器でストレージオ
ペランドラップアラウンドを行わない場合に、後続命令
の演算を第１演算器が第２演算器より先行して実行しな
いように制御でき。

総合的に命令の処理性能が向上する。

〔実施例〕

以下１本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は、本発明の一実施例にかかる情報処理装置のブ
ロック図である。第１図の情報処理装置のブロック図は
、そのまま命令処理の流れを示すブロック図となってい
る。

第１図において、１は命令レジスタ、２はアドレス計算
器、３はメモリ、４は選択回路、５はＳＯＷ（Ｓｔｒａ
ｇｅ　０ｐｅｒａｎｄ　ｌ１ｒａｐａｒｏｕｎｄ）制御
回路、６は第１演算器、７は汎用レジスタである。また
、８は第２演算器、９は第２演算器制御回路、１０はス
トレージオペランドラップアラウンドの制御を検出する
検出回路である。命令レジスタ１に格納された命令列か
らの指示を受けて、アドレス計算器２は、命令の処理を
行うためのオペランドアドレス、ストアアドレス等を計
算し、メモリ３における記憶領域の命令処理のデータを
特定する。

メモリ３からの演算データは、選択回路４を介して第１
演算器６に供給される。第１演算器６は全ての演算を実
行する演算器であり、演算を行った演算結果を汎用レジ
スタ７またはメモリ３に格納し、また、演算結果を選択
回路４を介して直接に自己の第１演算器６に戻して次の
演算に利用する。

ＳＯＷ制御回路５は、選択回路４を制御して、特定の命
令列の処理において、前回の演算結果を選択回路４を介
して直接に第１演算器６に与え、次の演算に利用するス
トレージオペランドラップアラウンド機能による演算制
御を行う、第２演算器８は一部の命令の演算を先行して
実行う演算器であり、第２演算器制御回路９により制御
される。

検出回路１０は、ＳＯＷ制御回路５によるストレージオ
ペランドラップアラウンド制御を検出し、第２演算器制
御回路９を制御して、第１演算器６においてストレージ
オペランドラップアラウンド制御による命令処理の演算
が実行されている場合に、第２演算器８による次命令の
先行演算を抑止する。

メモリに演算結果を格納する先行命令を命令Ａとし、先
行命令が格納したメモリ領域をオペランドデータとして
必要とする後続命令を命令Ｂとして、第１演算器および
第２演算器によるストレージオペランドラップアラウン
ドの演算制御を説明する。

命令Ａは命令レジスタ１にセットされ、演算に必要なオ
ペランドデータを汎用レジスタ７から読出し、第１演算
器６により演算を実行する。また、アドレス計算器２に
よりストアアドレスを求め、メモリ３に第１演算器６で
求めた演算結果を格納する。ここで、先行命令である命
令Ａの演算結果を格納するストアアドレスと、後続命令
である命令Ｂの必要とするオペランドデータのオペラン
ドアドレスが、一致するか否かをＳＯＷ制御回路５によ
り検出し、一致した場合、命令Ａの演算結果を選択回路
４で選択し、命令Ｂのオペランドデータとして演算を実
行する。

このとき、命令Ｂが第２演算器８により演算可能な命令
の場合は、第２演算器８で命令Ｂの演算を実行しようと
する。これを、ＳＯＷ制御回路５により第１演算器６で
ストレージオペランドラツプアランドの演算制御を行っ
たことを、検出回路１０が検出し、検出回路１０からの
検出信号を第２演算器制御回路９に送出する。第２演算
器制御回路９は、検出回路１０からの検出信号を受ける
ことにより、ストレージオペランドラツプアラントが第
１演算器のみで行なわれたことを判定すると、第２演算
器に対して演算の実行を抑止する制御を行う。

このような演算制御は、第２演算器がストレージオペラ
ンドラップアランドの演算制御を行なわない場合の演算
制御であるが、第２演算器がストレージオペランドラッ
プアランドの演算制御を行なうＳＯＷ制御回路を有して
いる場合であっても同様に適用できる。

この場合には、第２演算器が第２演算器用Ｓ○Ｗ制御回
路を有していても、先行命令が第２演算器では演算実行
できない命令であるため、同様にして、第２演算器での
ストレージオペランドラップアランドの演算制御ができ
ないように抑止される。これにより、上述のように、そ
のまま第２演算器での命令の演算実行が抑止されるので
、第２演算器がＳＯＷ制御回路を備えていない場合と同
様に制御できる。

第２図は、本発明の他の実施例にかかる第２演算器にＳ
ＯＷ制御回路を備えた情報処理装置のブロック図である
。

第２図において、２１は命令レジスタ、２２はアドレス
計算器、２３はメモリ、２４は選択回路、２５はＳｏＷ
制御回路、２６は第１演算器、２７は汎用レジスタであ
る。また、２８は第２演算器、２９は第２演算器制御回
路、３０はストレージオペランドラップアラウンドの制
御を検出する検出回路である。これらのブロックの要素
は、第１図において、説明したものと同様なものである
。第２図の場合、第２演算器２８がストレージオペラン
ドラップアランドの演算制御を行うために、更に、第２
演算器用ＳＯＷ制御回路３１と１選択回路３２が設けら
れている０選択回路３２は、第２演算器用ＳＯＷ制御回
路３１の制御により、第２演算器２８の演算結果または
メモリ２３からの読出しデータのいずれかを選択して、
第２演算器に供給する。ここでの検出回路３０は、第１
演算器２６におけるストレージオペランドラップアラン
ドの演算制御をＳＯＷ制御回路２５から検出すると、第
２演算器制御回路２９に演算の抑止信号を送出し、また
、第２演算器２８におけるストレージオペランドラップ
アランドの演算制御を第２演算器用ＳＯＷ制御回路３１
から検出した場合にも。

同様に、第２演算器制御回路２９に演算の抑止信号を送
出する。

第１図の場合と同様に、第１演算器２６において命令Ａ
と命令Ｂの間でストレージオペランドラップアランドの
演算制御が行なわれ、更に命令Ｂが第２演算器２８によ
り演算不可能な命令の場合は、ＳＯＷ制御回路２５によ
り第１演算器２６でストレージオペランドラップアラン
ドの演算制御を行ったことを検出回路３０が検出し、検
出回路３０は、検出信号を第２演算器制御回路２９に送
出する。また、第２演算器用ＳＯＷ制御回路３１は、第
２演算器２８でストレージオペランドラップアランドを
できないことを検出し、検出信号を検出回路３０に送出
する。この場合にも、検出回路３０は、同様に第２演算
器制御回路２９に演算抑止信号を送出する。第２演算器
制御回路２９は検出回路３０からの検出信号を受けるこ
とにより、ストレージオペラントラップアランドが第１
演算器のみで行なわれたことを判定すると、第２演算器
に対して演算の実行を抑止する制御を行う。

このように、本実施例によれば、第１演算器でストレー
ジオペランドラップアランドの演算制御を行う場合に、
第１演算器が、第２演算器より先行して後続命令の演算
を実行しないことが保証され、これにより、第２演算器
の行うべきアドレス計算２全岐判定などの演算処理が先
行して行なわれる結果、総合的な演算処理が高速化でき
る。

以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、ストレージオ
ペランドラップアランドの演算制御による後続命令の演
算を、第１演算器が第２演算器より先行して実行しない
ことが保証される。この結果、第２演算器は、常に、第
１演算器よりも先行して、あるいは同時に、演算を実行
することが可能で、第２演算器のもつアドレス計算９介
岐判定などの演算処理が先行して行われ、総合的な演算
処理を高速化できるできる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる情報処理装置のブ
ロック図、第２図は１本発明の他の実施例にかかる第２演算器にＳ
ＯＷ制御回路を備えた情報処理装置のブロック図。第３図は、ストレージオペランドラップアラウンド制御
による演算機能を有する演算器を備えた情報処理装置の
ブロック図である。図中、１・・・命令レジスタ、２・・・アドレス計算器
、３・・・メモリ、４・・・選択回路、５・・・ＳＯｗ
制御回路、６・・・第１演算器、７・・・汎用レジスタ
、８・・・第２演算器、９・・・第２演算器制御回路、
１０・・・検出回路、２１・・・命令レジスタ、２２・
・・アドレス計算器。２３・・・メモリ、２４・・・選択回路、２５・・・Ｓ
ＯＷ制御回路、２６・・・第１演算器、２７・・・汎用
レジスタ。２８・・第２／ｉＩ算器、２９・・第２演算器制御回路
、３０・・・検出回路、３１・・・第２演算器用ＳＯＷ
制御回路、３２・・・選択回路、４１・・命令レジスタ
、４２・・アドレス計算器、４３・・・メモリ、４４・
・・選択回路、４５・・・ＳＯＷ制御回路、４６・・・
演算器、４７・・・汎用レジスタ。

Claims

【特許請求の範囲】

１、ストレージオペランドラップアラウンド制御による
命令演算を行う第１演算器と、第１演算器に対する命令
演算に先行する演算を行う第２演算器と、第１演算器の
みでストレージオペランドラップアラウンド制御による
演算の実行を検出する検出回路と、検出回路からの信号
により第２演算器による後続命令の先行演算の実行を抑
止する制御回路とを備えることを特徴とする情報処理装
置。