JPH05250318A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH05250318A JPH05250318A JP4991992A JP4991992A JPH05250318A JP H05250318 A JPH05250318 A JP H05250318A JP 4991992 A JP4991992 A JP 4991992A JP 4991992 A JP4991992 A JP 4991992A JP H05250318 A JPH05250318 A JP H05250318A
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- Japan
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- accumulator
- data
- microprocessor
- general
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Abstract
(57)【要約】
【目的】 ＡＬＵの演算対象をハードウェア的にアキュ
ームレータ以外の内部記憶装置に拡張し、演算速度を向
上させることが可能なマイクロプロセッサを提供する。 【構成】 算術演算および論理演算を行う算術論理演算
装置２と、演算の１つのオペランドを記憶し演算結果を
記憶するアキュームレータ３Ａ、３Ｂと、命令データを
復号するデコーダ部４と、各種データを格納する記憶部
Ｒ1 〜Ｒn を複数有する内部記憶装置５と、を有するマ
イクロプロセッサにおいて、デコーダ部４が命令データ
ＤOPに基づき出力した選択信号ＳSEL に基づいて、複数
の記憶部Ｒ 1 〜Ｒn 中の特定の記憶部ＲX を選択し、当
該選択した記憶部ＲX とアキュームレータ３Ａ、３Ｂと
を双方向データバスを介して直接接続し、一方から他方
へデータを転送するバスセレクタ部６を備えて構成す
る。
ームレータ以外の内部記憶装置に拡張し、演算速度を向
上させることが可能なマイクロプロセッサを提供する。 【構成】 算術演算および論理演算を行う算術論理演算
装置２と、演算の１つのオペランドを記憶し演算結果を
記憶するアキュームレータ３Ａ、３Ｂと、命令データを
復号するデコーダ部４と、各種データを格納する記憶部
Ｒ1 〜Ｒn を複数有する内部記憶装置５と、を有するマ
イクロプロセッサにおいて、デコーダ部４が命令データ
ＤOPに基づき出力した選択信号ＳSEL に基づいて、複数
の記憶部Ｒ 1 〜Ｒn 中の特定の記憶部ＲX を選択し、当
該選択した記憶部ＲX とアキュームレータ３Ａ、３Ｂと
を双方向データバスを介して直接接続し、一方から他方
へデータを転送するバスセレクタ部６を備えて構成す
る。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに係
り、特にマイクロプロセッサ内の内部記憶装置を用いた
演算の演算速度を向上する技術に関する。
り、特にマイクロプロセッサ内の内部記憶装置を用いた
演算の演算速度を向上する技術に関する。
【０００２】近年、マイクロプロセッサは大規模化が進
んでおり、マイクロプロセッサ内の資源の有効活用や、
汎用レジスタや内部メモリ等の内部記憶装置を用いた場
合の演算速度の高速化が望まれている。
んでおり、マイクロプロセッサ内の資源の有効活用や、
汎用レジスタや内部メモリ等の内部記憶装置を用いた場
合の演算速度の高速化が望まれている。
【０００３】
【従来の技術】マイクロプロセッサは、大別すると、Ａ
ＬＵ（Arithmetic and Logic Unit ）等の演算器、アキ
ュームレータを含む汎用レジスタ群、キャッシュメモリ
等の内部記憶装置およびタイミング制御等を行う制御部
から成り立っている。
ＬＵ（Arithmetic and Logic Unit ）等の演算器、アキ
ュームレータを含む汎用レジスタ群、キャッシュメモリ
等の内部記憶装置およびタイミング制御等を行う制御部
から成り立っている。
【０００４】内部記憶装置である汎用レジスタ群のうち
アキュームレータは、ＡＬＵに直接接続されており、被
演算データや演算後の結果などを保持したり、各種の操
作を行うためのレジスタとして用いられる。このように
アキュームレータは汎用レジスタのうちでも別格であ
り、最も使用頻度が高い重要なレジスタとなっていた。
また、ＡＬＵは、チップ面積を減らす目的により１個の
マイクロプロセッサ中に１個ないしは数個しか搭載され
ていないため、ＡＬＵの直接の演算対象となるアキュー
ムレータも、ＡＬＵと同様に１個のマイクロプロセッサ
中に１個ないしは数個しか搭載されていない。
アキュームレータは、ＡＬＵに直接接続されており、被
演算データや演算後の結果などを保持したり、各種の操
作を行うためのレジスタとして用いられる。このように
アキュームレータは汎用レジスタのうちでも別格であ
り、最も使用頻度が高い重要なレジスタとなっていた。
また、ＡＬＵは、チップ面積を減らす目的により１個の
マイクロプロセッサ中に１個ないしは数個しか搭載され
ていないため、ＡＬＵの直接の演算対象となるアキュー
ムレータも、ＡＬＵと同様に１個のマイクロプロセッサ
中に１個ないしは数個しか搭載されていない。
【０００５】一方、アキュームレータを除く内部記憶装
置（汎用レジスタを含む）は、直接ＡＬＵに接続されて
いないため、極めて限られた演算しか行うことはできな
かった。
置（汎用レジスタを含む）は、直接ＡＬＵに接続されて
いないため、極めて限られた演算しか行うことはできな
かった。
【０００６】
【発明が解決しようとする課題】上述したように、上記
従来のマイクロプロセッサにおいては、アキュームレー
タを除く内部記憶装置では、極めて限られた演算しか行
うことができない。その結果、これらの内部記憶装置に
記憶しているデータを用いてアキュームレータでのみ行
うことができる演算を行う場合には、いちいちアキュー
ムレータを介して行う必要があった。より具体的には、
汎用レジスタの保持データで演算を行う場合には、まず
保持データをロード命令等によりアキュームレータへ転
送する。これによりＡＬＵはアキュームレータに転送さ
れたデータを用いて演算を行い、演算結果を再びアキュ
ームレータに格納する。そして、アキュームレータに格
納された演算結果を再びロード命令などにより元の汎用
レジスタに転送する。これにより、汎用レジスタの保持
データの演算を行っていた。
従来のマイクロプロセッサにおいては、アキュームレー
タを除く内部記憶装置では、極めて限られた演算しか行
うことができない。その結果、これらの内部記憶装置に
記憶しているデータを用いてアキュームレータでのみ行
うことができる演算を行う場合には、いちいちアキュー
ムレータを介して行う必要があった。より具体的には、
汎用レジスタの保持データで演算を行う場合には、まず
保持データをロード命令等によりアキュームレータへ転
送する。これによりＡＬＵはアキュームレータに転送さ
れたデータを用いて演算を行い、演算結果を再びアキュ
ームレータに格納する。そして、アキュームレータに格
納された演算結果を再びロード命令などにより元の汎用
レジスタに転送する。これにより、汎用レジスタの保持
データの演算を行っていた。
【０００７】このため、汎用レジスタの保持データの演
算を行うことは、アキュームレータ内のデータの演算よ
りもデータ転送等を行う必要があるために、演算の処理
ステップ数が増加し、演算速度を低下させてしまうとい
う問題点があった。また、アキュームレータは、一つの
マイクロプロセッサ中に１個ないしは数個しか搭載され
ていないため、演算速度の向上を図る場合にはアキュー
ムレータの個数がボトルネックとなってしまうという問
題点があった。
算を行うことは、アキュームレータ内のデータの演算よ
りもデータ転送等を行う必要があるために、演算の処理
ステップ数が増加し、演算速度を低下させてしまうとい
う問題点があった。また、アキュームレータは、一つの
マイクロプロセッサ中に１個ないしは数個しか搭載され
ていないため、演算速度の向上を図る場合にはアキュー
ムレータの個数がボトルネックとなってしまうという問
題点があった。
【０００８】そこで、本発明の目的は、ＡＬＵの演算対
象をハードウェア的にアキュームレータ以外の内部記憶
装置に拡張し、マイクロプロセッサ内の資源の有効利用
を促すとともに、演算速度を向上させることが可能なマ
イクロプロセッサを提供することにある。
象をハードウェア的にアキュームレータ以外の内部記憶
装置に拡張し、マイクロプロセッサ内の資源の有効利用
を促すとともに、演算速度を向上させることが可能なマ
イクロプロセッサを提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、算術演算および論理演算を行う算術論理
演算装置（２）と、演算の１つのオペランドを記憶し演
算結果を記憶するアキュームレータ（３Ａ、３Ｂ）と、
命令データ（ＤOP）を復号するデコーダ部（４）と、各
種データを格納する記憶部（Ｒ1 〜Ｒn ）を複数有する
内部記憶装置（５）と、を有するマイクロプロセッサに
おいて、前記デコーダ部（４）が前記命令データ
（ＤOP）に基づき出力した選択信号（ＳSEL ）に基づい
て、前記複数の記憶部（Ｒ1 〜Ｒn ）中の特定の記憶部
（ＲX ）を選択し、当該選択した記憶部（ＲX ）と前記
アキュームレータ（３Ａ、３Ｂ）とを双方向データバス
を介して直接接続し、一方から他方へデータを転送する
バスセレクタ部（６）を備えて構成する。
め、本発明は、算術演算および論理演算を行う算術論理
演算装置（２）と、演算の１つのオペランドを記憶し演
算結果を記憶するアキュームレータ（３Ａ、３Ｂ）と、
命令データ（ＤOP）を復号するデコーダ部（４）と、各
種データを格納する記憶部（Ｒ1 〜Ｒn ）を複数有する
内部記憶装置（５）と、を有するマイクロプロセッサに
おいて、前記デコーダ部（４）が前記命令データ
（ＤOP）に基づき出力した選択信号（ＳSEL ）に基づい
て、前記複数の記憶部（Ｒ1 〜Ｒn ）中の特定の記憶部
（ＲX ）を選択し、当該選択した記憶部（ＲX ）と前記
アキュームレータ（３Ａ、３Ｂ）とを双方向データバス
を介して直接接続し、一方から他方へデータを転送する
バスセレクタ部（６）を備えて構成する。
【００１０】
【作用】本発明によれば、バスセレクタ部（６）は、デ
コーダ部（４）が命令データ（ＤOP）に基づき出力した
選択信号（ＳSEL ）に基づいて、複数の記憶部（Ｒ1 〜
Ｒn ）中の特定の記憶部（ＲX ）を選択し、当該選択し
た記憶部（ＲX ）と前記アキュームレータ（３Ａ、３
Ｂ）とを双方向データバスを介して直接接続し、一方か
ら他方へデータを転送する。
コーダ部（４）が命令データ（ＤOP）に基づき出力した
選択信号（ＳSEL ）に基づいて、複数の記憶部（Ｒ1 〜
Ｒn ）中の特定の記憶部（ＲX ）を選択し、当該選択し
た記憶部（ＲX ）と前記アキュームレータ（３Ａ、３
Ｂ）とを双方向データバスを介して直接接続し、一方か
ら他方へデータを転送する。
【００１１】したがって、見掛上、各記憶部をアキュー
ムレータと同様に取り扱うことができ、マイクロプロセ
ッサ内の資源の有効利用を図ることができる。さらにソ
フトウェア的なデータの転送動作が不要となるため、演
算速度を向上させることができる。
ムレータと同様に取り扱うことができ、マイクロプロセ
ッサ内の資源の有効利用を図ることができる。さらにソ
フトウェア的なデータの転送動作が不要となるため、演
算速度を向上させることができる。
【００１２】
【実施例】次に、図１乃至図２を参照して本発明の実施
例を詳細に説明する。第１実施例 図１にマイクロプロセッサの基本構成を示すブロック図
を示す。
例を詳細に説明する。第１実施例 図１にマイクロプロセッサの基本構成を示すブロック図
を示す。
【００１３】マイクロプロセッサ１は、算術演算、論理
演算を行うＡＬＵ２と、被演算データや演算結果を保持
する第１アキュームレータ３Ａおよび第２アキュームレ
ータ３Ｂと、オペコードデータＤOPをデコードしレジス
タ選択信号ＳSEL 、演算選択信号ＳCSおよび演算制御信
号ＳCCを出力するデコーダ４と、各種データを格納する
汎用レジスタＲ1 〜Ｒn からなる汎用レジスタ群５と、
レジスタ選択信号に基づいて各アキュームレータ３Ａ、
３Ｂと汎用レジスタＲ1 〜Ｒn 間をバスで直接接続する
バスセレクタ６と、を備えて構成されている。
演算を行うＡＬＵ２と、被演算データや演算結果を保持
する第１アキュームレータ３Ａおよび第２アキュームレ
ータ３Ｂと、オペコードデータＤOPをデコードしレジス
タ選択信号ＳSEL 、演算選択信号ＳCSおよび演算制御信
号ＳCCを出力するデコーダ４と、各種データを格納する
汎用レジスタＲ1 〜Ｒn からなる汎用レジスタ群５と、
レジスタ選択信号に基づいて各アキュームレータ３Ａ、
３Ｂと汎用レジスタＲ1 〜Ｒn 間をバスで直接接続する
バスセレクタ６と、を備えて構成されている。
【００１４】次に、動作について説明する。デコーダ４
にオペコードデータＤOPが入力されると、デコーダ４は
オペコードデータＤOPをデコードし、ＡＬＵ２に演算選
択信号ＳCSおよび演算制御信号ＳCCを出力する。
にオペコードデータＤOPが入力されると、デコーダ４は
オペコードデータＤOPをデコードし、ＡＬＵ２に演算選
択信号ＳCSおよび演算制御信号ＳCCを出力する。
【００１５】これと並行して、デコーダ４は演算に用い
る汎用レジスタＲX （X ：１〜ｎ）を汎用レジスタＲ1
〜Ｒn から選択するためのレジスタ選択信号ＳSEL をバ
スセレクタ６に出力する。この結果、バスセレクタ６
は、レジスタ選択信号ＳSEL に対応する汎用レジスタＲ
X と、いずれかのアキュームレータ（３Ａまたは３Ｂ）
を双方向バスＢＴX （X ：１〜ｎ）を開いて直結する。
この場合において、汎用レジスタＲX に接続されなかっ
たアキュームレータは、その時点で保持していたデータ
を保持し続けることとなる。
る汎用レジスタＲX （X ：１〜ｎ）を汎用レジスタＲ1
〜Ｒn から選択するためのレジスタ選択信号ＳSEL をバ
スセレクタ６に出力する。この結果、バスセレクタ６
は、レジスタ選択信号ＳSEL に対応する汎用レジスタＲ
X と、いずれかのアキュームレータ（３Ａまたは３Ｂ）
を双方向バスＢＴX （X ：１〜ｎ）を開いて直結する。
この場合において、汎用レジスタＲX に接続されなかっ
たアキュームレータは、その時点で保持していたデータ
を保持し続けることとなる。
【００１６】これにより、当該選択された汎用レジスタ
ＲX に保持されていたデータは接続されたアキュームレ
ータ（３Ａまたは３Ｂ）に転送され、ＡＬＵ２により演
算制御信号ＳCCに対応する演算が行われる。演算終了
後、演算結果は再び接続されているアキュームレータ
（３Ａまたは３Ｂ）およびバスセレクタ６を介して選択
された汎用レジスタＲX に転送され、転送終了後、アキ
ュームレータ（３Ａまたは３Ｂ）と選択した汎用レジス
タＲX 間を直結したバスは閉じられる。
ＲX に保持されていたデータは接続されたアキュームレ
ータ（３Ａまたは３Ｂ）に転送され、ＡＬＵ２により演
算制御信号ＳCCに対応する演算が行われる。演算終了
後、演算結果は再び接続されているアキュームレータ
（３Ａまたは３Ｂ）およびバスセレクタ６を介して選択
された汎用レジスタＲX に転送され、転送終了後、アキ
ュームレータ（３Ａまたは３Ｂ）と選択した汎用レジス
タＲX 間を直結したバスは閉じられる。
【００１７】以上の説明のように、本実施例によれば、
アキュームレータを除く汎用レジスタの保持データをロ
ード命令等のソフトウェア的な転送命令を用いること無
くアキュームレータにただちに転送し、演算終了後、ふ
たたびロード命令などを用いること無く当該汎用レジス
タにただちに格納することができるので、見掛上、汎用
レジスタをアキュームレータと同等に扱うことができ、
マイクロプロセッサ内の資源を有効利用することができ
る。また、演算のためのソフトウェア的な処理ステップ
数を減少させることができ、演算速度を向上させること
ができる。第２実施例 以上の第１実施例は、汎用レジスタをアキュームレータ
と同様に扱う場合について説明したが、本第２実施例が
第１実施例と異なる点は、汎用レジスタに代えて内部メ
モリをバスセレクタに接続し、内部メモリとアキューム
レータを直結可能に構成した点である。図２において第
１実施例と同一の部分については、同一の符号を付し、
その詳細な説明を省略する。
アキュームレータを除く汎用レジスタの保持データをロ
ード命令等のソフトウェア的な転送命令を用いること無
くアキュームレータにただちに転送し、演算終了後、ふ
たたびロード命令などを用いること無く当該汎用レジス
タにただちに格納することができるので、見掛上、汎用
レジスタをアキュームレータと同等に扱うことができ、
マイクロプロセッサ内の資源を有効利用することができ
る。また、演算のためのソフトウェア的な処理ステップ
数を減少させることができ、演算速度を向上させること
ができる。第２実施例 以上の第１実施例は、汎用レジスタをアキュームレータ
と同様に扱う場合について説明したが、本第２実施例が
第１実施例と異なる点は、汎用レジスタに代えて内部メ
モリをバスセレクタに接続し、内部メモリとアキューム
レータを直結可能に構成した点である。図２において第
１実施例と同一の部分については、同一の符号を付し、
その詳細な説明を省略する。
【００１８】次に、動作について説明する。デコーダ４
にオペコードデータＤOPが入力されると、デコーダはオ
ペコードデータＤOPをデコードし、ＡＬＵ２に演算選択
信号ＳCSおよび演算制御信号ＳCCを出力する。
にオペコードデータＤOPが入力されると、デコーダはオ
ペコードデータＤOPをデコードし、ＡＬＵ２に演算選択
信号ＳCSおよび演算制御信号ＳCCを出力する。
【００１９】これと並行して、デコーダ４は演算に用い
る内部メモリ１１のアドレスを指定するためのアドレス
選択信号ＳMSELをバスセレクタ１２に出力する。この結
果、バスセレクタ１２は、アドレス選択信号ＳMSELに対
応する内部メモリ１１の記憶領域のアドレスデータＤ
ADR を片方向バスＢＯを介して内部メモリ１１の図示し
ないコントローラに出力して通知するとともに、当該ア
ドレスの記憶領域といずれかのアキュームレータ（３Ａ
または３Ｂ）を双方向バスＢＴを開いて直結する。これ
により、当該選択された記憶領域に保持されていたデー
タは接続されたアキュームレータ（３Ａまたは３Ｂ）に
転送され、ＡＬＵ２により演算制御信号Ｓ CCに対応する
演算が行われる。演算終了後、演算結果は再び接続され
ているアキュームレータ（３Ａまたは３Ｂ）およびバス
セレクタ１２を介して選択された内部メモリ１１内のア
ドレスデータＤADR に対応する記憶領域に転送され、転
送終了後、アキュームレータ（３Ａまたは３Ｂ）とアド
レスデータＤADR に対応する記憶領域間を直結したバス
は閉じられる。
る内部メモリ１１のアドレスを指定するためのアドレス
選択信号ＳMSELをバスセレクタ１２に出力する。この結
果、バスセレクタ１２は、アドレス選択信号ＳMSELに対
応する内部メモリ１１の記憶領域のアドレスデータＤ
ADR を片方向バスＢＯを介して内部メモリ１１の図示し
ないコントローラに出力して通知するとともに、当該ア
ドレスの記憶領域といずれかのアキュームレータ（３Ａ
または３Ｂ）を双方向バスＢＴを開いて直結する。これ
により、当該選択された記憶領域に保持されていたデー
タは接続されたアキュームレータ（３Ａまたは３Ｂ）に
転送され、ＡＬＵ２により演算制御信号Ｓ CCに対応する
演算が行われる。演算終了後、演算結果は再び接続され
ているアキュームレータ（３Ａまたは３Ｂ）およびバス
セレクタ１２を介して選択された内部メモリ１１内のア
ドレスデータＤADR に対応する記憶領域に転送され、転
送終了後、アキュームレータ（３Ａまたは３Ｂ）とアド
レスデータＤADR に対応する記憶領域間を直結したバス
は閉じられる。
【００２０】以上の説明のように、本実施例によれば、
内部メモリの特定のアドレスにある記憶領域の記憶デー
タをロード命令等を用いること無くアキュームレータに
ただちに転送し、演算終了後、ふたたびロード命令など
を用いること無く当該汎用レジスタにただちに格納する
ことができるので、見掛上、内部メモリの特定の記憶領
域をアキュームレータと同等に扱うことができ、マイク
ロプロセッサ内の資源を有効利用することができる。ま
た、演算のためのソフトウェア的な処理ステップ数を減
少させることができ、演算速度を向上させることができ
る。また、アキュームレータばかりでなく、内部メモリ
の特定の記憶領域を演算対象とすることができるので、
演算の自由度が向上する。
内部メモリの特定のアドレスにある記憶領域の記憶デー
タをロード命令等を用いること無くアキュームレータに
ただちに転送し、演算終了後、ふたたびロード命令など
を用いること無く当該汎用レジスタにただちに格納する
ことができるので、見掛上、内部メモリの特定の記憶領
域をアキュームレータと同等に扱うことができ、マイク
ロプロセッサ内の資源を有効利用することができる。ま
た、演算のためのソフトウェア的な処理ステップ数を減
少させることができ、演算速度を向上させることができ
る。また、アキュームレータばかりでなく、内部メモリ
の特定の記憶領域を演算対象とすることができるので、
演算の自由度が向上する。
【００２１】以上の第１実施例および第２実施例におい
ては、それぞれ汎用レジスタ、内部メモリとアキューム
レータを直結する場合についてのみ説明したが、汎用レ
ジスタおよび内部メモリの双方と直結可能にバスセレク
タを接続するように構成することが可能である。これに
より、さらに演算の自由度を向上させることができる。
ては、それぞれ汎用レジスタ、内部メモリとアキューム
レータを直結する場合についてのみ説明したが、汎用レ
ジスタおよび内部メモリの双方と直結可能にバスセレク
タを接続するように構成することが可能である。これに
より、さらに演算の自由度を向上させることができる。
【００２２】また、以上の各実施例においては、アキュ
ームレータが２個の場合について説明したが、アキュー
ムレータが１個または３個以上の場合についても、本発
明の適用が可能である。
ームレータが２個の場合について説明したが、アキュー
ムレータが１個または３個以上の場合についても、本発
明の適用が可能である。
【００２３】
【発明の効果】本発明によれば、バスセレクタ部は、デ
コーダ部が命令データに基づき出力した選択信号に基づ
いて、複数の記憶部中の特定の記憶部を選択し、当該選
択した記憶領域とアキュームレータとをデータバスを介
して直接接続し、一方から他方へデータをただちに転送
するので、見掛上、各記憶部をアキュームレータと同様
に取り扱うことができ、ソフトウェア的な転送動作が不
要となり、実質的な演算速度を向上させることができ
る。また、各記憶部をアキュームレータと同様に取り扱
うことができるので、各記憶部を無駄無く利用し、マイ
クロプロセッサ内の資源を有効利用することができる。
コーダ部が命令データに基づき出力した選択信号に基づ
いて、複数の記憶部中の特定の記憶部を選択し、当該選
択した記憶領域とアキュームレータとをデータバスを介
して直接接続し、一方から他方へデータをただちに転送
するので、見掛上、各記憶部をアキュームレータと同様
に取り扱うことができ、ソフトウェア的な転送動作が不
要となり、実質的な演算速度を向上させることができ
る。また、各記憶部をアキュームレータと同様に取り扱
うことができるので、各記憶部を無駄無く利用し、マイ
クロプロセッサ内の資源を有効利用することができる。
【図１】第１実施例の基本構成を示すブロック図であ
る。
る。
【図２】第２実施例の基本構成を示すブロック図であ
る。
る。
１…マイクロプロセッサ ２…ＡＬＵ ３Ａ…第１アキュームレータ ３Ｂ…第２アキュームレータ ４…デコーダ ５…汎用レジスタ群 ６…バスセレクタ １０…マイクロプロセッサ １１…内部メモリ Ｒ1 〜Ｒn …汎用レジスタ ＲX …選択した汎用レジスタ
Claims (2)
- 【請求項１】 算術演算および論理演算を行う算術論理
演算装置（２）と、演算の１つのオペランドを記憶し演
算結果を記憶するアキュームレータ（３Ａ、３Ｂ）と、
命令データ（ＤOP）を復号するデコーダ部（４）と、各
種データを格納する記憶部（Ｒ1 〜Ｒn ）を複数有する
内部記憶装置（５、１１）と、を有するマイクロプロセ
ッサにおいて、 前記デコーダ部（４）が前記命令データ（ＤOP）に基づ
き出力した選択信号（ＳSEL ）に基づいて、前記複数の
記憶部（Ｒ1 〜Ｒn ）中の特定の記憶部（ＲX）を選択
し、当該選択した記憶部（ＲX ）と前記アキュームレー
タ（３Ａ、３Ｂ）とを双方向データバス（ＢＴX 、Ｂ
Ｔ）を介して直接接続し、一方から他方へデータを転送
するバスセレクタ部（６、１２）を備えたことを特徴と
するマイクロプロセッサ。 - 【請求項２】 請求項１記載のマイクロプロセッサにお
いて、 前記内部記憶装置（５）は、汎用レジスタ群（Ｒ1 〜Ｒ
n ）を有し、 前記バスセレクタ部（６）は、前記デコーダ部（４）か
らの選択信号に基づいて前記汎用レジスタ群（Ｒ1 〜Ｒ
n ）中の特定のレジスタ（ＲX ）を選択し、当該選択し
たレジスタ（ＲX ）と前記アキュームレータ（３Ａ、３
Ｂ）とを前記双方向データバス（ＢＴX ）を介して直接
接続し、一方から他方へデータを転送することを特徴と
するマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4991992A JPH05250318A (ja) | 1992-03-06 | 1992-03-06 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4991992A JPH05250318A (ja) | 1992-03-06 | 1992-03-06 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250318A true JPH05250318A (ja) | 1993-09-28 |
Family
ID=12844425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4991992A Withdrawn JPH05250318A (ja) | 1992-03-06 | 1992-03-06 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108664272A (zh) * | 2017-03-27 | 2018-10-16 | 上海芯旺微电子技术有限公司 | 一种处理器内核结构 |
-
1992
- 1992-03-06 JP JP4991992A patent/JPH05250318A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108664272A (zh) * | 2017-03-27 | 2018-10-16 | 上海芯旺微电子技术有限公司 | 一种处理器内核结构 |
| CN108664272B (zh) * | 2017-03-27 | 2024-01-30 | 上海芯旺微电子技术股份有限公司 | 一种处理器内核结构 |
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