JPS63153668A - ベクトルプロセツサの命令制御方式 - Google Patents
ベクトルプロセツサの命令制御方式Info
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- JPS63153668A JPS63153668A JP30060886A JP30060886A JPS63153668A JP S63153668 A JPS63153668 A JP S63153668A JP 30060886 A JP30060886 A JP 30060886A JP 30060886 A JP30060886 A JP 30060886A JP S63153668 A JPS63153668 A JP S63153668A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はベクトルプロセッサに関するものであって、ベ
クトルレジスタに格納されたデータのアドレス情報を格
納するタグレジスタを設け、主記憶装置からベクトルレ
ジスタへのロードアクセスを減らしてデータ処理の高速
化を行う。
クトルレジスタに格納されたデータのアドレス情報を格
納するタグレジスタを設け、主記憶装置からベクトルレ
ジスタへのロードアクセスを減らしてデータ処理の高速
化を行う。
本発明はベクトルプロセッサの命令制御方式に関するも
のである。
のである。
ベクトルプロセッサは、特に、科学技術分野における高
速演算を行うために使用され、通常、ベクトルデータと
称せられるスカシの順序付けられた集合によって特性付
けられたデータの処理を高速に実行する計算機である。
速演算を行うために使用され、通常、ベクトルデータと
称せられるスカシの順序付けられた集合によって特性付
けられたデータの処理を高速に実行する計算機である。
従って、記憶装置から多量のデータをベクトルプロセッ
サのもつベクトルレジスタに書き込んで（ロードして）
、複数のデータ間の演算を並行して行う機能をもつ。
サのもつベクトルレジスタに書き込んで（ロードして）
、複数のデータ間の演算を並行して行う機能をもつ。
このため、記憶装置からデータをベクトルレジスタにロ
ードする回数を減らして、データを効率よく利用し、主
記憶装置に対するアクセス時間を節減して演算実行の処
理速度を向上させることが要望されている。
ードする回数を減らして、データを効率よく利用し、主
記憶装置に対するアクセス時間を節減して演算実行の処
理速度を向上させることが要望されている。
第２図は従来のベクトルプロセッサを説明する図であっ
て、主記憶装置１に格納されたデータはベクトルプロセ
ッサ３の命令制御部３０が出すベクトルロード命令によ
って主記憶制御装置２を介してアクセスされたデータが
ベクトルプロセッサ３に出力される。
て、主記憶装置１に格納されたデータはベクトルプロセ
ッサ３の命令制御部３０が出すベクトルロード命令によ
って主記憶制御装置２を介してアクセスされたデータが
ベクトルプロセッサ３に出力される。
出力されたデータは、ベクトルプロセッサ３のロード処
理部３１によってベクトルレジスタ３２の指定されたレ
ジスタに格納される。
理部３１によってベクトルレジスタ３２の指定されたレ
ジスタに格納される。
このデータは例えば、加算器３３、乗算器３４を使用し
てベクトルレジスタ３２間のデータの演算が行われる。
てベクトルレジスタ３２間のデータの演算が行われる。
また、演算結果は命令制御部３０が出すストア命令によ
って、ベクトルレジスタ３２からストア処理部３５を介
して出力され、主記憶制御装置を２経て主記憶装置１に
格納される。
って、ベクトルレジスタ３２からストア処理部３５を介
して出力され、主記憶制御装置を２経て主記憶装置１に
格納される。
この従来のベクトルプロセッサ３で例えば、次のような
フォートラン（ＦＯＲＴＲＡＮ）プログラムを実行しよ
うとする。
フォートラン（ＦＯＲＴＲＡＮ）プログラムを実行しよ
うとする。
Ｄｏ １０ Ｊ＝１．Ｎ
ＣＡＬＬ ５ＵＢ
Ｄｏ １０ １＝１．Ｍ
１０ Ａ （Ｉ、Ｊ）＝Ｂ （Ｉ）＋Ｃ（１，Ｊ）
これはＭ個のデータＢとその各データにＮ個のデータＣ
を加算してデータＡとする演算で、データＡ、Ｂ、Ｃを
ベクトルデータとして扱うと、第３図のように実行され
る。
これはＭ個のデータＢとその各データにＮ個のデータＣ
を加算してデータＡとする演算で、データＡ、Ｂ、Ｃを
ベクトルデータとして扱うと、第３図のように実行され
る。
主記憶装置１からベクトルレジスタ３２のレジスタＶＲ
ＩにデータＢ （Ｉ）がロードされる（ステップ１）。
ＩにデータＢ （Ｉ）がロードされる（ステップ１）。
主記憶装置１からベクトルレジスタ３２のレジスタＶＲ
２に：データＣ（１，１）がロードされる（ステップ２
）。
２に：データＣ（１，１）がロードされる（ステップ２
）。
加算器３３でレジスタＶＲＩの内容とレジスタＶＲＩの
内容とがデータごとに加算される（ステップ３）。
内容とがデータごとに加算される（ステップ３）。
加算された結果、即ち、Ａ （１，１）は、レジスタＶ
Ｒ３に格納された後、主記憶装置１にストアされる（ス
テップ４）。
Ｒ３に格納された後、主記憶装置１にストアされる（ス
テップ４）。
再び、主記憶装置１からレジスタＶＲＩにデータＢ （
１）がロードされる（ステップ５）。
１）がロードされる（ステップ５）。
以下、レジスタＶＲ２にＣ（１，２）がロードされ（ス
テップ６）、加算されて（ステップ７）、その結果のＡ
（１，２）が主記憶装置にストアされる（ステップ８）
。
テップ６）、加算されて（ステップ７）、その結果のＡ
（１，２）が主記憶装置にストアされる（ステップ８）
。
そして、再び、主記憶装置１からレジスタＶＲ１にデー
タＢ （１）がロードされ（ステップ９）、同様な処理
がくりかえされる。
タＢ （１）がロードされ（ステップ９）、同様な処理
がくりかえされる。
この従来のベクトルプロセッサにおいて演算を実行する
ためには、記憶装置からのデータをベクトルロード命令
によってベクトルレジスタに一旦格納する必要がある。
ためには、記憶装置からのデータをベクトルロード命令
によってベクトルレジスタに一旦格納する必要がある。
そのため、ベクトルレジスタに実行しようとする演算に
必要な同じデータがあっても、演算に先立ってベクトル
ロード命令を実行する。
必要な同じデータがあっても、演算に先立ってベクトル
ロード命令を実行する。
また、上記のプログラムの処理では、ステップ５、ステ
ップ９のロード命令で、主記憶装置１からベクトルレジ
スタ３２のレジスタＶＲＩに繰り返して、データＢ（Ｉ
）がロードされている。
ップ９のロード命令で、主記憶装置１からベクトルレジ
スタ３２のレジスタＶＲＩに繰り返して、データＢ（Ｉ
）がロードされている。
しかしながら、上記プログラムの（ＣＡＬＬＳＵＢ）で
処理されるサブルーチンで、レジスタＶＲＩの内容が書
き換えられる可能性がある。
処理されるサブルーチンで、レジスタＶＲＩの内容が書
き換えられる可能性がある。
従って、データの同一性がソフトウェア的には確認し難
いので、データＢ（Ｉ）は処理の都度、主記憶装置から
ロードするようなプログラムにしておくことが必要であ
る。
いので、データＢ（Ｉ）は処理の都度、主記憶装置から
ロードするようなプログラムにしておくことが必要であ
る。
一方、ハードウェア的にみて、ベクトルレジスタに格納
された同じデータを主記憶装置からロードすることはア
クセス時間が無駄で、斉速処理の支障になる。
された同じデータを主記憶装置からロードすることはア
クセス時間が無駄で、斉速処理の支障になる。
本発明はこのような点に鑑みて創作されたものであって
、タグレジスタを設けて、ベクトルレジスタのデータの
アドレス情報を管理してロード回数を減らしてデータ処
理の高速化を図る方式を提供することを目的としている
。
、タグレジスタを設けて、ベクトルレジスタのデータの
アドレス情報を管理してロード回数を減らしてデータ処
理の高速化を図る方式を提供することを目的としている
。
ｃ問題点を解決するための手段〕
上記した目的を達成するために、ベクトルレジスタに格
納されたベクトルデータに対応する記憶装置のアドレス
情報を格納するタグレジスタと、このタグレジスタの内
容と、ベクトルロード命令の内容とを比較する比較器と
を設け、ベクトルロード命令を制御する。
納されたベクトルデータに対応する記憶装置のアドレス
情報を格納するタグレジスタと、このタグレジスタの内
容と、ベクトルロード命令の内容とを比較する比較器と
を設け、ベクトルロード命令を制御する。
ベクトルプロセッサの命令制御部から出されたベクトル
ロード命令内容の記憶装置のアドレス情報を取り出して
対応するタグレジスタのアドレス情報とを比較器によっ
て比較する。
ロード命令内容の記憶装置のアドレス情報を取り出して
対応するタグレジスタのアドレス情報とを比較器によっ
て比較する。
両アドレス情報が一致した場合は、記憶装置からベクト
ルレジスタへのロード処理は行わず、そのベクトルロー
ド命令を終了し、ベクトルレジスタに格納されているデ
ータを利用する。
ルレジスタへのロード処理は行わず、そのベクトルロー
ド命令を終了し、ベクトルレジスタに格納されているデ
ータを利用する。
また、両アドレスが一致しない場合は、ベクトルロード
処理を実行し、タグレジスタにそのアドレス情報を格納
し、ベクトルレジスタにはそのタグレジスタに対応する
データを格納する。
処理を実行し、タグレジスタにそのアドレス情報を格納
し、ベクトルレジスタにはそのタグレジスタに対応する
データを格納する。
このようにベクトルロード命令の処理を行うことによっ
て、ベクトルレジスタと同じデータがベクトルレジスタ
に格納されている場合はベクトルロード命令の実行が省
略され、データの処理時間が短縮されることになる。
て、ベクトルレジスタと同じデータがベクトルレジスタ
に格納されている場合はベクトルロード命令の実行が省
略され、データの処理時間が短縮されることになる。
また、実行されるプログラムのベクトルロード命令は、
実際には、省略されたのと同様の処理になる。
実際には、省略されたのと同様の処理になる。
第１図は本発明のベクトルプロセッサの命令制御方式の
一実施例の構成ブロック図である。
一実施例の構成ブロック図である。
なお、企図を通じて同一符号は同一対象物を示す。
ベクトルレジスタ３２には、ベクトルレジスタ番号で指
定される記憶領域に主記憶装置１にも格納されたベクト
ルデータが格納される。
定される記憶領域に主記憶装置１にも格納されたベクト
ルデータが格納される。
タグレジスタ３６には、ベクトルレジスタと番号ＶＲを
共通にして対応するベクトルレジスタのデータのアドレ
ス情報が格納される。
共通にして対応するベクトルレジスタのデータのアドレ
ス情報が格納される。
例えば、タグレジスタ３６には対応するベクトルレジス
タのベクトル番号ごとにベクトルデータの先頭データの
主記憶装置１におけるアドレスＬＡと、そのアドレスか
ら連続するベクトルデータのアドレス数ＶＬとが格納さ
れる。
タのベクトル番号ごとにベクトルデータの先頭データの
主記憶装置１におけるアドレスＬＡと、そのアドレスか
ら連続するベクトルデータのアドレス数ＶＬとが格納さ
れる。
命令制御部３０からベクトルロード命令が出されると、
その命令内容のベクトルレジスタ番号ＶＲ７によってタ
グレジスタのアドレス情報である先頭アドレスＬＡ、と
アドレス数ＶＬ、が引き出され、ベクトルロード命令の
先頭アドレスとアドレス数が比較器３７．３８によって
それぞれ比較される。
その命令内容のベクトルレジスタ番号ＶＲ７によってタ
グレジスタのアドレス情報である先頭アドレスＬＡ、と
アドレス数ＶＬ、が引き出され、ベクトルロード命令の
先頭アドレスとアドレス数が比較器３７．３８によって
それぞれ比較される。
比較器３７．３８において一致がとれるか、否かによっ
て比較信号が出され、この信号によってベクトルロード
処理の実行の施否がきまる。
て比較信号が出され、この信号によってベクトルロード
処理の実行の施否がきまる。
第１図では、模式的に主記憶装置１からのデータの入力
ゲート３９を制御する形でベクトルロード処理の施否を
表わす。
ゲート３９を制御する形でベクトルロード処理の施否を
表わす。
従来の技術の項のプログラムの実行に際しては、ハード
ウェアとして実行されるデータの同一性の判断ができる
ので、第３図のステップ５，９は実行されなくてもよい
ことがある。
ウェアとして実行されるデータの同一性の判断ができる
ので、第３図のステップ５，９は実行されなくてもよい
ことがある。
また、本発明ば、ベクトルデータは主記憶装置に限らず
、他の記憶装置からベクトルレジスタにロードされる場
合においても適用されるのは云うまでもない。
、他の記憶装置からベクトルレジスタにロードされる場
合においても適用されるのは云うまでもない。
以上述べてきたように、本発明によれば、タグレジスタ
を設けて、ベクトルレジスタに格納されたベクトルデー
タを活用し、記憶装置からのアクセス回数を減らしてベ
クトルプロセッサにおけるでのデータ処理を高速化し、
実用的には極めて有用である。
を設けて、ベクトルレジスタに格納されたベクトルデー
タを活用し、記憶装置からのアクセス回数を減らしてベ
クトルプロセッサにおけるでのデータ処理を高速化し、
実用的には極めて有用である。
第１図は本発明のベクトルプロセッサの命令制御方式の
一実施例の構成ブロック図、 第２図は従来のベクトルプロセッサを説明する図、 第３図はプログラム実行を説明する図である。 図において、 １は主記憶装置、 ３はベクトルプロセッサ、 ３２はベクトルレジスタ、 ３６はタグレジスタ、 ３７．３８は比較器である。 ４」ト明の一疫オ曲伊すめノ驚へ゛フ゛口・・・７悶第
１図
一実施例の構成ブロック図、 第２図は従来のベクトルプロセッサを説明する図、 第３図はプログラム実行を説明する図である。 図において、 １は主記憶装置、 ３はベクトルプロセッサ、 ３２はベクトルレジスタ、 ３６はタグレジスタ、 ３７．３８は比較器である。 ４」ト明の一疫オ曲伊すめノ驚へ゛フ゛口・・・７悶第
１図
Claims (1)
- 【特許請求の範囲】 記憶装置（１）からベクトルデータをベクトルレジスタ
（３２）に書き込み、該ベクトルレジスタ（３２）上で
ベクトル演算を行うベクトルプロセッサにおいて、 前記ベクトルレジスタ（３２）に格納されたベクトルデ
ータに対応する前記記憶装置（１）のアドレス情報を格
納するタグレジスタ（３６）と、該タグレジスタ（３６
）の内容と前記記憶装置（１）から前記ベクトルレジス
タ（３２）に前記ベクトルデータをロードするベクトル
ロード命令によるアドレス情報の内容とを比較する比較
器（３７、３８）とを設け、該比較器（３７、３８）の
比較信号によって、ベクトルロード命令による記憶装置
（１）からベクトルデータをベクトルレジスタ（３２）
にロードする処理の実行を制御することを特徴とするベ
クトルプロセッサの命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30060886A JPS63153668A (ja) | 1986-12-16 | 1986-12-16 | ベクトルプロセツサの命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30060886A JPS63153668A (ja) | 1986-12-16 | 1986-12-16 | ベクトルプロセツサの命令制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63153668A true JPS63153668A (ja) | 1988-06-27 |
Family
ID=17886897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30060886A Pending JPS63153668A (ja) | 1986-12-16 | 1986-12-16 | ベクトルプロセツサの命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63153668A (ja) |
-
1986
- 1986-12-16 JP JP30060886A patent/JPS63153668A/ja active Pending
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