CN110620424B - 备份电源域的电源切换电路及方法 - Google Patents

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Abstract

本发明公开了一种备份电源域的电源切换电路及方法，第一电源和第二电源经过选择电路输出选择信号，时钟沿状态指示电路对时钟输入信号进行处理，产生时钟输出信号和时钟触发沿状态指示信号，时钟触发沿状态指示信号在时钟输出信号的上升沿或下降沿的前后的一段时间内锁存器将处于锁定状态。时钟触发沿状态指示信号在时钟输出信号的其他时间段，锁存器将处于放开状态。两个互为反相的输出分别控制连接第一电源的第一晶体管的栅极以及连接第二电源的第二晶体管的栅极从而选择其中之一导通，如此避免了在时钟输出信号的翻转沿去切换电源，因此不掉电数字电路不会产生时序紊乱，提高了备份数据的可靠性。

Description

备份电源域的电源切换电路及方法
技术领域
本发明是关于芯片设计领域，特别是关于一种备份电源域的电源切换电路及方法。
背景技术
在相当多的片上系统中，当主电源掉电后，需要使用电池、超级电容或者备用电源给电路内部备份电源域，例如实时时钟电路，备份静态随机存储器等电路保持供电，这样当主电源来电之后，能保持计时的持续性，并且能恢复断电前片上系统的状态和关键数据；因此片上系统通常有主电源和备用电源两个供电端口，但是为了保证备用电源中的电池更长时间的使用寿命，在主电源有电的时候，备份电源域的供电取自主电源，只有当主电源没电的时候，备份电源域才会从备用电源取电。因此造成备份电源域的电源存在主电源和备用电源之间的切换。其切换动作为：当主电源掉电时，切换备用电源作为电源输出，当主电源重新上电时，切换到主电源作为电源输出。现在的片上系统一般都支持宽电压范围供电，例如1.7V～3.6V，主电源和备用电源电压之间没有固定高低关系，并且两者电压差有可能达到1～2V之大。主电源掉电后的片上系统进入standby模式(低功耗模式)，在这个模式下需要保证极低的工作电流，因此比较常用的一种做法是备份电源域的电路直接采用高压器件的标准数字单元库，该单元库同样支持宽电源电压范围，省去了内部低压差线性稳压器和参考电压源等电源电路。内部的数字电路在电源切换的时候会面临电源上出现纳秒级的1～2V的电源突变，这对于内部保持时钟工作的数字电路来说可能造成时序违反，从而引发电路工作错误的问题。具体表现为：假设备份电源域的数字电路内部寄存器为上升沿触发，当该电路的时钟上升沿和电源突变同时发生的时候，目前的静态时序分析工具并不能评估这种动态电源情况下电路的建立和保持时间是否能满足要求，因此无法保证切换不会造成时序问题。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种备份电源域的电源切换电路及方法，其在进行电源的切换时不会造成时序紊乱，提高了备份数据的可靠性。
为实现上述目的，本发明提供了一种备份电源域的电源切换电路，其包括：选择电路、时钟沿状态指示电路、锁存器、第一晶体管、第二晶体管、实时时钟、不掉电数字电路。选择电路的输入端与所述第一电源和第二电源均相连，用于根据所述第一电源和所述第二电源的状态输出选择信号，所述选择信号包括高电平和低电平两种状态。时钟沿状态指示电路的输入端与时钟输入信号相连，用于对所述时钟输入信号进行处理从而产生时钟触发沿状态指示信号以及时钟输出信号，其中所述时钟触发沿状态指示信号在所述时钟输出信号的上升沿或下降沿的前后一段时间内维持在第一状态，在其他时间内维持在第二状态。锁存器的第一输入端与所述选择电路的输出端相连，所述锁存器的第二输入端与所述时钟沿状态指示电路的时钟触发沿状态指示信号输出端相连，用于根据所述时钟触发沿状态指示信号输出或锁存所述选择信号。第一晶体管的源极与所述第一输入电源相连，所述第一晶体管的栅极与所述锁存器的第一输出端相连。第二晶体管的源极与所述第二输入电源相连，所述第二晶体管的栅极与所述锁存器的第二输出端相连，所述第二晶体管的漏极和所述第一晶体管的漏极相连接。实时时钟的输入端与所述时钟沿状态指示电路的时钟输出信号输出端相连接，所述实时时钟的另一输入端与所述第一晶体管的漏极、所述第二晶体管的漏极均相连。不掉电数字电路的输入端与所述时钟沿状态指示电路的时钟输出信号的输出端相连，所述不掉电数字电路的另一输入端与所述第一晶体管的漏极、所述第二晶体管的漏极均相连，用于根据所述时钟输出信号的状态进行数据备份，其中所述第一晶体管的漏极或所述第二晶体管的漏极的输出电压为所述不掉电数字电路以及所述实时时钟的供电电压。其中，所述锁存器的第一输出端与所述锁存器的第二输出端的输出信号互为反相，当所述时钟触发沿状态指示信号的当前状态为所述第一状态时，所述锁存器的第一输出端的输出电压保持不变，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，所述锁存器的第一输出端的输出电压与当前所述选择信号相关。
在本发明的一实施方式中，所述选择电路包括：高电平选择电路、电平转换电路。高电平选择电路包括第三晶体管和第四晶体管，所述第三晶体管的源极和所述第四晶体管的栅极与所述第一电源相连，所述第三晶体管的栅极和所述第四晶体管的源极与所述第二电源相连，所述第三晶体管的漏极、所述第三晶体管的衬底、所述第四晶体管的漏极以及所述第四晶体管的衬底均相连从而输出所述第一电源和所述第二电源中电压值较高的电压，其中，所述第三晶体管和所述第四晶体管均为PMOS管；电平转换电路的输入端与所述高电平选择电路的输出端相连，所述电平选择电路的另一输入端与所述第一电源的复位信号相连，用于根据复位信号的状态对输入电压进行电平转化从而产生所述选择信号。
在本发明的一实施方式中，所述时钟沿状态指示电路包括：第一延时单元、第二延时单元、或门、第一与非门、第二与非门。第一延时单元的输入端与所述时钟输入信号相连；第二延时单元的输入端与所述第一延时单元的输出端相连；或门的输入端与所述第一延时单元的输出端相连，所述或门的另一输入端与所述时钟输入信号相连；第一与非门的输入端与所述时钟输入信号相连，所述第一与非门的另一输入端与所述第二延时单元的输出端相连；第二与非门的输入端与所述或门的输出端相连，所述第二与非门的另一输入端与所述第一与非门的输出端相连。其中，所述第一延时单元输出所述时钟输出信号，所述第二与非门输出所述时钟触发沿状态指示信号。
在本发明的一实施方式中，所述第一晶体管和所述第二晶体管均为PMOS管。
在本发明的一实施方式中，当所述第一电源的电压大于等于阈值电压时，所述选择信号为低电平，当所述第一电源的电压小于所述阈值电压时，所述选择信号为高电平，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，所述锁存器的第一输出端将当前所述选择信号进行输出。
在本发明的一实施方式中，当所述第一电源的电压大于等于阈值电压时，所述选择信号为高电平，当所述第一电源的电压小于所述阈值电压时，所述选择信号为低电平，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，所述锁存器的第一输出端将当前所述选择信号进行反相输出。
本发明还提供了一种备份电源域的电源切换方法，其包括：根据第一电源和第二电源的状态输出选择信号，其中，所述选择信号包括高电平和低电平两种状态；对时钟输入信号进行处理从而产生时钟触发沿状态指示信号以及时钟输出信号，其中，所述时钟触发沿状态指示信号在所述时钟输出信号的上升沿或下降沿的前后一段时间内维持在第一状态，在其他时间内维持在第二状态；根据所述时钟触发沿状态指示信号输出或锁存所述选择信号。
在本发明的一实施方式中，当所述第一电源的电压大于等于阈值电压时，所述选择信号为低电平，当所述第一电源的电压小于所述阈值电压时，所述选择信号为高电平，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，所述锁存器的第一输出端将当前所述选择信号进行输出。
在本发明的一实施方式中，当所述第一电源的电压大于等于阈值电压时，所述选择信号为高电平，当所述第一电源的电压小于所述阈值电压时，所述选择信号为低电平，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，所述锁存器的第一输出端将当前所述选择信号进行反相输出。与现有技术相比，根据本发明的备份电源域的电源切换电路及方法中，第一电源和第二电源经过选择电路输出选择信号，时钟沿状态指示电路对时钟输入信号进行处理，产生时钟输出信号和时钟触发沿状态指示信号，时钟触发沿状态指示信号在时钟输出信号的上升沿或下降沿的前后的一段时间内锁存器将处于锁定状态，其第一输出端和第二输出端的输出维持不变。时钟触发沿状态指示信号在时钟输出信号的其他时间段，锁存器将处于放开状态，其第一输出端和第二输出端的正常输出，两个互为反相的输出分别控制连接第一电源的第一晶体管的栅极以及连接第二电源的第二晶体管的栅极，从而选择其中之一导通，如此避免了在时钟输出信号的翻转沿去切换电源，因此不掉电数字电路不会产生时序紊乱，本发明解决了现有技术中电源选择发生切换时的电源突变对直连的带时钟工作的数字电路的影响，提高了备份数据的可靠性。
附图说明
图1是根据本发明一实施方式的备份电源域的电源切换电路；
图2是根据本发明一实施方式的选择电路；
图3是根据本发明一实施方式的时钟沿状态指示电路；
图4是根据本发明一实施方式的时钟沿状态指示电路所产生的各个时钟信号的对比。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
图1是根据本发明一实施方式的备份电源域的电源切换电路，该电源切换电路包括：选择电路10、时钟沿状态指示电路11、锁存器12、第一晶体管13、第二晶体管14、实时时钟15、不掉电数字电路16。
选择电路10的输入端与第一电源VCC和第二电源VBAT均相连，用于根据第一电源VCC和第二电源VBAT的状态输出选择信号，选择信号包括高电平和低电平两种状态。
时钟沿状态指示电路11的输入端与时钟输入信号CLK_IN相连，用于对时钟输入信号CLK_IN进行处理从而产生时钟触发沿状态指示信号以及时钟输出信号CLK_OUT，其中时钟触发沿状态指示信号在时钟输出信号CLK_OUT的上升沿或下降沿(具体哪个沿取决于不掉电数字电路16使用的是上升沿还是下降沿触发)的前后一段时间内维持在第一状态，在其他时间内维持在第二状态。
锁存器12的第一输入端与选择电路10的输出端相连，锁存器12的第二输入端与时钟沿状态指示电路11的时钟触发沿状态指示信号输出端相连，用于根据时钟触发沿状态指示信号输出或锁存选择信号。具体地，在本实施方式中，锁存器12采用D触发器，第一输入端为D、第二输入端为CTRL、第一输出端为Q、第二输出端为QB。
第一晶体管13的源极与第一输入电源相连，第一晶体管13的栅极与锁存器12的第一输出端Q相连。
第二晶体管14的源极与第二输入电源相连，第二晶体管14的栅极与锁存器12的第二输出端QB相连，第二晶体管14的漏极和第一晶体管13的漏极相连接。具体地，第一晶体管13和第二晶体管14均为PMOS管。
实时时钟15的输入端与时钟沿状态指示电路11的时钟输出信号CLK_OUT输出端相连接，实时时钟15的另一输入端与第一晶体管13的漏极、第二晶体管14的漏极均相连。其中第一晶体管13的漏极或第二晶体管14的漏极的输出电压VOUT为实时时钟15的供电电压。
不掉电数字电路16的输入端与时钟沿状态指示电路11的时钟输出信号CLK_OUT输出端相连，不掉电数字电路16的另一输入端与第一晶体管13的漏极、第二晶体管14的漏极均相连，用于根据时钟输出信号CLK_OUT的状态进行数据备份，其中第一晶体管13的漏极或第二晶体管14的漏极的输出电压VOUT为不掉电数字电路16的供电电压。
其中，锁存器12的第一输出端Q与锁存器12的第二输出端QB的输出信号互为反相，当时钟触发沿状态指示信号的当前状态为第一状态时，锁存器12的第一输出端Q的输出电压保持不变，当时钟触发沿状态指示信号的当前状态为第二状态时，锁存器12的第一输出端Q的输出电压与当前选择信号相关。其中，若时钟触发沿状态指示信号在时钟输出信号CLK_OUT的上升沿触发，则第一状态为低电平，第二状态为高电平。若时钟触发沿状态指示信号在时钟输出信号CLK_OUT的下降沿触发，则第一状态为高电平，第二状态为低电平。
电路里面的状态和动作可以根据实际具体设定。具体而言，可以进行第一种设定：当第一电源VCC的电压大于等于阈值电压时，选择信号为低电平，当第一电源VCC的电压小于阈值电压时，选择信号为高电平，当时钟触发沿状态指示信号的当前状态为第二状态时，锁存器12的第一输出端Q将当前选择信号进行输出。也可以进行第二种设定：当第一电源VCC的电压大于等于阈值电压时，选择信号为高电平，当第一电源VCC的电压小于阈值电压时，选择信号为低电平，当时钟触发沿状态指示信号的当前状态为第二状态时，锁存器12的第一输出端Q将当前选择信号进行反相输出。
具体地，在本实施方式中，选择电路10如图2所示，选择电路10包括：高电平选择电路101和电平转换电路102。
高电平选择电路101包括第三晶体管101a和第四晶体管101b，第三晶体管101a的源极和第四晶体管101b的栅极与第一电源VCC相连，第三晶体管101a的栅极和第四晶体管101b的源极与第二电源VBAT相连，第三晶体管101a的漏极、第三晶体管101a的衬底、第四晶体管101b的漏极以及第四晶体管101b的衬底均相连从而输出第一电源VCC和第二电源VBAT中电压值较高的电压VH。其中，第三晶体管101a和第四晶体管101b均为PMOS管。
电平转换电路102的输入端与高电平选择电路101的VH输出端相连，电平选择电路10的另一输入端与第一电源VCC的复位信号POR_VCC相连，用于根据复位信号POR_VCC的状态对输入电压进行电平转化从而产生VH电源域下的选择信号。复位信号POR_VCC的状态变化如下：当第一电源VCC超过阈值电压时为‘1’，当第一电源VCC低于阈值电源时为‘0’。如果电路作上述第一种设定时，则电平选择电路10在复位信号POR_VCC为‘1’时，将选择信号设定为低电平，电压为VH；电平选择电路10在复位信号POR_VCC为‘0’时，将选择信号设定为高电平。如果电路作上述第二种设定时，则电平选择电路10在复位信号POR_VCC为‘1’时，将选择信号设定为高电平；电平选择电路10在复位信号POR_VCC为‘0’时，将选择信号设定为低电平，电压为VH。
具体地，在本实施方式中，如图3所示，时钟沿状态指示电路11包括：第一延时单元11a、第二延时单元11b、或门11c、第一与非门11d、第二与非门11e。
第一延时单元11a的输入端与时钟输入信号CLK_IN相连；第二延时单元11b的输入端与第一延时单元11a的输出端相连；或门11c的输入端与第一延时单元11a的输出端相连，或门11c的另一输入端与时钟输入信号CLK_IN相连；第一与非门11d的输入端与时钟输入信号CLK_IN相连，第一与非门11d的另一输入端与第二延时单元11b的输出端相连；第二与非门11e的输入端与或门11c的输出端相连，第二与非门11e的另一输入端与第一与非门11d的输出端相连。
时钟输入信号CLK_IN经过第一延时单元11a，产生时钟输出信号CLK_OUT，时钟输出信号CLK_OUT再经过第二延时单元产生CLK_DEL内部信号，通过时钟输入信号CLK_IN、时钟输出信号CLK_OUT以及CLK_DEL三个信号再经过或门11c、第一与非门11d、第二与非门11e的逻辑产生出时钟触发沿状态指示信号。
在一实施方式中，设定时钟触发沿状态指示信号是上升沿触发，最终产生的时钟触发沿状态指示信号与时钟输出信号CLK_OUT的上升沿之间的关系如图4所示。时钟触发沿状态指示信号在时钟输出信号CLK_OUT的上升沿前后产生低电平，该段时间内锁存器将处于锁定状态，其第一输出端Q和第二输出端QB的输出维持不变。时钟触发沿状态指示信号在时钟输出信号CLK_OUT的其他时间段为高电平，该段时间内锁存器将处于放开状态，其第一输出端Q和第二输出端QB的正常输出，两个互为反相的输出分别控制连接第一电源VCC的第一晶体管13的栅极以及连接第二电源VBAT的第二晶体管14的栅极，从而选择其中之一导通，如此避免了在时钟输出信号CLK_OUT的翻转沿去切换电源，因此不掉电数字电路16不会产生时序紊乱。
为了更加清楚地理解，下面结合一实施例的电路工作过程进行说明。首先对电路里面的状态和动作做一些设定，设定选择电路10选择第一电源VCC的选择信号为0，选择第二电源VBAT的选择信号为1，假设不掉电数字电路16使用时钟上升沿触发，时钟触发沿状态指示电路的指示信号为在CLK_OUT上升沿的前后100ns以内为0，其他时间为1，锁存器12在CTRL＝0的时候锁定Q和QB的状态，在CTRL＝1的时候，Q＝D，QB＝！Q，对于PMOS来说，在Q＝0时，VOUT＝VCC，Q＝1时，VOUT＝VBAT。
在VCC掉电的过程中，当VCC电压从高电平降低到阈值电压时，选择电路10认为VCC正在发生掉电，选择信号会立即从0变为1，并送入到锁存器12的D端，此时锁存器12的输出为Q＝0，QB＝1，Q和QB是否立刻跟随D发生翻转需要判断CTRL的状态。
如果当前时刻正处在CLK_OUT的上升沿前后100ns的时间范围内，则CTRL＝0，Q和QB不会立即发生翻转，这样VOUT则依然保持由VCC供电，等待CLK_OUT的上升沿100ns以后，CTRL从0变为1，则Q也会从0变为1，QB从1变为0，此时VOUT就会从VCC切换到VBAT上。
如果当前时刻不处在CLK_OUT的上升沿前后100ns的时间范围内，则CTRL＝1，那么Q和QB会立刻跟随D发生翻转，Q会从0变为1，QB从1变为0，此时VOUT就会从VCC切换到VBAT上。
VCC上电的过程中，当VCC电压从低电平上升一定阈值电压时，选择电路10认为VCC上电了，选择信号会立即从1变为0，并送入到锁存器12的D端，此时锁存器12的输出为Q＝1，QB＝0，Q和QB是否立刻跟随D发生翻转需要判断CTRL的状态。
如果当前时刻正处在CLK_OUT的上升沿前后100ns的时间范围内，则CTRL＝0，Q和QB不会立即发生翻转，这样VOUT则依然保持由VBAT供电，等待CLK_OUT的上升沿100ns以后，CTRL从0变为1，则Q也会从1变为0，QB从0变为1，此时VOUT就会从VBAT切换到VCC上。
如果当前时刻不处在CLK_OUT的上升沿前后100ns的时间范围内，则CTRL＝1，那么Q和QB会立刻跟随D发生翻转，Q会从1变为0，QB从0变为1，此时VOUT就会从VBAT切换到VCC上。
这样控制电路就避免了内部快速电源切换发生在不掉电数字电路16的工作时钟沿上，避免了时序出错的问题，保证了电源切换时数字电路工作的可靠性。
基于同样的发明构思，本发明还提供了一种备份电源域的电源切换方法，在一实施方式中，该电源切换方法包括：根据第一电源和第二电源的状态输出选择信号，其中，所述选择信号包括高电平和低电平两种状态；对时钟输入信号进行处理从而产生时钟触发沿状态指示信号以及时钟输出信号，其中，所述时钟触发沿状态指示信号在所述时钟输出信号的上升沿或下降沿的前后一段时间内维持在第一状态，在其他时间内维持在第二状态；根据所述时钟触发沿状态指示信号输出或锁存所述选择信号。
在本发明的一实施方式中，当所述第一电源的电压大于等于阈值电压时，所述选择信号为低电平，当所述第一电源的电压小于所述阈值电压时，所述选择信号为高电平，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，所述锁存器的第一输出端将当前所述选择信号进行输出。
在本发明的一实施方式中，当所述第一电源的电压大于等于阈值电压时，所述选择信号为高电平，当所述第一电源的电压小于所述阈值电压时，所述选择信号为低电平，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，所述锁存器的第一输出端将当前所述选择信号进行反相输出。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (10)

1.一种备份电源域的电源切换电路，其特征在于，包括：
选择电路，用于根据第一电源和第二电源的状态输出选择信号，所述选择信号包括高电平和低电平两种状态；
时钟沿状态指示电路，其用于对时钟输入信号进行处理从而产生时钟触发沿状态指示信号以及时钟输出信号，其中所述时钟触发沿状态指示信号在所述时钟输出信号的上升沿或下降沿的前后一段时间内维持在第一状态，在其他时间内维持在第二状态；
锁存器，用于根据所述时钟触发沿状态指示信号输出或锁存所述选择信号。
2.如权利要求1所述的备份电源域的电源切换电路，其特征在于，所述选择电路的输入端与所述第一电源和所述第二电源均相连；所述时钟沿状态指示电路的输入端与所述时钟输入信号相连；所述锁存器的第一输入端与所述选择电路的输出端相连，所述锁存器的第二输入端与所述时钟沿状态指示电路的时钟触发沿状态指示信号输出端相连。
3.如权利要求1所述的备份电源域的电源切换电路，其特征在于，所述电源切换电路还包括：
第一晶体管，其源极与所述第一电源相连，所述第一晶体管的栅极与所述锁存器的第一输出端相连；
第二晶体管，其源极与所述第二电源相连，所述第二晶体管的栅极与所述锁存器的第二输出端相连，所述第二晶体管的漏极和所述第一晶体管的漏极相连接；
实时时钟，其输入端与所述时钟沿状态指示电路的时钟输出信号输出端相连接，所述实时时钟的另一输入端与所述第一晶体管的漏极、所述第二晶体管的漏极均相连；
不掉电数字电路，其输入端与所述时钟沿状态指示电路的时钟输出信号输出端相连，所述不掉电数字电路的另一输入端与所述第一晶体管的漏极、所述第二晶体管的漏极均相连，用于根据所述时钟输出信号的状态进行数据备份；
其中，所述第一晶体管和所述第二晶体管均为PMOS管，所述第一晶体管的漏极或所述第二晶体管的漏极的输出电压为所述不掉电数字电路以及所述实时时钟的供电电压，所述锁存器的第一输出端与所述锁存器的第二输出端的输出信号互为反相，当所述时钟触发沿状态指示信号的当前状态为所述第一状态时，所述锁存器的第一输出端的输出电压保持不变，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，所述锁存器的第一输出端的输出电压与当前所述选择信号相关。
4.如权利要求1所述的备份电源域的电源切换电路，其特征在于，所述选择电路包括：
高电平选择电路，包括第三晶体管和第四晶体管，所述第三晶体管的源极和所述第四晶体管的栅极与所述第一电源相连，所述第三晶体管的栅极和所述第四晶体管的源极与所述第二电源相连，所述第三晶体管的漏极、所述第三晶体管的衬底、所述第四晶体管的漏极以及所述第四晶体管的衬底均相连从而输出所述第一电源和所述第二电源中电压值较高的电压，其中，所述第三晶体管和所述第四晶体管均为PMOS管；
电平转换电路，其输入端与所述高电平选择电路的输出端相连，所述电平选择电路的另一输入端与所述第一电源的复位信号相连，用于根据复位信号的状态对输入电压进行电平转化从而产生所述选择信号。
5.如权利要求1所述的备份电源域的电源切换电路，其特征在于，所述时钟沿状态指示电路包括：
第一延时单元，其输入端与所述时钟输入信号相连；
第二延时单元，其输入端与所述第一延时单元的输出端相连；
或门，其输入端与所述第一延时单元的输出端相连，所述或门的另一输入端与所述时钟输入信号相连；
第一与非门，其输入端与所述时钟输入信号相连，所述第一与非门的另一输入端与所述第二延时单元的输出端相连；
第二与非门，其输入端与所述或门的输出端相连，所述第二与非门的另一输入端与所述第一与非门的输出端相连；
其中，所述第一延时单元输出所述时钟输出信号，所述第二与非门输出所述时钟触发沿状态指示信号。
6.如权利要求1所述的备份电源域的电源切换电路，其特征在于，当所述第一电源的电压大于等于阈值电压时，所述选择信号为低电平，当所述第一电源的电压小于所述阈值电压时，所述选择信号为高电平，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，所述锁存器的第一输出端将当前所述选择信号进行输出。
7.如权利要求1所述的备份电源域的电源切换电路，其特征在于，当所述第一电源的电压大于等于阈值电压时，所述选择信号为高电平，当所述第一电源的电压小于所述阈值电压时，所述选择信号为低电平，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，所述锁存器的第一输出端将当前所述选择信号进行反相输出。
8.一种备份电源域的电源切换方法，其特征在于，包括：
根据第一电源和第二电源的状态输出选择信号，其中，所述选择信号包括高电平和低电平两种状态；
对时钟输入信号进行处理从而产生时钟触发沿状态指示信号以及时钟输出信号，其中，所述时钟触发沿状态指示信号在所述时钟输出信号的上升沿或下降沿的前后一段时间内维持在第一状态，在其他时间内维持在第二状态；
根据所述时钟触发沿状态指示信号输出或锁存所述选择信号。
9.如权利要求8所述的备份电源域的电源切换方法，其特征在于，当所述第一电源的电压大于等于阈值电压时，所述选择信号为低电平，当所述第一电源的电压小于所述阈值电压时，所述选择信号为高电平，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，锁存器的第一输出端将当前所述选择信号进行输出。
10.如权利要求8所述的备份电源域的电源切换方法，其特征在于，当所述第一电源的电压大于等于阈值电压时，所述选择信号为高电平，当所述第一电源的电压小于所述阈值电压时，所述选择信号为低电平，当所述时钟触发沿状态指示信号的当前状态为所述第二状态时，锁存器的第一输出端将当前所述选择信号进行反相输出。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1369128A (zh) * 2000-06-09 2002-09-11 三菱电机株式会社 便携电话机的外部电源控制方式
CN106165242A (zh) * 2013-11-18 2016-11-23 力博特公司 在多路不间断电源系统中选择最优同步源的方法
CN106712270A (zh) * 2015-07-28 2017-05-24 伊顿制造（格拉斯哥）有限合伙莫尔日分支机构 方波不间断电源的控制方法及控制装置
CN110008069A (zh) * 2019-03-21 2019-07-12 深圳市新格林耐特通信技术有限公司 电源切换控制电路及控制方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1369128A (zh) * 2000-06-09 2002-09-11 三菱电机株式会社 便携电话机的外部电源控制方式
CN106165242A (zh) * 2013-11-18 2016-11-23 力博特公司 在多路不间断电源系统中选择最优同步源的方法
CN106712270A (zh) * 2015-07-28 2017-05-24 伊顿制造（格拉斯哥）有限合伙莫尔日分支机构 方波不间断电源的控制方法及控制装置
CN110008069A (zh) * 2019-03-21 2019-07-12 深圳市新格林耐特通信技术有限公司 电源切换控制电路及控制方法

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