JPS6010656A - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
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- JPS6010656A JPS6010656A JP58119208A JP11920883A JPS6010656A JP S6010656 A JPS6010656 A JP S6010656A JP 58119208 A JP58119208 A JP 58119208A JP 11920883 A JP11920883 A JP 11920883A JP S6010656 A JPS6010656 A JP S6010656A
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- JP
- Japan
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- substrate bias
- charge pump
- generation circuit
- substrate
- voltage
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- Pending
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- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は基板バイアス発生回路に関する。
ＭＩＳ型半導体装置においては、従来から接合容量の減
少あるいは負方向入力電圧による歩数キャリア注入防止
等の目的により基板バイアス電圧印加方式が多用されて
いる。又、近年では電源電圧の単一化のため基板バイア
ス発生回路の内蔵化が進んでいる。
少あるいは負方向入力電圧による歩数キャリア注入防止
等の目的により基板バイアス電圧印加方式が多用されて
いる。又、近年では電源電圧の単一化のため基板バイア
ス発生回路の内蔵化が進んでいる。
基板バイアス発生回路は従来よシ第１図に示す如く発振
器部分（ａ）、チャージポンプ部分（ｂ）から構成され
ている。
器部分（ａ）、チャージポンプ部分（ｂ）から構成され
ている。
以下、基板バイアス発生回路の動作を第１図に従って説
明する。発振器部分の出力端子（１）が高レベルＶ。Ｈ
の場合、チャージポンプ部分の節点（２）の電位は結合
容量（３）により高レベルに引上げられるが、トランジ
スタＭ１のゲートは上記節点（２）と接続されているた
め上記Ｍ１のしきい値電圧ＶＴＩでクランプされる。上
記出力端子（１）が低し≧ルＶ。Ｌの場合、上記節点（
２）の電位は押下げられる。トランジスタＭ２のゲート
は基板（４）に接続されているため、基板電位Ｖｓｕｂ
と上記節点（２）の電位ｖ２との関係は Ｖｚ ＝Ｖ ｓｕｂ ＝ ＶＴ となる。一方上記節点（２）の電位振幅△■２は上記出
力端子（１）の振幅（Ｖｏ Ｈ−Ｖ□ Ｌ ） ｓ上記
結合容量（３）Ｃ及び上記節点（２）に付随する浮遊容
量（５）’Ｃｐより で決まる。
明する。発振器部分の出力端子（１）が高レベルＶ。Ｈ
の場合、チャージポンプ部分の節点（２）の電位は結合
容量（３）により高レベルに引上げられるが、トランジ
スタＭ１のゲートは上記節点（２）と接続されているた
め上記Ｍ１のしきい値電圧ＶＴＩでクランプされる。上
記出力端子（１）が低し≧ルＶ。Ｌの場合、上記節点（
２）の電位は押下げられる。トランジスタＭ２のゲート
は基板（４）に接続されているため、基板電位Ｖｓｕｂ
と上記節点（２）の電位ｖ２との関係は Ｖｚ ＝Ｖ ｓｕｂ ＝ ＶＴ となる。一方上記節点（２）の電位振幅△■２は上記出
力端子（１）の振幅（Ｖｏ Ｈ−Ｖ□ Ｌ ） ｓ上記
結合容量（３）Ｃ及び上記節点（２）に付随する浮遊容
量（５）’Ｃｐより で決まる。
通常、Ｃ＞＞Ｃｐとなる様に設計されるため、結局
△■２ｚ■ＯＨ−■ＯＬ
従って上記基板電圧Ｖｓｕｂ は以下に示す式で与えら
れる。
れる。
■ｓｕｂ た−（ｖｏＨ−ＶＯＬ）＋２■Ｔ・・・・・
・・・・ （１）式 しきい値電圧ＶＴは基板バイアス電圧印加により上昇す
る事は ＶＴ”ＶＦＢ＋α ｌ■５ｕｂｌ＋２φ／／Ｃｏｚの式
から判る通力周知の事実である。又、一般にしきい値電
圧■７が高い場合１回路の動作速度が低下する事も知ら
れている。従って基板電圧ｖｓｕｂは適度の大きさであ
る事が要求される。ところでＭＩＳ型半導体装置、特に
Ｅ ／ Ｄ構成の場合、基板電圧の絶対値の増加と共に
電流値が減少する事も周知である。スタンバイ時には消
費電力の低減化がめられるため、基板電圧の絶対値は十
分に大きい事が要求される。従来の基板バイアス発生回
路では基板電圧Ｖｓｕｂ は一定値となるため上述の如
きアクティブ時及びスタンバイ時の両方の要求を満たす
事は不可能であった。
・・・・ （１）式 しきい値電圧ＶＴは基板バイアス電圧印加により上昇す
る事は ＶＴ”ＶＦＢ＋α ｌ■５ｕｂｌ＋２φ／／Ｃｏｚの式
から判る通力周知の事実である。又、一般にしきい値電
圧■７が高い場合１回路の動作速度が低下する事も知ら
れている。従って基板電圧ｖｓｕｂは適度の大きさであ
る事が要求される。ところでＭＩＳ型半導体装置、特に
Ｅ ／ Ｄ構成の場合、基板電圧の絶対値の増加と共に
電流値が減少する事も周知である。スタンバイ時には消
費電力の低減化がめられるため、基板電圧の絶対値は十
分に大きい事が要求される。従来の基板バイアス発生回
路では基板電圧Ｖｓｕｂ は一定値となるため上述の如
きアクティブ時及びスタンバイ時の両方の要求を満たす
事は不可能であった。
本発明は上記従来技術の欠点を除去しアクティブ時及び
スタンバイ時の雨期間において適正な基板バイアス電圧
供給全可能にするものである。
スタンバイ時の雨期間において適正な基板バイアス電圧
供給全可能にするものである。
不発明の特徴は、第１のしきい値電圧を有するトランジ
スタで構成された第１のチャージポンプ部分及び上記第
１のしきい値電圧より絶対値の小さい第２のしきい値電
圧を有するトランジスタで構成された第２のチャージポ
ンプ部分金倉み、ア １クチイブ期間には上記第１のチ
ャージポンプ部分を、スタンバイ期間には上記第２のチ
ャージポンプ部分を用いて基板バイアス電圧発生動作を
する基板バイアス発生回路にある。
スタで構成された第１のチャージポンプ部分及び上記第
１のしきい値電圧より絶対値の小さい第２のしきい値電
圧を有するトランジスタで構成された第２のチャージポ
ンプ部分金倉み、ア １クチイブ期間には上記第１のチ
ャージポンプ部分を、スタンバイ期間には上記第２のチ
ャージポンプ部分を用いて基板バイアス電圧発生動作を
する基板バイアス発生回路にある。
以下本発明を第２図に従って説明する。第１のしきい値
電圧ＶＴＩ’（ｒ有するトランジスタＭ３゜Ｍ４で構成
された第１のチャージポンプ部分はスウィッチＭ５によ
りアクティブ期間（ＣＥＥ高レベル時）に発振器部分（
ａｌに接続される。この時。
電圧ＶＴＩ’（ｒ有するトランジスタＭ３゜Ｍ４で構成
された第１のチャージポンプ部分はスウィッチＭ５によ
りアクティブ期間（ＣＥＥ高レベル時）に発振器部分（
ａｌに接続される。この時。
基板電圧■、ｕｂは上記従来技術の項（１）式に示した
如く ■ｓｕｂ ＝ （ＶＯＨ−ＶＯＬ）”２ＶＴ１（但しｂ
ＶＴｌは基板バイアス印加時の値）又、第２のしきい値
電圧ＶＴ２’ｉｌ”有するトランジスタＭ７．Ｍ８で構
成された第２のチャージポンプ部分（ｂ２）はスウィッ
チＭ６によやスタンバイ期間（ＣＥ；低レベル時）に発
振器部分子ａ）に接続される。この場合の基板電圧は Ｖｓｕｂ＝−（ＶＯＲ−ＶＯＬ）＋２ＶＴ２ここで上記
しきい値電圧ＶＴＩ、ＶＴ。は ５− ＩＶＴｌ １＞１ＶＴ２１ の関係が満たす様に構成するのでアクティブ期間に比ベ
スタンバイ期間では基板電位が深く従って低電力化が極
めて容易に達成される。特に上記しきい値電圧■Ｔ１及
びＶＴ２はそれぞれ任意に設足可能なため、基板電位を
上記各動作期間に適正な値に設計する事が可能である。
如く ■ｓｕｂ ＝ （ＶＯＨ−ＶＯＬ）”２ＶＴ１（但しｂ
ＶＴｌは基板バイアス印加時の値）又、第２のしきい値
電圧ＶＴ２’ｉｌ”有するトランジスタＭ７．Ｍ８で構
成された第２のチャージポンプ部分（ｂ２）はスウィッ
チＭ６によやスタンバイ期間（ＣＥ；低レベル時）に発
振器部分子ａ）に接続される。この場合の基板電圧は Ｖｓｕｂ＝−（ＶＯＲ−ＶＯＬ）＋２ＶＴ２ここで上記
しきい値電圧ＶＴＩ、ＶＴ。は ５− ＩＶＴｌ １＞１ＶＴ２１ の関係が満たす様に構成するのでアクティブ期間に比ベ
スタンバイ期間では基板電位が深く従って低電力化が極
めて容易に達成される。特に上記しきい値電圧■Ｔ１及
びＶＴ２はそれぞれ任意に設足可能なため、基板電位を
上記各動作期間に適正な値に設計する事が可能である。
本発明ｉｄＮチャネルトランジスタについて説明したが
、Ｐチャネルトランジスタにおいても有効である事も明
らかである。
、Ｐチャネルトランジスタにおいても有効である事も明
らかである。
第１図は従来技術による基板バイアス発生回路。
第２図は不発明による基板バイアス発生回路、第３図は
基板バイアス電圧としきい値電圧Ｖ７の関係の一例、第
４図は基板バイアス電圧と電源電流■Ｄの関係の一例、
である・ なお図において、（ａ）・・・・・・発振器部分、ｂ、
（ｂｔ）。 （ｂ２）・・−・・・チャージポンプ部分、Ｍ５．Ｍ６
・・・・−・ ６− スイッチ用トランジスタ、である。 ＞（究藪ｌＩＩ］賜 ぐ（年健鴇や）
基板バイアス電圧としきい値電圧Ｖ７の関係の一例、第
４図は基板バイアス電圧と電源電流■Ｄの関係の一例、
である・ なお図において、（ａ）・・・・・・発振器部分、ｂ、
（ｂｔ）。 （ｂ２）・・−・・・チャージポンプ部分、Ｍ５．Ｍ６
・・・・−・ ６− スイッチ用トランジスタ、である。 ＞（究藪ｌＩＩ］賜 ぐ（年健鴇や）
Claims (1)
- 第１のしきい値電圧を有するトランジスタで構成された
第１のチャージポンプ部分及び前記第１のしきい値電圧
より絶対値の小さい第２のしきい値電圧を有するトラン
ジスタで構成された第２のチャージポンプ部分を含み、
アクティブ期間には前記第１のチャージポンプ部分を、
スタンノく期間には前記第２のチャージポンプ部分を各
々用いて基板バイアス電圧発生動作をする事全特徴とす
る基板バイアス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119208A JPS6010656A (ja) | 1983-06-29 | 1983-06-29 | 基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119208A JPS6010656A (ja) | 1983-06-29 | 1983-06-29 | 基板バイアス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010656A true JPS6010656A (ja) | 1985-01-19 |
Family
ID=14755607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119208A Pending JPS6010656A (ja) | 1983-06-29 | 1983-06-29 | 基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010656A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208252A (ja) * | 1985-03-13 | 1986-09-16 | Nec Corp | 絶縁ゲ−ト型半導体集積回路装置 |
| JPH02156499A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 基板バイアス電位発生回路 |
| US5814899A (en) * | 1995-01-27 | 1998-09-29 | Nec Corporation | SOI-type semiconductor device with variable threshold voltages |
| US6621327B2 (en) | 2000-07-14 | 2003-09-16 | Fujitsu Limited | Substrate voltage selection circuit |
-
1983
- 1983-06-29 JP JP58119208A patent/JPS6010656A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208252A (ja) * | 1985-03-13 | 1986-09-16 | Nec Corp | 絶縁ゲ−ト型半導体集積回路装置 |
| JPH02156499A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 基板バイアス電位発生回路 |
| US5814899A (en) * | 1995-01-27 | 1998-09-29 | Nec Corporation | SOI-type semiconductor device with variable threshold voltages |
| US5892260A (en) * | 1995-01-27 | 1999-04-06 | Nec Corporation | SOI-type semiconductor device with variable threshold voltages |
| US6621327B2 (en) | 2000-07-14 | 2003-09-16 | Fujitsu Limited | Substrate voltage selection circuit |
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