JPS62190746A - 基板バイアス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路の半導体基板に逆バイアスの電圧を与
えるためにその集積回路中に内蔵される基板バイアス発
生回路に関する。

（ロ）従来の技術 一般に半導体集積回路は、単一電源（例えば５゜ＯＶ）
で用いられる場合が多い。しかし、マイクロコンピュー
タやメモリ等の半導体集積回路に於いては、半導体基板
が所定の電位（例えば、正電位）となり順方向にバイア
スされることを防ぐため、あるいは、接合容量を減らし
高速化を図るため等の目的で、特定の電位（通常負の電
位）を基板に印加し、半導体基板を逆バイアスする場合
がある。

従来は、第２図に示される如き基板バイアス発生回路を
半導体基板上に搭載し、該基板に負の電圧を印加してい
た。

第２図に於いて、発振回路（１）の発振出力を受けるチ
ャージボン、ブ回路（２）は、発振出力が一端ａ点に印
加されたコンデンサ（３）と、コンデンサ（３）の他端
す点に接続されたＭＯＳＦＥＴ（４）（５）とから構成
される。このＭＯＳＦＥＴ（４）のゲートはｂ点に接続
され、ソースは接地きれる。また、ＭＯＳＦＥＴ（５）
のゲート及びソースは共に接続きれて基板バイアス電圧
の出力として半導体基板に接続される。発振回路（１）
の発振出力は、電源電圧ｖＤｆｌと接地レベルを振幅と
する信号であり、ａ点の電圧が電源電圧■ＤＤになると
ｂ点の電位は、オンとなるＭＯＳＦＥＴ（４）のスレッ
ショルド電圧Ｖｔｔに固定され、コンデンサ（３）に電
荷が充電される。次に、ａ点の電位が接地レベルとなる
とｂ点の電位は、コンデンサ（３）に充電された電圧分
だけ接地レベルより低くなり、ＭＯＳＦＥＴ（４）がオ
フする。このとき、ＭＯＳＦＥＴ（５）はオンとなり、
ＭＯＳＦＥＴ（５）のドレイン電圧、即チ基板バイアス
電圧ｖＩｌｌｌハ、ＭＯＳＦＥＴ（５）のスレッショル
ド電圧Ｖｔ、たけｂ点の電圧より高い負電圧となる。こ
の基板バイアス電圧ｖＩＩＩ＋は、半導体基板の容量（
あるいは半導体基板上に形成された容量）に充電される
。この動作を発振回路（１）の発振周波数に従って繰り
返すことにより、安定した基板バイアス電圧Ｖ、が発生
する。

基板バイアス電圧Ｖ□は、スレッショルド電圧■ｔ１と
スレッショルド電圧ｖｔ、が等しくＶｔであるとすると
Ｖｌｌ！ｌ＝　　ＶＤｏ＋２Ｖｔト表ｈすｔｌ、ルｔＥ
Ｅとなる。

また、上述したチャージポンプ回路（２）を２個設け、
これらのチャージポンプ回路の動作を、半導体集積回路
の動作時とスタンバイ時とを示す信号で制御し、効率的
な基板バイアス電圧の発生を行う回路も提案されている
。

衛士の基板バイアス発生回路は、特開昭６０−１０６５
６号公報に詳細に記載されている。

（ハ）発明が解決しようとする問題点 しかしながら、第２図に示された回路では、電源ノイズ
等の原因によって電源電圧■ＤＤが変動すると基板バイ
アス電圧Ｖｌｌｌｌも変動してしまう。即ち、電源電圧
ＶＤＤが△Ｖだけ上昇すると基板バイアス電圧■。は、
設定電圧−Ｖｏｏ＋２Ｖｔより△Ｖだけ低くなるため、
電源電圧ｖＤＤが正常に復帰した場合にＭＯＳＦＥＴ（
５）はオンできなくなり、基板バイアス電圧Ｖ。は設定
電圧−ｖ、、＋　２　Ｖｔより△Ｖだけ低い電圧のまま
となる。特に、半導体基板でのリーク電流が小さい場合
には正常な基板バイアス電圧ｖ！ｌＩｌになるまでに時
間がかかる。

これにより、半導体基板上の素子の緒特性への影響が大
きくなる。

一方、基板バイアス電圧ｖｌｌＢが設定電圧より低下し
た場合からの復帰時間を早くするために、半導体基板で
のリーク電流を大きくすると、基板バイアス電圧Ｖｌｌ
Ｂが設定電圧より高くなった場合からの復帰に時間がか
かり、更に、チャージポンプ回路（２）の能力を大きく
しなければならないので消費電流が増大する欠点があっ
た。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、第
１及び第２のチャージポンプ回路と、該第１及び第２の
チャージポンプ回路で発生され共通の出力端から出力さ
れた基板バイアス電圧が、設定電圧より高いかあるいは
低いかを検出する電圧検出回路と、第１及び第２のチャ
ージポンプ回路の共通出力端と所定電圧との間に少なく
とも１個のＭＯＳＦＥＴが直列接続されて成るリークパ
ス回路とを設け、電圧検出回路の出力で第２のチャージ
ポンプ回路の動作及びリークパス回路のＭＯＳ　Ｆ　Ｅ
Ｔを制御するものである。

（＊）作用 上述の手段によれば、基板バイアス電圧ｖＩｌｌｌが設
定電圧より低下すると電圧検出回路がこれを検出し、そ
の検出出力がリークパス回路のＭＯＳＦＥＴをオンさせ
ると共に第２のチャージポンプ回路の動作を停止させる
ように作用する。これにより、第２のチャージポンプ回
路が動作状態にあった場０合には、その動作が停止され
基板バイアス電圧の発生能力を低下させると共にリーク
パス回路が動作して低下した基板バイアス電圧を設定電
圧まで急速に引き上げる。また、基板バイアス電圧が設
定電圧以上である場合には、電圧検出回路の出力により
第２のチャージポンプ回路は動作状態あるいは動作可能
状態となると共にリークパス回路は不動作状態となって
リーク電流路を遮断する。また、基板バイアス電圧が設
定重圧よりある程度上昇すると検出出力により第２のチ
ャージポンプ回路が動作し基板バイアス電圧を急速に引
き下げる。

（へ〉実施例 第１図は本発明の実施例を示す回路図である。

発振回路（６）は電源電圧ＶＤＤと接地を電源として所
定の周波数で振幅が電源電圧ＶＤゎと接地レベルとなる
矩形波を出力するものであり、インバータ（７）が多段
接続されたリング発振器が用いられる。発振出力はイン
バータ（８）を介して第１のチャージポンプ回路（９）
に印加されると共にＮＡＮＤゲート（１０）を介して第
２のチャージポンプ回路（１１）に印加される。第１の
チャージポンプ回路（９）は発振出力が印加きれたコン
デンサ（１２）と、コンデンサ（１２）の他端に接続さ
れたＮチャンネル型のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（１３）
（１４）とから成り、同様に第２のチャージポンプ回路
（１１）もコンデンサ（１５）、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　（１６）（１７）から構成される。第１のチャージポ
ンプ回路（９）は、第２のチャージポンプ回路（１１）
に比して負電位である基板バイアス電圧Ｖｌｌの供給能
力の小言い、即ち、コンデンサ（１２）及びＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　（１３）（１４）のサイズの小さいもので
形成されており、半導体基板上に形成された集積回路が
待機状態の場合に使用され、集積回路が動作状態のとき
には供給能力の大きい第２のチャージポンプ回路（１１
）の動作が加算されるようになっている。その制御は、
ＮＡＮＤゲート（１０）の入力に出力が接続されたＮＡ
ＮＤゲート（１８）の入力に、制御信号を印加すること
によって為される。本実施例の場合には、ダイナミック
メモリに於いて、外部からローアドレス信号ＲＡＳ及び
チップ選択信号ＣＳ（あるいはカラムアドレス信号ＣＡ
Ｓ）が印加されている。また、第１のチャージポンプ回
路（９）と第２のチャージポンプ回路（１１）に於いて
、好ましくは、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　（１３）（１４
）とＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（１６）（１７）のスレッ
ショルド電圧は等しくＶｔ＋に設定され、発生された基
板バイアス重圧■。が等しくなるように設定されている
。基板バイアス電圧ｖＩｌ！ｌノ出力であるＭＯＳ　Ｆ
　ＥＴ（１４）及び（１７）のドレインは共通に接続さ
れ、出力端ＳＵＢによって半導体基板に接続される。

電圧検出回路（１９）は、直列接続されたＰチャンネル
型のＭＯＳＦＥＴ（２０）及びＮチャンネル型のＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　（２１）（２２）とインバータ（２３
）（２４）とから構成され、ＭＯＳＦＥＴ（２０）のソ
ースが電源電圧ｖ０に接続され、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　（２０）（２１）（７）ゲートは各々接地される。更
にＭＯＳＦＥＴ（２２）のゲートはドレインに接続され
ると共にソースは基板バイアス電圧ｖＩｌｌｌの出力端
ＳＵＢに接続される。このＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（２
１）（２２）のスレッショルド電圧を等しくＶｔ＊とす
ると、その和の電圧−２ｖｔ、が設定きれた基板バイア
ス電圧−ＶＤＤ＋　２　Ｖｔ１と略等しいか、あるいは
、やや小きくなるようにＶｔ、を設定する。これにより
、基板バイアス電圧Ｖ１１１が一２Ｖｔｔ以下になると
ＭＯＳＦＥＴ（２１）（２２）がオンとなり、インバー
タ（２３）（２４）に印加きれる電圧が引き下げられる
。インバータ（２４）のスレッショルド電圧Ｖｔ”、は
インバータ（２３）のスレッショルド電圧Ｖｔ□より低
く設定きれ、基板バイアス電圧Ｖ！Ｉｍが設定値より低
いか、あるいは、ある程度高くなったかがインバータ（
２３）（２４）の出力で検出される。インバータ（２４
）の出力はリークパス回路（２５）に印加されると共に
インバータ（２６）を介してＮＡＮＤゲート（１０）に
印加され、インバータ（２３）の出力はＮＡＮＤゲート
（１８）に印加される。

また、基板バイアス電圧ｖＩｌｌｌの出力端ＳＵＢと電
源電圧Ｖ２Ｏ間には、直列接続されたＮチャンネル型の
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　（２７）（２８）（２９）から
成るリークパス回路（２５）が設けられる。リークパス
回路（２５）のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（２ｇ）（２９
）のゲートは各々のドレインに接続されるが、ＭＯＳＦ
ＥＴ（２７）のゲートには重圧検出回路（１９）の出力
が印加される。このＭＯＳ　Ｆ　Ｅ　Ｔ　（２７）（２
８）（２９）のスレッショルド電圧を等しくＶｔ、とす
れば、これらの和の電圧３Ｖｔｓが、電源電圧ＶＤＤと
設定きれた基板バイアス電圧−ＶｏＤ＋２Ｖｔ１とｃｙ
）差の電圧、即ち２ＶＤＤ　　２Ｖｔ、と等しいか、あ
るいは、やや小さくなるように、Ｖｔ、が設定される。

そこで、第１図の回路に於いて、電源の投入時あるいは
ノイズ等によって基板バイアス電圧Ｖ　ＩｌＢが設定電
圧より大幅に上昇している場合には、電圧検出回路（１
９）のインバータ（２３）（２４）に入力される電圧は
、インバータ（２３）（２４）のスレッショルド電圧Ｖ
ｔ”Ｌ及びｖｔ＊Ｈより高いため、インバータ（２３）
（２４）の出力は共に接地レベル“０′′となっている
。これにより、インバータ（２３）の出力が印加された
ＮＡＮＤゲート（１８）の出力は“１″となるため第２
のチャージポンプ回路（１１）が第１のチャージポンプ
回路（９）と共に動作し、基板バイアス電圧ｖＩＩＩｌ
の発生能力が高くなり、基板バイアス電圧ｖＩｌＢを急
速に引き下げることができる。また、半導体集積回路を
スタンバイ状態から動作状態にするための制御信号ＲＡ
ＳあるいはＣ８が“０′”となった場合も同様に第２の
チャージポンプ回路（１１）が動作する。このとき、リ
ークパス回路（２５）のＭＯＳＦＥＴ（２７）はオフで
あり、リーク電流路は遮断されている。

一方、ノイズ等や第２のチャージポンプ回路（１１）の
動作によって、基板バイアス電圧Ｖ＠１１が設定電圧よ
り低くなった場合には、電圧検出回路（１９）のインバ
ータ（２３）（２４）に入力される電圧がスレッショル
ド電圧Ｖｔ”、及びＶｔ□より低くなるため、インバー
タ（２３）（２４）の出力は共に“１′′となる。

従って、リークパス回路（２５）のＭＯＳＦＥＴ（２７
）がオンとなり、基板バイアス電圧ｖＢＩｌにリーク電
流を流す一方で、インバータ（２６）の出力が“０゛と
なって制御信号ＲＡＳあるいは面が“０”となっている
場合でも第２のチャージポンプ回路（１１）の動作を禁
止する。これにより、基板バイアス電圧Ｖ１ｍは急速に
設定電圧まで引き上げられる。

更に基板バイアス電圧■。が略設定電圧にある場合には
、電圧検出回路（１９）のインバータ（２３）（２４）
に入力された電圧は、スレッショルド電圧Ｖｔ”１とス
レッショルド電圧■ｔ９□との間にあり、インバータ（
２３）の出力は“１゛′、また、インバータ（２４）の
出力は“０゛′となっている。従って、リークパス回路
（２５）のＭＯＳＦＥＴ（２７）はオフであり、リーク
電流路は遮断され、一方、インバータ（２６）の出力は
“１°”であるから制御信号ＲＡＳあるい一１１＝ はＣ８によって第２のチャージポンプ回路（１１）が制
御可能となっている。よって、常に安定した基板バイア
ス電圧が得られるのである。

（ト〉発明の効果 上述の如く本発明によれば、電源投入時の立ち上がりが
早くなり、また、電源電圧の変動や半導体集積回路の動
作及びスタンバイ等の状況によって、基板バイアス電圧
が変動することが防止できるものであり、緒特性の安定
性が向上するものである。更に、チャージポンプ回路の
動作の効率が向上し消費電流が減少する利点を有してい
る。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図である。 （６）・・・発振回路、（９）・・・第１のチャージポ
ンプ回路、（１１）・・・第２のチャージポンプ回路、
（１０）（１８）・・・ＮＡＮＤゲート、　（１９）・
・・電圧検出回路、（２５）・・・リークパス回路。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　静　夫 第２図

Claims (1)

【特許請求の範囲】
1. １、少なくとも１個の発振回路と、該発振回路の発振出
   力を入力し所定の基板バイアス電圧を発生する第１及び
   第２のチャージポンプ回路とを備えた基板バイアス発生
   回路に於いて、前記第１及び第２のチャージポンプ回路
   から発生された基板バイアス電圧が設定電圧を越えたか
   否かを検出する電圧検出回路と、前記第１及び第２のチ
   ャージポンプ回路の共通の基板バイアス電圧出力端と所
   定電圧との間に直列接続された少なくとも１個のＭＯＳ
   ＦＥＴから成るリークパス回路とを設け、前記電圧検出
   回路の出力で前記第２のチャージポンプ回路の動作、及
   び、前記リークパス回路の１個のＭＯＳＦＥＴを制御す
   ることを特徴とする基板バイアス発生回路。