NL8602450A - Geintegreerde geheugenschakeling met een enkelvoudige-schrijfbus circuit. - Google Patents

Description

FflN 11.872 1 r t \ o' N.V. Philips' Gloeilampenfabrieken.

“Geïntegreerde geheugenschakeling met een enke1voudige-schrij fbus circuit".

De uitvinding heeft betrekking op een geïntegreerde geheugenschakeling, waarin geheugencellen in kolommen en in elke kolom tussen twee bitlijnen gerangschikt zijn, waarbij voor het schrijven van informatie in een geheugencel in een kolom die geheugencel daarin met 5 selectiemiddelen adresseerbaar is, welke selectiemiddelen de geheugencel met de twee bitlijnen en de twee bitlijnen met een databus verbinden voor het toevoeren van informatie aan de geheugencel, waarbij elk van de twee bitlijnen via een last verbonden is met een eerste voedingsaansluit-punt, en waarbij de databus één enkele lijn bevat, die een signaal 10 aan een eerste bitlijn toevoert, waarbij per kolom in inverterende middelen is voorzien, die een complementair signaal op een tweede bitlijn genereren.

Een dergelijke geheugenschakeling is bekend uit USP 4,133,611 (9-1-1979). In deze schakeling wordt het bit aan 15 informatie, uitgaande van één enkele data-aanvoerlijn, op de bitlijnen van de geselecteerde kolom gezet, zodanig dat het rechtop-signaal vanaf de data-aanvoerlijn een eerste en een tweede inverterende versterker passeert om vervolgens op de eerste bitlijn terecht te komen, terwijl het rechtop-signaal vanaf dezelfde data-aanvoerlijn een derde 20 inverterende versterker passeert alvorens in geïnverteerde vorm op de tweede bitlijn te komen staan (fig. 18C). Hierbij vervullen de tweede en derde versterker, beide als tri-state-versterker uitgevoerd, tevens de rol van toegangspoort tot de kolom.

In de praktijk bestaat een inverterende versterker uit 25 minstens twee transistoren, welke aansluitingen moeten hebben op de voedingslijnen. Dit houdt in dat zich tussen de enkelvoudige data-aanvoerlijn en de geheugencellen tussen de twee bitlijnen van een kolom minstens tien transistoren bevinden, benevens de genoemde voedingsbron-aansluitingen. Ter besparing van oppervlak op het geheugen-IC verdient 30 het aanbeveling om het aantal componenten tussen data-aanvoerlijn en geheugencelkolom te beperken. Verder is het gewenst om het aantal aansluitpunten met de voedingslijnen zo klein mogelijk te houden, omdat 8602450 * PHN 11.872 2 deze aansluitingen vanwege de bedrijfszekerheid zo groot mogelijk dienen te zijn in de lay-out.

De onderhavige uitvinding heeft het doel in een geïntegreerde geheugenschakeling te voorzien, waarin op een zo gering mogelijk 5 substraatoppervlak de selektie- en aansluitmiddelen tussen schrijfbus en bitlijnen zijn gerealiseerd.

Een geïntegreerde geheugenschakeling volgens de uitvinding heeft het kenmerk, dat bij selectie van een kolom de eerste bitlijn in deze kolom verbonden is met de databus en de tweede bitlijn 10 via een eerste transistor, waarvan een stuurelectrode aangesloten is op de databus, verbonden is met een tweede voedingsaansluitpunt. De selectie van een kolom geschiedt bij een schakeling volgens de uitvinding via transfertransistoren, wat een op zich bekende kolom-selectie-wijze is (JP-Kokai 60-129997 (11-7-1985), 15 Een geheugenschakeling volgens de uitvinding heeft het voordeel dat toegangspoorten en inverterende middelen slechts drie transistoren per kolom en één contact naar het tweede voedingsaansluitpunt (Vss) omvatten, terwijl de stand van de techniek minstens tien transistoren en minstens twee contacten naar beide voedingsaan-20 sluitpunten (VDD en Vsg) gebruikt.

De werking van de schakeling volgens de uitvinding berust op het gebruik per kolom van de last, waarmee de tweede bitlijn met het eerste voedingsaansluitpunt is verbonden, als deel van een inverter, welke gevormd wordt door deze last en de eerste transistor.

25 Wegens het ontbreken van een VDD~contact in het gebied tussen geheugencelkolom en databus blijft een VDD -voedingslijn daar achterwege, hetgeen tot een verdere reductie van het benodigde substraatoppervlak leidt.

Een eerste uitvoeringsvorm van een geheugenschakeling 30 volgens de uitvinding wordt gekenmerkt doordat bij selectie van één van een tweetal naast elkaar gelegen kolommen, de respectievelijke tweede bitlijn via een voor beide kolommen gemeenschappelijke eerste transistor aangesloten is op het tweede voedingsaansluitpunt. Dit gemeenschappelijk gebruik van één eerste transistor alsmede één 35 contact naar Vgg reduceert het benodigde substraatoppervlak nog verder.

Een tweede uitvoeringsvorm van een geheugenschakeling 8602450 t PHN 11.872 3 volgens de uitvinding wordt gekenmerkt doordat in een lay-out van de geheugenschakeling van een tweetal naast elkaar gelegen kolommen een eerste bitlijn van een eerste kolom een tweede bitlijn van een tweede kolom kruist tussen kolomselectielijnen behorende bij dit tweetal en een 5 gebied waarin zich alle gebeugencellen van dit tweetal kolommen bevinden. Omdat per kolom is voorzien in selectiemiddelen, welke in het gebied tusen kolomselectielijnen en de geheugencellen dienen te worden gerealiseerd, wordt met voordeel van het substraatoppervlak gebruik gemaakt door de selectiemiddelen, alsmede de eerst transistoren per paar 10 kolommen te rangschikken op een per paar kolommen gemeenschappelijk gebied. Voor de optimale rangschikking dienen zowel de selectiemiddelen en de eerste transistoren, als de bitlijnen in elkaar te worden gevlochten, waarbij beide eerste transistoren van één gemeenschappelijk aansluitpunt naar VSS gebruik maken.

15 Verdere uitvoeringsvormen betreffen het in de lay-out gemeenschappelijke gebruik van enkelvoudige contacten naar de databus en naar aarde voor een tweetal naburige kolommen en zullen verderop worden beschreven.

De uitvinding zal hierna toegelicht worden aan de hand 20 van in een tekening gegeven figuren, in welke tekening figuur 1 een schakeling volgens de stand van de techniek toont, figuur 2 de principeschakeling volgens de uitvinding presenteert, 25 figuur 3 een eerste uitvoeringsvorm laat zien van een schakeling volgens de uitvinding, waarbij een tweetal kolommen één gemeenschappelijke eerste transistor hebben, figuur 4 een lay-out van een tweede uitvoeringsvorm van een schakeling volgens de uitvinding schematisch weergeeft, en 30 figuur 5 een lay-out van de uitvoeringsvorm van figuur 4 voorstelt.

In figuur 1 is een deel van een geheugenschakeling volgens de stand van de techniek weergegeven. Van een kolom van geheugencellen is omwille van de duidelijkheid slechts één geheugencel C 35 getekend, welke door middel van de rijadressering RS via de toegangstran-sistoren 12 en 13 verbonden kan worden met de bitlijnen BL en BL, welke respectievelijk via bitlijnlast 17 en 18 met voedingsaansluitpunt VDD

8602450 f- PHN 11.872 4 zijn verbonden. De kolomadressering CS kan de bitlijnen via toegangspoorten 14 en 15, gevormd door tri-state-inverters, ontsluiten voor de informatie op databus D. De informatie, die opgeslagen gaat worden in de cel C, passeert, alvorens op bitlijn BL te komen staan, eerst een inver-5 terende versterker 16 en vervolgens tri-state-inverter 14, terwijl de informatie, die geïnverteerd op bitlijn BL* terecht komt, de tri-state-inverter 15 passeert.

In figuur 2 is een deel van de geheugenschakeling volgens het principe van de uitvinding weergegeven. Van een kolom van geheugen-10 cellen is omwille van de duidelijkheid slechts één geheugencel C

getekend, welke door middel van de rijadressering RS via toegangstran-sistoren 22 en 23 verbonden kan worden met de bitlijnen BL· en"BÏT. De bitlijnen BL en~BL· zijn op op zichzelf bekende wijze via kleine lasttransis-toren van het P-kanaal-MOS-type 20 en 21 met een 15 voedingsaansluitpunt VDD verbonden. Deze lasttransistoren zijn met hun stuurelectroden verbonden met het voedingspunt vss· Parallel aan transistoren 20 en 21 zijn twee grotere transistoren 24 en 25 aangebracht, waarbij de twee bitlijnen BL en"ST via een transistor 26 met elkaar verbonden zijn. Zowel transistoren 24 en 25 als transistor 26 20 ontvangen op hun stuurelec-troden een precharge/equalize-signaal (PCH/EQ). Transistoren 24, 25 en 26 hebben tot taak om, voordat informatie op de twee bitlijnen wordt gebracht, onder besturing van het PCH/EQ-signaal, beide bitlijnen op gelijke potentiaal te brengen, opdat een eventueel spanningsverschil tussen de bitlijnen, waardoor de 25 informatie vervormt, wordt vermeden en vormen zo gestuurde balansmiddelen. De kolomadressering CS kan de bitlijnen door middel van de toegangstransistoren 27 en 28 ontsluiten voor de informatie op databus D. Bitlijn BL wordt bij selectie direkt verbonden met databus D via transistor 28, terwijl bitlijn BL via transistor 27 en een 30 transistor 29, waarvan de stuurelectrode aangesloten is op databus D, verbonden kan worden met een voedingsaan-sluitpunt vss· Voert databus D een logisch-hoog signaal en is de kolom-adressering CS ook logisch-hoog, dan is de getekende kolom geselecteerd en zal de eerste bitlijn BL logisch-hoog blijven, omdat geen ontlading van de eerste bitlijn BL 35 optreedt, terwijl de tweede bitlijn"BL via de, in deze toestand geleidende, transistoren 27 en 29 ontladen wordt en een logisch-laag signaal gaat voeren. Voert databus D een logisch-laag 8602450 PHN 11.872 5 signaal en voert de kolomadressering CS een logisch-hoog signaal, dan wordt via transistor 28 bitlijn BL ontladen, terwijl bitlijn IE logisch-hoog blijft, wegens het sperren van transistor 29 en wegens de aansluiting op VjjD via last 20. Transistoren 29 en 20 vormen, gevoed en 5 gestuurd zoals is getekend, een inverter.

Figuur 3 laat een eerste uitvoeringsvorm van een schakeling volgens de uitvinding zien, waarbij een tweetal kolommen van geheugencellen één gemeenschappelijke eerste transistor hebben. Voor de overzichtelijkheid is voor beide kolommen slechts het equivalent van 10 transistoren 27, 28, 29 en hun aansluitingen van figuur 2 getekend en zijn de geheugencellen, de balansmiddelen, de bitlijnlasten en de aansluitingen op VDD niet weergegeven. Van een eerste kolom 1 zijn de bitlijnen BL1 en BLÏ, van een tweede kolom 2 zijn de bitlijnen BL2 en IET aangeduid. Kolom 1 bevat toegangstransistoren 31 en 32, gestuurd 15 door kolomselectiesignaal CS1, kolom 2 bevat toegangstransistoren 33 en 34 gestuurd door kolomselectiesignaal CS2. Transistoren 31 en 34 verbinden respectievelijk bitlij BL1 en bitlijn BL2 met databus D. Transistoren 32 en 33 verbinden respectievelijk bitlijn SET en bitlijn SET met voedingspunt VSS via de eerste transistor 35, van welke 20 laatste transistor de stuurelectrode het signaal op databus D ontvangt.

De werking van dit circuit is analoog aan dat van de vorige figuur. Door gemeenschappelijk gebruik van de eerste transistor 35 spaart men per twee kolommen één transistor uit.

Figuur 4 geeft schematisch een lay-out van een tweede 25 uitvoeringsvorm van de schakeling volgens de uitvinding weer. Evenals in de vorige figuur worden omwille van de duidelijkheid slechts de toegangstransistoren, de eerste transistor en de aansluitingen op de databus en kolomselectie per kolom getoond.

In deze schets zijn voor twee kolommen 1 en 2 de 30 bitlijnen BL1,IET*en BL2, BL2, databus D met daarop bitlijnaansluiting M, kolomselectielijnen CS1 en CS2, toegangstransistoren 41, 42, 43 en 44' met hun respectievelijke stuurelectrode-contacten op de kolomselectielijnen T,U|W en Y en hun respectievelijke bitlijncontacten P,Q,R en S, eerste transistoren 45 en 46 en de aansluiting N daarvan op het tweede 35 voedingspunt VSS aangeduid. In de lay-out kan met voordeel gebruik worden gemaakt van het substraatoppervlak door het, per tweetal naast elkaar gelegen kolommen, in-elkaar-vlechten van de toegangstransistor- 8602450 f PHN 11.872 6 schakelingen, van de leidingen naar contacten en van de contacten zelf, op een voor een tweetal kolommen gemeenschappelijk gebiedje. De ruimte-winst ten opzichte van een lay-out, waarin voor elke kolom apart een gebiedje is gereserveerd ten behoeve van de toegangstransistoren, 5 leidingen naar contacten en de contacten zelf, is een gevolg van het gemeenschappelijk gebruik van contacten en de leidingen daarnaar toe en een grotere speelruimte in de breedte, welke voldoende vrijheid geeft om een gunstige rangschikking te realiseren. Daartoe wordt een kruising X van twee bitlijnen, in dit geval BLÏ en BL2, in de lay-out opgenomen.

10 In geheugens waar vele bits parallel geschreven of gelezen worden, wordt substraatoppervlak bespaard door de paren geheugencelkolommen zodanig te groeperen, dat de lasttransistoren van de bitlijnen van één zo'n paar kolommen gelegen zijn op een plek van het substraat in de nabijheid van de toegangstransistoren en eerste transistoren van een volgend paar 15 kolommen. De lees- en schrijfmiddelen en de datalijnen worden dan over de chip verspreid. Een dergelijke organisatie biedt het voordeel, dat per paar geheugencelkolommen de toegangs- en eerste transistoren gerealiseerd kunnen worden op een substraatoppervlak met nagenoeg vier maal de kolombreedte, hetgeen brede databussen mogelijk maakt.

20 Figuur 5 laat een mogelijke lay-out zien van de schakeling van figuur 4, waarbij overeenkomstige elementen dezelfde aanduiding als in figuur 4 dragen.

De schakeling is in de op zich bekende CMOS-twee-metaallaag technologie uitgevoerd. Hierbij bevinden zich tussen ener-25 zijds de eerste en de tweede metaallaag (in de tekening respectievelijk met grijs en blank weergegeven) en anderzijds de diffusiegebieden (gestippeld getekend) de polysilicium-sporen (ruime streep arcering).

De polysilicium-sporen vormen de stuurelectroden van de respectievelijke toegangs- en eerste transistoren en zijn overeenkomstig 30 figuur 4 genummerd. De kolomselectielijnen C51 en CS2, alsmede datalijn D zijn in de eerste metaallaag uitgevoerd. In de tweede metaallaag zijn · de bitlijnen BL1, BL1, BL2, BL2 en voedingslijn Vss geplaatst. De contacten van een diffusiegebied of een polysilicium-spoor naar een tweede metaallaag-lijn (M'',N,P,Q,R,S respectievelijk M') verlopen 35 via een eerste-metaallaag-strip.

Contacten tussen de twee metaallagen zijn gemarkeerd met een kruis (bijvoorbeeld M2, N2, P2, Q2, R2, S2). De kruising X van 8602450 PHN 11.872 7 bitlijn BE2 met bitlijn "ΒΪΓΓ verloopt eveneens via een eerste-metaallaag-strip. Omwille van de overzichtelijkheid zijn in de tekening de bitlijnen onderbroken getekend om de onderliggende diffusiegebieden te tonen. Eveneens zijn de overige kolomselectielijnen en datalijnen, die 5 in een volledige lay-out in de nabijheid van en parallel aan, respectievelijk de CS1- en CS2-lijn en datalijn D zijn gelegen, in de tekening niet weergegeven.

Vanwege de aanwezigheid van verscheidene datalijnen en kolomselectielijnen verloopt contact M, dat effectief een diffusiegebied 10 en een polysilicium-spoor met een eerste-aetaallaag-lijn verbindt, via een tweede-aetaallaag-strip. Om dezelfde reden worden de polysilicium-sporen 45 en 46 doorgetrokken tot aan contact M'.

8602450

Claims (5)

1. Geïntegreerde geheugenschakeling, waarin geheugencellen in kolommen en in elke kolom tussen twee bitlijnen gerangschikt zijn, waarbij voor het schrijven van informatie in een geheugencel elke kolom en elke geheugencel daarin met selectiemiddelen adresseerbaar is, welke 5 selectiemiddelen de geheugencel met de twee bitlijnen en de twee bitlijnen met een databus verbinden voor het toevoeren van informatie aan de geheugencel, waarbij elk van de twee bitlijnen via een last verbonden is met een eerste voedingsaansluitpunt en waarbij de databus één enkele lijn bevat, die een signaal aan een eerst bitlijn toevoert, 10 waarbij per kolom in inverterende middelen is voorzien, die een complementair signaal op een tweede bitlijn genereren, met het kenmerk, dat bij selectie van een kolom de eerste bitlijn aangesloten is op de databus en de tweede bitlijn via een eerste transistor, waarvan een stuurelectrode verbonden is met de databus, aangesloten is op een tweede 15 voedingsaansluitpunt.

2. Geheugenschakeling volgens Conclusie 1, met het kenmerk, dat bij selectie van één van een tweetal naast elkaar gelegen kolommen, de respectievelijke tweede bitlijn via een voor beide kolommen gemeenschappelijke eerste transistor aangesloten is op het tweede voe- 20 dingsaansluitpunt.

3. Geheugenschakeling volgens Conclusie 1 of 2, met het kenmerk, dat in een lay-out van de geheugenschakeling van een tweetal naast elkaar gelegen kolommen een eerste bitlijn van een eerste kolom een tweede bitlijn van een tweede kolom kruist tussen kolomselectie- 25 lijnen voor dit tweetal en het gebied waarin zich alle geheugencellen van de twee kolommen bevinden.

4. Geheugenschakeling volgens Conclusie 1 of 3, met het kenmerk, dat in een lay-out van de geheugenschakeling bij selectie van één van een tweetal naast elkaar gelegen kolommen een respectieve- 30 lijk tweede bitlijn via een respectievelijke eerste transistor aangesloten is op het tweede voedingsaansluitpunt middels een voor beide kolommen gemeenschappelijk contactpunt.

5. Geheugenschakeling volgens Conclusie 1, 2 3 of 4, met het kenmerk, dat in een lay-out van de geheugenschakeling bij selectie van 35 één van een tweetal naast elkaar gelegen kolommen de respectievelijk eerste bitlijn via een voor beide kolommen gemeenschappelijk contactpunt aangesloten is op de databus. 8602450