JP2024048776A - データ受信回路、表示ドライバ及び表示装置 - Google Patents
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Abstract
【課題】製品出荷前のテストに費やす時間を短くすることが可能なデータ受信回路を提供する。【解決手段】受信した基準クロック信号に基づき受信したデータ信号に含まれるビット系列中の1のビットのビット周期内で第1レベルから第2レベルに遷移するクロック信号、及びクロック信号よりもビット周期の1/2の時間だけ進んだ時点で第2レベルから第1レベルに遷移する判定用クロック信号を生成するクロック生成回路と、受信したデータ信号を遅延回路を経て遅延させることでスキュー調整データ信号を生成するスキュー調整回路と、スキュー調整データ信号に含まれる1のビットの前縁部の時点で第1レベルから第2レベルに遷移する前縁部検知信号を生成する前縁部検知回路と、判定用クロック信号及び前縁部検知信号が共に第1レベルである場合には遅延回路の遅延時間を増加させ、両者が共に第2レベルにある場合には遅延時間を低下させる制御回路と、を有する。【選択図】図7
Description
本発明は、データ受信回路、特に受信したデータに対するクロック信号のスキューを調整するスキュー調整機能を備えたデータ受信回路、当該データ受信回路を含む表示ドライバ及び表示装置に関する。
半導体集積回路では、受信したデータをクロック信号に同期させて各種の処理を行う同期化設計が施されている。
また、近年の高速データ処理化に対応すべく、フリップフロップ(以下、FFと称する)の規定のセットアップタイム及びホールドタイムを確保するように、データ信号に対するクロック信号のスキュー量を調整可能とした半導体集積回路が提案されている(例えば、特許文献1参照)。
特許文献1に記載の半導体集積回路では、FFのクロック端子にクロック信号を供給するクロックバッファの負荷駆動能力を、外部端子で受けた制御信号によって変更可能な構成を採用することで、クロック信号のスキュー量を調整できるようにしている。
したがって、特許文献1に記載の構成によると、製造後の半導体集積回路に対して1つずつその製品出荷前のテスト段階で、以下のスキュー調整工程を実施する必要が生じる。
先ず、半導体集積回路に接続したLSIテスタにより、バッファの負荷駆動能力を徐々に変更させるように指定する制御信号を上記した外部端子に供給しつつ、半導体集積回路が正常に動作するか否かの検証を行う。そして、半導体集積回路をLSIテスタから外し、テスト作業員が、上記した検証で半導体集積回路が正常に動作した際の負荷駆動能力を指定する信号を上記外部端子に固定供給する作業を行う。
よって、テストにかかる人件費が高くなり、且つ製造後の半導体集積回路に対して1つずつ上記したようなスキュー調整工程を実施しなければならないので、製品を出荷するまでに時間が掛かるという問題があった。
本願発明は、製品出荷前のテスト、特にクロックスキューの調整に費やす時間を短くし、且つテストに掛かるコストを抑えることが可能なデータ受信回路、表示ドライバ及び表示装置を提供することを目的とする。
本発明によるデータ受信回路は、所定のビット周期のシリアルのビット系列を含むデータ信号、及び基準クロック信号を受信するデータ受信回路であって、受信した前記基準クロック信号に基づき、受信した前記データ信号に含まれる前記ビット系列中の1のビットの前記ビット周期内で第1レベルの状態から第2レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の1/2の時間だけ進んだ時点で前記第2レベルの状態から前記第1レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、遅延時間が可変な遅延回路を含み、受信した前記データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、前記スキュー調整データ信号に含まれる前記1のビットの前縁部を検知し、前記前縁部の時点で前記第1レベルの状態から前記第2レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、前記判定用クロック信号及び前記前縁部検知信号が共に前記第1レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第2レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有する。
本発明による表示ドライバは、映像信号に基づき、複数の表示セルが配置されている表示パネルを駆動する表示ドライバであって、所定のビット周期のシリアルのビット系列を含む映像データ信号及び基準クロック信号を受信して、夫々が所定ビット数からなるパラレルデータからなる画素データ片の系列を出力するデータ受信回路と、前記画素データ片の各々を輝度レベルに対応した電圧値を有する複数の駆動信号に変換して前記表示パネルに出力するDA変換出力部と、を含み、前記データ受信回路は、受信した前記基準クロック信号に基づき、受信した前記映像データ信号に含まれる前記ビット系列中の1のビットの前記ビット周期内で第1レベルの状態から第2レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の1/2の時間だけ進んだ時点で前記第2レベルの状態から前記第1レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、遅延時間が可変な遅延回路を含み、受信した前記映像データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、前記スキュー調整データ信号に含まれる前記1のビットの前縁部を検知し、前記前縁部の時点で前記第1レベルの状態から前記第2レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、前記判定用クロック信号及び前記前縁部検知信号が共に前記第1レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第2レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有する。
本発明による表示装置は、複数の表示セルが配置されている表示パネルと、映像信号に基づき前記表示パネルを駆動する表示ドライバと、を含む表示装置であって、前記表示ドライバは、所定のビット周期のシリアルのビット系列を含む映像データ信号及び基準クロック信号を受信して、夫々が所定ビット数からなるパラレルデータからなる画素データ片の系列を出力するデータ受信回路と、前記画素データ片の各々を輝度レベルに対応した電圧値を有する複数の駆動信号に変換して前記表示パネルに出力するDA変換出力部と、を含み、前記データ受信回路は、受信した前記基準クロック信号に基づき、受信した前記映像データ信号に含まれる前記ビット系列中の1のビットの前記ビット周期内で第1レベルの状態から第2レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の1/2の時間だけ進んだ時点で前記第2レベルの状態から前記第1レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、遅延時間が可変な遅延回路を含み、受信した前記映像データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、前記スキュー調整データ信号に含まれる前記1のビットの前縁部を検知し、前記前縁部の時点で前記第1レベルの状態から前記第2レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、前記判定用クロック信号及び前記前縁部検知信号が共に前記第1レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第2レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有する。
本発明では、データ受信回路内で、受信したデータ信号を同期化する為のクロック信号に位相遅れ及び位相進みのいずれが生じているのかが判定され、その判定結果に基づいてデータ信号に施す遅延時間を調整することで、データ信号に対するクロック信号の位相を適正化するスキュー調整がなされる。
よって、本発明によれば、製品出荷前のテスト時において作業員が介在することなくスキュー調整が完了するので、テストに掛かるコスト及び時間を抑えることが可能となる。
図1は、本発明に係るデータ受信回路を含む表示装置100の概略構成を示すブロック図である。
図1に示すように、表示装置100は、表示制御部11、走査ドライバ12、データドライバ13、及び液晶パネル等からなる表示パネル20から構成される。
表示パネル20には、夫々が2次元画面の水平方向に伸張するm個(mは2以上の自然数)の走査線S1~Smと、夫々が2次元画面の垂直方向に伸張するn個(nは2以上の自然数)のデータ線DL1~DLnとが形成されている。更に、走査線及びデータ線の各交叉部の領域には、画素を担う表示セルが形成されている。
表示制御部11は、入力映像信号に含まれる水平同期信号毎に、水平走査タイミングを示す水平走査信号HSを生成しこれを走査ドライバ12に供給する。
更に、表示制御部11は、入力映像信号に基づき各画素毎にその画素の輝度レベルを例えば7ビットで表す画素データPDの系列を生成する。そして、表示制御部11は、当該画素データPDの系列に基づきLVDS(Low Voltage Differential Signaling)規格に準拠した信号群を生成する。すなわち、表示制御部11は、先ず、上記した画素データPDの系列を4系統のシリアル形態のデータ系列に分割し、夫々を差動信号の形態に変換したものを第1~第4の差動シリアルデータ信号DFS0~DFS3として生成する。更に、表示制御部11は、1画素データPD分のシリアルデータ信号の周期を有する基準クロック信号を差動信号化した差動クロック信号DFCを生成する。そして、表示制御部11は、これら差動クロック信号DFC及び4系統の差動シリアルデータ信号DFS0~DFS3をデータドライバ13に送信する。
走査ドライバ12は、水平走査信号HSに同期させて、所定のピーク電圧を有する水平走査パルスを生成し、これを表示パネル20の走査線S1~Sm各々に順次、択一的に印加する。
データドライバ13は、差動シリアルデータ信号DFS0~DFS3及び差動クロック信号DFCを受ける。データドライバ13は、差動シリアルデータ信号DFS0~DFS3及び差動クロック信号DFCに基づき、表示パネル20のデータ線DL1~DLnに夫々対応したアナログの駆動信号G1~Gnを生成して、表示パネル20のデータ線DL1~DLnに供給する。
図2は、データドライバ13の内部構成を示すブロック図である。
データドライバ13は、半導体装置としての半導体チップに形成されており、本発明に係るデータ受信回路130、データ取込部133、DA変換部134、及び出力部135を含む。
データ受信回路130は、受信した4系統の差動シリアルデータ信号DFS0~DFS3及び差動クロック信号DFC各々の差動信号の形態を解除して、第1~第4のシリアルデータ信号及び基準クロック信号を復元する。次に、データ受信回路130は、復元した基準クロック信号に基づき、復元したシリアルデータ信号を同期化する為のクロック信号を生成すると共に、このシリアルデータ信号に対するクロック信号のスキューを調整すべくシリアルデータ信号の方を遅延させる。
次に、データ受信回路130は、クロック信号に同期させて、スキュー調整が施された第1~第4のシリアルデータ信号の各々にシリアルパラレル変換処理を施すことで、上記した画素データPDの系列を夫々が含むパラレル形態の4系統のデータ信号DT0~DT3を得る。
そして、データ受信回路130は、かかるデータ信号DT0~DT3をデータ取込部133に供給する。
データ取込部133は、データ信号DT0~DT3中から、水平走査期間毎に、走査線に対応したn個の画素データPDを取り込み、夫々を画素データP1~PnとしてDA変換部134に供給する。DA変換部134は、画素データP1~Pnを、夫々の輝度レベルに対応した電圧値を有する駆動信号V1~Vnに変換して出力部135に供給する。出力部135は、駆動信号V1~Vnの各々を所望に増幅したものを駆動信号G1~Gnとし、夫々を表示パネル20のデータ線D1~Dnに印加する。
以下に、図2に示すデータ受信回路130の内部構成について説明する。
図3は、データ受信回路130の構成を示すブロック図であり、図4は、データ受信回路130内で生成される信号群の一部の波形列を示すタイムチャートである。
図3に示すように、データ受信回路130は、LVDSレシーバ30、DLL(Delay Locked Loop)31、スキュー調整回路32、スキュー値制御回路33、及びSP(シリアルパラレル)変換回路34を含む。
LVDSレシーバ30は、表示制御部11から供給された、夫々が図4に示すように、コモン電圧VCMを中心にレベルが上下する振幅VIDを有する差動クロック信号DFC、及び4系統の差動シリアルデータ信号DFS0~DFS3を受信する。LVDSレシーバ30は、受信した差動シリアルデータ信号DFS0~DFS3各々の差動信号の形態を解除することで、夫々が図4に示すような2値(0、1)のシリアルデータ信号DAT0~DAT3を生成する。この際、シリアルデータ信号DAT0~DAT3の各々では、図4に示すように、先頭ビットHDを含むビット周期UIの7ビットのシリアルビット系列にて、1画素データPDに対応したデータブロックDBが表される。
更に、LVDSレシーバ30は、受信した差動クロック信号DFCの差動信号の形態を解除することで、図4に示すように、データブロックDBの周期と等しい周期を有する2値(0、1)の基準クロック信号CKを復元する。
そして、LVDSレシーバ30は、復元した4系統のシリアルデータ信号DAT0~DAT3をスキュー調整回路32に供給し、基準クロック信号CKをDLL31に供給する。
DLL31は、基準クロック信号CKの位相を1.5・UIだけ遅らせることで、図4に示すように、各データブロックDBの最後尾のビット(第0ビット)でのビット周期UIの1/2の時点で論理レベル0から1に立ち上がるクロック信号CLK_BP0を生成する。
また、DLL31は、基準クロック信号CKを(2・UI)だけ遅らせ且つその位相を反転させることで、図4に示すように、各データブロックDBの先頭ビットHDの前縁部の時点で論理レベル1から0に立ち下がるクロック信号を、判定用クロック信号CLK_BP0aとして生成する。
また、DLL31は、このクロック信号CLK_BP0をビット周期UIだけ遅らせることで、図4に示すように、各データブロックDBの先頭ビットHDの中央時点(UI/2)で論理レベル0から1に立ち上がるクロック信号CLK_BP6を生成する。また、DLL31は、このクロック信号CLK_BP6をビット周期UIだけ遅らせることで、図4に示すように、先頭ビットHDに後続する第5ビットの中央時点(UI/2)で論理レベル0から1に立ち上がるクロック信号CLK_BP5を生成する。また、DLL31は、このクロック信号CLK_BP5をビット周期UIだけ遅らせることで、図4に示すように、各データブロックDBの第5ビットに後続する第4ビットの中央時点(UI/2)で論理レベル0から1に立ち上がるクロック信号CLK_BP4を生成する。また、DLL31は、このクロック信号CLK_BP4をビット周期UIだけ遅らせることで、図4に示すように、各データブロックDBの第4ビットに後続する第3ビットの中央時点(UI/2)時点で論理レベル0から1に立ち上がるクロック信号CLK_BP3を生成する。また、DLL31は、このクロック信号CLK_BP3をビット周期UIだけ遅らせることで、図4に示すように、各データブロックDBの第3ビットに後続する第2ビットの中央時点(UI/2)で論理レベル0から1に立ち上がるクロック信号CLK_BP2を生成する。また、DLL31は、このクロック信号CLK_BP2をビット周期UIだけ遅らせることで、図4に示すように、各データブロックDBの第2ビットに後続する第1ビットの中央時点(UI/2)で論理レベル0から1に立ち上がるクロック信号CLK_BP1を生成する。
そして、DLL31は、上記のように生成した判定用クロック信号CLK_BP0aをスキュー値制御回路33に供給し、生成した7系統のクロック信号CLK_BP0~CLK_BP6をSP変換回路34に供給する。
スキュー調整回路32は、スキュー値制御回路33から供給されたトリミング信号TRMと共に、4系統のシリアルデータ信号DAT0~DAT3を個別に受ける。スキュー調整回路32は、先ず、トリミング信号TRMに基づき、時間長が異なる第0~第7の遅延時間のうちの1の遅延時間を選択する。そして、スキュー調整回路32は、シリアルデータ信号DAT0~DAT3の各々を、上記したように選択した1の遅延時間を経て出力したものをスキュー調整が施されたスキュー調整データ信号SKD0~SKD3としてSP変換回路34に供給する。
スキュー値制御回路33は、スキュー調整モード信号MODを受けた場合に、以下の動作を行う。
つまり、スキュー値制御回路33は、判定用クロック信号CLK_BP0a及びスキュー調整データ信号SKD0に基づき、クロック信号CLK_BP0~CLK_BP6の位相が、データブロックDBの各ビットの中央時点(UI/2)に対して遅れ位相であるの進み位相であるのかを判定する。ここで、遅れ位相であると判定した場合、スキュー値制御回路33は、各クロック信号の位相を1段階だけ進ませるべく、現段階の遅延時間よりも1段階だけ短い遅延時間を選択させるトリミング信号TRMを生成し、スキュー調整回路32に供給する。一方、進み位相であると判定した場合、スキュー値制御回路33は、各クロック信号の位相を1段階だけ遅らせるべく、現段階の遅延時間よりも1段階だけ長い遅延時間を選択させるトリミング信号TRMを生成し、スキュー調整回路32に供給する。
SP変換回路34は、スキュー調整データ信号SKD0~SKD3を個別に受ける4系統の変換回路を含む。SP変換回路34では、これら4系統の変換回路が、クロック信号CLK_BP0~CLK_BP6に基づき、シリアル信号形態のスキュー調整データ信号SKD0~SKD3の各々を、夫々が7ビットのパラレルデータからなるデータ信号DT0~DT3に変換して出力する。
図5は、SP変換回路34に含まれる4系統の変換回路のうちから、スキュー調整データ信号SKD0のSP変換を行う変換回路を抜粋して示す回路図である。
図5に示すように、この変換回路は、夫々がスキュー調整データ信号SKD0をD端子で受けるDフリップフロップFF0~FF6を含む。
DフリップフロップFF6は、図4に示すクロック信号CLK_BP6をクロック端子で受け、その立ち上がりエッジのタイミングでデータブロックDB中の先頭ビットHDを取り込み、これをデータ信号DT0のビット[6]として出力する。DフリップフロップFF5は、図4に示すクロック信号CLK_BP5をクロック端子で受け、その立ち上がりエッジのタイミングでデータブロックDB中の第5ビットを取り込み、これをデータ信号DT0のビット[5]として出力する。同様にして、DフリップフロップFF4~FF0は、夫々のクロック端子で受けたクロック信号CLK_BP4~CLK_BP0の立ち上がりエッジのタイミングでデータブロックDB中の第4~第0ビットを取り込み、夫々データ信号DT0のビット[4]~[0]として出力する。
次に、図3に示すスキュー調整回路32及びスキュー値制御回路33について更に詳細に説明する。
図6は、スキュー調整回路32の構成の一例を示す回路図である。
図6に示すように、スキュー調整回路32は、LVDSレシーバ30から供給されたシリアルデータ信号DAT0~DAT3を個別に受ける4系統のスキュー調整モジュールDM0~DM3を含む。
尚、スキュー調整モジュールDM0~DM3は同一の構成、つまり、図6に示すように、遅延セレクタSE1及びSE2、遅延回路B1~B7を有し、トリミング信号TRMに基づき同一の動作を行う。
そこで、以下に、スキュー調整モジュールDM0のみを抜粋して、その構成及び動作について説明する。
遅延回路B1~B7は、夫々異なる数のバッファを直列に接続したものであり、バッファの直列段数により、入力した信号が出力されるまでに掛かる遅延時間を例えば以下の大小関係にて異ならせている。
B1の遅延時間<B2の遅延時間<、・・・・・<B7の遅延時間
遅延セレクタSE1及びSE2は、トリミング信号TRMに従って連動して動作し、上記した第0~第7の遅延時間を得る以下の第0~第7の遅延経路のうちのいずれか1つを選択する。そして、遅延セレクタSE1が、選択した1つの遅延経路にシリアルデータ信号DAT0(DAT1~DAT3)を入力し、この遅延経路を経て出力された信号をスキュー調整データ信号SKD0として遅延セレクタSE2から出力する。
遅延セレクタSE1及びSE2は、トリミング信号TRMに従って連動して動作し、上記した第0~第7の遅延時間を得る以下の第0~第7の遅延経路のうちのいずれか1つを選択する。そして、遅延セレクタSE1が、選択した1つの遅延経路にシリアルデータ信号DAT0(DAT1~DAT3)を入力し、この遅延経路を経て出力された信号をスキュー調整データ信号SKD0として遅延セレクタSE2から出力する。
第0の遅延経路:SE1、SE2
第1の遅延経路:SE1、B1、SE2
第2の遅延経路:SE1、B2、SE2
第3の遅延経路:SE1、B3、SE2
第4の遅延経路:SE1、B4、SE2
第5の遅延経路:SE1、B5、SE2
第6の遅延経路:SE1、B6、SE2
第7の遅延経路:SE1、B7、SE2
尚、遅延セレクタSE1及びSE2は、製造直後の初期状態時には、例えば第4の遅延時間に対応した第4の遅延経路を選択した状態になっている。
第1の遅延経路:SE1、B1、SE2
第2の遅延経路:SE1、B2、SE2
第3の遅延経路:SE1、B3、SE2
第4の遅延経路:SE1、B4、SE2
第5の遅延経路:SE1、B5、SE2
第6の遅延経路:SE1、B6、SE2
第7の遅延経路:SE1、B7、SE2
尚、遅延セレクタSE1及びSE2は、製造直後の初期状態時には、例えば第4の遅延時間に対応した第4の遅延経路を選択した状態になっている。
図7は、スキュー値制御回路33の構成を示す回路図である。
スキュー値制御回路33は、RSフリップフロップSR1、アンドゲートAN1、オアゲートOR1、フィルタFR1及びFR2、DフリップフロップDF1及びDF2、及び判定回路JD1を有する。
スキュー値制御回路33は、スキュー調整モード信号MODを受けた場合に、これらRSフリップフロップSR1、アンドゲートAN1、オアゲートOR1、フィルタFR1及びFR2、DフリップフロップDF1及びDF2、及び判定回路JD1を、以下のように動作させる。尚、図7では、スキュー調整モード信号MODの図示を省略している。
RSフリップフロップSR1は、スキュー調整データ信号SKD0を自身のセット端子Sで受け、判定回路JD1から送出されたリセット信号RSをリセット端子Rで受ける。
RSフリップフロップSR1は、スキュー調整データ信号SKD0が論理レベル0から1に遷移した場合には、スキュー調整データ信号SKD0中の先頭ビットHDの前縁部を検知したことを示す論理レベル1の前縁部検知信号n1をアンドゲートAN1及びオアゲートOR1各々の第1の入力端に供給する。尚、RSフリップフロップSR1は、論理レベル1のリセット信号RSを受けた場合には論理レベル0の前縁部検知信号n1をアンドゲートAN1及びオアゲートOR1各々の第1の入力端に供給する。
アンドゲートAN1は、前縁部検知信号n1を第1の入力端で受けると共に判定用クロック信号CLK_BP0aを第2の入力端で受け、両者が共に論理レベル1を表す場合には「位相遅れ有り」を示す論理レベル1の位相遅れ検知信号n2をフィルタFR1に供給する。一方、前縁部検知信号n1及び判定用クロック信号CLK_BP0aのいずれか一方が論理レベル0を示す場合には、「位相遅れ無し」を示す論理レベル0の位相遅れ検知信号n2をフィルタFR1に供給する。
オアゲートOR1は、前縁部検知信号n1を第1の入力端で受けると共に判定用クロック信号CLK_BP0aを第2の入力端で受け、両者が共に論理レベル0を表す場合には「位相進み有り」を示す論理レベル0の位相進み検知信号n3をフィルタFR2に供給する。一方、前縁部検知信号n1及び判定用クロック信号CLK_BP0aのうちの一方、又は両者が論理レベル1を表す場合には、オアゲートOR1は、「位相進み無し」を示す論理レベル1の位相進み検知信号n3をフィルタFR2に供給する。
フィルタFR1は、ローパスフィルタであり、アンドゲートAN1から出力された位相遅れ検知信号n2に生じている高周波のひげ状のノイズを除去した位相遅れ検知信号n4をDフリップフロップDF1に供給する。
フィルタFR2は、ローパスフィルタであり、オアゲートOR1から出力された位相進み検知信号n3に生じている高周波のひげ状のノイズを除去した位相進み検知信号n5をDフリップフロップDF2に供給する。
DフリップフロップDF1は、位相遅れ検知信号n4をクロック端子で受けると共に、電源電圧VDDをD端子で受ける。更に、DフリップフロップDF1は、判定回路JD1が出力したリセット信号RSをリセット端子Rで受ける。
DフリップフロップDF1は、論理レベル1のリセット信号RSを受けた場合には、「位相遅れ無し」を示す論理レベル0の位相遅れ検知信号n6を判定回路JD1に供給する。この際、DフリップフロップDF1は、自身のクロック端子で受けた位相遅れ検知信号n4が論理レベル0の状態を維持している間に亘り、「位相遅れ無し」を示す論理レベル0の位相遅れ検知信号n6を判定回路JD1に供給する。
その後、位相遅れ検知信号n4が論理レベル0から論理レベル1に遷移したら、DフリップフロップDF1は、「位相遅れ有り」を示す論理レベル1の位相遅れ検知信号n6を判定回路JD1に供給する。
DフリップフロップDF2は、位相進み検知信号n5を反転クロック端子で受けると共に、電源電圧VDDをD端子で受ける。更に、DフリップフロップDF2は、判定回路JD1が出力したリセット信号RSをリセット端子Rで受ける。
DフリップフロップDF2は、論理レベル1のリセット信号RSを受けた場合には、「位相進み無し」を示す論理レベル0の位相進み検知信号n7を判定回路JD1に供給する。この際、DフリップフロップDF2は、自身の反転クロック端子で受けた位相進み検知信号n5が論理レベル1の状態を維持している間に亘り、「位相進み無し」を示す論理レベル0の位相進み検知信号n7を判定回路JD1に供給する。
その後、位相進み検知信号n5が論理レベル1から論理レベル0に遷移したら、DフリップフロップDF2は、「位相進み有り」を示す論理レベル1の位相進み検知信号n7を判定回路JD1に供給する。
判定回路JD1は、「位相遅れ有り」を示す位相遅れ検知信号n6を受けた場合には、スキュー調整回路32において現時点で選択されている遅延時間を、それよりも1段階だけ短い遅延時間に変更させるトリミング信号TRMをスキュー調整回路32に供給する。一方、「位相進み有り」を示す位相進み検知信号n7を受けた場合には、判定回路JD1は、スキュー調整回路32において現時点で選択されている遅延時間を、それよりも1段階だけ長い遅延時間に変更させるトリミング信号TRMをスキュー調整回路32に供給する。
更に、判定回路JD1は、図4に示すように、データブロックDB毎に、例えばクロック信号CLK_BP3の立ち上がりエッジのタイミングで、リセット信号RSをRSフリップフロップSR1、DフリップフロップDF1及びDF2各々のリセット端子Rに供給する。
これにより、判定回路JD1は、図4に示すデータブロックDB毎に、上記した処理を、位相遅れ検知信号n6及び位相進み検知信号n7が夫々「位相遅れ無し」及び「位相進み無し」を示す状態、つまり適正位相となるまで繰り返し行う。
ここで、上記したスキュー値制御回路33による動作を、スキュー調整モード信号MODにより、データドライバ13の製品出荷前のテスト、又は表示装置100の通常動作時における映像信号のブランク期間等で実施する。
例えば、当該製品出荷前のテストでは、テスタ(図示せず)でスキュー調整モード信号MODをスキュー値制御回路33に供給して、当該スキュー値制御回路33を動作状態に設定する。更に、テスタで、図4に示すデータブロックDBに含まれる7ビットのシリアルビット系列中の先頭ビットHDが論理レベル1、その他のビットが全て論理レベル0となる差動シリアルデータ信号DFS0、及び差動クロック信号DFCをデータドライバ13に供給する。
以下に、かかるテストの実行によってスキュー値制御回路33を動作させた場合での動作について、クロック信号に位相遅れ及び位相進みが共に生じていない場合(適正位相)、位相遅れが生じている場合、及び位相進みが生じている場合に分けて説明する。
尚、適正位相とは、上記クロック信号CLK_BP0~CLK_BP6各々の立ち上がりエッジのタイミングが、図4に示すようにシリアルデータ信号DAT0~DAT3各々のシリアルビット系列中の各ビットの中央時点(UI/2)と等しくなる状態を示す。この適正位相の状態にあれば、フリップフロップのホールドタイム及びセットアップタイムを共に満たすことができる。一方、位相進み(遅れ)とは、上記クロック信号CLK_BP0~CLK_BP6各々の立ち上がりエッジのタイミングが、各ビットの中央時点(UI/2)より早い(遅い)状態を示す。この際、位相遅れ状態ではフリップフロップのホールドタイム不足となり、また、位相進み状態ではフリップフロップのセットアップ不足となり、誤動作のおそれが生じる。
図8は、シリアルデータ信号DAT0に対してクロック信号CLK_BP0~CLK_BP6が適正位相の状態にある場合におけるスキュー値制御回路33の動作を示すタイムチャートである。
このような適正位相の状態にある場合には、図8に示すように、クロック信号CLK_BP0~CLK_BP6各々の立ち上がりエッジのタイミングは、スキュー調整データ信号SKD0のデータブロックDBに含まれるシリアルビット系列[1、0、0、0、0、0、0]中の各ビットの中央時点(UI/2)となる。
よって、スキュー調整データ信号SKD0のデータブロックDBの先頭ビットHD(論理レベル1)に応じて、先ず、RSフリップフロップSR1が論理レベル0から論理レベル1に遷移する前縁部検知信号n1を出力する。この間、図8に示すように、判定用クロック信号CLK_BP0a及び前縁部検知信号n1が共に同一の論理レベルになることは無い。よって、図8に示すように、位相遅れ検知信号n2、n4及びn6は、「位相遅れ無し」を示す論理レベル0の状態を維持する。更に、位相進み検知信号n3及びn5は「位相進み無し」を示す論理レベル1の状態を維持し、位相進み検知信号n7は「位相進み無し」を示す論理レベル0の状態を維持する。
図9は、シリアルデータ信号DAT0に対してクロック信号CLK_BP0~CLK_BP6が位相遅れの状態にある場合におけるスキュー値制御回路33の動作を示すタイムチャートである。
このような位相遅れの状態にある場合には、図9に示すように、クロック信号CLK_BP0~CLK_BP6各々の立ち上がりエッジのタイミングは、スキュー調整データ信号SKD0のデータブロックDBに含まれるシリアルビット系列[1、0、0、0、0、0、0]中の各ビットの中央時点(UI/2)よりも後方の時点となる。
この際、スキュー調整データ信号SKD0のデータブロックDBの先頭ビットHD(論理レベル1)に応じて、先ず、RSフリップフロップSR1が論理レベル0から論理レベル1に遷移する前縁部検知信号n1を出力する。この間、図9に示すように、データブロックDBの先頭部において、前縁部検知信号n1が論理レベル0から論理レベル1に遷移した直後に、判定用クロック信号CLK_BP0a及び前縁部検知信号n1が共に論理レベル1となる区間が存在する。よって、アンドゲートAN1は、図9に示すように、この区間に亘り論理レベル0から論理レベル1に遷移し、引き続き論理レベル0の状態に戻るパルスPS1を含む位相遅れ検知信号n2(n4)を出力する。すると、このパルスPS1をクロック端子で受けたDフリップフロップDF1は、図9に示すように、「位相遅れ有り」を示す論理レベル1の位相遅れ検知信号n6を判定回路JD1に供給する。
よって、判定回路JD1は、この位相遅れ検知信号n6に応じて、スキュー調整回路32において現時点で選択されている遅延時間を、それよりも1段階だけ短い遅延時間に変更させるトリミング信号TRMをスキュー調整回路32に供給する。これにより、スキュー調整回路32では、スキュー調整データ信号SKD0に施す遅延時間を短くする調整が行われる。すなわち、スキュー調整回路32において、当該スキュー調整データ信号SKD0に対するクロック信号CLK_BP0~CLK_BP6各々の位相を適正化するスキュー調整が為されるのである。
図10は、シリアルデータ信号DAT0に対してクロック信号CLK_BP0~CLK_BP6が位相進みの状態にある場合におけるスキュー値制御回路33の動作を示すタイムチャートである。
このような位相進み状態にある場合には、図10に示すように、クロック信号CLK_BP0~CLK_BP6各々の立ち上がりエッジのタイミングは、スキュー調整データ信号SKD0のデータブロックDBに含まれるシリアルビット系列[1、0、0、0、0、0、0]中の各ビットの中央時点(UI/2)よりも前方の時点となる。
この際、スキュー調整データ信号SKD0のデータブロックDBの先頭ビットHD(論理レベル1)に応じて、先ず、RSフリップフロップSR1が論理レベル0から論理レベル1に遷移する前縁部検知信号n1を出力する。この間、図10に示すように、データブロックDBの先頭部において、前縁部検知信号n1が論理レベル0から論理レベル1に遷移する直前に、判定用クロック信号CLK_BP0a及び前縁部検知信号n1が共に論理レベル0となる区間が存在する。よって、オアゲートOR1は、図10に示すように、この区間に亘り論理レベル1から論理レベル0に遷移し、引き続き論理レベル1の状態に戻るパルスPS2を含む位相進み検知信号n3(n5)を出力する。すると、このパルスPS2を反転クロック端子で受けたDフリップフロップDF2は、図10に示すように、「位相進み」を示す論理レベル1の位相進み検知信号n7を判定回路JD1に供給する。判定回路JD1は、この位相進み検知信号n7に応じて、スキュー調整回路32において現時点で選択されている遅延時間を、それよりも1段階だけ長い遅延時間に変更させるトリミング信号TRMをスキュー調整回路32に供給する。これにより、スキュー調整回路32では、スキュー調整データ信号SKD0に施す遅延時間を長くする調整が行われる。すなわち、スキュー調整回路32において、当該スキュー調整データ信号SKD0に対するクロック信号CLK_BP0~CLK_BP6各々の位相を適正化するスキュー調整が為されるのである。
以上、詳述したように、データ受信回路130では、その内部で、受信したシリアルデータ信号DAT0(DAT1~3)を同期化する為のクロック信号CLK_BP0~CLK_BP6に位相遅れ及び位相進みのいずれが生じているのかが判定される。そして、その判定結果に基づいてシリアルデータ信号DAT0(DAT1~3)に施す遅延時間を調整することで、シリアルデータ信号DAT0(DAT1~3)に対するクロック信号CLK_BP0~CLK_BP6各々の位相を適正化するスキュー調整がなされる。
よって、本発明によれば、製品出荷前のテスト時において作業員が介在することなく、スキュー調整が完了するので、テストに掛かるコスト及び時間を抑えることが可能となる。
尚、上記したスキュー値制御回路33では、製品出荷前のテスト時に、データブロックDBの先頭ビットHDが論理レベル1となるテストデータを表す差動シリアルデータ信号DFS0を入力することで、RSフリップフロップSR1を、先頭ビットHDの前縁部を検知する前縁部検知回路として使用できるようにしている。しかしながら、先頭ビットHDの前縁部を検知できるものであれば、前縁部検知回路としてはRSフリップフロップSR1に限定されない。
また、上記実施例では、前縁部の検知対象を先頭ビットHDとしているが、図4に示すデータブロックDBに含まれる7ビットのシリアルビット系列中の他の1のビットを前縁部の検知対象としても良い。この際、判定用クロック信号として、判定用クロック信号CLK_BP0aに代えて、この1のビットのビット周期UI内で論理レベル0から論理レベル1に遷移する同期化用のクロック信号よりもビット周期UIの1/2の時間だけ進んだ時点で論理レベル1から論理レベル0に遷移するクロック信号を判定用クロック信号とする。
要するに、所定のビット周期(UI)のシリアルのビット系列を含むデータ信号(DAT0)及び基準クロック信号(CK)を受信する、本発明に係るデータ受信回路としては、以下のクロック生成回路、スキュー調整回路、前縁部検知回路、及び制御回路を含むものであれば良い。
クロック生成回路(31)は、受信した基準クロック信号に基づき、受信したデータ信号に含まれるビット系列中の1のビット(HD)のビット周期(UI)内で第1レベルの状態から第2レベルの状態に遷移するクロック信号(CLK_BP0)を生成する。更に、クロック生成回路(31)は、当該クロック信号よりもビット周期の1/2の時間だけ進んだ時点で第2レベルの状態から第1レベルの状態に遷移する判定用クロック信号(CLK_BP0a)を生成する。スキュー調整回路(32)は、遅延時間が可変な遅延回路(SE1、SE2、B1~B7)を含み、受信したデータ信号(DAT0)をこの遅延回路を経て遅延させることでクロック信号に対するスキューを調整したスキュー調整データ信号(SKD0)を生成する。前縁部検知回路(SR1)は、スキュー調整データ信号に含まれる1のビット(HD)の前縁部を検知し、この前縁部の時点で第1レベルの状態から第2レベルの状態に遷移する前縁部検知信号(n1)を生成する。制御回路(AN1、OR1、JD1)は、判定用クロック信号(CLK_BP0a)及び前縁部検知信号(n1)が共に第1レベルにある場合にはクロック信号(CLK_BP0)が位相進みの状態にあると判定して遅延回路の遅延時間を増加させる。一方、判定用クロック信号及び前縁部検知信号が共に第2レベルにある場合にはクロック信号が位相遅れの状態にあると判定して遅延回路の遅延時間を低下させる。
13 データドライバ
31 DLL
32 スキュー調整回路
33 スキュー値制御回路
34 SP変換回路
100 表示装置
130 データ受信回路
31 DLL
32 スキュー調整回路
33 スキュー値制御回路
34 SP変換回路
100 表示装置
130 データ受信回路
Claims (6)
- 所定のビット周期のシリアルのビット系列を含むデータ信号、及び基準クロック信号を受信するデータ受信回路であって、
受信した前記基準クロック信号に基づき、受信した前記データ信号に含まれる前記ビット系列中の1のビットの前記ビット周期内で第1レベルの状態から第2レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の1/2の時間だけ進んだ時点で前記第2レベルの状態から前記第1レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、
遅延時間が可変な遅延回路を含み、受信した前記データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、
前記スキュー調整データ信号に含まれる前記1のビットの前縁部を検知し、前記前縁部の時点で前記第1レベルの状態から前記第2レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、
前記判定用クロック信号及び前記前縁部検知信号が共に前記第1レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第2レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有することを特徴とするデータ受信回路。 - 前記クロック生成回路は、前記基準クロック信号に基づき、前記受信した前記データ信号に含まれる前記ビット系列中の各ビットの前記ビット周期内で夫々が前記第1レベルの状態から前記第2レベルの状態に遷移する、前記クロック信号を含む複数のクロック信号を生成することを特徴とする請求項1に記載のデータ受信回路。
- 前記スキュー調整データ信号に含まれる前記ビット系列中の各ビットを前記複数のクロック信号に夫々同期して取り込んだ複数のビットをパラレルデータとして出力するシリアルパラレル変換回路を有することを特徴とする請求項2に記載のデータ受信回路。
- 前記前縁部検知回路は、前記スキュー調整データ信号を自身のセット端子で受けその出力信号を前記前縁部検知信号として出力するRSフリップフロップを含み、
前記制御回路は、
前記前縁部検知信号及び前記判定用クロック信号を第1及び第2の入力端で受け両者が共に前記第2レベルを示す場合に前記クロック信号が位相遅れの状態にあることを示す位相遅れ検知信号を出力するアンドゲートと、
前記前縁部検知信号及び前記判定用クロック信号を第1及び第2の入力端で受け両者が共に前記第1レベルを示す場合に前記クロック信号が位相進みの状態にあることを示す位相進み検知信号を出力するオアゲートと、を含むことを特徴とする請求項1~3のいずれか1に記載のデータ受信回路。 - 映像信号に基づき、複数の表示セルが配置されている表示パネルを駆動する表示ドライバであって、
所定のビット周期のシリアルのビット系列を含む映像データ信号及び基準クロック信号を受信して、夫々が所定ビット数からなるパラレルデータからなる画素データ片の系列を出力するデータ受信回路と、
前記画素データ片の各々を輝度レベルに対応した電圧値を有する複数の駆動信号に変換して前記表示パネルに出力するDA変換出力部と、を含み、
前記データ受信回路は、
受信した前記基準クロック信号に基づき、受信した前記映像データ信号に含まれる前記ビット系列中の1のビットの前記ビット周期内で第1レベルの状態から第2レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の1/2の時間だけ進んだ時点で前記第2レベルの状態から前記第1レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、
遅延時間が可変な遅延回路を含み、受信した前記映像データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、
前記スキュー調整データ信号に含まれる前記1のビットの前縁部を検知し、前記前縁部の時点で前記第1レベルの状態から前記第2レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、
前記判定用クロック信号及び前記前縁部検知信号が共に前記第1レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第2レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有することを特徴とする表示ドライバ。 - 複数の表示セルが配置されている表示パネルと、
映像信号に基づき前記表示パネルを駆動する表示ドライバと、を含む表示装置であって、
前記表示ドライバは、
所定のビット周期のシリアルのビット系列を含む映像データ信号及び基準クロック信号を受信して、夫々が所定ビット数からなるパラレルデータからなる画素データ片の系列を出力するデータ受信回路と、
前記画素データ片の各々を輝度レベルに対応した電圧値を有する複数の駆動信号に変換して前記表示パネルに出力するDA変換出力部と、を含み、
前記データ受信回路は、
受信した前記基準クロック信号に基づき、受信した前記映像データ信号に含まれる前記ビット系列中の1のビットの前記ビット周期内で第1レベルの状態から第2レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の1/2の時間だけ進んだ時点で前記第2レベルの状態から前記第1レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、
遅延時間が可変な遅延回路を含み、受信した前記映像データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、
前記スキュー調整データ信号に含まれる前記1のビットの前縁部を検知し、前記前縁部の時点で前記第1レベルの状態から前記第2レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、
前記判定用クロック信号及び前記前縁部検知信号が共に前記第1レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第2レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有することを特徴とする表示装置。
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