CN117789625A - 数据接收电路、显示驱动器以及显示装置 - Google Patents

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Abstract

本发明的目的在于提供一种能够缩短产品出厂前的测试花费的时间、并且抑制与测试有关的成本的数据接收电路、显示驱动器以及显示装置。本发明具有：时钟生成电路，其基于所接收到的基准时钟信号，来生成在所接收到的数据信号中包含的位序列中的一个位的位周期内从第1电平转变为第2电平的时钟信号和在比时钟信号提前了位周期的1/2的时间的量的时间点从第2电平转变为第1电平的判定用时钟信号；偏移调整电路，其通过使所接收到的数据信号经过延迟电路进行延迟来生成偏移调整数据信号；前沿部探测电路，其生成在偏移调整数据信号所包含的一个位的前沿部的时间点从第1电平转变为第2电平的前沿部探测信号；以及控制电路，其在判定用时钟信号和前沿部探测信号均为第1电平的情况下使延迟电路的延迟时间增加，在两者均处于第2电平的情况下使延迟时间减少。

Description

数据接收电路、显示驱动器以及显示装置
技术领域
本发明涉及一种数据接收电路、尤其是具备调整相对于所接收到的数据而言的时钟信号的偏移的偏移调整功能的数据接收电路、包括该数据接收电路的显示驱动器以及显示装置。
背景技术
在半导体集成电路中，实施了使所接收到的数据与时钟信号同步来进行各种处理的同步化设计。
另外，为了应对近年来的高速数据处理化，提出了一种能够调整相对于数据信号而言的时钟信号的偏移量以确保触发器(下面称为FF)的规定的建立时间和保持时间的半导体集成电路(例如参照专利文献1)。
在专利文献1所记载的半导体集成电路中，通过采用能够根据在外部端子接收到的控制信号来变更向FF的时钟端子供给时钟信号的时钟缓冲器的负载驱动能力的结构，从而使得能够调整时钟信号的偏移量。
现有技术文献
专利文献
专利文献1：日本特开平8-335670号公报
发明内容
发明要解决的问题
因而，根据专利文献1所记载的结构，产生如下需要：对制造后的半导体集成电路逐个地在其产品出厂前的测试阶段实施下面的偏移调整工序。
首先，通过与半导体集成电路连接的LSI测试仪，向上述的外部端子供给以使缓冲器的负载驱动能力逐渐地变更的方式指定的控制信号，同时进行半导体集成电路是否正常地进行动作的验证。然后，将半导体集成电路从LSI测试仪拆下，测试作业人员进行将指定在上述的验证中半导体集成电路正常地进行了动作时的负载驱动能力的信号固定供给至上述外部端子的作业。
因此，与测试有关的经费变高，并且必须对制造后的半导体集成电路逐个地实施如上所述的偏移调整工序，因此存在直到产品出厂为止花费时间的问题。
本申请发明的目的在于提供一种能够缩短产品出厂前的测试、特别是时钟偏移的调整花费的时间、并且抑制与测试有关的成本的数据接收电路、显示驱动器以及显示装置。
用于解决问题的方案
本发明的数据接收电路接收基准时钟信号以及包含规定的位周期的串行的位序列的数据信号，所述数据接收电路具有：时钟生成电路，其基于所接收到的所述基准时钟信号，来生成在所接收到的所述数据信号中包含的所述位序列中的一个位的所述位周期内从第1电平的状态转变为第2电平的状态的时钟信号，并且生成在比所述时钟信号提前了所述位周期的1/2的时间的量的时间点从所述第2电平的状态转变为所述第1电平的状态的判定用时钟信号；偏移调整电路，其包括延迟时间可变的延迟电路，通过使所接收到的所述数据信号经过所述延迟电路进行延迟，来生成调整相对于所述时钟信号的偏移而得到的偏移调整数据信号；前沿部探测电路，其探测所述偏移调整数据信号中包含的所述一个位的前沿部，并生成在所述前沿部的时间点从所述第1电平的状态转变为所述第2电平的状态的前沿部探测信号；以及控制电路，其在所述判定用时钟信号和所述前沿部探测信号均处于所述第1电平的情况下判定为所述时钟信号处于相位超前的状态，使所述延迟电路的所述延迟时间增加，在所述判定用时钟信号和所述前沿部探测信号均处于所述第2电平的情况下判定为所述时钟信号处于相位滞后的状态，使所述延迟电路的所述延迟时间减少。
本发明的显示驱动器基于影像信号来驱动配置有多个显示单元的显示面板，所述显示驱动器包括：数据接收电路，其接收基准时钟信号和包含规定的位周期的串行的位序列的影像数据信号，并输出分别由并行数据构成的像素数据片的序列，该并行数据由规定位数构成；以及DA变换输出部，其将所述像素数据片的每个变换为具有与亮度电平对应的电压值的多个驱动信号并输出到所述显示面板，所述数据接收电路具有：时钟生成电路，其基于所接收到的所述基准时钟信号，来生成在所接收到的所述影像数据信号所包含的所述位序列中的一个位的所述位周期内从第1电平的状态转变为第2电平的状态的时钟信号，并且生成在比所述时钟信号提前了所述位周期的1/2的时间的量的时间点从所述第2电平的状态转变为所述第1电平的状态的判定用时钟信号；偏移调整电路，其包括延迟时间可变的延迟电路，通过使所接收到的所述影像数据信号经过所述延迟电路进行延迟，来生成调整对于所述时钟信号的偏移而得到的偏移调整数据信号；前沿部探测电路，其探测所述偏移调整数据信号所包含的所述一个位的前沿部，并生成在所述前沿部的时间点从所述第1电平的状态转变为所述第2电平的状态的前沿部探测信号；以及控制电路，其在所述判定用时钟信号和所述前沿部探测信号均处于所述第1电平的情况下判定为所述时钟信号处于相位超前的状态，使所述延迟电路的所述延迟时间增加，在所述判定用时钟信号和所述前沿部探测信号均处于所述第2电平的情况下判定为所述时钟信号处于相位滞后的状态，使所述延迟电路的所述延迟时间减少。
本发明的显示装置包括：显示面板，其配置有多个显示单元；以及显示驱动器，其基于影像信号来驱动所述显示面板，所述显示驱动器包括：数据接收电路，其接收基准时钟信号和包含规定的位周期的串行的位序列的影像数据信号，并输出分别由并行数据构成的像素数据片的序列，该并行数据由规定位数构成；以及DA变换输出部，其将所述像素数据片的每个变换为具有与亮度电平对应的电压值的多个驱动信号并输出到所述显示面板，所述数据接收电路具有：时钟生成电路，其基于所接收到的所述基准时钟信号，来生成在所接收到的所述影像数据信号所包含的所述位序列中的一个位的所述位周期内从第1电平的状态转变为第2电平的状态的时钟信号，并且生成在比所述时钟信号提前了所述位周期的1/2的时间的量的时间点从所述第2电平的状态转变为所述第1电平的状态的判定用时钟信号；偏移调整电路，其包括延迟时间可变的延迟电路，通过使所接收到的所述影像数据信号经过所述延迟电路进行延迟，来生成调整对于所述时钟信号的偏移而得到的偏移调整数据信号；前沿部探测电路，其探测所述偏移调整数据信号所包含的所述一个位的前沿部，并生成在所述前沿部的时间点从所述第1电平的状态转变为所述第2电平的状态的前沿部探测信号；以及控制电路，其在所述判定用时钟信号和所述前沿部探测信号均处于所述第1电平的情况下判定为所述时钟信号处于相位超前的状态，使所述延迟电路的所述延迟时间增加，在所述判定用时钟信号和所述前沿部探测信号均处于所述第2电平的情况下判定为所述时钟信号处于相位滞后的状态，使所述延迟电路的所述延迟时间减少。
发明的效果
在本发明中，在数据接收电路内判定用于使所接收到的数据信号同步化的时钟信号产生了相位滞后和相位超前中的哪一种，基于其判定结果来调整对数据信号施加的延迟时间，由此进行使相对于数据信号而言的时钟信号的相位适当化的偏移调整。
因此，根据本发明，在产品出厂前的测试时，无需作业人员介入就能够完成偏移调整，因此能够抑制与测试有关的成本和时间。
附图说明
图1是示出包括本发明所涉及的数据接收电路的显示装置100的概要结构的框图。
图2是示出数据驱动器13的内部结构的框图。
图3是示出数据接收电路130的内部结构的框图。
图4是示出在数据接收电路130内生成的信号群的波形的时序图。
图5是示出进行偏移调整数据信号SKD0的SP变换的变换电路的电路图。
图6是示出偏移调整电路32的结构的电路图。
图7是示出偏移值控制电路33的结构的电路图。
图8是示出时钟信号处于适当相位的状态的情况下的偏移值控制电路33的动作的时序图。
图9是示出时钟信号处于相位滞后的状态的情况下的偏移值控制电路33的动作的时序图。
图10是示出时钟信号处于相位超前的状态的情况下的偏移值控制电路33的动作的时序图。
具体实施方式
图1是示出包括本发明所涉及的数据接收电路的显示装置100的概要结构的框图。
如图1所示，显示装置100由显示控制部11、扫描驱动器12、数据驱动器13以及显示面板20构成，该显示面板20由液晶面板等构成。
在显示面板20形成有各自在二维画面的水平方向上延伸的m个(m为2以上的自然数)扫描线S1～Sm以及各自在二维画面的垂直方向上延伸的n个(n为2以上的自然数)数据线DL1～DLn。并且，在扫描线和数据线的各交叉部的区域形成有搭载像素的显示单元。
显示控制部11针对输入影像信号中包含的水平同步信号的每个生成表示水平扫描定时的水平扫描信号HS并将其供给至扫描驱动器12。
并且，显示控制部11基于输入影像信号，针对各像素中的每个像素生成例如以7位来表示该像素的亮度电平的像素数据PD的序列。而且，显示控制部11基于该像素数据PD的序列来生成遵照LVDS(Low Voltage Differential Signaling：低压差分信号)标准的信号群。即，显示控制部11首先将上述的像素数据PD的序列分割为4系统的串行形态的数据序列，生成将4系统的串行形态的数据序列分别变换为差分信号的形态而得到的信号作为第1～第4差分串行数据信号DFS0～DFS3。并且，显示控制部11生成将具有1个像素数据PD量的串行数据信号的周期的基准时钟信号进行差分信号化而得到的差分时钟信号DFC。然后，显示控制部11将这些差分时钟信号DFC和4系统的差分串行数据信号DFS0～DFS3发送到数据驱动器13。
扫描驱动器12与水平扫描信号HS同步地生成具有规定的峰电压的水平扫描脉冲，并将其依次择一地施加于显示面板20的各个扫描线S1～Sm。
数据驱动器13接收差分串行数据信号DFS0～DFS3和差分时钟信号DFC。数据驱动器13基于差分串行数据信号DFS0～DFS3和差分时钟信号DFC，生成与显示面板20的数据线DL1～DLn分别对应的模拟的驱动信号G1～Gn并将其供给至显示面板20的数据线DL1～DLn。
图2是示出数据驱动器13的内部结构的框图。
数据驱动器13形成于作为半导体装置的半导体芯片，包括本发明所涉及的数据接收电路130、数据取得部133、DA变换部134以及输出部135。
数据接收电路130解除所接收到的4系统的差分串行数据信号DFS0～DFS3和差分时钟信号DFC各自的差分信号的形态，来复原第1～第4串行数据信号和基准时钟信号。接着，数据接收电路130基于复原得到的基准时钟信号，生成用于使复原得到的串行数据信号同步化的时钟信号，并且为了调整相对于该串行数据信号而言的时钟信号的偏移而使串行数据信号一方延迟。
接着，数据接收电路130与时钟信号同步地对被实施偏移调整而得到的第1～第4串行数据信号的每个实施串行并行变换处理，由此得到分别包含上述的像素数据PD的序列的并行形态的4系统的数据信号DT0～DT3。
然后，数据接收电路130将涉及的数据信号DT0～DT3供给至数据取得部133。
数据取得部133从数据信号DT0～DT3中按每个水平扫描期间取得与扫描线对应的n个像素数据PD，分别作为像素数据P1～Pn供给至DA变换部134。DA变换部134将像素数据P1～Pn变换为具有与各自的亮度电平对应的电压值的驱动信号V1～Vn并供给至输出部135。输出部135将使驱动信号V1～Vn的每个按期望放大而得到的信号作为驱动信号G1～Gn，分别施加至显示面板20的数据线D1～Dn。
下面，对图2所示的数据接收电路130的内部结构进行说明。
图3是示出数据接收电路130的结构的框图，图4是示出在数据接收电路130内生成的信号群的一部分的波形列的时序图。
如图3所示，数据接收电路130包括LVDS接收器30、DLL(Delay Locked Loop：延迟锁相环)31、偏移调整电路32、偏移值控制电路33以及SP(串行并行)变换电路34。
LVDS接收器30接收从显示控制部11供给的分别具有如图4所示那样电平以共模电压VCM为中心波动的振幅VID的差分时钟信号DFC、以及4系统的差分串行数据信号DFS0～DFS3。LVDS接收器30通过解除所接收到的差分串行数据信号DFS0～DFS3各自的差分信号的形态，来生成各自如图4所示那样的2值(0、1)的串行数据信号DAT0～DAT3。此时，在各个串行数据信号DAT0～DAT3中，如图4所示，以包含开头位HD的位周期UI的7位的串行位序列来表示与1个像素数据PD对应的数据块DB。
并且，LVDS接收器30通过解除所接收的差分时钟信号DFC的差分信号的形态，来如图4所示那样复原具有与数据块DB的周期相等的周期的2值(0、1)的基准时钟信号CK。
然后，LVDS接收器30将复原得到的4系统的串行数据信号DAT0～DAT3供给至偏移调整电路32，将基准时钟信号CK供给至DLL 31。
DLL 31通过使基准时钟信号CK的相位延迟1.5·UI的量，从而生成如图4所示那样在各数据块DB的最末尾的位(第0位)处的位周期UI的1/2的时间点时逻辑电平从0上升为1的时钟信号CLK_BP0。
另外，DLL 31通过使基准时钟信号CK延迟(2·UI)的量并且使其相位反转，从而生成如图4所示那样在各数据块DB的开头位HD的前沿部的时间点时逻辑电平从1下降为0的时钟信号作为判定用时钟信号CLK_BP0a。
另外，DLL 31通过使该时钟信号CLK_BP0延迟位周期UI的量，来生成如图4所示那样在各数据块DB的开头位HD的中央时间点(UI/2)时逻辑电平从0上升为1的时钟信号CLK_BP6。另外，DLL 31通过使该时钟信号CLK_BP6延迟位周期UI的量，来生成如图4所示那样在继开头位HD之后的第5位的中央时间点(UI/2)时逻辑电平从0上升为1的时钟信号CLK_BP5。另外，DLL 31通过使该时钟信号CLK_BP5延迟位周期UI的量，来生成如图4所示那样在各数据块DB的继第5位之后的第4位的中央时间点(UI/2)时逻辑电平从0上升为1的时钟信号CLK_BP4。另外，DLL 31通过使该时钟信号CLK_BP4延迟位周期UI的量，来生成如图4所示那样在各数据块DB的继第4位之后的第3位的中央时间点(UI/2)时间点时逻辑电平从0上升为1的时钟信号CLK_BP3。另外，DLL 31通过使该时钟信号CLK_BP3延迟位周期UI的量，来生成如图4所示那样在各数据块DB的继第3位之后的第2位的中央时间点(UI/2)时逻辑电平从0上升为1的时钟信号CLK_BP2。另外，DLL 31通过使该时钟信号CLK_BP2延迟位周期UI的量，来生成如图4所示那样在各数据块DB的继第2位之后的第1位的中央时间点(UI/2)时逻辑电平从0上升为1的时钟信号CLK_BP1。
然后，DLL 31将如上述那样生成的判定用时钟信号CLK_BP0a供给至偏移值控制电路33，并将所生成的7系统的时钟信号CLK_BP0～CLK_BP6供给至SP变换电路34。
偏移调整电路32接收从偏移值控制电路33供给的微调信号TRM，并且个别地接收4系统的串行数据信号DAT0～DAT3。偏移调整电路32首先基于微调信号TRM来选择时长不同的第0～第7延迟时间中的1个延迟时间。然后，偏移调整电路32将使各个串行数据信号DAT0～DAT3经过如上述那样选择出的1个延迟时间后所输出的信号作为被实施偏移调整而得到的偏移调整数据信号SKD0～SKD3供给至SP变换电路34。
偏移值控制电路33在接收到偏移调整模式信号MOD的情况下进行下面的动作。
也就是说，偏移值控制电路33基于判定用时钟信号CLK_BP0a和偏移调整数据信号SKD0，来判定时钟信号CLK_BP0～CLK_BP6的相位相对于数据块DB的各位的中央时间点(UI/2)而言是滞后相位还是超前相位。在此，在判定为滞后相位的情况下，偏移值控制电路33为了使各时钟信号的相位提前1级的量，而生成用于选择比当前级的延迟时间短1级的量的延迟时间的微调信号TRM并供给至偏移调整电路32。另一方面，在判定为超前相位的情况下，偏移值控制电路33为了使各时钟信号的相位延迟1级的量，而生成用于选择比当前级的延迟时间长1级的量的延迟时间的微调信号TRM并供给至偏移调整电路32。
SP变换电路34包括个别地接收偏移调整数据信号SKD0～SKD3的4系统的变换电路。在SP变换电路34中，这4系统的变换电路基于时钟信号CLK_BP0～CLK_BP6，来将串行信号形态的偏移调整数据信号SKD0～SKD3分别变换为各自由7位的并行数据构成的数据信号DT0～DT3并进行输出。
图5是从SP变换电路34所包括的4系统的变换电路中提取进行偏移调整数据信号SKD0的SP变换的变换电路而示出的电路图。
如图5所示，该变换电路包括分别在D端子处接收偏移调整数据信号SKD0的D触发器FF0～FF6。
D触发器FF6在时钟端子处接收图4所示的时钟信号CLK_BP6，在其上升沿的定时取得数据块DB中的开头位HD，并将其作为数据信号DT0的位[6]进行输出。D触发器FF5在时钟端子处接收图4所示的时钟信号CLK_BP5，在其上升沿的定时取得数据块DB中的第5位，并将其作为数据信号DT0的位[5]进行输出。同样地，D触发器FF4～FF0在各自的时钟端子处接收到的时钟信号CLK_BP4～CLK_BP0的上升沿的定时取得数据块DB中的第4～第0位，分别作为数据信号DT0的位[4]～[0]进行输出。
接着，更详细地对图3所示的偏移调整电路32和偏移值控制电路33进行说明。
图6是示出偏移调整电路32的结构的一个示例的电路图。
如图6所示，偏移调整电路32包括个别地接收从LVDS接收器30供给的串行数据信号DAT0～DAT3的4系统的偏移调整模块DM0～DM3。
此外，偏移调整模块DM0～DM3具有相同的结构，也就是说，如图6所示那样具有延迟选择器SE1及SE2、延迟电路B1～B7，基于微调信号TRM进行相同的动作。
因此，下面仅提取偏移调整模块DM0来对其结构和动作进行说明。
延迟电路B1～B7各自串联连接有不同数量的缓冲器，根据缓冲器的串联级数，来使直到所输入的信号被输出为止所需要的延迟时间按例如下面的大小关系而不同。
B1的延迟时间<B2的延迟时间<、·····<B7的延迟时间
延迟选择器SE1及SE2按照微调信号TRM而联动地进行动作，选择下面的用于获得上述的第0～第7延迟时间的第0～第7延迟路径中的任一者。而且，延迟选择器SE1向所选择的1个延迟路径输入串行数据信号DAT0(DAT1～DAT3)，将经过该延迟路径并输出的信号作为偏移调整数据信号SKD0而从延迟选择器SE2输出。
第0延迟路径：SE1、SE2
第1延迟路径：SE1、B1、SE2
第2延迟路径：SE1、B2、SE2
第3延迟路径：SE1、B3、SE2
第4延迟路径：SE1、B4、SE2
第5延迟路径：SE1、B5、SE2
第6延迟路径：SE1、B6、SE2
第7延迟路径：SE1、B7、SE2
此外，延迟选择器SE1和SE2在紧接着制造后的初始状态时成为例如选择了与第4延迟时间对应的第4延迟路径的状态。
图7是示出偏移值控制电路33的结构的电路图。
偏移值控制电路33具有RS触发器SR1、与门AN1、或门OR1、滤波器FR1和FR2、D触发器DF1和DF2、以及判定电路JD1。
偏移值控制电路33在接收到偏移调整模式信号MOD的情况下，使这些RS触发器SR1、与门AN1、或门OR1、滤波器FR1和FR2、D触发器DF1和DF2、以及判定电路JD1如下面那样进行动作。此外，在图7中，省略了偏移调整模式信号MOD的图示。
RS触发器SR1在自身的设置端子S接收偏移调整数据信号SKD0，在重置端子R接收从判定电路JD1送出的重置信号RS。
RS触发器SR1在偏移调整数据信号SKD0从逻辑电平0转变为1的情况下，将表示探测到偏移调整数据信号SKD0中的开头位HD的前沿部这一情况的逻辑电平1的前沿部探测信号n1供给至与门AN1和或门OR1各自的第1输入端。此外，RS触发器SR1在接收到逻辑电平1的重置信号RS的情况下，将逻辑电平0的前沿部探测信号n1供给至与门AN1和或门OR1各自的第1输入端。
与门AN1在第1输入端接收前沿部探测信号n1，并且在第2输入端接收判定用时钟信号CLK_BP0a，在两者均表示逻辑电平1的情况下，将表示“有相位滞后”的逻辑电平1的相位滞后探测信号n2供给至滤波器FR1。另一方面，在前沿部探测信号n1和判定用时钟信号CLK_BP0a中的任一方表示逻辑电平0的情况下，将表示“无相位滞后”的逻辑电平0的相位滞后探测信号n2供给至滤波器FR1。
或门OR1在第1输入端接收前沿部探测信号n1，并且在第2输入端接收判定用时钟信号CLK_BP0a，在两者均表示逻辑电平0的情况下，将表示“有相位超前”的逻辑电平0的相位超前探测信号n3供给至滤波器FR2。另一方面，在前沿部探测信号n1和判定用时钟信号CLK_BP0a中的一方或两方表示逻辑电平1的情况下，或门OR1将表示“无相位超前”的逻辑电平1的相位超前探测信号n3供给至滤波器FR2。
滤波器FR1是低通滤波器，将去除从与门AN1输出的相位滞后探测信号n2中产生的高频的尖刺状的噪声后的相位滞后探测信号n4供给至D触发器DF1。
滤波器FR2是低通滤波器，将去除从或门OR1输出的相位超前探测信号n3中产生的高频的尖刺状的噪声后的相位超前探测信号n5供给至D触发器DF2。
D触发器DF1在时钟端子处接收相位滞后探测信号n4，并且在D端子处接收电源电压VDD。并且，D触发器DF1在重置端子R接收判定电路JD1所输出的重置信号RS。
D触发器DF1在接收到逻辑电平1的重置信号RS的情况下，将表示“无相位滞后”的逻辑电平0的相位滞后探测信号n6供给至判定电路JD1。此时，D触发器DF1在自身的时钟端子所接收到的相位滞后探测信号n4维持逻辑电平0的状态的期间内，将表示“无相位滞后”的逻辑电平0的相位滞后探测信号n6供给至判定电路JD1。
之后，若相位滞后探测信号n4从逻辑电平0转变为逻辑电平1，则D触发器DF1将表示“有相位滞后”的逻辑电平1的相位滞后探测信号n6供给至判定电路JD1。
D触发器DF2在反转时钟端子处接收相位超前探测信号n5，并且在D端子处接收电源电压VDD。并且，D触发器DF2在重置端子R接收判定电路JD1所输出的重置信号RS。
D触发器DF2在接收到逻辑电平1的重置信号RS的情况下，将表示“无相位超前”的逻辑电平0的相位超前探测信号n7供给至判定电路JD1。此时，D触发器DF2在自身的反转时钟端子所接收到的相位超前探测信号n5维持逻辑电平1的状态的期间内，将表示“无相位超前”的逻辑电平0的相位超前探测信号n7供给至判定电路JD1。
之后，若相位超前探测信号n5从逻辑电平1转变为逻辑电平0，则D触发器DF2将表示“有相位超前”的逻辑电平1的相位超前探测信号n7供给至判定电路JD1。
判定电路JD1在接收到表示“有相位滞后”的相位滞后探测信号n6的情况下，将用于使偏移调整电路32中在当前时间点选择了的延迟时间变更为比其短1级的量的延迟时间的微调信号TRM供给至偏移调整电路32。另一方面，在接收到表示“有相位超前”的相位超前探测信号n7的情况下，判定电路JD1将用于使偏移调整电路32中在当前时间点选择了的延迟时间变更为比其长1级的量的延迟时间的微调信号TRM供给至偏移调整电路32。
并且，判定电路JD1如图4所示那样，针对每个数据块DB，在例如时钟信号CLK_BP3的上升沿的定时将重置信号RS供给至RS触发器SR1、D触发器DF1和DF2各自的重置端子R。
由此，判定电路JD1针对图4所示的每个数据块DB重复进行上述的处理直到相位滞后探测信号n6和相位超前探测信号n7分别成为表示“无相位滞后”和“无相位超前”的状态、也就是适当相位为止。
在此，根据偏移调整模式信号MOD来在数据驱动器13的产品出厂前的测试、或者显示装置100的通常动作时的影像信号的消隐期间等实施上述的偏移值控制电路33的动作。
例如，在该产品出厂前的测试中，通过测试仪(未图示)将偏移调整模式信号MOD供给至偏移值控制电路33，来将该偏移值控制电路33设定为动作状态。并且，通过测试仪将图4所示的数据块DB中包含的7位的串行位序列中的开头位HD为逻辑电平1且其它位都为逻辑电平0的差分串行数据信号DFS0、以及差分时钟信号DFC供给至数据驱动器13。
下面，将通过执行所涉及测试来使偏移值控制电路33进行了动作的情况下的动作分为时钟信号未产生相位滞后和相位超前的情况(适当相位)、产生了相位滞后的情况、以及产生了相位超前的情况进行说明。
此外，适当相位表示上述时钟信号CLK_BP0～CLK_BP6各自的上升沿的定时如图4所示那样与串行数据信号DAT0～DAT3各自的串行位序列中的各位的中央时间点(UI/2)相等的状态。如果处于该适当相位的状态，则能够同时满足触发器的保持时间和建立时间。另一方面，相位超前(滞后)表示上述时钟信号CLK_BP0～CLK_BP6各自的上升沿的定时比各位的中央时间点(UI/2)早(晚)的状态。此时，在相位滞后状态中，成为触发器的保持时间不足，另外，在相位超前状态中，成为触发器的建立不足，从而有可能产生误动作。
图8是示出相对于串行数据信号DAT0而言时钟信号CLK_BP0～CLK_BP6处于适当相位的状态的情况下的偏移值控制电路33的动作的时序图。
在处于这样的适当相位的状态的情况下，如图8所示，时钟信号CLK_BP0～CLK_BP6各自的上升沿的定时成为偏移调整数据信号SKD0的数据块DB中包含的串行位序列[1、0、0、0、0、0、0]中的各位的中央时间点(UI/2)。
因此，根据偏移调整数据信号SKD0的数据块DB的开头位HD(逻辑电平1)，RS触发器SR1首先输出从逻辑电平0转变为逻辑电平1的前沿部探测信号n1。在该期间，如图8所示，判定用时钟信号CLK_BP0a和前沿部探测信号n1不会同时成为相同的逻辑电平。因此，如图8所示，相位滞后探测信号n2、n4以及n6维持表示“无相位滞后”的逻辑电平0的状态。并且，相位超前探测信号n3及n5维持表示“无相位超前”的逻辑电平1的状态，相位超前探测信号n7维持表示“无相位超前”的逻辑电平0的状态。
图9是示出相对于串行数据信号DAT0而言时钟信号CLK_BP0～CLK_BP6处于相位滞后的状态的情况下的偏移值控制电路33的动作的时序图。
在处于这样的相位滞后的状态的情况下，如图9所示，时钟信号CLK_BP0～CLK_BP6各自的上升沿的定时成为比偏移调整数据信号SKD0的数据块DB中包含的串行位序列[1、0、0、0、0、0、0]中的各位的中央时间点(UI/2)靠后的时间点。
此时，根据偏移调整数据信号SKD0的数据块DB的开头位HD(逻辑电平1)，RS触发器SR1首先输出从逻辑电平0转变为逻辑电平1的前沿部探测信号n1。在该期间，如图9所示，在数据块DB的开头部，存在紧接着前沿部探测信号n1从逻辑电平0转变为逻辑电平1之后判定用时钟信号CLK_BP0a和前沿部探测信号n1均为逻辑电平1的区间。因此，如图9所示，与门AN1输出包含在该区间从逻辑电平0转变为逻辑电平1并接着恢复为逻辑电平0的状态的脉冲PS1的相位滞后探测信号n2(n4)。于是，如图9所示，在时钟端子处接收到该脉冲PS1的D触发器DF1将表示“有相位滞后”的逻辑电平1的相位滞后探测信号n6供给至判定电路JD1。
因此，判定电路JD1根据该相位滞后探测信号n6，将用于使偏移调整电路32中在当前时间点选择了的延迟时间变更为比其短1级的量的延迟时间的微调信号TRM供给至偏移调整电路32。由此，在偏移调整电路32中，进行缩短对偏移调整数据信号SKD0施加的延迟时间的调整。即，在偏移调整电路32中，进行用于使相对于该偏移调整数据信号SKD0而言的时钟信号CLK_BP0～CLK_BP6各自的相位适当化的偏移调整。
图10是示出相对于串行数据信号DAT0而言时钟信号CLK_BP0～CLK_BP6处于相位超前的状态的情况下的偏移值控制电路33的动作的时序图。
在处于这样的相位超前状态的情况下，如图10所示，时钟信号CLK_BP0～CLK_BP6各自的上升沿的定时成为比偏移调整数据信号SKD0的数据块DB中包含的串行位序列[1、0、0、0、0、0、0]中的各位的中央时间点(UI/2)靠前的时间点。
此时，根据偏移调整数据信号SKD0的数据块DB的开头位HD(逻辑电平1)，RS触发器SR1首先输出从逻辑电平0转变为逻辑电平1的前沿部探测信号n1。在该期间，如图10所示，在数据块DB的开头部，存在紧接着前沿部探测信号n1从逻辑电平0转变为逻辑电平1之前判定用时钟信号CLK_BP0a和前沿部探测信号n1均为逻辑电平0的区间。因此，如图10所示，或门OR1输出包含在该区间从逻辑电平1转变为逻辑电平0并接着恢复为逻辑电平1的状态的脉冲PS2的相位超前探测信号n3(n5)。于是，如图10所示，在反转时钟端子处接收到该脉冲PS2的D触发器DF2将表示“相位超前”的逻辑电平1的相位超前探测信号n7供给至判定电路JD1。判定电路JD1根据该相位超前探测信号n7，将用于使偏移调整电路32中在当前时间点选择了的延迟时间变更为比其长1级的量的延迟时间的微调信号TRM供给至偏移调整电路32。由此，在偏移调整电路32中，进行延长对偏移调整数据信号SKD0施加的延迟时间的调整。即，在偏移调整电路32中，进行用于使相对于该偏移调整数据信号SKD0而言的时钟信号CLK_BP0～CLK_BP6各自的相位适当化的偏移调整。
如上面详细记述的那样，在数据接收电路130中，在其内部判定用于使所接收到的串行数据信号DAT0(DAT1～3)同步化的时钟信号CLK_BP0～CLK_BP6产生了相位滞后和相位超前中的哪一种。然后，基于其判定结果来调整对串行数据信号DAT0(DAT1～3)施加的延迟时间，由此进行用于使相对于串行数据信号DAT0(DAT1～3)而言的时钟信号CLK_BP0～CLK_BP6各自的相位适当化的偏移调整。
因此，根据本发明，在产品出厂前的测试时，无需作业人员介入就能够完成偏移调整，因此能够抑制与测试有关的成本和时间。
此外，在上述的偏移值控制电路33中，设为在产品出厂前的测试时，输入表示数据块DB的开头位HD成为逻辑电平1的测试数据的差分串行数据信号DFS0，由此能够将RS触发器SR1用作探测开头位HD的前沿部的前沿部探测电路。然而，只要能够探测开头位HD的前沿部，则作为前沿部探测电路并不限定于RS触发器SR1。
另外，在上述实施例中，将前沿部的探测对象设为开头位HD，但是也可以将图4所示的数据块DB中包含的7位的串行位序列中的另外一个位设为前沿部的探测对象。此时，作为判定用时钟信号，代替判定用时钟信号CLK_BP0a，而将在该一个位的位周期UI内在比从逻辑电平0转变为逻辑电平1的同步化用的时钟信号提前了位周期UI的1/2的时间的量的时间点从逻辑电平1转变为逻辑电平0的时钟信号设为判定用时钟信号。
总之，作为接收包含规定的位周期(UI)的串行的位序列的数据信号(DAT0)和基准时钟信号(CK)的本发明所涉及的数据接收电路，只要包括下面的时钟生成电路、偏移调整电路、前沿部探测电路以及控制电路即可。
时钟生成电路(31)基于所接收到的基准时钟信号，生成在所接收到的数据信号中包含的位序列中的一个位(HD)的位周期(UI)内从第1电平的状态转变为第2电平的状态的时钟信号(CLK_BP0)。并且，时钟生成电路(31)生成在比该时钟信号提前了位周期的1/2的时间的量的时间点从第2电平的状态转变为第1电平的状态的判定用时钟信号(CLK_BP0a)。偏移调整电路(32)包括延迟时间可变的延迟电路(SE1、SE2、B1～B7)，通过使所接收到的数据信号(DAT0)经过该延迟电路进行延迟来生成调整对于时钟信号的偏移而得到的偏移调整数据信号(SKD0)。前沿部探测电路(SR1)探测偏移调整数据信号中包含的一个位(HD)的前沿部，生成在该前沿部的时间点从第1电平的状态转变为第2电平的状态的前沿部探测信号(n1)。控制电路(AN1、OR1、JD1)在判定用时钟信号(CLK_BP0a)和前沿部探测信号(n1)均处于第1电平的情况下，判定为时钟信号(CLK_BP0)处于相位超前的状态，从而使延迟电路的延迟时间增加。另一方面，在判定用时钟信号和前沿部探测信号均处于第2电平的情况下，判定为时钟信号处于相位滞后的状态，从而使延迟电路的延迟时间减少。
符号的说明
13：数据驱动器；31：DLL；32：偏移调整电路；33：偏移值控制电路；34：SP变换电路；100：显示装置；130：数据接收电路。

Claims (6)

1.一种数据接收电路，接收基准时钟信号以及包含规定的位周期的串行的位序列的数据信号，所述数据接收电路的特征在于，具有：
时钟生成电路，其基于所接收到的所述基准时钟信号，来生成在所接收到的所述数据信号中包含的所述位序列中的一个位的所述位周期内从第1电平的状态转变为第2电平的状态的时钟信号，并且生成在比所述时钟信号提前了所述位周期的1/2的时间的量的时间点从所述第2电平的状态转变为所述第1电平的状态的判定用时钟信号；
偏移调整电路，其包括延迟时间可变的延迟电路，通过使所接收到的所述数据信号经过所述延迟电路进行延迟，来生成调整对于所述时钟信号的偏移而得到的偏移调整数据信号；
前沿部探测电路，其探测所述偏移调整数据信号中包含的所述一个位的前沿部，并生成在所述前沿部的时间点从所述第1电平的状态转变为所述第2电平的状态的前沿部探测信号；以及
控制电路，其在所述判定用时钟信号和所述前沿部探测信号均处于所述第1电平的情况下判定为所述时钟信号处于相位超前的状态，使所述延迟电路的所述延迟时间增加，在所述判定用时钟信号和所述前沿部探测信号均处于所述第2电平的情况下判定为所述时钟信号处于相位滞后的状态，使所述延迟电路的所述延迟时间减少。
2.根据权利要求1所述的数据接收电路，其特征在于，
所述时钟生成电路基于所述基准时钟信号，生成在所述接收到的所述数据信号所包含的所述位序列中的各位的所述位周期内各自从所述第1电平的状态转变为所述第2电平的状态的包含所述时钟信号在内的多个时钟信号。
3.根据权利要求2所述的数据接收电路，其特征在于，
具有串行并行变换电路，所述串行并行变换电路将使所述偏移调整数据信号所包含的所述位序列中的各位分别与所述多个时钟信号同步而取得的多个位作为并行数据进行输出。
4.根据权利要求1～3中的任一项所述的数据接收电路，其特征在于，
所述前沿部探测电路包括RS触发器，所述RS触发器在自身的设置端子处接收所述偏移调整数据信号，将其输出信号作为所述前沿部探测信号进行输出，
所述控制电路包括：
与门，其在第1和第2输入端接收所述前沿部探测信号和所述判定用时钟信号，在两者均表示所述第2电平的情况下，输出表示所述时钟信号处于相位滞后的状态的相位滞后探测信号；以及
或门，其在第1和第2输入端接收所述前沿部探测信号和所述判定用时钟信号，在两者均表示所述第1电平的情况下，输出表示所述时钟信号处于相位超前的状态的相位超前探测信号。
5.一种显示驱动器，基于影像信号来驱动配置有多个显示单元的显示面板，所述显示驱动器的特征在于，包括：
数据接收电路，其接收基准时钟信号和包含规定的位周期的串行的位序列的影像数据信号，并输出分别由并行数据构成的像素数据片的序列，该并行数据由规定位数构成；以及
DA变换输出部，其将所述像素数据片的每个变换为具有与亮度电平对应的电压值的多个驱动信号并输出到所述显示面板，
所述数据接收电路具有：
时钟生成电路，其基于所接收到的所述基准时钟信号，来生成在所接收到的所述影像数据信号所包含的所述位序列中的一个位的所述位周期内从第1电平的状态转变为第2电平的状态的时钟信号，并且生成在比所述时钟信号提前了所述位周期的1/2的时间的量的时间点从所述第2电平的状态转变为所述第1电平的状态的判定用时钟信号；
偏移调整电路，其包括延迟时间可变的延迟电路，通过使所接收到的所述影像数据信号经过所述延迟电路进行延迟，来生成调整对于所述时钟信号的偏移而得到的偏移调整数据信号；
前沿部探测电路，其探测所述偏移调整数据信号所包含的所述一个位的前沿部，并生成在所述前沿部的时间点从所述第1电平的状态转变为所述第2电平的状态的前沿部探测信号；以及
控制电路，其在所述判定用时钟信号和所述前沿部探测信号均处于所述第1电平的情况下判定为所述时钟信号处于相位超前的状态，使所述延迟电路的所述延迟时间增加，在所述判定用时钟信号和所述前沿部探测信号均处于所述第2电平的情况下判定为所述时钟信号处于相位滞后的状态，使所述延迟电路的所述延迟时间减少。
6.一种显示装置，包括：
显示面板，其配置有多个显示单元；以及
显示驱动器，其基于影像信号来驱动所述显示面板，
所述显示装置的特征在于，
所述显示驱动器包括：
数据接收电路，其接收基准时钟信号和包含规定的位周期的串行的位序列的影像数据信号，并输出分别由并行数据构成的像素数据片的序列，该并行数据由规定位数构成；以及
DA变换输出部，其将所述像素数据片的每个变换为具有与亮度电平对应的电压值的多个驱动信号并输出到所述显示面板，
所述数据接收电路具有：
时钟生成电路，其基于所接收到的所述基准时钟信号，来生成在所接收到的所述影像数据信号所包含的所述位序列中的一个位的所述位周期内从第1电平的状态转变为第2电平的状态的时钟信号，并且生成在比所述时钟信号提前了所述位周期的1/2的时间的量的时间点从所述第2电平的状态转变为所述第1电平的状态的判定用时钟信号；
偏移调整电路，其包括延迟时间可变的延迟电路，通过使所接收到的所述影像数据信号经过所述延迟电路进行延迟，来生成调整对于所述时钟信号的偏移而得到的偏移调整数据信号；
前沿部探测电路，其探测所述偏移调整数据信号所包含的所述一个位的前沿部，并生成在所述前沿部的时间点从所述第1电平的状态转变为所述第2电平的状态的前沿部探测信号；以及
控制电路，其在所述判定用时钟信号和所述前沿部探测信号均处于所述第1电平的情况下判定为所述时钟信号处于相位超前的状态，使所述延迟电路的所述延迟时间增加，在所述判定用时钟信号和所述前沿部探测信号均处于所述第2电平的情况下判定为所述时钟信号处于相位滞后的状态，使所述延迟电路的所述延迟时间减少。
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