JP2002313079A - 半導体メモリ装置の電源ノイズの抑制化 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリ装置の電源に発生するノイズを
抑制する。 【解決手段】 半導体メモリ装置は、ダイナミック型の
メモリセルがマトリクス状に配列された少なくとも１つ
のメモリセルブロックと、行アドレスおよび列アドレス
を含むアドレスに従ってメモリセルブロック内の対応す
るメモリセルを選択するための行アドレスデコーダおよ
び列アドレスデコーダと、アドレスに従って選択される
メモリセルに対応するデータを出力するための出力バッ
ファと、出力バッファの出力レベルをプリセットするた
めのプリセット回路と、プリセット回路の動作を制御す
るプリセット制御部とを備える。列デコーダによりメモ
リセルの選択が行われて選択されたメモリセルに対応す
るデータが出力される度に、選択されたメモリセルに対
応するデータが出力バッファから出力される前に、出力
バッファの出力レベルをプリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ装
置における電源ノイズの抑制化制御に関する。

【０００２】

【従来の技術】半導体メモリ装置としては、ＤＲＡＭや
ＳＲＡＭが用いられている。良く知られているように、
ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リ
フレッシュ動作が必要である。一方、ＳＲＡＭはリフレ
ッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価
であり、また容量が小さい。

【０００３】ＤＲＡＭとＳＲＡＭの利点を両方備えた半
導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭある
いはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲ
ＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含
むメモリセルアレイを備えているとともに、リフレッシ
ュ制御部を内蔵しており、リフレッシュ動作を内部で実
行している。このため、擬似ＳＲＡＭに接続される外部
装置（例えばＣＰＵ）は、リフレッシュ動作を意識せず
に擬似ＳＲＡＭにアクセス（データの読み出しや書き込
み）することが可能である。

【０００４】

【発明が解決しようとする課題】ところで、ＤＲＡＭで
は、通常、電源を供給する外部の電源端子として正電源
および負電源のそれぞれに複数の電源端子が設けられて
おり、電源に流れる電流の変化によって発生する電源ノ
イズの発生を抑制する対策がとられている。一方、ＳＲ
ＡＭでは、通常、正電源および負電源として１対のみの
電源端子が設けられる。擬似ＳＲＡＭの電源端子は、Ｓ
ＲＡＭと同様の構成をとるのが一般的であり、電源端子
の数が少ないので、電源ノイズに弱くなる可能性が高
い。

【０００５】この発明は、上述した従来の課題を解決す
るためになされたものであり、擬似ＳＲＡＭのような半
導体メモリ装置の電源に発生するノイズを抑制すること
のできる技術を提供することを目的とする。

【０００６】

【課題を解決するための手段およびその作用・効果】上
記目的を達成するために、本発明による半導体メモリ装
置は、ダイナミック型のメモリセルがマトリクス状に配
列された少なくとも１つのメモリセルブロックと、行ア
ドレスおよび列アドレスを含むアドレスに従って前記メ
モリセルブロック内の対応するメモリセルを選択するた
めの行アドレスデコーダおよび列アドレスデコーダと、
前記アドレスに従って選択されるメモリセルに対応する
データを出力するための出力バッファと、前記出力バッ
ファの出力レベルをプリセットするためのプリセット回
路と、前記プリセット回路の動作を制御するプリセット
制御部と、を備えている。また、前記プリセット制御部
は、前記列デコーダによりメモリセルの選択が行われて
選択されたメモリセルに対応するデータが出力される度
に、前記選択されたメモリセルに対応するデータが前記
出力バッファから出力される前に、前記出力バッファの
出力レベルをプリセットするように前記プリセット回路
を動作させる。

【０００７】ここで、「出力レベルをプリセットする」
とは、出力バッファからデータが出力される前に、その
出力レベルをデータ"１"を表すレベルとデータ"０"を表
すレベルの間のレベル（中間レベル）に設定することを
意味する。

【０００８】上記態様においては、出力バッファからデ
ータを出力する前に、出力バッファの出力レベルが中間
レベルに設定されているので、データが出力される際の
出力レベルの変化量は、ＨレベルからＬベルまたはＬレ
ベルからＨレベルに変化する場合の変化量に比べて小さ
くなる。これにより、出力変化量に起因して発生する電
源ノイズを抑制することが可能である。

【０００９】前記プリセット制御部は、前記行アドレス
が同じで前記列アドレスが変化する連続出力モードにお
いて、前記列アドレスの変化の度に、前記出力バッファ
の出力レベルをプリセットするように前記プリセット回
路を動作させることが好ましい。

【００１０】この態様においては、前記行アドレスが同
じで前記列アドレスが変化する連続出力モードにおいて
も、前記列アドレスの変化の度に、前記出力バッファの
出力レベルをプリセットすることが可能である。

【００１１】また、前記半導体メモリ装置は、出力バッ
ファからの出力状態を規定する出力許可信号が入力され
る出力許可信号入力端子を備えており、前記プリセット
制御部は、前記出力許可信号が出力不許可状態である場
合には、前記出力許可信号が出力許可状態になってか
ら、前記出力バッファの出力レベルをプリセットするよ
うに前記プリセット回路を動作させることが好ましい。

【００１２】出力許可信号は、アドレスに対応するメモ
リセルからデータが出力された後に出力許可状態となる
場合がある。このとき、出力許可信号が出力許可状態と
なって選択されたメモリセルに対応するデータが出力バ
ッファから出力可能となるよりも前に既に出力バッファ
のプリセットが終了している場合には、出力可能となっ
た時点における出力レベルがプリセット終了時のレベル
からずれてしまうことが有る。上記態様においては、こ
のようなプリセットされた出力レベルのずれを抑制する
ことができる。

【００１３】なお、前記出力バッファの出力レベルは、
前記プリセット回路によってデータ"１"を表すレベルと
データ"０"を表すレベルのほぼ中間のレベルにプリセッ
トされることが好ましい。

【００１４】この態様において、出力バッファの出力変
化量は、ＨレベルからＬベルまたはＬレベルからＨレベ
ルに変化する場合のほぼ１／２となるので、出力変化を
最も小さくすることが可能である。

【００１５】なお、上記半導体メモリ装置は、複数のメ
モリセルブロックと、それぞれのメモリセルブロックに
対応する複数の行アドレスデコーダおよび列アドレスデ
コーダを備えており、前記アドレスは、前記複数のメモ
リセルブロックのうちの任意の１つのメモリセルブロッ
クを選択するためのブロックアドレスを含んでおり、前
記プリセット制御部は、前記ブロックアドレスにより選
択されたメモリセルブロックに対応する列デコーダによ
りメモリセルの選択が行われて選択されたメモリセルに
対応するデータが出力される度に、前記選択されたメモ
リセルに対応するデータが前記出力バッファから出力さ
れる前に、前記出力バッファの出力レベルをプリセット
するように前記プリセット回路を動作させることが好ま
しい。

【００１６】この態様においては、ブロックアドレスに
より選択されたメモリセルブロックに対応する列デコー
ダによりメモリセルの選択が行われて選択されたメモリ
セルに対応するデータが出力される度に、出力バッファ
によって選択されたメモリセルに対応するデータが出力
される前に、出力バッファの出力レベルをプリセットす
ることが可能となる。

【００１７】ここで、前記半導体メモリ装置に電源を供
給する電源端子として、１つの正電源端子および１つの
負電源端子の1対の電源端子のみを備えることが好まし
い。

【００１８】１対の電源端子のみを備える半導体メモリ
装置においては電源ノイズに比較的弱い。しかしなが
ら、上記態様の半導体メモリ装置においては電源ノイズ
を抑制することが可能である。

【００１９】なお、本発明は、種々の形態で実現するこ
とが可能であり、例えば、半導体メモリ装置、その出力
バッファのプリセット方法、半導体メモリ装置と制御装
置とを備えた半導体メモリシステム、半導体メモリ装置
の制御方法、および、半導体メモリ装置を備えた電子機
器等の形態で実現することができる。

【００２０】

【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づいて以下の順序で説明する。 Ａ．第１実施例： Ａ１．メモリチップの端子構成と動作状態の概要： Ａ２．メモリチップ内部の全体構成： Ａ３．アクセス制御部の構成： Ａ４．アクセス制御部の動作： Ａ５．データ入出力バッファの構成： Ａ６．出力制御回路の構成および動作： Ａ７．出力バッファの構成および動作： Ｂ．第２実施例： Ｃ．電子機器への適用例：

【００２１】Ａ．第１実施例： Ａ１．メモリチップの端子構成と動作状態の概要：図１
は、本発明の第１実施例としてのメモリチップ２００の
端子の構成を示す説明図である。メモリチップ２００
は、以下のような端子を有している。

【００２２】Ａ０〜Ａ１９：アドレス入力端子（２０
本）， ＃ＣＳ：チップセレクト入力端子， ＺＺ：スヌーズ入力端子， ＃ＷＥ：ライトイネーブル入力端子， ＃ＯＥ：アウトプットイネーブル入力端子（出力許可信
号入力端子）， ＃ＬＢ：下位バイトイネーブル入力端子， ＃ＵＢ：上位バイトイネーブル入力端子， ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）， ＶＤＤ：正電源端子， ＶＳＳ：負電源端子。

【００２３】なお、以下の説明では、端子名と信号名と
に同じ符号を用いている。端子名（信号名）の先頭に
「＃」が付されているものは、負論理であることを意味
している。アドレス入力端子Ａ０〜Ａ１９と入出力デー
タ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられてい
るが、図１では簡略化されて描かれている。

【００２４】このメモリチップ２００は、通常の非同期
型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似
ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただ
し、ＳＲＡＭと異なり、ダイナミック型のメモリセルが
用いられているので、所定期間内にリフレッシュが必要
となる。このため、メモリチップ２００には、リフレッ
シュタイマ７０を含むリフレッシュ制御部が内蔵されて
いる。本明細書では、外部装置（制御装置）からのデー
タの読み出しや書き込みの動作を「外部アクセス」と呼
び、内蔵されたリフレッシュ制御部によるリフレッシュ
動作を「内部リフレッシュ」または単に「リフレッシ
ュ」と呼ぶ。

【００２５】メモリチップ２００の内部には、入力され
たアドレスＡ０〜Ａ１９の中のいずれか１ビット以上が
変化したことを検出するためのアドレス遷移検出回路１
１０が設けられている。そして、メモリチップ２００内
の回路は、アドレス遷移検出回路１１０から供給される
アドレス遷移信号に基づいて動作する。例えば、外部ア
クセスと内部リフレッシュとの調停は、アドレス遷移信
号に基づいて行われる。また、外部アクセスにおけるデ
ータの出力制御も後述するようにＡＴＤ信号に基づいて
行われる。なお、以下の説明では、アドレス遷移検出回
路１１０を「ＡＴＤ回路」と呼び、アドレス遷移信号を
「ＡＴＤ信号」と呼ぶ。

【００２６】図１に示すチップセレクト信号＃ＣＳとス
ヌーズ信号ＺＺは、メモリチップ２００の動作状態を制
御するための信号である。図２は、チップセレクト信号
＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリ
チップ２００の動作状態の区分を示す説明図である。な
お、本明細書において、「Ｈレベル」は２値信号の２つ
のレベルのうちの「１」レベルを意味し、「Ｌレベル」
は「０」レベルを意味している。

【００２７】チップセレクト信号＃ＣＳがＬレベル（ア
クティブ）でスヌーズ信号ＺＺがＨレベルのときは、リ
ード／ライト・オペレーションサイクル（以下、単に
「オペレーションサイクル」または「リード／ライトサ
イクル」とも呼ぶ）が行われる。オペレーションサイク
ルでは、外部アクセスの実行が可能であり、適時、内部
リフレッシュが実行される。

【００２８】チップセレクト信号＃ＣＳとスヌーズ信号
ＺＺが共にＨレベルのときには、スタンバイサイクルが
行われる。スタンバイサイクルでは、外部アクセスの実
行が禁止されるため、すべてのワード線が非活性状態と
される。但し、内部リフレッシュが行われるときには、
リフレッシュアドレスで指定されたワード線は活性化さ
れる。

【００２９】チップセレクト信号＃ＣＳがＨレベル（非
アクティブ）のときにスヌーズ信号ＺＺがＬレベルにな
ると、メモリチップ２００はスヌーズ状態（「パワーダ
ウン状態」とも呼ぶ）に移行する。スヌーズ状態では、
リフレッシュ動作に必要な回路以外は停止している。ス
ヌーズ状態での消費電力は極めて少ないので、メモリ内
のデータのバックアップに適している。

【００３０】なお、リフレッシュ動作は、オペレーショ
ンサイクルとスタンバイサイクルでは第１のリフレッシ
ュモードに従って実行され、スヌーズ状態では第２のリ
フレッシュモードに従って実行される。第１のリフレッ
シュモードでは、リフレッシュタイマ７０がリフレッシ
ュタイミング信号を発生した後に、ＡＴＤ信号に同期し
てリフレッシュ動作が開始される。一方、第２のリフレ
ッシュモードでは、リフレッシュタイマ７０がリフレッ
シュタイミング信号を発生すると直ちにリフレッシュ動
作が開始される。第２のリフレッシュモードでのリフレ
ッシュ動作はＡＴＤ信号と非同期に行われるので、アド
レスＡ０〜Ａ１９の入力は不要である。このように、こ
のメモリチップ２００は、３つの動作状態にそれぞれ適
したリフレッシュモードに従ってリフレッシュを実行す
る。

【００３１】図１に示すアドレスＡ０〜Ａ１９は、２０
ビットであり、１メガワードのアドレスを指定する。ま
た、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１
６ビットのデータである。すなわち、アドレスＡ０〜Ａ
１９の１つの値は１６ビット（１ワード）に対応してお
り、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５
を入出力することができる。

【００３２】オペレーションサイクルにおいては、ライ
トイネーブル信号＃ＷＥがＬレベルになるとライトサイ
クルが実行され、Ｈレベルになるとリードサイクルが実
行される。また、アウトプットイネーブル信号＃ＯＥが
Ｌレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５
からの出力が可能になる。下位バイトイネーブル信号＃
ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワー
ド（１６ビット）の下位バイトと上位バイトとのうちの
いずれか１バイトのみに関して読み出しや書き込みを行
うための制御信号である。例えば、下位バイトイネーブ
ル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブ
ル信号＃ＵＢをＨレベルに設定すると、１ワードの下位
８ビットのみに関して読み出しや書き込みが行われる。

【００３３】正電源ＶＤＤおよび負電源ＶＳＳは、通
常、２．５Ｖおよび０Ｖに設定される。

【００３４】図３は、メモリチップ２００の動作の概要
を示すタイミングチャートである。図２に示した３つの
動作状態（オペレーション、スタンバイ、スヌーズ）の
いずれであるかは、チップセレクト信号＃ＣＳとスヌー
ズ信号ＺＺの変化に応じて、随時判断される。図３の最
初の３つのサイクルは、オペレーションサイクルであ
る。オペレーションサイクルでは、ライトイネーブル信
号＃ＷＥのレベルに応じて読み出し（リードサイクル）
と書き込み（ライトサイクル）のいずれかが実行され
る。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アド
レスＡ０〜Ａ１９の変化の最短周期）は、このメモリチ
ップ２００のサイクルタイム（「サイクル周期」とも呼
ばれる）に相当する。サイクルタイムＴｃは、例えばラ
ンダムアクセスにおいては約５０ｎｓから約１００ｎｓ
の範囲の値に設定される。

【００３５】図３の４番目のサイクルでは、チップセレ
クト信号＃ＣＳがＨレベルに立ち上がっているので、ス
タンバイサイクルが開始される。５番目のサイクルで
は、さらに、スヌーズ信号ＺＺがＬレベルに下がってい
るので、メモリチップ２００はスヌーズ状態となる。な
お、図３（ａ）に示すように、アドレスＡ０〜Ａ１９が
変化しない場合には、ＡＴＤ信号は生成されない。

【００３６】Ａ２．メモリチップ内部の全体構成：図４
は、メモリチップ２００の内部構成を示すブロック図で
ある。このメモリチップ２００は、データ入出力バッフ
ァ１０と、メモリセルアレイ２０と、アドレスバッファ
６０とを備えている。

【００３７】メモリセルアレイ２０は、４つのブロック
２０Ａ〜２０Ｄに区分されている。第１のブロック２０
Ａは、メモリセルサブアレイ２２Ａと、行デコーダ２４
Ａと、列デコーダ２６Ａと、ゲート２８Ａとを備えてい
る。他のブロック２０Ｂ〜２０Ｄも同様である。各ブロ
ック２０Ａ〜２０Ｄの構成はほぼ同じなので、以下では
主に第１のブロック２０Ａと、これに関連する他の回路
について説明する。

【００３８】１つのブロック２０Ａの構成は、典型的な
ＤＲＡＭのメモリセルアレイと同じである。すなわち、
サブアレイ２２Ａは、１トランジスタ１キャパシタ型の
複数のメモリセルがマトリクス状に配列されたものであ
る。各メモリセルには、ワード線とビット線対（データ
線対とも呼ばれる）とが接続されている。行デコーダ２
４Ａは、行ドライバを含んでおり、供給される行アドレ
スに従ってサブアレイ２２Ａ内の複数本のワード線のう
ちの１本を選択して活性化する。列デコーダ２６Ａは、
列ドライバを含んでおり、供給される列アドレスに従っ
てサブアレイ２２Ａ内の複数組のビット線対の中の１ワ
ード（１６ビット）分のビット線対を同時に選択する。
また、ゲート２８Ａは、読み出し回路や書き込み回路を
含んでおり、データ入出力バッファ１０とサブアレイ２
２Ａと間のデータのやり取りを可能とする。なお、ブロ
ック２０Ａ内には、図示しないプリチャージ回路やセン
スアンプ、プリアンプなども設けられている。

【００３９】アドレスバッファ６０は、外部装置から与
えられた２０ビットのアドレスＡ０〜Ａ１９を他の内部
回路に供給する回路である。最も下位の６ビットのアド
レスＡ０〜Ａ５は列アドレスとして用いられ、最も上位
の１２ビットのアドレスＡ８〜Ａ１９は行アドレスとし
て用いられる。また、行アドレスと列アドレスの間の２
ビットのアドレスＡ６，Ａ７は、４つのブロック２０Ａ
〜２０Ｄのうちのいずれか１つを選択するためのブロッ
クアドレスとして用いられる。従って、ブロックアドレ
スＡ６，Ａ７によって４つのブロック２０Ａ〜２０Ｄの
うちの１つが選択され、選択されたブロックの中から、
列アドレスＡ０〜Ａ５と行アドレスＡ８〜Ａ１９とによ
って１ワード（１６ビット）分のメモリセルが選択され
る。選択されたメモリセルに対応する１ワード分のデー
タは、データ入出力バッファ１０を介して読み出され、
あるいは書き込まれる。すなわち、外部装置は、１つの
アドレスＡ０〜Ａ１９を入力することにより、１つのブ
ロック内の１ワード分のメモリセルに同時にアクセスす
ることが可能である。

【００４０】各ブロック２０Ａ〜２０Ｄには、それぞ
れ、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコント
ローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回
路５０Ａ〜５０Ｄとがこの順に接続されている。メモリ
チップ２００内には、さらに、リフレッシュタイマ７０
と、リフレッシュカウンタコントローラ９０と、リフレ
ッシュカウンタ１００と、ＡＴＤ（アドレス遷移検出）
回路１１０と、ＲＡＴＤ（行アドレス遷移検出）回路１
３０とが設けられている。

【００４１】ＡＴＤ回路１１０は、外部装置から供給さ
れた２０ビットのアドレスＡ０〜Ａ１９の中のいずれか
１ビット以上に変化があるか否か検出し、変化が検出さ
れたときには、図３（ａ）に示すようなＡＴＤ信号を生
成する。

【００４２】図５は、ＡＴＤ回路１１０の内部構成を示
すブロック図である。ＡＴＤ回路１１０は、２０ビット
のアドレスＡ０〜Ａ１９の各ビットに対応した２０個の
遷移検出回路１１１と、２０入力ＯＲゲート１１８とを
備えている。各遷移検出回路１１１は、インバータ１１
２と、２つのパルス発生回路１１３，１１４と、ＯＲゲ
ート１１５とを有している。パルス発生回路１１３，１
１４としては、例えばワンショットマルチバイブレータ
が使用される。

【００４３】第１のパルス発生回路１１３は、アドレス
ビットＡ０の立ち上がりエッジに応じて、所定のパルス
幅を有するパルスを１つ生成する。また、インバータ１
１２と第２のパルス発生回路１１４は、アドレスビット
Ａ０の立ち下がりエッジに応じて、所定のパルス幅を有
するパルスを１つ生成する。したがって、ＯＲゲート１
１５からは、アドレスビットＡ０の立ち上がりエッジと
立ち下がりエッジの各エッジ毎に、パルスが１つずつ出
力される。これは、他のアドレスビットＡ１〜Ａ１９に
ついても同様である。

【００４４】２０入力ＯＲゲート１１８には、２０個の
遷移検出回路１１１の出力が入力されている。従って、
２０ビットの行アドレスＡ０〜Ａ１９の中の１つ以上の
ビットのレベルが変化すると、ＯＲゲート１１８からパ
ルス状のＡＴＤ信号が出力される。

【００４５】なお、ＡＴＤ回路１１０としては、外部装
置から供給された２０ビットのアドレスＡ０〜Ａ１９の
中のいずれか１ビット以上に変化があるか否か検出し、
変化が検出されたときには、図３（ａ）に示すようなＡ
ＴＤ信号を生成する回路であればどのような構成でもよ
い。

【００４６】図４のリフレッシュタイマ７０は、一定の
リフレッシュ周期毎にリフレッシュタイミング信号ＲＦ
ＴＭを発生する回路である。リフレッシュタイマ７０
は、例えばリングオシレータによって構成される。リフ
レッシュ周期は、例えば約３２μｓに設定されている。

【００４７】リフレッシュ要求信号発生回路５０Ａ〜５
０Ｄは、リフレッシュタイマ７０から供給されるリフレ
ッシュタイミング信号ＲＦＴＭに応じて、各ブロック２
０Ａ〜２０Ｄのためのリフレッシュ要求信号ＲＦＲＥＱ
０〜ＲＦＲＥＱ３を発生する。このリフレッシュ要求信
号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、対応するブロックコ
ントローラ４０Ａ〜４０Ｄにそれぞれ供給される。

【００４８】ブロックコントローラ４０Ａ〜４０Ｄに
は、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３
とともに、外部装置から与えられたブロックアドレスＡ
６〜Ａ７が供給されている。リフレッシュ要求信号ＲＦ
ＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２
０Ｄにおいてリフレッシュ動作を開始すべきことを意味
している。また、オペレーションサイクルでは、ブロッ
クアドレスＡ６〜Ａ７は、４つのブロック２０Ａ〜２０
Ｄのいずれに外部アクセスが要求されているかを示して
いる。そこで、ブロックコントローラ４０Ａ〜４０Ｄ
は、これらの信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３，Ａ６〜
Ａ７に応じて、４つのブロックに対する外部アクセスと
内部リフレッシュとを調停する。この調停は、具体的に
は、４つのブロックに対する外部アクセス実施信号＃Ｅ
Ｘ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃Ｒ
Ｆ３との出力レベルをそれぞれ設定することによって行
われる。

【００４９】行プリデコーダ３０Ａ〜３０Ｄは、外部ア
クセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施
信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置か
ら与えられた行アドレスＡ８〜Ａ１９と、リフレッシュ
カウンタ１００から与えられたリフレッシュアドレスＲ
ＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、行デコ
ーダ２４Ａ〜２４Ｄに供給する。この２種類のアドレス
Ａ８〜Ａ１９，ＲＦＡ８〜ＲＦＡ１９の選択は、行プリ
デコーダ毎に独立に行われる。例えば、第１のブロック
２０Ａに対して外部アクセスの要求がある場合にリフレ
ッシュの要求があったときには、第１の行プリデコーダ
３０Ａは行アドレスＡ８〜Ａ１９を選択して第１のブロ
ック２０Ａに供給し、他の行プリデコーダ３０Ｂ〜３０
ＤはリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９を選択
して対応するブロック２０Ｂ〜２０Ｄにそれぞれ供給す
る。なお、第１の行プリデコーダ３０Ａは、第１のブロ
ック２０Ａに対する外部アクセスの終了後に、リフレッ
シュアドレスＲＦＡ８〜ＲＦＡ１９を第１のブロック２
０Ａに供給する。

【００５０】なお、リフレッシュ要求信号発生回路５０
Ａ〜５０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄ
と、行プリデコーダ３０Ａ〜３０Ｄの構成および動作に
ついては、さらに後述する。

【００５１】リフレッシュカウンタコントローラ９０
は、４つのブロック２０Ａ〜２０Ｄのすべてにおいて、
同一のリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９に従
ってリフレッシュ動作が完了したか否かを検出する。こ
の検出は、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜
ＲＦＲＥＱ３のレベル変化を調べることによって行われ
る。４つのブロック２０Ａ〜２０Ｄにおけるリフレッシ
ュ動作が完了すると、リフレッシュカウンタコントロー
ラ９０は、リフレッシュカウンタ１００にカウントアッ
プ信号＃ＣＮＴＵＰを供給する。リフレッシュカウンタ
１００は、このカウントアップ信号＃ＣＮＴＵＰに応じ
てリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９の値を１
つカウントアップする。

【００５２】出力制御回路１５０は、ライトイネーブル
信号＃ＷＥ、アウトプットイネーブル信号＃ＯＥ、各ブ
ロックの列アクセスイネーブル信号＃ＢＥ０〜＃ＢＥ３
に応じてデータ入出力バッファ１０の出力動作を制御す
る回路である。出力制御回路１５０には、さらに、上位
バイトイネーブル信号＃ＵＢや下位バイトイネーブル信
号＃ＬＢが入力されるが、説明の便宜上図示を省略して
いる。なお、出力制御回路１５０の詳細は後述する。

【００５３】メモリチップ２００は、図４に示す回路の
他に、チップセレクト信号＃ＣＳやスヌーズ信号ＺＺに
従ってチップ内の回路の動作状態を制御するコントロー
ラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，
＃ＵＢに応じて入力状態を制御するコントローラなどを
有しているが、図４では、図示の便宜上省略されてい
る。

【００５４】なお、図４のデータ入出力バッファ１０と
アドレスバッファ６０とは、それぞれ本発明におけるデ
ータ入出力部とアドレス入力部とに相当する。また、図
４において、データ入出力バッファ１０とアドレスバッ
ファ６０とメモリセルアレイ２０とを除く回路部分（３
０Ａ〜３０Ｄ，４０Ａ〜４０Ｄ，５０Ａ〜５０Ｄ，７
０，９０，１００，１１０，１３０，１５０）は、メモ
リセルアレイ２０のワード線の活性化やビット線対の選
択を制御しており、本発明のアクセス制御部に相当す
る。

【００５５】なお、アクセス制御部は、メモリセルアレ
イ２０のリフレッシュ動作を制御するリフレッシュ制御
部としての機能も有している。特に、行プリデコーダ３
０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄ
と、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄとで
構成される回路部分は、内部リフレッシュと外部アクセ
スとの調停を行う調停回路としての機能を有している。

【００５６】Ａ３．アクセス制御部の構成：図６は、図
４の第１のブロックコントローラ４０Ａの内部構成を示
すブロック図である。なお、他のブロックコントローラ
４０Ｂ〜４０Ｄも図６と同じ構成を有している。

【００５７】ブロックコントローラ４０Ａは、第１のブ
ロック２０Ａの選択を示すブロック選択信号ＢＮＫ０を
発生するデコーダ４８と、第１のブロック２０Ａに対す
る外部アクセス実施信号＃ＥＸ０を発生させる外部アク
セス実施信号発生回路４２と、第１のブロック２０Ａに
対する列アクセスイネーブル信号＃ＢＥ０を発生させる
列アクセス許可信号発生回路４９と、第１のブロック２
０Ａに対するリフレッシュ実施信号＃ＲＦ０を発生させ
るリフレッシュ実施信号発生回路４４と、リフレッシュ
実施信号＃ＲＦ０に応じてリセット信号ＲＳＴ０を発生
させるリセット信号発生回路４６とを備えている。

【００５８】デコーダ４８は、供給されるブロックアド
レスＡ６〜Ａ７の値が第１のブロック２０Ａを示す"０"
となる場合には、その出力をＨレベルとし、他の場合に
はＬレベルとする。

【００５９】外部アクセス実施信号発生回路４２および
リフレッシュ実施信号発生回路４４には、それぞれ、チ
ップセレクト信号＃ＣＳと、ブロック選択信号ＢＮＫ０
と、ＡＴＤ信号と、リフレッシュ要求信号発生回路５０
Ａからのリフレッシュ要求信号ＲＦＲＥＱ０とが供給さ
れている。また、外部アクセス実施信号発生回路４２に
は、行アドレス遷移検出回路（以下、「ＲＡＴＤ回路」
とも呼ぶ）１３０から行アドレス遷移信号ＲＡＴ（以
下、「ＲＡＴ信号」と呼ぶ）が供給されている。また、
列アクセス許可信号発生回路４９には、ＡＴＤ信号と、
外部アクセス実施信号発生回路４２からの外部アクセス
実施信号＃ＥＸ０と、デコーダ４８からのブロック選択
信号ＢＮＫ０とが供給されている。

【００６０】リフレッシュ要求信号発生回路５０Ａに
は、スヌーズ信号ＺＺとリフレッシュタイミング信号Ｒ
ＦＴＭとＡＴＤ信号とが入力されている。リフレッシュ
要求信号発生回路５０Ａは、スヌーズ信号ＺＺがＬレベ
ルのとき（すなわち、スヌーズ状態）には、リフレッシ
ュタイミング信号ＲＦＴＭの立ち上がりエッジに応じて
直ちにリフレッシュ要求信号ＲＦＲＥＱ０をＨレベルに
立ち上げる。一方、スヌーズ信号ＺＺがＨレベル（すな
わち、オペレーションサイクルおよびスタンバイサイク
ル）のときには、リフレッシュタイミング信号ＲＦＴＭ
が立ち上がった後に発生するＡＴＤ信号の立ち上がりエ
ッジに応じてリフレッシュ要求信号ＲＦＲＥＱ０をＨレ
ベルに立ち上げる。

【００６１】行アドレス遷移検出回路（ＲＡＴＤ回路）
１３０は、外部装置から供給された１２ビットの行アド
レスＡ８〜Ａ１９の中のいずれか１ビット以上に変化が
あるか否か検出し、変化が検出されたときには、ＲＡＴ
信号を出力する回路である。なお、ＲＡＴＤ回路１３０
は、図５に示すＡＴＤ回路１１０と同様に構成されてお
り、ＲＡＴＤ回路１３０には、アドレスＡ０〜Ａ１９の
うちの行アドレスＡ８〜Ａ１９のみが入力されている。
図４に示すように、このＲＡＴ信号は、４つのブロック
コントローラ４０Ａ〜４０Ｄにそれぞれ供給されてい
る。

【００６２】図７は、図６の外部アクセス実施信号発生
回路４２の内部構成を示すブロック図である。外部アク
セス実施信号発生回路４２は、ＲＳラッチ４１０および
インバータ４１１と、セット信号生成回路４２０と、リ
セット信号生成回路４３０とを備えている。セット信号
生成回路４２０からの出力信号Ｑ４２０はＲＳラッチ４
１０のセット端子Ｓに入力され、リセット信号生成回路
４３０からの出力信号Ｑ４３０はＲＳラッチ４１０のリ
セット端子Ｒに入力される。

【００６３】セット信号生成回路４２０は、遅延回路４
２５とインバータ４２１と３入力ＡＮＤゲート４２３と
パルス発生回路４２４とを備えている。３入力ＡＮＤゲ
ート４２６には、遅延回路４２５の遅延時間だけ遅延さ
れた外部アクセス実施信号＃ＥＸ０と、インバータ４２
１によって反転されたチップセレクト信号＃ＣＳと、デ
コーダ４８の出力信号であるブロック選択信号ＢＮＫ０
とが入力されている。そして、ＡＮＤゲート４２３の出
力は、パルス発生回路４２４に与えられる。

【００６４】セット信号生成回路４２０は、第１のブロ
ックコントローラ４０Ａに関連する第１のブロック２０
Ａに対して外部アクセスが要求されているか否かを判断
する。すなわち、セット信号生成回路４２０は、チップ
セレクト信号＃ＣＳがＬレベル（アクティブ）であり、
外部アクセス実施信号＃ＥＸ０の遅延出力がＨレベルで
あり、かつ、ブロックアドレスＡ６〜Ａ７の値が"０"で
ブロック選択信号がＨレベルであるときには、ブロック
２０Ａに対して外部アクセスが要求されているものと判
断し、ＲＳラッチ４１０のセット端子Ｓにパルス信号Ｑ
４２０を供給する。ＲＳラッチ４１０およびインバータ
４１１は、パルス信号Ｑ４２０に従って外部アクセス実
施信号＃ＥＸ０をアクティブ（Ｌレベル）に設定する。
なお、外部アクセス実施信号＃ＥＸ０がアクティブ（Ｌ
レベル）になると、ブロック２０Ａ（図４）内の行アド
レスＡ８〜Ａ１９によって選択されたワード線が活性化
され、外部アクセスが実施される。

【００６５】リセット信号生成回路４３０は、インバー
タ４３１とＡＮＤゲート４３２と３入力ＯＲゲート４３
６と２つのパルス発生回路４３４，４３８とを備えてい
る。ＡＮＤゲート４３２には、インバータ４３１によっ
て反転されたブロック選択信号ＢＮＫ０とリフレッシュ
要求信号ＲＦＲＥＱ０とが供給されている。第１のパル
ス発生回路４３４は、チップセレクト信号＃ＣＳの立ち
上がりエッジに伴いパルスを発生させる回路である。３
入力ＯＲゲート４３６には、ＡＮＤゲート４３２の出力
信号と、ＲＡＴ信号と、第１のパルス発生回路４３４の
出力信号とが入力されている。そして、ＯＲゲート４３
６の出力は、第２のパルス発生回路４３８に与えられ
る。

【００６６】リセット信号生成回路４３０は、次の３つ
の場合に、ＲＳラッチ４１０のリセット端子Ｒにパルス
信号Ｑ４３０を供給する。（１）第１のブロック２０Ａ
に対する外部アクセスの要求が無く、かつ、リフレッシ
ュ要求があるとき。（２）行アドレスＡ８〜Ａ１９が変
化したとき。（３）チップセレクト信号＃ＣＳがＨレベ
ル（非アクティブ）に立ち上がったとき。ＲＳラッチ４
１０およびインバータ４１１は、パルス信号Ｑ４３０に
従って外部アクセス実施信号＃ＥＸ０を非アクティブ
（Ｈレベル）に設定する。

【００６７】なお、セット信号生成回路４２０におい
て、外部アクセス実施信号＃ＥＸ０の遅延信号をＡＮＤ
ゲート４２３に入力しているのは、以下の理由による。
すなわち、活性化されていたワード線を非活性化するに
は、一般的にある程度時間がかかる。同一のブロックで
活性化可能なワード線は一つだけであるため、例えば、
上述のように、同一ブロックにおいて異なるワード線を
活性化させるためには、活性化されていたワード線を非
活性化するための待ち時間（準備期間）を設ける必要が
ある。このため、行アドレスＡ８〜Ａ１９が変化するこ
とにより外部アクセス実施信号＃ＥＸ０が一旦Ｈレベル
（非アクティブ）にリセットされた後に、再び同じブロ
ックが選択された場合に、前のサイクルで活性化されて
いたワード線が非活性化されるまで外部アクセス実施信
号＃ＥＸ０をＬレベル（アクティブ）にするのを遅延さ
せる必要がある。そこで、外部アクセス実施信号＃ＥＸ
０を遅延させてＡＮＤゲート４２３に入力させることに
より、新たに同じ外部アクセス実施信号＃ＥＸ０がＬレ
ベル（アクティブ）に設定される時間を遅延する。

【００６８】図６のリフレッシュ実施信号発生回路４４
も、第１のブロック２０Ａへの外部アクセスが要求され
ているか否かを判断して、リフレッシュ実施信号＃ＲＦ
０の状態（レベル）を設定する。すなわち、ブロック２
０Ａに対する外部アクセス要求が無く、かつ、リフレッ
シュ要求があるときには、リフレッシュ実施信号＃ＲＦ
０はアクティブ（Ｌレベル）に設定される。なお、リフ
レッシュ実施信号＃ＲＦ０がアクティブ（Ｌレベル）に
なると、ブロック２０Ａ（図４）内のリフレッシュアド
レスＲＦＡ８〜ＲＦＡ１９によって選択されたワード線
が活性化され、そのワード線上のすべてのメモリセルに
ついてリフレッシュが実施される。ブロック２０Ａに対
する外部アクセス要求もリフレッシュ要求も無いときに
は、リフレッシュ実施信号＃ＲＦ０は非アクティブ（Ｈ
レベル）に設定される。

【００６９】また、ブロック２０Ａに対する外部アクセ
スの要求がある場合には、リフレッシュ要求があって
も、リフレッシュ実施信号＃ＲＦ０は非アクティブ（Ｈ
レベル）に設定される。その後、リフレッシュ実施信号
＃ＲＦ０は、ブロック２０Ａに対する外部アクセスが終
了するまで非アクティブ（Ｈレベル）のまま保持され、
外部アクセスが終了した後にアクティブ（Ｌレベル）に
設定される。こうしてリフレッシュ実施信号＃ＲＦ０が
アクティブ（Ｌレベル）になると、ブロック２０Ａにお
けるリフレッシュ動作が開始される。

【００７０】図６のリセット信号発生回路４６は、リフ
レッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じ
て、短パルス状のリセット信号ＲＳＴ０を発生する。こ
のリセット信号発生回路４６は、例えばワンショットマ
ルチバイブレータで構成される。リフレッシュ要求信号
発生回路５０Ａは、リセット信号発生回路４６から供給
されたリセット信号ＲＳＴ０に従ってリフレッシュ要求
信号ＲＦＲＥＱ０をＬレベルに戻す。これにより、ブロ
ック２０Ａに対するリフレッシュ要求が解除される。

【００７１】図８は、図６の列アクセス許可信号発生回
路４９の内部構成を示すブロック図である。列アクセス
許可信号発生回路４９は、ブロック選択検出回路４５０
と、外部アクセスパルス信号回路４６０と、否定入力Ａ
ＮＤゲート４７０と、インバータ４７１とを備えてい
る。否定入力ＡＮＤゲート４７０には、ブロック選択検
出回路４５０の出力Ｑ４５０と、外部アクセスパルス信
号回路４６０の出力Ｑ４６０とが入力されている。

【００７２】ブロック選択検出回路４５０は、ブロック
選択信号ＢＮＫ０をインバータ４５１と、スリーステー
トインバータ４５２と、インバータ４５３の３つのイン
バータで反転して出力する。ただし、ブロック選択検出
回路４５０の出力Ｑ４５０は、スリーステートインバー
タ４５４によりインバータ４５３の入力に帰還されてい
る。スリーステートインバータ４５２および４５４は、
２つの制御入力端子を有しており、正入力制御端子がＨ
レベルで、負入力端子がＬレベルのときにインバータと
して動作し、正入力制御端子がＬレベルで、負入力端子
がＨレベルのときに出力を遮断する。第１のスリーステ
ートインバータ４５２の正入力制御端子には２つのイン
バータ４５５，４５６により２度反転されたＡＴＤ信号
が入力されており、負入力制御端子には１つのインバー
タ４５５により反転されたＡＴＤ信号が入力されてい
る。一方、第２のスリーステートインバータ４５４の正
入力制御端子には、１つのインバータ４５５により反転
されたＡＴＤ信号が入力されており、負入力制御端子に
は２つのインバータ４５５，４５６により２度反転され
たＡＴＤ信号が入力されている。ブロック選択検出回路
４５０は、ＡＴＤ信号をクロックとするラッチ回路を構
成しており、ブロック選択信号ＢＮＫ０の変化を安定に
検出して否定入力ＡＮＤゲート４７０に供給する。

【００７３】外部アクセスパルス信号回路４６０のＮＡ
ＮＤゲート４６２には、外部アクセス実施信号＃ＥＸ０
のインバータ４６１による反転信号と、ＡＴＤ信号のイ
ンバータ４５５による反転信号とが入力されている。従
って、外部アクセスパルス信号回路４６０は、外部アク
セス実施信号＃ＥＸ０がＬレベル（アクティブ）におい
て、ＡＴＤ信号の反転信号にほぼ等しい信号を出力Ｑ４
６０として出力する。

【００７４】否定入力ＡＮＤゲート４７０およびインバ
ータ４７１は、ブロック選択信号ＢＮＫ０がＨレベル
（アクティブ）で、外部アクセス実施信号＃ＥＸ０がＬ
レベル（アクティブ）の場合に、ＡＴＤ信号に同期して
サイクルごとに列アクセスイネーブル信号＃ＢＥ０をＬ
レベル（アクティブ）にする。なお、列アクセスイネー
ブル信号＃ＢＥ０がアクティブになると、第１のブロッ
ク２０Ａ内の列アドレスＡ０〜Ａ５によって選択された
ビット線対が選択され、活性化されたワード線と選択さ
れたビット線対により決定されたメモリセルに対して外
部アクセスが実施される。

【００７５】ブロックコントローラ４０Ａ（図６）から
出力された外部アクセス実施信号＃ＥＸ０やリフレッシ
ュ実施信号＃ＲＦ０は、行プリデコーダ３０Ａ（図４）
に供給される。また、列アクセスイネーブル信号＃ＢＥ
０は、ブロック２０Ａ内の列デコーダ２６Ａ（図４）に
供給される。

【００７６】図９は、図４の第１の行プリデコーダ３０
Ａの内部構成を示すブロック図である。行プリデコーダ
３０Ａは、２つのスイッチ＆ラッチ回路３４，３６と、
判定回路３８とを備えている。なお、他の行プリデコー
ダ３０Ｂ〜３０Ｄも図８と同じ構成を有している。

【００７７】判定回路３８には、ブロックコントローラ
４０Ａから外部アクセス実施信号＃ＥＸ０とリフレッシ
ュ実施信号＃ＲＦ０とが供給されている。判定回路３８
は、第１のスイッチ＆ラッチ回路３４に外部アクセス実
施信号＃ＥＸ０に応じた制御信号ＬＥＸを供給し、第２
のスイッチ＆ラッチ回路３６にリフレッシュ実施信号＃
ＲＦ０に応じた制御信号ＬＲＦを供給する。

【００７８】外部アクセス実施信号＃ＥＸ０がアクティ
ブ（Ｌレベル）の場合には、第１のスイッチ＆ラッチ回
路３４は、制御信号ＬＥＸに従って、外部装置から供給
された行アドレスＡ８〜Ａ１９をラッチして第１のブロ
ック２０Ａ内の行デコーダ２４Ａに供給する。また、こ
の場合には、第２のスイッチ＆ラッチ回路３６は、制御
信号ＬＲＦに従って、その出力を禁止している。

【００７９】一方、リフレッシュ実施信号＃ＲＦ０がア
クティブ（Ｌレベル）の場合には、第２のスイッチ＆ラ
ッチ回路３６は、制御信号ＬＲＦに従って、リフレッシ
ュカウンタ１００（図４）から供給されたリフレッシュ
アドレスＲＦＡ８〜ＲＦＡ１９をラッチして行デコーダ
２４Ａに供給する。また、この場合には、第１のスイッ
チ＆ラッチ回路３４は、制御信号ＬＥＸに従って、その
出力を禁止している。

【００８０】なお、ブロックコントローラ４０Ａ（図
６）は、２つの実施信号＃ＥＸ０，＃ＲＦ０を同時にア
クティブ（Ｌレベル）にすることが無いように構成され
ている。２つの実施信号＃ＥＸ０，＃ＲＦ０がいずれも
非アクティブ（Ｈレベル）のときには、行プリデコーダ
３０Ａは、行デコーダ２４ＡにアドレスＡ８〜Ａ１９，
ＲＦＡ８〜ＲＦＡ１９を供給しない。

【００８１】このように、行プリデコーダ３０Ａは、２
つの実施信号＃ＥＸ０，＃ＲＦ０のレベルに応じて、行
アドレスＡ８〜Ａ１９とリフレッシュアドレスＲＦＡ８
〜ＲＦＡ１９とのうちの一方を選択して、ブロック２０
Ａ（図４）内の行デコーダ２４Ａに供給する。そして、
行デコーダ２４Ａは、行プリデコーダ３０Ａから行アド
レスＡ８〜Ａ１９またはリフレッシュアドレスＲＦＡ８
〜ＲＦＡ１９が供給されているときに、各アドレスＡ８
〜Ａ１９またはＲＦＡ８〜ＲＦＡ１９に従って選択され
るブロック２０Ａ内の１本のワード線を活性化状態とす
る。

【００８２】Ａ４．アクセス制御部の動作：図１０は、
オペレーションサイクルにおける各ブロックコントロー
ラ４０Ａ〜４０Ｄの動作と、ワード線およびビット線対
の状態を示すタイミングチャートである。オペレーショ
ンサイクルでは、チップセレクト信号＃ＣＳがＬレベル
（アクティブ）であり、かつ、スヌーズ信号ＺＺがＨレ
ベルである。また、時刻ｔ１〜ｔ７では、ＡＴＤ信号
（図１０（ａ））の立ち上がりエッジが形成されてお
り、各時刻から始まるオペレーションサイクルは７つ連
続している場合を示している。

【００８３】図１０は、オペレーションサイクルにおい
て、リフレッシュ要求が無い場合、すなわち、各リフレ
ッシュ要求信号発生回路５０Ａ〜５０Ｄに与えられるリ
フレッシュタイミング信号ＲＦＴＭに立ち上がりエッジ
がない発生しない場合を示している。この場合には、各
ブロックコントローラ４０Ａ〜４０Ｄ内のリフレッシュ
実施信号発生回路４４に与えられるリフレッシュ要求信
号ＲＦＲＥＱ０〜ＲＦＲＥＱ３はＬレベルである。した
がって、各ブロックコントローラ４０Ａ〜４０Ｄ内のリ
フレッシュ実施信号発生回路４４から出力されるリフレ
ッシュ実施信号＃ＲＦ０〜＃ＲＦ３はＨレベル（非アク
ティブ）のままであり、リセット信号発生回路４６から
出力されるリセット信号ＲＳＴ０〜ＲＳＴ３はＬレベル
のままである。

【００８４】図１０（ｂ）〜図１０（ｄ）は、それぞれ
ブロックアドレスＡ６，Ａ７、行アドレスＡ８〜Ａ１
９、列アドレスＡ０〜Ａ５を示している。図１０（ｅ）
〜図１０（ｈ）は、各ブロックコントローラ４０Ａ〜４
０Ｄから出力される外部アクセス実施信号＃ＥＸ０〜＃
ＥＸ３を示している。図１０（ｉ）〜図１０（ｌ）は、
各ブロックコントローラ４０Ａ〜４０Ｄから出力される
列アクセスイネーブル信号＃ＢＥ０〜＃ＢＥ３を示して
いる。

【００８５】時刻ｔ１から始まる第１のサイクルでは、
ブロックアドレスＡ６〜Ａ７（図１０（ｂ））の値が"
０"であり、第１のブロック２０Ａに対する外部アクセ
スが要求されている。したがって、第１のブロックコン
トローラ４０Ａは、外部アクセス実施信号＃ＥＸ０（図
１０（ｅ））をＬレベル（アクティブ）に設定する。ま
た、ＡＴＤ信号（図１０（ａ））の立ち下がりに応じて
列アクセスイネーブル信号＃ＢＥ０（図１０（ｉ））を
Ｌレベル（アクティブ）に設定する。

【００８６】時刻ｔ２から始まる第２のサイクルでは、
ブロックアドレスＡ６〜Ａ７の値が"０"から第２のブロ
ック２０Ｂを示す"１"に変化しており、第１のブロック
２０Ａに対する外部アクセスは要求されておらず、第２
のブロック２０Ｂに対する外部アクセスが要求されてい
る。したがって、第２のブロックコントローラ４０Ｂ
は、外部アクセス実施信号＃ＥＸ１（図１０（ｆ））を
Ｌレベル（アクティブ）に設定する。また、ＡＴＤ信号
の立ち下がりに応じて列アクセスイネーブル信号＃ＢＥ
１（図１０（ｊ））をＬレベル（アクティブ）に設定す
る。

【００８７】なお、行アドレスＡ８〜Ａ１９（図１０
（ｃ））の値が"ｐ"から"ｑ"に変化している。したがっ
て、第１のブロックコントローラ４０Ａは、外部アクセ
ス実施信号＃ＥＸ０をＨレベル（非アクティブ）に設定
する。また、時刻ｔ２においてＡＴＤ信号が立ち上がる
と列アクセスイネーブル信号＃ＢＥ０をＨレベル（非ア
クティブ）に設定する。

【００８８】時刻ｔ３から始まる第３のサイクルでは、
ブロックアドレスＡ６〜Ａ７の値が"０"に変化してお
り、第２のブロック２０Ｂに対する外部アクセスは要求
されておらず、第１のブロック２０Ａに対する外部アク
セスが要求されている。このとき、第１のサイクルと同
様に、外部アクセス実施信号＃ＥＸ０はＬレベル（アク
ティブ）に設定され、列アクセスイネーブル信号＃ＢＥ
０もＬレベル（アクテイブ）に設定される。

【００８９】また、第２のサイクルで用いられる行アド
レスＡ８〜Ａ１９の値"ｑ"は、第５のサイクルまで"ｑ"
のまま変化していないので、第２のブロックコントロー
ラ４０Ｂは、時刻ｔ２から始まる４つのサイクルで外部
アクセス実施信号＃ＥＸ１をＬレベル（アクティブ）の
まま保持している。なお、第３，第５のサイクルでは、
外部アクセス実施信号＃ＥＸ１はＬレベル（アクティ
ブ）で保持されているが、第２のブロック２０Ｂに対し
て外部アクセスは要求されていない。したがって、第
３，第５のサイクルでは、列アクセスイネーブル信号＃
ＢＥ０は、時刻ｔ３，ｔ５においてＡＴＤ信号が立ち上
がるとＨレベル（非アクテイブ）に設定される。また、
第４のサイクルでは、ブロックアドレスＡ０〜Ａ１の値
が"１"に変化しており、第２のブロック２０Ｂに対する
外部アクセスが要求されているので、列アクセスイネー
ブル信号＃ＢＥ０は、ＡＴＤ信号の立ち下がりに応じて
Ｌレベル（アクテイブ）に設定される。

【００９０】また、行アドレスＡ８〜Ａ１９の値は第５
のサイクルまで"ｑ"のままで変化していないので、第１
のブロックコントローラ４０Ａは、時刻ｔ４，ｔ５の２
つのサイクルにおいて、外部アクセス実施信号＃ＥＸ０
をＬレベル（アクティブ）のまま保持する。

【００９１】なお、第５のサイクルでは、ブロックアド
レスＡ６〜Ａ７の値が"０"に変化して、第１のブロック
２０Ａに対する外部アクセスが要求されているので、第
１，第３のサイクルと同様に、列アクセスイネーブル信
号＃ＢＥ０は、ＡＴＤ信号の立ち下がりに応じてＬレベ
ル（アクティブ）に設定される。また、第２のブロック
２０Ｂに対する外部アクセスは要求されていないので、
列アクセスイネーブル信号＃ＢＥ１は、ＡＴＤ信号が立
ち上がるとＨレベル（非アクテイブ）にされる。

【００９２】時刻ｔ６から始まる第６のサイクルでは、
ブロックアドレスＡ６〜Ａ７の値が"０"のままで、第１
のブロック２０Ａに対する外部アクセスが要求されてい
る。そして、行アドレスＡ８〜Ａ１９の値は"ｑ"から"
ｒ"に変化している。このとき、第２のサイクルと同様
に、外部アクセス実施信号＃ＥＸ０がＨレベル（非アク
ティブ）に設定される。また、外部アクセス実施信号＃
ＥＸ１もＨレベル（非アクティブ）に設定される。そし
て、この後、第１および第３のサイクルと同様に、外部
アクセス実施信号＃ＥＸ０は再度Ｌレベル（アクティ
ブ）に設定される。ただし、同じ第１のブロック２０Ａ
へのアクセス要求であるので、前述したように、ワード
線の非活性化のための時間に相当する分だけ第１および
第３のサイクルに比べて遅くＬレベルに設定される。

【００９３】なお、列アクセスイネーブル信号＃ＢＥ０
は、時刻ｔ６において、ＡＴＤ信号の立ち上がりに応じ
て一旦Ｈレベル（非アクテイブ）にされるが、外部アク
セス実施信号＃ＥＸ０がＬレベル<アクテイブ）に設定
されると、再びＬレベル（アクテイブ）にされる。

【００９４】時刻ｔ７から始まる第７のサイクルでは、
ブロックアドレスＡ６〜Ａ７の値が第３のブロック２０
Ｃを示す"２"に変化しており、第１のブロック２０Ａに
対する外部アクセスは要求されておらず、第３のブロッ
ク２０Ｃに対する外部アクセスが要求されている。した
がって、第３のブロックコントローラ４０Ｃは、外部ア
クセス実施信号＃ＥＸ２（図１０（ｇ））をＬレベル
（アクティブ）に設定する。また、ＡＴＤ信号の立ち下
がりに応じて列アクセスイネーブル信号＃ＢＥ２（図１
０（ｋ））をＬレベル（アクティブ）に設定する。

【００９５】また、行アドレスＡ８〜Ａ１９の値は"ｒ"
のまま変化していないので、第４のサイクルと同様に、
外部アクセス実施信号＃ＥＸ０はＬレベル（アクティ
ブ）のまま保持される。ただし、第１のブロック２０Ａ
に対する外部アクセスは要求されていないので、列アク
セスイネーブル信号＃ＢＥ０は、時刻ｔ７においてＡＴ
Ｄ信号が立ち上がるとＨレベル（非アクテイブ）に設定
される。

【００９６】図１０の第２〜第６のサイクルに示すよう
に、ブロックコントローラ４０Ａ〜４０Ｄは、すでに１
つの外部アクセス信号がＬレベル（アクティブ）に設定
されている場合にも、他の外部アクセス実施信号をＬレ
ベル（アクティブ）に設定することができる。そして、
各外部アクセス実施信号は一旦Ｌレベル（アクティブ）
に設定されると、後続のサイクルで用いられるアドレス
Ａ０〜Ａ１９のうち、行アドレスＡ８〜Ａ１９が変化す
るまでＬレベル（アクティブ）のまま保持される。

【００９７】なお、仮に、図１０の第４のサイクルで、
第３のブロック２０Ｃに対する外部アクセス要求がある
場合には、第３の外部アクセス実施信号＃ＥＸ３もＬレ
ベル（アクティブ）に設定され、行アドレスＡ８〜Ａ１
９が変化するまでＬレベル（アクティブ）のまま保持さ
れる。また、第３のブロック２０Ｃに対する外部アクセ
ス要求がある場合には、第３の列アクセスイネーブル信
号＃ＢＥ３もＬレベル（アクティブ）に設定される。

【００９８】図１０（ｍ）〜（ｐ）は、各ブロック２０
Ａ〜２０Ｄ（図４）のサブアレイ２２Ａ〜２２Ｄ内のワ
ード線ＷＬの状態を示している。なお、各サブアレイ内
には、複数本のワード線が含まれているが、１つのサブ
アレイ内では２本以上のワード線は同時に活性化されな
い。例えば、図１０（ｍ）では、サブアレイ２２Ａ内で
順次活性化される異なるワード線が同じタイミングチャ
ート上に描かれている。Ｈレベルに立ち上がっているワ
ード線ＷＬｐ，ＷＬｑ，ＷＬｒは、活性化された異なる
ワード線をそれぞれ示している。

【００９９】図１０（ｑ）〜（ｔ）は、各ブロック２０
Ａ〜２０Ｄのサブアレイ２２Ａ〜２２Ｄ内のビット線対
ＢＬの状態を示している。なお、１つのサブアレイ内で
は出力ビット数に対応する数、すなわち、１６本のビッ
ト線対が同時に選択される。例えば、図１０（ｑ）で
は、サブアレイ２２Ａ内で順次選択される異なるビット
線対が同じタイミングチャート上に描かれている。Ｈレ
ベルに立ち上がっているビット線対ＢＬｔ，ＢＬｓ，Ｂ
Ｌｕ，ＢＬｖは、選択されたビット線対をそれぞれ示し
ている。

【０１００】図１１は、図１０のオペレーションサイク
ルにおける各サブアレイ２２Ａ〜２２Ｄ内の活性化され
たワード線および選択されたビット線対を模式的に示す
説明図である。図１１（Ａ）〜（Ｇ）は、それぞれ図１
０の時刻ｔ１〜ｔ７から始まる第１〜第７のオペレーシ
ョンサイクルにおける各サブアレイ２２Ａ〜２２Ｄ内の
様子を示している。なお、サブアレイ２２Ａ〜２２Ｄ内
の活性化されたワード線は横線で描かれている。また、
サブアレイ２２Ａ〜２２Ｄ内に描かれた縦線はビット線
対を示しており、ワード線とビット線対との双方が描か
れたサブアレイでは、ワード線とビット線対で選択され
た１ワード（１６ビット）分のメモリセル（○印の部
分）に対して外部アクセスが実施される。

【０１０１】第１のサイクルでは、図１０（ｅ）〜
（ｈ）に示すように、第１の外部アクセス実施信号＃Ｅ
Ｘ０のみがＬレベル（アクティブ）に設定されている。
したがって、第１のサイクルでは、図１０（ｍ）〜
（ｐ），図１１（Ａ）に示すように、第１のサブアレイ
２２Ａ内の行アドレスＡ８〜Ａ１９（図１０（ｃ））に
よって選択された"ｐ"番目のワード線ＷＬｐのみが活性
化され、他のサブアレイ２２Ｂ〜２２Ｄ内のワード線は
いずれも活性化されない。また、図１０（ｉ）〜（ｌ）
に示すように、第１の列アクセスイネーブル信号＃ＢＥ
０のみがＬレベル（アクティブ）に設定されている。従
って、図１０（ｑ）〜（ｔ），図１１（Ｂ）に示すよう
に、第１のサブアレイ２２Ａ内の列アドレスＡ０〜Ａ５
（図１０（ｄ））によって選択された"ｔ"番目のビット
線対ＢＬｔのみが選択され、他のサブアレイ２２Ｂ〜２
２Ｄ内のビット線対はいずれも選択されない。すなわ
ち、第１のサイクルでは、第１のブロック２０Ａに対し
て外部アクセスが要求されているので（図１０
（ｅ））、第１のサブアレイ２２Ａ内のメモリセルに対
して外部アクセスが実施される（図１１（Ａ））。

【０１０２】第２のサイクルでは、第２の外部アクセス
実施信号＃ＥＸ１のみがＬレベル（アクティブ）に設定
されている。したがって、第２のサイクルでは、図１０
（ｍ）〜（ｐ），図１１（Ｂ）に示すように、第１のサ
ブアレイ２２Ａ内の"ｐ"番目のワード線ＷＬｐが非活性
化され、第２のサブアレイ２２Ｂの"ｑ"番目のワード線
ＷＬｑのみが活性化される。また、図１０（ｉ）〜
（ｌ）に示すように、第２の列アクセスイネーブル信号
＃ＢＥ１のみがＬレベル（アクティブ）に設定されてい
る。従って、図１０（ｑ）〜（ｔ），図１１（Ｂ）に示
すように、第１のサブアレイ２２Ａ内の"ｔ"番目のビッ
ト線対ＢＬｔが非選択となり、第２のサブアレイ２２Ｂ
の"ｗ"番目のビット線対ＢＬｗのみが選択される。すな
わち、第２のサイクルでは、第２のブロック２０Ｂに対
して外部アクセスが要求されているので、第２のサブア
レイ２２Ｂ内のメモリセルに対して外部アクセスが実施
される（図１１（Ｂ））。

【０１０３】第３のサイクルでは、第２の外部アクセス
実施信号＃ＥＸ１がＬレベル（アクティブ）に設定され
たまま、第１の外部アクセス実施信号＃ＥＸ０もＬレベ
ル（アクティブ）に設定される。したがって、第３のサ
イクルでは、図１０（ｍ）〜（ｐ），図１１（Ｃ）に示
すように、第２のサブアレイ２２Ｂ内の"ｑ"番目のワー
ド線ＷＬｑが活性化されたまま、第１のサブアレイ２２
Ａ内の"ｑ"番目のワード線ＷＬｑが活性化される。ま
た、図１０（ｉ）〜（ｌ）に示すように、第１の列アク
セスイネーブル信号＃ＢＥ０のみがＬレベル（アクティ
ブ）に設定されている。従って、図１０（ｑ）〜
（ｔ），図１１（Ｃ）に示すように、第２のサブアレイ
２２Ｂ内の"ｗ"番目のビット線対ＢＬｗが非選択とな
り、第１のサブアレイ２２Ａの"ｓ"番目のビット線対Ｂ
Ｌｓのみが選択される。すなわち、第３のサイクルで
は、第１のブロック２０Ａに対して外部アクセスが要求
されているので、第１のサブアレイ２２Ａ内のメモリセ
ルに対しては外部アクセスが実施されるが、第２のサブ
アレイ２２Ｂ内のメモリセルに対しては外部アクセスは
実施されない（図１１（Ｃ））。

【０１０４】第４，第５のサイクルでは、２つの外部ア
クセス実施信号＃ＥＸ０，＃ＥＸ１が共にＬレベル（ア
クティブ）に設定されたままである。したがって、第
４，第５のサイクルでは、図１０（ｍ）〜（ｐ），図１
２（Ｄ），（Ｅ）に示すように、２つのサブアレイ２２
Ａ，２２Ｂ内の"ｑ"番目のワード線ＷＬｑが双方活性化
されたままとなっている。ただし、図１０（ｉ）〜
（ｌ）に示すように、第４のサイクルでは、第２の列ア
クセスイネーブル信号＃ＢＥ１のみがＬレベル（アクテ
ィブ）に設定されている。従って、図１０（ｑ）〜
（ｔ），図１１（Ｄ）に示すように、第１のサブアレイ
２２Ａ内の"ｓ"番目のビット線対ＢＬｓが非選択とな
り、第２のサブアレイ２２Ｂの"ｕ"番目のビット線対Ｂ
Ｌｕのみが選択される。また、図１０（ｉ）〜（ｌ）に
示すように、第５のサイクルでは、第１の列アクセスイ
ネーブル信号＃ＢＥ０のみがＬレベル（アクティブ）に
設定されている。従って、図１０（ｑ）〜（ｔ），図１
１（Ｅ）に示すように、第２のサブアレイ２２Ｂ内の"
ｕ"番目のビット線対ＢＬｕが非選択となり、第１のサ
ブアレイ２２Ａの"ｖ"番目のビット線対ＢＬｖのみが選
択される。従って、第４のサイクルでは、第２のサブア
レイ２２Ｂ内のメモリセルに対してのみ外部アクセスが
実施され（図１１（Ｄ））、第５のサイクルでは、第１
のサブアレイ２２Ａ内のメモリセルに対してのみ外部ア
クセスが実行される（図１１（Ｅ））。

【０１０５】第６のサイクルでは、第１の外部アクセス
実施信号＃ＥＸ０のみがＬレベル（アクティブ）に設定
されている。したがって、第６のサイクルでは、図１０
（ｍ）〜（ｐ），図１２（Ｆ）に示すように、２つのサ
ブアレイ２２Ａ，２２Ｂ内の"ｑ"番目のワード線ＷＬｑ
が非活性化され、第１のサブアレイ２２Ａ内の"ｒ"番目
のワード線ＷＬｒのみが活性化される。また、図１０
（ｉ）〜（ｌ）に示すように、第６のサイクルでは、第
１の列アクセスイネーブル信号＃ＢＥ０のみがＬレベル
（アクティブ）に設定されている。従って、図１０
（ｑ）〜（ｔ），図１１（Ｆ）に示すように、第１のサ
ブアレイ２２Ａ内の"ｕ"番目のビット線対ＢＬｕが非選
択となり、"ｖ"番目のビット線対ＢＬｖのみが選択され
る。従って、第６のサイクルでは、第１のサブアレイ２
２Ａ内のメモリセルに対して外部アクセスが実施される
（図１１（Ｆ））。

【０１０６】第７のサイクルでは、第４のサイクルと同
様に、第１の外部アクセス実施信号＃ＥＸ０に加えて、
第３の外部アクセス実施信号＃ＥＸ２もＬレベル（アク
ティブ）に設定されている。したがって、第７のサイク
ルでは、図１１（ｍ）〜（ｐ），図１１（Ｇ）に示すよ
うに、第１のサブアレイ２２Ａ内の"ｒ"番目のワード線
ＷＬｒが活性化されたまま、第３のサブアレイ２２Ｃ内
の"ｒ"番目のワード線ＷＬｒが活性化される。また、図
１０（ｉ）〜（ｌ）に示すように、第７のサイクルで
は、第３の列アクセスイネーブル信号＃ＢＥ２のみがＬ
レベル（アクティブ）に設定されている。従って、図１
０（ｑ）〜（ｔ），図１１（Ｇ）に示すように、第１の
サブアレイ２２Ａ内の"ｖ"番目のビット線対ＢＬｖが非
選択となり、第２のサブアレイ２２Ｂの"ｗ"番目のビッ
ト線対ＢＬｗのみが選択される。従って、第７のサイク
ルでは、第３のサブアレイ２２Ｃ内のメモリセルに対し
てのみ外部アクセスが実行される（図１１（Ｇ））。

【０１０７】図１０，図１１で説明したように、各ブロ
ックコントローラ４０Ａ〜４０Ｄは、あるブロックに対
する外部アクセスが要求されると、そのブロックに対応
する外部アクセス実施信号および列アクセスイネーブル
信号をアクティブに設定する。このとき、そのブロック
内の行アドレスで選択されたワード線が活性化されると
ともに、列アドレスで選択されたビット線対が選択され
て、活性化されたワード線と選択されたビット線対とで
決定されるメモリセルに対して外部アクセスが実施され
る。そして、各ブロックコントローラ４０Ａ〜４０Ｄ
は、一旦、アクティブ（Ｌレベル）に設定した外部アク
セス実施信号を、後続のサイクルで用いられるアドレス
Ａ０〜Ａ１９のうちの行アドレスＡ８〜Ａ１９が変化す
るまで保持する。このとき、ワード線は活性化した状態
で保持され、そのブロックに対する外部アクセスが再度
要求されたサイクルでは、すでに活性化されたワード線
上のメモリセルに対して外部アクセスが実施される。こ
のようにすれば、ワード線の活性化および非活性化をサ
イクル毎に繰り返さなくて済むので、電流の消費をかな
り低減させることが可能となる。また、ページモードア
クセスのような高速なアクセスが可能となる。

【０１０８】なお、ＲＦタイマ７０（図４）から出力さ
れるリフレッシュタイミング信号ＲＦＴＭがＨレベルに
立ち上がると、ＲＦＲＥＱ発生回路５０Ａ〜５０Ｄから
出力されるリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲ
ＥＱ３がＨレベルに設定され、各ブロック２０Ａ〜２０
Ｄに対するリフレッシュが要求される。

【０１０９】そして、外部アクセスが実施される１つの
ブロックに関しては、そのブロックに対する外部アクセ
ス要求が無くなった後に、リフレッシュ実施信号がアク
ティブに設定される。このとき、その１つのブロック内
の活性化状態のワード線が非活性化される。この後、リ
フレッシュアドレスで選択されたワード線が活性化され
て、その活性化されたワード線上のすべてのメモリセル
に対してリフレッシュが実施される。

【０１１０】また、スタンバイサイクルとスヌーズ状態
では、外部アクセスは実施されず、リフレッシュのみが
実施される。

【０１１１】スタンバイサイクルおよびスヌーズ状態で
は、いずれのブロック２０Ａ〜２０Ｄに対しても外部ア
クセスが無いので、４つのブロック２０Ａ〜２０Ｄにお
いて同時にリフレッシュ動作が実行される。

【０１１２】Ａ５．入出力データバッファの構成 図１２は、図４のデータ入出力バッファ１０の内部構成
を示すブロック図である。このデータ入出力バッファ１
０は、データ変換回路１２と、出力バッファ１４と、入
力バッファ１６とを備えている。

【０１１３】入力バッファ１６は、入出力データ端子Ｉ
Ｏ０〜ＩＯ１５からの入力データ信号ＩＤ０〜ＩＤ１５
を書き込みデータ信号ＷＤ０〜ＷＤ１５として出力す
る。

【０１１４】データ変換回路１２は、メモリセルアレイ
２０の各ブロックに備えられた図示しないプリアンプか
ら出力される読出信号ＰＡ０〜ＰＡ１５を、それぞれ出
力バッファ１４に供給するための正データ信号ＲＤ０〜
ＲＤ１５と負データ信号ＺＲＤ０〜ＺＲＤ１５とに変換
する。正データ信号ＲＤ０〜ＲＤ１５は読出信号ＰＡ０
〜ＰＡ１５が"１"を表す信号である場合にはＨレベルを
維持し、"０"を表す信号である場合にＬレベルに変化す
るデータ信号である。一方、負データ信号ＺＲＤ０〜Ｚ
ＲＤ１５は読出信号ＰＡ０〜ＰＡ１５が"０"を表す信号
である場合にはＨレベルを維持し、"１"を表す信号であ
る場合にＬレベルに変化するデータ信号である。

【０１１５】出力バッファ１４は、ラッチ信号ＲＤＬＴ
と、プリセット信号ＰＳＥＴと、出力実施信号ＯＥＭ
と、データ変換回路１２から供給された正データ信号Ｒ
Ｄ０〜ＲＤ１５および負データ信号ＺＲＤ〜ＺＲＤ１５
とに基づいて出力データ信号ＤＯ０〜ＤＯ１５を入出力
データ端子ＩＯ０〜ＩＯ１５に出力する。出力バッファ
１４の詳細は後述する。

【０１１６】Ａ６．出力制御回路の構成および動作：図
１３は、図４の出力制御回路１５０の内部構成を示すブ
ロック図である。出力制御回路１５０は、メモリセルア
レイ出力信号発生回路１５２と、ラッチ信号発生回路１
５４と、出力実施信号発生回路１５６と、プリセット信
号発生回路１５８とを備えている。

【０１１７】メモリセルアレイ出力信号発生回路１５２
は、列アクセスイネーブル信号＃ＢＥ０〜＃ＢＥ３と、
ＡＴＤ信号と、ライトイネーブル信号＃ＷＥとから、プ
リアンプイネーブル信号ＰＡＥＭを生成する。通常、プ
リアンプイネーブル信号ＰＡＥＭは、オペレーションサ
イクルが開始されてメモリセルアレイ２０の選択された
メモリセルに記憶されている情報がプリアンプに出力さ
れるまでの遅延時間を考慮して設定されるパルス信号で
ある。

【０１１８】ラッチ信号発生回路１５４は、ラッチ信号
ＲＤＬＴを出力する。ラッチ信号ＲＤＬＴは、図１４の
データ変換回路１２から出力される正データ信号ＲＤ０
〜ＲＤ１５および負データ信号ＺＲＤ０〜ＺＲＤ１５を
ラッチするためのパルス信号であり、通常、プリアンプ
イネーブル信号ＰＡＥＭを遅延して生成される。

【０１１９】出力実施信号発生回路１５６は、プリアン
プイネーブル信号ＰＡＥＭと、ＡＴＤ信号と、ライトイ
ネーブル信号＃ＷＥとから出力実施信号ＯＥＭを生成す
る。

【０１２０】プリセット信号発生回路１５８は、ライト
イネーブル信号＃ＷＥと、アウトイネーブル信号＃ＯＥ
と、列アクセスイネーブル信号＃ＢＥ０〜＃ＢＥ３とか
らプリセット信号ＰＳＥＴを生成する。

【０１２１】図１４は、図１３の出力実施信号発生回路
１５６の内部構成を示すブロック図である。出力実施信
号発生回路１５６は、ＮＡＮＤゲート６４０と、その出
力を反転して出力実施信号ＯＥＭとして出力するインバ
ータ６４１とを備える。ＮＡＮＤゲート６４０には、イ
ンバータ６３１で反転されたアウトプットイネーブル信
号＃ＯＥと、ＲＳラッチ６３７の出力Ｑ６３７とが入力
される。ＲＳラッチ６３７のセット端子Ｓには、プリア
ンプイネーブル信号ＰＡＥＭを遅延回路６３２で遅延し
てインバータ６３３で反転した信号が入力される。ＲＳ
ラッチ６３７のリセット端子Ｒには、否定入力ＯＲゲー
ト６３５の出力がインバータ６３６で反転されて入力さ
れる。否定入力ＯＲゲート６３５には、インバータ６３
４で反転されたＡＴＤ信号と、ライトイネーブル信号＃
ＷＥとが入力される。出力実施信号発生回路１５６は、
メモリセルアレイ２０から出力されたデータを出力可能
であるか否か判断する。すなわち、アウトプットイネー
ブル信号＃ＯＥがＬレベル（アクティブ）であり、プリ
アンプイネーブル信号ＰＡＥＭがＨレベルに変化して、
遅延回路６３２の遅延時間だけ経過した場合には、出力
可能であると判断され、ＲＳラッチＱ６３７がセットさ
れて、出力実施信号ＯＥＭがＨレベル（アクティブ）に
設定される。そして、ＡＴＤ信号の立ち上がりエッジタ
イミングでＲＳラッチ６３７がリセットされて、出力実
施信号ＯＥＭはＬレベル（非アクティブ）に設定され
る。

【０１２２】図１５は、図１３のプリセット信号発生回
路１５８の内部構成を示すブロック図である。プリセッ
ト信号発生回路１５８は、プリセット信号ＰＳＥＴを出
力するＮＯＲゲート６３０を備えている。ＮＯＲゲート
６３０には、パルス発生回路６２０の出力Ｑ６２０と、
インバータ６２９で反転されたライトイネーブル信号＃
ＷＥとが入力されている。

【０１２３】パルス発生回路６２０には、ＮＡＮＤゲー
ト６０８の出力をインバータ６０９で反転した出力Ｑ６
０９が入力される。

【０１２４】パルス発生回路６２０は、遅延回路６１２
とインバータ６１４とＮＡＮＤゲート６１６とで構成さ
れる。ＮＡＮＤゲート６１６には、インバータ６０９の
出力Ｑ６０９と、遅延回路６１２で遅延されてインバー
タ６１２で反転された出力Ｑ６０９とが入力されてい
る。

【０１２５】ＮＡＮＤゲート６０８には、４入力ＮＯＲ
ゲート６０５の出力である列アクセス信号＃ＢＥのイン
バータ６０６による反転信号と、アウトプットイネーブ
ル信号＃ＯＥのインバータ６０７による反転信号とが入
力されている。

【０１２６】４入力ＮＯＲゲート６０５の入力には、各
ブロックの列アクセスイネーブル信号＃ＢＥ０〜＃ＢＥ
３がそれぞれインバータ６０１〜６０４で反転されて入
力される。列アクセス信号＃ＢＥは、列アクセスイネー
ブル信号＃ＢＥ０〜＃ＢＥ３のいずれかがＬレベル（ア
クティブ）となるとＬレベル（アクティブ）となる。

【０１２７】プリセット信号発生回路１５８は、リード
オペレーションサイクル、すなわち、ライトイネーブル
信号＃ＷＥがＨレベルにおいて、列アクセスイネーブル
信号＃ＢＥ０〜＃ＢＥ３のいずれかがＬレベル（アクテ
ィブ）に変化すると、これに応じてプリセット信号ＰＳ
ＥＴを遅延回路６１２の遅延時間に対応する期間Ｈレベ
ル（アクティブ）に設定する。

【０１２８】図１６は、出力実施信号発生回路１５６お
よびプリセット信号発生回路１５８の動作を示すタイミ
ングチャートである。各時刻ｔ５１，ｔ５２，ｔ５３で
は、それぞれＡＴＤ信号（図１６（ａ））の立ち上がり
エッジが形成されている。ライトイネーブル信号＃ＷＥ
は（図１６（ｆ））はＨレベルであり、各時刻ｔ５１，
ｔ５２，ｔ５３で始まるサイクルはリードオペレーショ
ンサイクルを示している。

【０１２９】プリアンプイネーブル信号ＰＡＥＭ（図１
６（ｃ））は、上述したように各時刻ｔ５１，ｔ５２，
ｔ５３から一定の期間経過後に、Ｈレベルに変化するパ
ルス信号である。ＲＳラッチ６３７（図１４）は、プリ
アンプイネーブル信号ＰＡＥＭの立ち上がりエッジから
遅延回路６３２における遅延時間の経過後にＨレベルに
設定され、次のＡＴＤ信号の立ち上がりエッジタイミン
グでリセットされる。出力実施信号ＯＥＭは、アウトプ
ットイネーブル信号＃ＯＥがＬレベルである場合にはＲ
Ｓラッチ６３７の出力Ｑ６３７の信号レベルに応じて変
化し、アウトプットイネーブル信号＃ＯＥがＨレベルで
ある場合にはＬレベルに固定される。したがって、時刻
ｔ５１からのサイクルのように、アウトプットイネーブ
ル信号＃ＯＥ（図１６（ｂ））がＨレベルである場合に
は、出力実施信号ＯＥＭ（図１６（ｅ））はＬレベルで
ある。また、時刻ｔ５３からのサイクルのように、アウ
トプットイネーブル信号＃ＯＥがＨレベルである場合に
は、出力実施信号ＯＥＭは出力Ｑ６３７（図１６
（ｄ））に応じて変化する。また、時刻ｔ５２からのサ
イクルのように、出力Ｑ６３７がＨレベルに設定された
時刻ｔ５２１よりも後の時刻ｔ５２２においてアウトプ
ットイネーブル信号＃ＯＥがＬレベルに変化している場
合には、時刻ｔ５２２においてアウトプットイネーブル
信号＃ＯＥがＬレベルに変化するまで、出力実施信号Ｏ
ＥＭはＬレベルに固定される。なお、出力Ｑ６３７がＨ
レベルに設定された時刻ｔ５２１よりも前にアウトプッ
トイネーブル信号＃ＯＥがＬレベルに変化している場合
には、時刻ｔ５３からのサイクルと同様に、出力実施信
号ＯＥＭは出力Ｑ６３７（図１６（ｄ））に応じて変化
する。

【０１３０】列アクセスイネーブル信号＃ＢＥ０〜＃Ｂ
Ｅ３のいずれかは、図１０（ｉ）〜図１０（ｌ）に示す
ように、リードオペレーションの各サイクルにおいてＬ
レベル（アクティブ）となる。従って、列アクセス信号
＃ＢＥは（図１６（ｇ））は、各サイクルにおいてＬレ
ベル（アクティブ）に変化する。

【０１３１】ＮＡＮＤゲート６０８（図１５）の出力
は、アウトプットイネーブル信号＃ＯＥがＨレベルの場
合にはＨレベルに固定され、Ｌレベルの場合には列アク
セスイネーブル信号＃ＢＥに応じて変化する。したがっ
て、インバータ６０９の出力Ｑ６０９（図１６（ｈ））
は、時刻ｔ５１からのサイクルでは、アウトプットイネ
ーブル信号＃ＯＥがＨレベル（非アクティブ）のままで
あるのでＬレベルのままである。時刻ｔ５２からのサイ
クルでは、アウトプットイネーブル信号＃ＯＥが時刻ｔ
５２２でＬレベル（アクティブ）に変化するとＨレベル
に変化し、次のサイクルの開始時刻ｔ５３でＬレベルに
変化する。時刻ｔ５３からのサイクルでは列アクセス信
号＃ＢＥがＬレベルに変化するとＨレベルに変化し、次
のサイクルの開始時刻ｔ５４でＬレベルに変化する。パ
ルス発生回路６１０の出力Ｑ６２０（図１６（ｉ））に
は、出力Ｑ６０９がＨレベルに変化すると遅延回路６１
１の遅延時間に相当する期間においてＬレベルとなるパ
ルス信号が出力される。プリセット信号ＰＳＥＴ（図１
６（ｋ））には、ライトイネーブル信号＃ＷＥがＨレベ
ルであるので、出力Ｑ６２０に応じてＨレベルに変化す
るパルス信号が出力される。なお、ライトイネーブル信
号＃ＷＥがＬレベルである場合には、ライトオペレーシ
ョンサイクルであるので、プリセット信号ＰＳＥＴには
パルス信号は出力されない。

【０１３２】なお、出力実施信号ＯＥＭがＨレベルに変
化するタイミングは、遅延回路６３２（図１４）の遅延
時間を調整することにより容易に調整することができ
る。また、プリセット信号ＰＳＥＴのパルス幅は、遅延
回路６１１（図１５）の遅延時間を調整することにより
容易に変化させることが可能である。

【０１３３】図１７は、ランダムアクセスによるリード
オペレーションの場合の出力実施信号ＯＥＭおよびプリ
セット信号ＰＳＥＴについて示すタイミングチャートで
ある。各時刻ｔ６１，ｔ６２，ｔ６３では、アドレスＡ
０〜Ａ２０（図１７（ａ））の変化に応じてＡＴＤ信号
（図１７（ｂ））が形成されている。また、外部アクセ
ス実施信号＃ＥＸ０（図１７（ｃ））が各サイクルごと
にＨレベル（非アクティブ）からＬレベル（アクティ
ブ）となり、対応する列アクセスイネーブル信号＃ＢＥ
０および列アクセス信号＃ＢＥ（図１７（ｄ））もＬレ
ベル（アクティブ）となる場合を示している。

【０１３４】時刻ｔ６１からのサイクルでは、列アクセ
ス信号＃ＢＥがＬレベル（アクティブ）となった後に、
アウトプットイネーブル信号＃ＯＥ（図１７（ｅ））が
Ｌレベル（アクティブ）となっているので、プリセット
信号ＰＳＥＴ（図１７（ｆ））は、図１６（ｆ）に示す
ように、アウトプットイネーブル信号＃ＯＥがＬレベル
になると一定期間Ｈレベルとなる。

【０１３５】時刻ｔ６２およびｔ６３からのサイクルで
は、アウトプットイネーブル信号＃ＯＥがＬレベル（ア
クティブ）であるので、プリセット信号ＰＳＥＴは、列
アクセス信号＃ＢＥがＬレベル（アクティブ）になると
これに応じて一定期間Ｈレベル（アクティブ）となる。

【０１３６】また、出力実施信号ＯＥＭ（図１７
（ｇ））は、図１６（ｅ）に示すように、プリアンプイ
ネーブル信号ＰＡＥＭによって設定されるＲＳラッチ６
３７（図１４）の出力Ｑ６３７と、アウトプットイネー
ブル信号＃ＯＥとの関係に従って出力される。

【０１３７】図１８は、ページモードアクセスによるリ
ードオペレーションの場合の出力実施信号ＯＥＭおよび
プリセット信号ＰＳＥＴについて示すタイミングチャー
トである。各時刻ｔ７１，ｔ７２，ｔ７３から始まるオ
ペレーションサイクルでは、アドレスＡ０〜Ａ２０（図
１８（ａ）〜（ｃ））の変化に応じてＡＴＤ信号（図１
８（ｄ））が形成されている。アウトプットイネーブル
信号＃ＯＥは（図１８（ｇ））はＬレベル（アクティ
ブ）である場合を例に示している。

【０１３８】ページモードアクセスの場合、ブロックア
ドレスＡ６，Ａ７（図１８（ｃ））および行アドレスＡ
８〜Ａ１９（図１８（ｂ））は、一定で変化せず、列ア
ドレスＡ０〜Ａ５（図１８（ａ））が各サイクルごとに
変化する。このため、各ブロックの外部アクセス実施信
号＃ＥＸ０〜＃ＥＸ３のうちブロックアドレスＡ６，Ａ
７によって選択されたブロックの外部アクセス実施信号
のみがＬレベル（アクテイブ）となる。なお、本例では
外部アクセス実施信号＃ＥＸ０（図１８（ｅ））がＬレ
ベル（アクテイブ）となる場合を示している。また、行
アドレスＡ８〜Ａ１９も変化しないため、外部アクセス
実施信号＃ＥＸ０は時刻ｔ７１から始まる最初のサイク
ル（ワード線活性化サイクル）においてのみＨレベル
（非アクティブ）からＬレベル（アクティブ）に変化
し、その後のサイクル（ページアクセスサイクル）にお
いてＬレベル（アクテイブ）のまま保持される。

【０１３９】選択されたブロックの列アクセスイネーブ
ル信号＃ＢＥ０は、外部アクセス実施信号＃ＥＸ０がＬ
レベル（アクティブ）に保持されている各サイクルにお
いても、各サイクルごとにＨレベル（非アクティブ）か
らＬレベル（アクテイブ）に変化し、これに応じて列ア
クセス信号＃ＢＥ（図１８（ｆ））もＬレベル（アクテ
イブ）となる。列アクセス信号＃ＢＥがＬレベル（アク
ティブ）となると、ランダムアクセスの場合と同様に、
これに応じてプリセット信号ＰＳＥＴ（図１８（ｈ））
は一定期間Ｈレベル（アクテイブ）となる。

【０１４０】また、出力実施信号ＯＥＭ（図１８
（ｉ））は、図１６（ｅ）に示すように、プリアンプイ
ネーブル信号ＰＡＥＭによって設定されるＲＳラッチ６
３７（図１４）の出力Ｑ６３７と、アウトプットイネー
ブル信号＃ＯＥとの関係に従って出力される。

【０１４１】Ａ７．出力回路の構成および動作：図１９
は、図１２の出力バッファ１４に含まれる１６個の出力
回路１４ＥＸ０〜１４ＥＸ１５のうち、第１の出力回路
１４ＥＸ０の内部構成を示す回路図である。なお、他の
出力回路１４ＥＸ１〜１４ＥＸ１５も図１９と同じ構成
を有している。

【０１４２】出力回路１４ＥＸ０は、正データ信号ＲＤ
０をラッチ信号ＲＤＬＴに従ってラッチする正データラ
ッチ回路５１０と、負データ信号ＺＲＤ０をラッチ信号
ＲＤＬＴに従ってラッチする負データラッチ回路５２０
と、正データラッチ回路５１０の出力Ｑ５１０および負
データラッチ回路５２０の出力Ｑ５２０に従って、出力
データ信号ＤＯ０を出力する出力ドライブ回路５３０
と、出力データ信号ＤＯ０の信号レベル（出力レベル）
をプリセットするプリセット回路５４０とを備えてい
る。

【０１４３】正データラッチ回路５１０は、ＮＡＮＤゲ
ート５１２と、ＲＳラッチ５１４と、３入力ＮＡＮＤゲ
ート５１６と、インバータ５１８とを備えている。ＮＡ
ＮＤゲート５１２には、正データ信号ＲＤ０と、ラッチ
信号ＲＤＬＴとが入されている。そして、ＮＡＮＤゲー
ト５１２の出力は、ＲＳラッチ５１４のセット端子Ｓに
入力される。また、負データラッチ回路５２０に含まれ
るＮＡＮＤゲート５２２の出力がＲＳラッチ５１４のリ
セット端子Ｒに入力される。なお、ＮＡＮＤゲート５２
２には、負データ信号ＺＲＤ０とラッチ信号ＲＤＬＴと
が入力されている。

【０１４４】３入力ＮＡＮＤゲート５１６には、ＲＳラ
ッチ５１４の出力と、出力実施信号ＯＥＭと、プリセッ
ト信号ＰＳＥＴをインバータ５０１で反転した反転プリ
セット信号＃ＰＳＥＴとが入力される。そして、３入力
ＮＡＮＤゲート５１６の出力は、インバータ５１８で反
転されて、出力Ｑ５１０として出力される。

【０１４５】負データラッチ回路５２０は、ＮＡＮＤゲ
ート５２２と、ＲＳラッチ５２４と、３入力ＮＡＮＤゲ
ート５２６とを備えている。ＮＡＮＤゲート５２２に
は、負データ信号ＺＲＤ０と、ラッチ信号ＲＤＬＴとが
入されている。そして、ＮＡＮＤゲート５２２の出力
は、ＲＳラッチ５１４のリセット端子Ｒに入力されると
ともに、ＲＳラッチ５２４のセット端子Ｓに入力され
る。また、正データラッチ回路５１０に含まれるＮＡＮ
Ｄゲート５１２の出力がＲＳラッチ５２４のリセット端
子Ｒに入力される。

【０１４６】３入力ＮＡＮＤゲート５２６には、ＲＳラ
ッチ５２４の出力と、出力実施信号ＯＥＭと、プリセッ
ト信号ＰＳＥＴをインバータ５０１で反転した反転プリ
セット信号＃ＰＳＥＴとが入力される。そして、３入力
ＮＡＮＤゲート５２６の出力は、負データラッチ回路５
２０の出力Ｑ５２０として出力される。

【０１４７】正データラッチ回路５１０および負データ
ラッチ回路５２０は、出力実施信号ＯＥＭおよびプリセ
ット信号ＰＳＥＴがＨレベル（アクティブ）である場合
に、正データ信号ＲＤ０および負データ信号ＺＲＤ０の
示す読出しデータの値に応じて出力Ｑ５１０および出力
Ｑ５２０を設定する。ＲＳラッチ５１４にラッチされる
正データ信号ＲＤ０がＨレベルで、ＲＳラッチ５２４に
ラッチされる負データ信号ＺＲＤ０がＬレベルである場
合には、読出しデータの値は"１"であり、出力Ｑ５１０
および出力Ｑ５２０は、Ｈレベルに設定される。ＲＳラ
ッチ５１４にラッチされる正データ信号ＲＤ０がＬレベ
ルで、ＲＳラッチ５２４にラッチされる負データ信号Ｚ
ＲＤ０がＨレベルである場合には、読出しデータの値
は"０"であり、出力Ｑ５１０および出力Ｑ５２０は、Ｌ
レベルに設定される。

【０１４８】出力実施信号ＯＥＭまたはプリセット信号
ＰＳＥＴがＬレベル（非アクティブ）である場合、正デ
ータラッチ回路５１０の出力Ｑ５１０はＬレベルに設定
され、負データラッチ回路５２０の出力Ｑ５２０はＨレ
ベルに設定される。

【０１４９】図２０は、正データラッチ回路５１０およ
び負データラッチ回路５２０の動作を示すタイミングチ
ャートである。時刻ｔ１１，ｔ１２，ｔ１３では、それ
ぞれＡＴＤ信号（図２０（ａ））の立ち上がりエッジが
形成されており、リードオペレーションサイクルの始ま
るタイミングを示している。プリセット信号ＰＳＥＴ
（図２０（ｃ））および出力実施信号ＯＥＭ（図２０
（ｄ））は、図１６（ｊ）および図１６（ｅ）と同様に
変化する。

【０１５０】正データ信号ＲＤ０（図２０（ｅ））およ
び負データ信号ＺＲＤ０（図２０（ｆ））は、プリアン
プイネーブル信号ＰＡＥＭ（図２０（ｂ））にパルス信
号が形成されると、これに応じてメモリセルアレイから
読み出された読出データに応じた信号レベルに設定され
る。時刻ｔ１１から始まるサイクルでは、正データ信号
ＲＤ０がＨレベルのままで負データ信号がＬレベルに変
化する場合、すなわち、読出データの値が"１"である場
合を示している。時刻ｔ１２から始まるサイクルでは、
正データ信号ＲＤ０がＬレベルに変化し、負データ信号
ＺＲＤ０がＨレベルのままである場合、すなわち、読出
データの値が"０"である場合を示している。また、正デ
ータ信号ＲＤ０および負データ信号ＺＲＤ０は、次のサ
イクルの開始タイミングでＨレベルにリセットされる。

【０１５１】ラッチ信号ＲＤＬＴ（図２０（ｇ））は、
出力された正データ信号ＲＤ０および負データ信号ＺＲ
Ｄ０をラッチ可能なタイミングで立ち上がるパルス信号
である。

【０１５２】時刻ｔ１１から始まるサイクルにおいて、
正データ信号ＲＤ０がＨレベルで負データ信号ＺＲＤ０
がＬレベルに変化しているので、正データラッチ回路５
１０のＮＡＮＤゲート５１２（図１９）の出力Ｑ５１２
（図２０（ｈ））には、ラッチ信号ＲＤＬＴに同期して
立ち下がるパルス信号が出力される。一方、負データラ
ッチ回路５２０のＮＡＮＤゲート５２２の出力Ｑ５２２
には、パルス信号は出力されず、Ｈレベルのままであ
る。正データラッチ回路５１０のＲＳラッチ５１４の出
力Ｑ５１４（図２０（ｊ））は、出力Ｑ５１２のパルス
信号によってＨレベルに設定される。一方、負データラ
ッチ回路５２０のＲＳラッチ５２４の出力Ｑ５２４（図
１６（ｋ））は、出力Ｑ５１２のパルス信号によってＬ
レベルにリセットされる。

【０１５３】時刻ｔ１２から始まるサイクルにおいて、
正データ信号ＲＤ０がＬレベルに変化し負データ信号Ｚ
ＲＤ０がＨレベルのままであるので、正データラッチ回
路５１０のＮＡＮＤゲート５１２の出力Ｑ５１２にはパ
ルス信号は出力されず、Ｈレベルのままである。一方、
負データラッチ回路５２０のＮＡＮＤゲート５２２の出
力Ｑ５２２には、ラッチ信号ＲＤＬＴに同期して立ち下
がるパルス信号が出力される。パルス信号は出力され
ず、Ｈレベルのままである。このとき、負データラッチ
回路５２０のＲＳラッチ５２４の出力Ｑ５２４は、出力
Ｑ５２２のパルス信号によってＨレベルに設定される。
一方、正データラッチ回路５１０のＲＳラッチ５１４の
出力Ｑ５１４は出力Ｑ５１２のパルス信号によってＬレ
ベルにリセットされる。

【０１５４】各サイクルにおいて、プリセット信号ＰＳ
ＥＴがＨレベルである期間（時刻ｔ１１１〜時刻ｔ１１
２までの期間，時刻ｔ１２１〜時刻ｔ１２２までの期
間）および出力実施信号ＯＥＭがＬレベルである期間
（時刻ｔ１１〜時刻ｔ１１３までの期間，時刻ｔ１２〜
時刻ｔ１２３までの期間）は、正データラッチ回路５１
０の３入力ＮＡＮＤゲート５１６および負データラッチ
回路５２０の３入力ＮＡＮＤゲート５２６の出力が制限
される。すなわち、正データラッチ回路５１０の出力Ｑ
５１０はＬレベルに固定され、負データラッチ回路５２
０の出力Ｑ５２０はＨレベルに固定される。すなわち、
正データラッチ回路５１０の出力Ｑ５１０と、負データ
ラッチ回路５２０の出力Ｑ５２０とは逆相信号を出力す
る。

【０１５５】また、プリセット信号ＰＳＥＴがＬレベル
で、出力実施信号ＯＥＭがＨレベルである期間（時刻ｔ
１１３〜時刻ｔ１２までの期間，時刻ｔ１２３〜時刻ｔ
１３までの期間）は、ＲＳラッチ５１４の出力Ｑ５１４
が、正データラッチ回路５１０の出力Ｑ５１０（図１６
（ｌ））として出力される。一方、負データラッチ回路
５２０の出力Ｑ５２０（図１６（ｍ））には、ＲＳラッ
チ５２４の出力Ｑ５２４の反転信号が出力される。すな
わち、正データラッチ回路５１０の出力Ｑ５１０および
負データラッチ回路５２０の出力Ｑ５２０は、ほぼ等し
く設定される。すなわち、出力Ｑ５１０と出力Ｑ５２０
とは同相信号を出力する。

【０１５６】図１９の出力ドライブ回路５３０は、２つ
のインバータ５３２，５３４と、出力インバータ５３６
とを備えている。第１のインバータ５３２には出力Ｑ５
１０が入力され、第２のインバータ５３４には出力Ｑ５
２０が入力される。

【０１５７】第１のインバータ５３２は、正電源ＶＤＤ
に接地されたｐＭＯＳ（ｐチャネルＭＯＳ）トランジス
タ５３２Ｐと負電源ＶＳＳに接地されたｎＭＯＳ（ｎチ
ャネルＭＯＳ）トランジスタ５３２Ｎとで構成されるＣ
ＭＯＳインバータである。ただし、第１のインバータ５
３２は、ｐＭＯＳトランジスタ５３２Ｐの出力とｎＭＯ
Ｓトランジスタ５３２Ｎの出力との間に、これらの接続
の開閉を行うゲートトランジスタとしてのｐＭＯＳトラ
ンジスタ５３２Ｇが設けられている。ゲートトランジス
タ５３２Ｇのゲート端子には、ＮＯＲゲート５４４の出
力Ｑ５４４が入力されている。

【０１５８】第２のインバータ５３４は、正電源ＶＤＤ
に接地されたｐＭＯＳトランジスタ５３４Ｐと負電源Ｖ
ＳＳに接地されたｎＭＯＳトランジスタ５３４Ｎとで構
成されるＣＭＯＳインバータである。ただし、第２のイ
ンバータ５３２は、ｐＭＯＳトランジスタ５３４Ｐの出
力とｎＭＯＳトランジスタ５３４Ｎの出力との間にゲー
トトンジスタとしてのｎＭＯＳトランジスタ５３４Ｇが
設けられている。ゲートトランジスタ５３４Ｇのゲート
端子にはＮＡＮＤゲート５４６の出力Ｑ５４６が入力さ
れている。

【０１５９】プリセット信号ＰＳＥＴがＬレベルで、出
力実施信号ＯＥＭがＨレベルであり、正データラッチ回
路５１０の出力Ｑ５１０と負データラッチ回路５２０の
出力Ｑ５２０とが同相信号である場合には、出力ドライ
ブ回路５３０は出力データ信号ＤＯ０の信号レベルを出
力Ｑ５１０および出力Ｑ５２０のレベルと等価なレベル
に設定する。

【０１６０】図１９のプリセット回路５４０は、インバ
ータ５４２と、ＮＯＲゲート５４４と、ＮＡＮＤゲート
５４６と、２つのｎＭＯＳトランジスタ５４８，５３６
Ｎと、２つのｐＭＯＳトランジスタ５４９，５３６Ｐと
を備えている。ｎＭＯＳトランジスタ５３６ＮとＰＭＯ
Ｓトランジスタ５３６Ｐとは、出力ドライブ回路５３０
の出力インバータ５３６を構成するトランジスタでもあ
る。以下では、ｎＭＯＳトランジスタ５３６ＮとＰＭＯ
Ｓトランジスタ５３６Ｐとを、「出力トランジスタ５３
６Ｎ，５３６Ｐ」と呼ぶ場合もある。ｎＭＯＳトランジ
スタ５４８と、ｐＭＯＳトランジスタ５４９とは、出力
ＤＯ０をプリセットするためのトランジスタである。以
下では、ｎＭＯＳトランジスタ５４８と、ｐＭＯＳトラ
ンジスタ５４９とを、「プリセットトランジスタ５４
８，５４９」と呼ぶ場合もある。

【０１６１】ＮＯＲゲート５４４には、インバータ５４
２で反転されたプリセット信号ＰＳＥＴと、出力データ
信号ＤＯ０とが入力される。ＮＡＮＤゲート５４６に
は、プリセット信号ＰＳＥＴと、出力データ信号ＤＯ０
とが入力される。ＮＯＲゲート５４４の出力Ｑ５４４
は、ｎＭＯＳトランジスタ５４８のゲート端子に入力さ
れるとともに、上述したように、出力ドライブ回路５３
０の第１のインバータ５３２に含まれるゲートトランジ
スタ５３２Ｇのゲート端子に入力される。ＮＡＮＤゲー
ト５４６の出力Ｑ５４６は、ｐＭＯＳトランジスタ５４
９のゲート端子に入力されるとともに、上述したよう
に、出力ドライブ回路５３０の第２のインバータ５３４
に含まれるゲートトランジスタ５３４Ｇのゲート端子に
入力される。

【０１６２】ｎＭＯＳトランジスタ５４８は、インバー
タ５３２の出力Ｑ５３２と出力ドライブ回路５３０の出
力ＤＯ０との間に接続される。ｐＭＯＳトランジスタ５
４９は、インバータ５３４と出力ＤＯ０との間に接続さ
れる。

【０１６３】図２１は、図２０のリードオペレーション
サイクルにおける出力回路１４ＥＸ０のプリセット回路
５４０および出力ドライブ回路５３０の動作を示すタイ
ミングチャートである。図２１（ａ）〜（ｅ）は図２０
（ａ），（ｃ）〜（ｄ），（ｌ），（ｍ）と同じであ
る。

【０１６４】まず、時刻ｔ１１において、出力実施信号
ＯＥＭ（図２１（ｃ））はＬレベル（非アクティブ）で
あり、プリセット信号ＰＳＥＴ（図２１（ｂ））はＬレ
ベル（非アクティブ）である。出力実施信号ＯＥＭがＬ
レベルの場合、上述したように、出力Ｑ５１０はＬレベ
ル、出力Ｑ５２０はＨレベルに固定される。

【０１６５】まず、プリセット信号ＰＳＥＴがＬレベル
において、プリセット回路５４０（図１９）におけるＮ
ＯＲゲート５４４の出力Ｑ５４４（図２１（ｈ））はＬ
レベルであり、ＮＡＮＤゲート５４６の出力Ｑ５４６
（図２１（ｉ））は出力ＤＯ０のレベルに関わらずＨレ
ベルとなる。出力Ｑ５４４がＬレベルの場合、第１のイ
ンバータ５３２のゲートトランジスタ５３２Ｇがオンと
なるので、第１のインバータ５３２の出力Ｑ５３２（図
２１（ｆ））はＨレベルとなる。また、出力Ｑ５４６が
Ｈレベルの場合、第２のインバータ５３４のゲートトラ
ンジスタ５３４Ｇがオンとなるので、第２のインバータ
５３４の出力Ｑ５３４（図２１（ｇ））はＬレベルとな
る。出力Ｑ５３２がＨレベルで出力Ｑ５３４がＬレベル
であるので、出力インバータ５３６のｐＭＯＳトランジ
スタ５３６ＰおよびｎＭＯＳトランジスタ５３６Ｎはど
ちらもオフしている。このため、出力ＤＯ０はフローテ
ィング状態となり、フローティング状態となる直前のレ
ベルがほぼ維持される。ここでは、出力ＤＯ０（図２１
（ｊ））がＬレベルであると仮定する。

【０１６６】時刻ｔ１１１でプリセット信号ＰＳＥＴが
Ｈレベルに変化すると、出力Ｑ５４４はＨレベルに変化
し、出力Ｑ５４６は出力ＤＯ０のレベルがＬレベルであ
るのでＨレベルのままであり、出力Ｑ５３４はＬレベル
のままである。また、出力Ｑ５４６がＨレベルであるの
でプリセット（ｐＭＯＳ）トランジスタ５４９はオフし
ている。

【０１６７】出力Ｑ５４４がＨレベルの場合、第１のイ
ンバータ５３２のゲートトランジスタ５３２Ｇがオフし
て遮断されるとともに、プリセット（ｎＭＯＳ）トラン
ジスタ５４８がオンとなる。プリセットトランジスタ５
４８がオンすると、出力Ｑ５３２から出力ＤＯ０に向か
って電流が流れて出力Ｑ５３２のレベルが低下して、出
力ＤＯ０のレベルが上昇する。出力Ｑ５３２のレベルが
出力トランジスタ５３６Ｐをオンするレベルまで低下す
ると、出力トランジスタ５３６Ｐはオンして電源ＶＤＤ
から電流が流れて出力ＤＯ０のレベルがさらに上昇す
る。出力ＤＯ０のレベルＶｍｌがＮＯＲゲート５４４の
入力遷移レベルＶＴ（５４４）よりも大きくなると、Ｎ
ＯＲゲートＱ５４４の出力Ｑ５４４はＬレベルに変化す
る。

【０１６８】出力Ｑ５４４がＬレベルに変化すると、プ
リセットトランジスタ５４８がオフして、出力ＤＯ０の
充電動作が終了する。また、第１のインバータ５３２
は、ゲートトランジスタ５３２Ｇがオンして、反転動作
を開始する。ここで、第１のインバータ５３２が反転動
作を開始しても、時刻ｔ１１２までのプリセット期間中
はプリセット信号がＨレベルであるので、出力Ｑ５３２
はＨレベルに固定される。このとき、出力ＤＯ０は、時
刻ｔ１１〜時刻ｔ１１１までの期間と同様にフローティ
ング状態（出力不可）となるので、直前の出力ＤＯ０の
レベルＶｍｌをほぼ保つことになる。このとき、ＮＯＲ
ゲート５４４の入力遷移レベルＶＴ（５４４）をＨレベ
ルとＬレベルの中間の電位Ｖｍとすれば、出力ＤＯ０の
レベルＶｍｌをほぼ中間の電位Ｖｍに設定することがで
きる。なお、電位Ｖｍｌを「プリセット電位Ｖｍｌ」と
も呼ぶ。

【０１６９】時刻ｔ１１２においてプリセット期間が終
了してプリセット信号ＰＳＥＴがＬレベルに変化して
も、時刻ｔ１１３までの期間において出力実施信号ＯＥ
ＭがＬレベルである場合にも、時刻ｔ１１〜時刻ｔ１１
１までの期間と同様に出力ＤＯ０はフローティング状態
が維持されるので、出力ＤＯ０は直前の出力、すなわ
ち、プリセット電位Ｖｍｌをほぼ維持する。

【０１７０】時刻ｔ１１３で出力実施信号ＯＥＭがＨレ
ベルに変化すると、正データラッチ回路５１０の出力Ｑ
５１０（図２１（ｄ））および負データラッチ回路５２
０の出力Ｑ５２０（図２１（ｅ））は、上述したよう
に、正データ信号ＲＤ０および負データ信号ＺＲＤ０に
応じて互いにほぼ等しい論理レベルを有しており、Ｈレ
ベルに設定されている。また、第１と第２のインバータ
５３２，５３４の出力Ｑ５３２、Ｑ５３４は、出力Ｑ５
１０と出力Ｑ５２０の反転信号であるので、出力Ｑ５３
２と出力Ｑ５３４も互いに等しい論理レベルとなる。図
の例ではＬレベルとなっている。

【０１７１】出力インバータ５３６は、正電源ＶＤＤに
接地されたｐＭＯＳトランジスタ５３６Ｐと、負電源に
接地されたｎＭＯＳトランジスタで構成されている。そ
れぞれのトランジスタ５３６Ｐ，５３６Ｎのゲートに入
力される信号は、出力Ｑ５３２,Ｑ５３４であり、同じ
論理レベルを有している。このため、出力インバータ５
３６は、実効的にＣＭＯＳインバータとして機能する。
すなわち、図２０（ｄ）および図２０（ｅ）に示すよう
に、正データ信号ＲＤ０がＨレベルで負データ信号ＲＤ
０がＬレベルであり、出力Ｑ５１０および出力Ｑ５２０
がＨレベルならば、出力Ｑ５３２，Ｑ５３４はＬレベル
となり、出力インバータ５３６の出力ＤＯ０はＨレベル
（"１"）となる。なお、正データ信号ＲＤ０がＬレベル
で負データ信号ＲＤ０がＨレベルであり、出力Ｑ５１０
および出力Ｑ５２０がＬレベルならば、出力Ｑ５３２，
Ｑ５３４はＨレベルとなり、出力インバータ５３６の出
力ＤＯ０はＬレベル（"０"）となる。

【０１７２】次に、時刻ｔ１２から時刻ｔ１２１までの
期間は、時刻ｔ１１から時刻ｔ１１１までの期間と同様
に、出力ＤＯ０はフローティング状態であり、時刻ｔ１
２における出力ＤＯ０の状態、すなわち、Ｈレベルが維
持される。

【０１７３】時刻ｔ１２１でプリセット信号ＰＳＥＴが
Ｈレベルに変化すると、出力Ｑ５４６はＬレベルに変化
し、出力Ｑ５４４は出力ＤＯ０のレベルがＨレベルであ
るのでＬレベルのまま維持される。また、出力Ｑ５３２
は出力Ｑ５１０に応じてＨレベルとなる。出力Ｑ５４４
がＬレベルであるのでプリセットトランジスタ５４８は
オフしている。

【０１７４】出力Ｑ５４６がＬレベルの場合、第２のイ
ンバータ５３４のゲートトランジスタ５３４Ｇがオフし
て遮断されるとともに、プリセットトランジスタ５４９
がオンとなる。プリセットトランジスタ５４９がオンす
ると、出力ＤＯ０から出力Ｑ５３４に向かって電流が流
れて出力Ｑ５３４のレベルが上昇するとともに、出力Ｄ
Ｏ０のレベルが下降する。出力Ｑ５３４のレベルが出力
トランジスタ５３６Ｎをオンするレベルに上昇すると、
出力ランジスタ５３６Ｎはオンして出力ＤＯ０から電源
ＶＳＳに向けて電流が流れて出力ＤＯ０のレベルが下降
する。出力ＤＯ０のレベルＶｍｈがＮＡＮＤゲート５４
６の入力遷移レベルＶＴ（５４６）よりも大きくなる
と、ＮＡＮＤゲートＱ５４６の出力Ｑ５４６はＨレベル
に変化する。

【０１７５】出力Ｑ５４６がＨレベルに変化すると、プ
リセットトランジスタ５４９がオフして、出力ＤＯ０の
放電動作が終了する。また、第２のインバータ５３４の
ゲートトランジスタ５３４Ｇがオンして、反転動作を開
始する。ここで、第１のインバータ５３２と同様に、第
２のインバータ５３４が反転動作を開始しても、時刻ｔ
１２２までのプリセット期間中はプリセット信号がＨレ
ベルであるので、出力Ｑ５３４はＬレベルに固定され、
出力Ｑ５３２はＨレベルに固定される。このとき、出力
ＤＯ０は、上述したようにフローティング状態（出力不
可期間）となるので、直前の出力ＤＯ０のレベルＶｍｈ
をほぼ保つことになる。このとき、ＮＡＮＤゲート５４
６の入力遷移レベルＶＴ（５４６）をＨレベルとＬレベ
ルのほぼ中間の電位Ｖｍとすれば、出力ＤＯ０のレベル
Ｖｍｈをほぼ中間の電位Ｖｍに設定することができる。
なお、電位Ｖｍｈを「プリセット電位Ｖｍｈ」とも呼
ぶ。

【０１７６】ＮＯＲゲート５４４の入力遷移レベルＶＴ
（５４４）およびＮＡＮＤゲート５４６の入力遷移レベ
ルＶＴ（５４６）は、ＶＴ（５４４）＜ＶＴ（５４６）
で、ＶＴ（５４６）−ＶＴ（５４４）≦０．２Ｖ〜０．
３Ｖであることが好ましい。もし、ＶＴ（５４６）≦Ｖ
Ｔ（５４４）とすると、図２１の時刻ｔ１１１から始ま
る動作と時刻ｔ１２１から始まる動作とが同一のプリセ
ット期間中に繰り返されるような不安定な動作となる場
合があるからである。通常、入力遷移レベルＶＴ（５４
４）がほぼ（Ｖｍ−０．１５）Ｖ〜（Ｖｍ−０．１）Ｖ
となるように設定され、入力遷移レベルＶＴ（５４６）
がほぼ（Ｖｍ＋０．１）Ｖ〜（Ｖｍ＋０．１５）Ｖとな
るように設定される。

【０１７７】時刻ｔ１２２においてプリセット期間が終
了してプリセット信号ＰＳＥＴがＬレベルに変化して
も、時刻ｔ１２３までの期間において出力実施信号ＯＥ
ＭがＬレベルである場合には、上述したように出力ＤＯ
０はフローティング状態が維持されるので、出力ＤＯ０
は直前の出力、すなわち、プリセット電位Ｖｍｈをほぼ
維持する。

【０１７８】時刻ｔ１２３で出力実施信号ＯＥＭがＨレ
ベルに変化すると、正データラッチ回路５１０の出力Ｑ
５１０（図２１（ｄ））および負データラッチ回路５２
０の出力Ｑ５２０（図２１（ｅ））は、上述したよう
に、Ｌレベルに設定されている。また、第１と第２のイ
ンバータ５３２，５３４の出力Ｑ５３２、Ｑ５３４は、
互いに等しい論理レベルとなり、図の例ではＨレベルと
なっている。

【０１７９】図２０（ｄ）および図２０（ｅ）に示すよ
うに、正データ信号ＲＤ０がＬレベルで負データ信号Ｒ
Ｄ０がＨレベルであり、出力Ｑ５１０および出力Ｑ５２
０がＬレベルならば、出力Ｑ５３２，Ｑ５３４はＨレベ
ルとなり、出力インバータ５３６の出力ＤＯ０はＬレベ
ル（"０"）となる。なお、正データ信号ＲＤ０がＨレベ
ルで負データ信号ＲＤ０がＬレベルであり、出力Ｑ５１
０および出力Ｑ５２０がＨレベルならば、出力Ｑ５３
２，Ｑ５３４はＬレベルとなり、出力インバータ５３６
の出力ＤＯ０はＨレベル（"１"）となる。

【０１８０】ここで、出力ＤＯ０は、プリセット期間中
において、プリセット開始直前の出力ＤＯ０の電位レベ
ルに応じて中間の電位Ｖｍにほぼ等しいプリセットレベ
ルＶｍｌまたはプリセットレベルＶｍｈに設定されてい
る。従って、出力実施信号ＯＥＭがＨレベルに変化する
と、出力ＤＯ０がＨレベルまたはＬレベルに変化する場
合において、プリセットレベルＶｍｌまたはＶｍｈから
変化することになる。従って、出力ＤＯ０がＬレベルか
らＨレベルまたはＬレベルからＨレベルに変化する場合
に比べて、出力ＤＯ０の変化量が小さくなる。このた
め、出力ＤＯ０の変化に依存して発生する電源ＶＤＤま
たはＶＳＳに流れる電流の変化量も小さくなる。この結
果、電流の変化によって電源ＶＤＤまたはＶＳＳに発生
するノイズを抑制することができる。

【０１８１】特に、プリセットレベルＶｍｌ，Ｖｍｈが
ほぼ中間の電位Ｖｍに等しく設定されている場合には、
出力ＤＯ０の変化量を、ＨレベルからＬレベルまたはＬ
レベルからＨレベルに変化する場合のほぼ１／２とする
ことができるので、ノイズの発生をより効果的に抑制す
ることができる。

【０１８２】以上説明したように、本実施例のメモリチ
ップ２００では、リードオペレーションにおいて、読み
出されるデータが入出力データ端子ＩＯ０〜ＩＯ１５か
ら出力される前に、出力ＤＯ０〜ＤＯ１５、すなわち、
入出力データ端子ＩＯ０〜ＩＯ１５の信号レベルを、出
力のＨレベルとＬレベルの間のプリセットレベルＶｍ
ｌ，Ｖｍｈに設定することができるので、電源ＶＤＤま
たはＶＳＳに発生するノイズを抑制することができる。

【０１８３】また、本実施例では、外部アクセス実施信
号＃ＥＸ０〜＃ＥＸ３ではなく、各サイクルごとにアク
テイブとなる列アクセス＃ＢＥに応じてプリセット信号
ＰＳＥＴが設定されるので、ページモードアクセスのよ
うに、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３が各サ
イクルごとにアクテイブとならないオペレーションにお
いても、出力ＤＯ０〜ＤＯ１５、すなわち、入出力デー
タ端子ＩＯ０〜ＩＯ１５の信号レベルをプリセットレベ
ルＶｍｌ，Ｖｍｈに設定することができる。

【０１８４】なお、以上説明からわかるように、出力制
御回路１５０が本発明のプリセット制御回路に相当す
る。

【０１８５】Ｂ．第２実施例：図２２は、本発明の第２
実施例としてのメモリチップ３００の端子の構成を示す
説明図である。このメモリチップ３００は、外部クロッ
ク信号ＣＬＫを入力するクロック入力端子ＣＬＫを有し
ており、バーストモードアクセスが可能なメモリチップ
である。

【０１８６】図２３は、メモリチップ３００の内部構成
を示すブロック図である。このメモリチップ３００は、
図４のメモリチップ２００におけるＡＴＤ回路に代えて
クロックコントローラ８０を備えている。また、列アド
レス発生回路１４０を備えている。他の回路はメモリチ
ップ３００と同じである。

【０１８７】クロックコントローラ８０は、外部装置か
ら新たなアドレスＡ０〜Ａ１９が入力されてバーストモ
ードアクセスが開始されると、外部装置から入力された
クロック信号ＣＬＫから内部クロック信号ＩＣＬＫを生
成する。内部クロック信号ＩＣＬＫは、ＡＴＤ信号の代
わりにメモリチップ３００内の他の回路に供給される。

【０１８８】列アドレス発生回路１４０は、バーストモ
ードアクセス開始時の列アドレスＡ０〜Ａ５を初期アド
レスとして設定し、クロック信号ＩＣＬＫをクロックと
してカウントアップまたはカウントダウンすることによ
り内部列アドレスＩＡ０〜ＩＡ５を生成する。内部列ア
ドレスＩＡ０〜ＩＡ５が実際の列アドレスとして列でコ
ーダ２６Ａ〜２６Ｄに供給される。

【０１８９】図２４は、バーストモードアクセスによる
リードオペレーションの場合のプリセット信号ＰＳＥＴ
について示すタイミングチャートである。アドレスＡ０
〜Ａ１９（図２４（ｂ））の入力によりバーストモード
アクセスが開始されると、クロック信号ＣＬＫに同期し
た内部クロック信号ＩＣＬＫ（図２４（ｃ））が生成さ
れる。内部クロック信号ＩＣＬＫには、あらかじめ設定
されている数Ｎ（Ｎは１回のバーストモードアクセスに
よりアクセスされるサイクル数）に等しい周期のクロッ
クを出力する。ただし、最初のサイクルはワード線活性
化のためにクロック信号ＣＬＫの３周期分に相当する周
期を有するクロックであり、２〜Ｎサイクルはクロック
信号ＣＬＫと同じ周期のクロックである。内部クロック
信号ＩＣＬＫのデューティはより小さく、例えば、外部
クロック信号ＣＬＫのデューティが約５０％であるのに
対して、内部クロック信号ＩＣＬＫのデューティは約３
％である。従って、「内部クロック信号ＩＣＬＫに同期
している」ということは、外部クロック信号ＣＬＫにも
同期していることを意味している。

【０１９０】バーストモードアクセスの場合、ページモ
ードアクセスと同様に、ブロックアドレスＡ６，Ａ７お
よび行アドレスＡ８〜Ａ１９は、一定で変化しないの
で、各ブロックの外部アクセス実施信号＃ＥＸ０〜＃Ｅ
Ｘ３のうちブロックアドレスＡ６，Ａ７によって選択さ
れたブロックの外部アクセス実施信号のみがＬレベル
（アクティブ）となる。本例では、図２４（ｄ）に示す
ように、外部アクセス実施信号＃ＥＸ０がＬレベル（ア
クテイブ）となる場合を示している。また、行アドレス
Ａ８〜Ａ１９が変化しないため、第１実施例で説明した
ページモードアクセスと同様に、外部アクセス実施信号
＃ＥＸ０は各サイクルにおいてＬレベル（アクテイブ）
のままである。

【０１９１】選択されたブロックの列アクセスイネーブ
ル信号＃ＢＥ０は各サイクルごとにＬレベル（アクティ
ブ）に変化し、これに応じて列アクセス信号＃ＢＥ（図
２４（ｅ））も各サイクルごとにＬレベル（アクティ
ブ）に変化する。列アクセス信号＃ＢＥがＬレベル（ア
クティブ）となると、これに応じてプリセット信号ＰＳ
ＥＴ（図２４（ｆ））が一定期間Ｈレベル（アクテイ
ブ）となる。

【０１９２】以上説明したように、本実施例において
も、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３ではな
く、各サイクルごとにアクテイブとなる列アクセス信号
＃ＢＥに応じてプリセット信号を出力している。したが
って、バーストモードアクセスのように、外部アクセス
実施信号＃ＥＸ０〜＃ＥＸ３が各サイクルごとにＬレベ
ル（アクテイブ）とならないオペレーションにおいて
も、出力ＤＯ０〜ＤＯ１５をプリセットすることができ
る。これにより、出力レベルの変化を小さくすることが
できるので、出力レベルの変化によって発生する電流変
化によるノイズの発生を抑制することができる。

【０１９３】Ｃ．電子機器への適用例：図２５は、本発
明による半導体メモリ装置を利用した電子機器の一実施
例としての携帯電話機の斜視図である。この携帯電話機
７００は、本体部７１０と、蓋部７２０とを備えてい
る。本体部７１０には、キーボード７１２と、液晶表示
部７１４と、受話部７１６と、本体アンテナ部７１８と
が設けられている。また、蓋部７２０には、送話部７２
２が設けられている。

【０１９４】図２６は、図２５の携帯電話機７００の電
気的構成を示すブロック図である。ＣＰＵ７３０には、
バスラインを介して、キーボード７１２と、液晶表示部
７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲ
ＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４
４とが接続されている。

【０１９５】ＳＲＡＭ７４０は、例えば高速なキャッシ
ュメモリとして利用される。また、ＶＳＲＡＭ７４２
は、例えば画像処理用の作業メモリとして利用される。
このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲ
ＡＭと呼ばれる）としては、上述したメモリチップ２０
０を採用することができる。ＥＥＰＲＯＭ７４４は、携
帯電話機７００の各種の設定値を格納するために利用さ
れる。

【０１９６】携帯電話機７００の動作を一時的に停止さ
せるときには、ＶＳＲＡＭ７４２をスヌーズ状態に維持
しておくことができる。こうすれば、ＶＳＲＡＭ７４２
が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７
４２内のデータを消失させずに保持しておくことが可能
である。特に、本実施例のメモリチップ２００は比較的
大容量なので、画像データなどの大量のデータを長時間
保持し続けることができるという利点がある。

【０１９７】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。

【０１９８】上記実施例では、メモリセルアレイ２０は
４つのブロック２０Ａ〜２０Ｄに区分されているが、メ
モリセルアレイ２０は１つのブロックとして扱われても
よい。この場合には、ワード線活性化制御部は、図４に
おいてブロック毎に設けられている行プリデコーダ３０
Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄ
と、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄと
を、１つずつ備えていればよい。なお、この場合には、
アドレスは、ブロックアドレスを含まず、行アドレスお
よび列アドレスを含むこととなる。

【０１９９】このように、メモリセルアレイ２０が１つ
のブロックとして扱われる場合には、ワード線活性化制
御部は、外部アクセスが要求されたときに、そのブロッ
ク内の行アドレスで選択されたワード線を活性化し、活
性化したワード線を後続のサイクルで用いられるアドレ
スのうちの行アドレスが変化するまで保持すればよい。
なお、同じ行アドレスを含むアドレスが用いられる後続
のサイクルにおいて、異なる列アドレスが用いられる場
合には、すでに活性化されたワード線上の異なるメモリ
セルに対して外部アクセスが実施される。そして、各サ
イクルごとに出力バッファのプリセットが実施される。

【０２００】一般に、ワード線活性化制御部は、同じ行
アドレスを含むアドレスを用いるオペレーションサイク
ルが連続する場合に、その連続するサイクルのうちの最
初のサイクルにおいて活性化されたワード線を、非活性
化することなく最終のサイクルまで活性化した状態で保
持することが可能であればよい。これと同時に、ワード
線活性化制御部は、最初のサイクルより後で最終のサイ
クル以前のサイクルにおいてリフレッシュが実行される
場合には、活性化状態のワード線を、リフレッシュが実
行される前に非活性化させることができるように構成さ
れていればよい。

【図面の簡単な説明】

【図１】本発明の第１実施例としてのメモリチップ２０
０の端子の構成を示す説明図である。

【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺ
の信号レベルに応じたメモリチップ２００の動作状態の
区分を示す説明図である。

【図３】メモリチップ２００の動作の概要を示すタイミ
ングチャートである。

【図４】メモリチップ２００の内部構成を示すブロック
図である。

【図５】ＡＴＤ回路１１０の内部構成を示すブロック図
である。

【図６】図４の第１のブロックコントローラ４０Ａの内
部構成を示すブロック図である。

【図７】図６の外部アクセス実施信号発生回路４２の内
部構成を示すブロック図である。

【図８】図６の列アクセス許可信号発生回路４９の内部
構成を示すブロック図である。

【図９】図４の第１の行プリデコーダ３０Ａの内部構成
を示すブロック図である。

【図１０】オペレーションサイクルにおける各ブロック
コントローラ４０Ａ〜４０Ｄの動作とワード線およびビ
ット線対の状態を示すタイミングチャートである。

【図１１】図１０のオペレーションサイクルにおける各
サブアレイ２２Ａ〜２２Ｄ内の活性化されたワード線お
よび選択されたビット線対を模式的に示す説明図であ
る。

【図１２】図４のデータ入出力バッファ１０の内部構成
を示すブロック図である。

【図１３】図４の出力制御回路１５０の内部構成を示す
ブロック図である。

【図１４】図１３の出力実施信号発生回路１５６の内部
構成を示すブロック図である。

【図１５】図１３のプリセット信号発生回路１５８の内
部構成を示すブロック図である。

【図１６】出力実施信号発生回路１５６およびプリセッ
ト信号発生回路１５８の動作を示すタイミングチャート
である。

【図１７】ランダムアクセスによるリードオペレーショ
ンの場合の出力実施信号ＯＥＭおよびプリセット信号Ｐ
ＳＥＴについて示すタイミングチャートである。

【図１８】ページモードアクセスによるリードオペレー
ションの場合の出力実施信号ＯＥＭおよびプリセット信
号ＰＳＥＴについて示すタイミングチャートである。

【図１９】第１の出力回路１４ＥＸ０の内部構成を示す
回路図である。

【図２０】正データラッチ回路５１０および負データラ
ッチ回路５２０の動作を示すタイミングチャートであ
る。

【図２１】図２０のリードオペレーションサイクルにお
ける出力回路１４ＥＸ０のプリセット回路５４０および
出力ドライブ回路５３０の動作を示すタイミングチャー
トである。

【図２２】本発明の第２実施例としてのメモリチップ３
００の端子の構成を示す説明図である。

【図２３】メモリチップ３００の内部構成を示すブロッ
ク図である。

【図２４】バーストモードアクセスによるリードオペレ
ーションの場合のプリセット信号ＰＳＥＴについて示す
タイミングチャートである。

【図２５】本発明による半導体メモリ装置を利用した電
子機器の一実施例としての携帯電話機の斜視図である。

【図２６】図２５の携帯電話機７００の電気的構成を示
すブロック図である。

【符号の説明】

１０…データ入出力バッファ １２…データ変換回路 １４…出力回路 １４ＥＸ０…出力回路 １６…入力バッファ ２０…メモリセルアレイ ２０Ａ〜２０Ｄ…ブロック ２２Ａ〜２２Ｄ…メモリサブアレイ ２４Ａ〜２４Ｄ…行デコーダ ２６Ａ〜２６Ｄ…列デコーダ ２８Ａ〜２８Ｄ…ゲート ３０Ａ〜３０Ｄ…行プリデコーダ ３４，３６…スイッチ＆ラッチ回路 ３８…判定回路 ４０Ａ〜４０Ｄ…ブロックコントローラ ４２…外部アクセス実施信号発生回路 ４４…リフレッシュ実施信号発生回路 ４６…リセット信号発生回路 ４８…デコーダ ４９…列アクセス許可信号発生回路 ５０Ａ〜５０Ｄ…リフレッシュ要求信号発生回路 ６０…アドレスバッファ ７０…リフレッシュタイマ ８０…クロックコントローラ ９０…リフレッシュカウンタコントローラ ９２…４入力ＮＯＲゲート ９４…ＮＡＮＤゲート ９６…遅延回路 ９８…インバータ １００…リフレッシュカウンタ １１０…アドレス遷移検出回路（ＡＴＤ回路） １１１…行アドレス遷移検出回路 １１２…インバータ １１３，１１４…パルス発生回路 １１５…ＯＲゲート １１８…１２入力ＯＲゲート １４０…列アドレス発生回路 １５０…出力制御回路 １５２…メモリセルアレイ出力信号発生回路 １５４…ラッチ信号発生回路 １５６…出力実施信号発生回路 １５８…プリセット信号発生回路 ２００…メモリチップ ３００…メモリチップ ４１０…ＲＳラッチ ４１１…インバータ ４２０…セット信号生成回路 ４２１…インバータ ４２２…デコーダ ４２３…３入力ＡＮＤゲート ４２４…パルス発生回路 ４３０…リセット信号生成回路 ４３１…インバータ ４３２…ＡＮＤゲート ４３４，４３８…パルス発生回路 ４３６…３入力ＯＲゲート ４５０…ブロック選択検出回路 ４５１，４５３…インバータ ４５２，４５４…スリーステートインバータ ４５５，４５６…インバータ ４６０…外部アクセスパルス信号回路 ４６１…インバータ ４７０…否定入力ＡＮＤゲート ４７１…インバータ ５０１…インバータ ５１０…正データラッチ回路 ５１２…ＮＡＮＤゲート ５１４…ＲＳラッチ ５１６…３入力ＮＡＮＤゲート ５１８…インバータ ５２０…負データラッチ回路 ５２２…ＮＡＮＤゲート ５２４…ＲＳラッチ ５２６…３入力ＮＡＮＤゲート ５３０…出力ドライブ回路 ５３２，５３４…インバータ ５３２Ｐ…ｐＭＯＳトランジスタ ５３２Ｇ…ゲートトランジスタ（ｐＭＯＳトランジス
タ） ５３２Ｎ…ｎＭＯＳトランジスタ ５３４Ｐ…ｐＭＯＳトランジスタ ５３４Ｇ…ゲートトランジスタ（ｎＭＯＳトランジス
タ） ５３４Ｐ…ｐＭＯＳトランジスタ ５３６…出力インバータ ５３６Ｐ…出力トランジスタ（ｐＭＯＳトランジスタ） ５３６Ｎ…出力トランジスタ（ｎＭＯＳトランジスタ） ５４０…プリセット回路 ５４４…ＮＯＲゲート ５４６…ＮＡＮＤゲート ５４８…プリセットトランジスタ（ｎＭＯＳトランジス
タ） ５４９…プリセットトランジスタ（ｐＭＯＳトランジス
タ） ６０１〜６０４…インバータ ６０５…４入力ＮＯＲゲート ６０６，６０７…インバータ ６０８…ＮＡＮＤゲート ６０９…インバータ ６１０…パルス発生回路 ６１２…遅延回路 ６１４…インバータ ６２０…パルス発生回路 ６２９…インバータ ６３０…ＮＯＲゲート ６３１…インバータ ６３２…遅延回路 ６３３…インバータ ６３４…インバータ ６３５…否定入力ＯＲゲート ６３６…インバータ ６３７…ＲＳラッチ ６４０…ＮＡＮＤゲート ６４１…インバータ ７００…携帯電話機 ７１０…本体部 ７１２…キーボード ７１４…液晶表示部 ７１６…受話部 ７１８…本体アンテナ部 ７２０…蓋部 ７２２…送話部 ７３０…ＣＰＵ ７３２…ＬＣＤドライバ ７４０…ＳＲＡＭ ７４２…ＶＳＲＡＭ ７４４…ＥＥＰＲＯＭ

【手続補正書】

【提出日】平成１４年４月２３日（２００２．４．２
３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０１１８

【補正方法】変更

【補正内容】

【０１１８】ラッチ信号発生回路１５４は、ラッチ信号
ＲＤＬＴを出力する。ラッチ信号ＲＤＬＴは、図１２の
データ変換回路１２から出力される正データ信号ＲＤ０
〜ＲＤ１５および負データ信号ＺＲＤ０〜ＺＲＤ１５を
ラッチするためのパルス信号であり、通常、プリアンプ
イネーブル信号ＰＡＥＭを遅延して生成される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０１７１

【補正方法】変更

【補正内容】

【０１７１】出力インバータ５３６は、正電源ＶＤＤに
接地されたｐＭＯＳトランジスタ５３６Ｐと、負電源に
接地されたｎＭＯＳトランジスタで構成されている。そ
れぞれのトランジスタ５３６Ｐ，５３６Ｎのゲートに入
力される信号は、出力Ｑ５３２,Ｑ５３４であり、同じ
論理レベルを有している。このため、出力インバータ５
３６は、実効的にＣＭＯＳインバータとして機能する。
すなわち、図２０（ｅ）および図２０（ｆ）に示すよう
に、正データ信号ＲＤ０がＨレベルで負データ信号ＺＲ
Ｄ０がＬレベルであり、出力Ｑ５１０および出力Ｑ５２
０がＨレベルならば、出力Ｑ５３２，Ｑ５３４はＬレベ
ルとなり、出力インバータ５３６の出力ＤＯ０はＨレベ
ル（"１"）となる。なお、正データ信号ＲＤ０がＬレベ
ルで負データ信号ＺＲＤ０がＨレベルであり、出力Ｑ５
１０および出力Ｑ５２０がＬレベルならば、出力Ｑ５３
２，Ｑ５３４はＨレベルとなり、出力インバータ５３６
の出力ＤＯ０はＬレベル（"０"）となる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０１７９

【補正方法】変更

【補正内容】

【０１７９】図２０（ｅ）および図２０（ｆ）に示すよ
うに、正データ信号ＲＤ０がＬレベルで負データ信号Ｚ
ＲＤ０がＨレベルであり、出力Ｑ５１０および出力Ｑ５
２０がＬレベルならば、出力Ｑ５３２，Ｑ５３４はＨレ
ベルとなり、出力インバータ５３６の出力ＤＯ０はＬレ
ベル（"０"）となる。なお、正データ信号ＲＤ０がＨレ
ベルで負データ信号ＺＲＤ０がＬレベルであり、出力Ｑ
５１０および出力Ｑ５２０がＨレベルならば、出力Ｑ５
３２，Ｑ５３４はＬレベルとなり、出力インバータ５３
６の出力ＤＯ０はＨレベル（"１"）となる。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA04 AA22 BB04 BB33 DD42 DD57 DD85 DD87 EE05 EE15 EE22 EE23 GG01 KK10 KK22 LL01 PP01 PP02 PP03 PP07 PP10

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体メモリ装置であって、 ダイナミック型のメモリセルがマトリクス状に配列され
   た少なくとも１つのメモリセルブロックと、 行アドレスおよび列アドレスを含むアドレスに従って前
   記メモリセルブロック内の対応するメモリセルを選択す
   るための行アドレスデコーダおよび列アドレスデコーダ
   と、 前記アドレスに従って選択されるメモリセルに対応する
   データを出力するための出力バッファと、 前記出力バッファの出力レベルをプリセットするための
   プリセット回路と、 前記プリセット回路の動作を制御するプリセット制御部
   と、を備え、 前記プリセット制御部は、前記列デコーダによりメモリ
   セルの選択が行われて選択されたメモリセルに対応する
   データが出力される度に、前記選択されたメモリセルに
   対応するデータが前記出力バッファから出力される前
   に、前記出力バッファの出力レベルをプリセットするよ
   うに前記プリセット回路を動作させることを特徴とする
   半導体メモリ装置。
2. 【請求項２】 請求項１記載の半導体メモリ装置であっ
   て、 前記プリセット制御部は、前記行アドレスが同じで前記
   列アドレスが変化する連続出力モードにおいて、前記列
   アドレスの変化の度に、前記出力バッファの出力レベル
   をプリセットするように前記プリセット回路を動作させ
   る、半導体メモリ装置。
3. 【請求項３】 請求項１または請求項２記載の半導体メ
   モリ装置であって、 前記半導体メモリ装置は、出力バッファからの出力状態
   を規定する出力許可信号が入力される出力許可信号入力
   端子を備えており、 前記プリセット制御部は、前記出力許可信号が出力不許
   可状態である場合には、前記出力許可信号が出力許可状
   態になってから、前記出力バッファの出力レベルをプリ
   セットするように前記プリセット回路を動作させる、半
   導体メモリ装置。
4. 【請求項４】 請求項１ないし請求項３記載の半導体メ
   モリ装置であって、 前記出力バッファの出力レベルは、前記プリセット回路
   によってデータ"１"を表すレベルとデータ"０"を表すレ
   ベルのほぼ中間のレベルにプリセットされる、半導体メ
   モリ装置。
5. 【請求項５】 請求項１ないし請求項４のいずれか記載
   の半導体メモリ装置であって、 複数のメモリセルブロックと、それぞれのメモリセルブ
   ロックに対応する複数の行アドレスデコーダおよび列ア
   ドレスデコーダを備えており、 前記アドレスは、前記複数のメモリセルブロックのうち
   の任意の１つのメモリセルブロックを選択するためのブ
   ロックアドレスを含んでおり、 前記プリセット制御部は、前記ブロックアドレスにより
   選択されたメモリセルブロックに対応する列デコーダに
   よるメモリセルの選択が行われて選択されたメモリセル
   からデータが出力される度に、前記出力バッファによっ
   て前記選択されたメモリセルから出力されたデータを出
   力する前に、前記出力バッファの出力レベルをプリセッ
   トするように前記プリセット回路を動作させる、半導体
   メモリ装置。
6. 【請求項６】 請求項１ないし請求項５のいずれかに記
   載の半導体メモリ装置であって、 前記半導体メモリ装置に電源を供給する電源端子とし
   て、１つの正電源端子および１つの負電源端子の1対の
   電源端子のみを備える、半導体メモリ装置。
7. 【請求項７】 ダイナミック型のメモリセルがマトリク
   ス状に配列された少なくとも１つのメモリセルブロック
   と、行アドレスおよび列アドレスを含むアドレスに従っ
   て前記メモリセルブロック内の対応するメモリセルを選
   択するための行アドレスデコーダおよび列アドレスデコ
   ーダと、前記アドレスに従って選択されるメモリセルに
   対応するデータを出力するための出力バッファと、前記
   出力バッファの出力レベルをプリセットするプリセット
   回路と、を備える半導体メモリ装置において、前記出力
   バッファの出力レベルをプリセットする方法であって、 前記列デコーダによりメモリセルの選択が行われて選択
   されたメモリセルに対応するデータが出力される度に、
   前記選択されたメモリセルに対応するデータが前記出力
   バッファから出力される前に、前記出力バッファの出力
   レベルをプリセットするように前記プリセット回路を動
   作させることを特徴とするプリセット方法。