JP3807786B2 - 半導体記憶装置及びそのセルブロック選択方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びそのセルブロック選択方法に係り、詳しくはダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルフリフレッシュ動作におけるセルブロック選択方法に関するものである。
【０００２】
近年、パソコン等の携帯機器の記憶容量の増加に対応するために、容量の大きなＤＲＡＭが用いられるようになってきている。ＤＲＡＭは、携帯機器に搭載されたバッテリによってセルフリフレッシュ動作を行い、書き込まれたデータを保持している。即ち、携帯機器が動作していない時にも、バッテリはＤＲＡＭのデータを保持しておくために消費される。そして、携帯機器が動作していない時のバッテリの消費電力の低減は、その携帯機器の動作時間の増加につながることから、ＤＲＡＭのセルフリフレッシュ動作時の消費電力を低減することが要求されている。
【０００３】
【従来の技術】
図６は、従来のＤＲＡＭの一部ブロック回路図であって、ロウアドレス系統の部分を示すブロック回路図である。
【０００４】
ＤＲＡＭ５１には、複数のセルブロックＳＢ１〜ＳＢｎが設けられている。各セルブロックＳＢ１〜ＳＢｎには、それぞれセルアレイ５２とロウデコーダ５３とが備えられ、セルアレイ５２は複数のワード線ＷＬを介してロウデコーダ５３に接続されている。各セルブロックＳＢ１〜ＳＢｎは、プリデコーダ５４に接続され、そのプリデコーダ５４はアドレスバッファ５５に接続されている。そのアドレスバッファ５５には、ＤＲＡＭ５１の外部から入力されるロウアドレスＲＡが入力される。
【０００５】
又、ＤＲＡＭ５１には、ロウ選択信号バーＲＡＳとコラム選択信号バーＣＡＳとが入力され、両選択信号バーＲＡＳ，バーＣＡＳはクロックジェネレータ５６に入力される。クロックジェネレータ５６は、両選択信号バーＲＡＳ，バーＣＡＳに基づいて、ロウ選択信号バーＲＡＳを増幅したクロック信号を生成する。そのクロック信号は、内部ロウ選択信号ＲＡＳＡとしてロウデコーダ５３、プリデコーダ５４、及び、アドレスバッファ５５に出力される。
【０００６】
ロウデコーダ５３、プリデコーダ５４、及び、アドレスバッファ５５は、内部ロウ選択信号ＲＡＳＡに基づいて活性化又は非活性化する。例えば、内部ロウ選択信号ＲＡＳＡがＬレベルのときに非活性化し、同信号ＲＡＳＡがＨレベルのときに活性化する。活性化したアドレスバッファ５５は、入力されるロウアドレスＲＡに基づいて、相補のアドレス信号Ａ，バーＡを生成し、プリデコーダ５４に出力する。
【０００７】
プリデコーダ５４は、入力されるアドレス信号Ａ，バーＡに基づいて、ブロック選択信号ＢＳを生成し出力する。更に、プリデコーダ５４は、入力されるアドレス信号Ａ，バーＡに基づいてプリデコード信号ＰＤを生成し出力する。ブロック選択信号に基づいてセルブロックＳＢ１〜ＳＢｎのうちの１つが選択され、プリデコード信号ＰＤに基づいて選択されたセルブロックのロウデコーダ５３は、１本のワード線ＷＬを選択する。
【０００８】
その選択されたワード線ＷＬに接続された複数の図示しないメモリセルのうち、ＤＲＡＭ５１の外部から入力されるコラムアドレスに基づいて１つのメモリセルが選択され、その選択されたメモリセルに対してデータの読み出し又は書き込みが行われる。
【０００９】
また、ＤＲＡＭ５１には、セルフリフレッシュ回路５７が設けられている。セルフリフレッシュ回路５７は、モードコントローラ５８、クロック切替回路５９、オシレータ６０、及び、リフレッシュアドレスカウンタ６１とから構成されている。
【００１０】
モードコントローラ５８には、コラム選択信号バーＣＡＳが入力される。また、モードコントローラ５８はクロックジェネレータ５６に接続され、そのクロックジェネレータ５６から出力されるロウ選択信号バーＲＡＳに同期したクロック信号ＲＡＳ０が入力される。
【００１１】
モードコントローラ５８は、コラム選択信号バーＣＡＳと、クロック信号ＲＡＳ０、即ち、ロウ選択信号バーＲＡＳとに基づいてその時の動作モードが通常モードかセルフリフレッシュモードかを判定する。そして、モードコントローラ５８は、その判定結果に基づいてモード選択信号ＳＲＥをクロック切替回路５９に出力する。
【００１２】
クロック切替回路５９は、ロウデコーダ５３等とクロックジェネレータ５６との間に挿入接続され、クロックジェネレータ５６から出力される制御信号ＲＡＳ０が入力される。また、クロック切替回路５９には、オシレータ６０が接続されている。オシレータ６０は、発振動作して各セルブロックＳＢ１〜ＳＢｎのセル全てをリフレッシュする間隔に対応した所定の周波数のクロック信号φ１を生成し、クロック切替回路５９に出力する。
【００１３】
クロック切替回路５９は、モード選択信号ＳＲＥに基づいて、通常モードの場合には制御信号ＲＡＳ０を選択し、その制御信号ＲＡＳ０に基づいて内部ロウ選択信号ＲＡＳＡを生成する。一方、セルフリフレッシュモード（以下、ＳＲモードという）の場合、クロック切替回路５９は、クロック信号φ１を選択し、その選択したクロック信号φ１を所定の周波数まで分周して内部ロウ選択信号ＲＡＳＡを生成する。この生成された内部ロウ選択信号ＲＡＳＡは、ロウデコーダ５３、アドレスバッファ５５、及び、プリデコーダ５４に出力されるとともに、モードコントローラ５８に出力される。
【００１４】
モードコントローラ５８には、リフレッシュアドレスカウンタ６１が接続されている。モードコントローラ５８は、ＳＲモードのときに、クロック切替回路５９から入力される内部ロウ選択信号ＲＡＳＡに基づいて、その内部ロウ選択信号ＲＡＳＡに同期した制御信号ＣＢＲを生成しリフレッシュアドレスカウンタ６１に出力する。
【００１５】
リフレッシュアドレスカウンタ６１は、ＳＲモード時に外部から入力されるロウアドレスＲＡに基づいてアドレスバッファ５５から入力されるアドレス信号に代えて、内部ロウアドレス信号を生成するために設けられている。即ち、リフレッシュアドレスカウンタ６１は、ＳＲモードのときに制御信号ＣＢＲに基づいてカウント動作し、各セルブロックＳＢ１〜ＳＢｎの各ワード線ＷＬを選択するための内部ロウアドレスＮＡ，バーＮＡを順次生成する。そして、リフレッシュアドレスカウンタ６１は、生成した内部リフレッシュアドレスとしての内部ロウアドレスＮＡ，バーＮＡをプリデコーダ５４に出力する。
【００１６】
プリデコーダ５４には、制御信号ＣＢＲが入力される。又、プリデコーダ５４には、上記したようにアドレスバッファ５５から相補のアドレス信号Ａ，バーＡが入力される。プリデコーダ５４は、制御信号ＣＢＲに基づいて、通常モードのときにはアドレス信号Ａ，バーＡに基づいてプリデコード信号ＰＤ及びブロック選択信号ＢＳを生成する。そのプリデコード信号ＰＤは、各セルブロックＳＢ１〜ＳＢｎに出力され、そのプリデコード信号ＰＤに基づいて選択されたセルに対して読み出し又は書き込みされる。
【００１７】
一方、プリデコーダ５４は、ＳＲモードになるとアドレス信号Ａ，バーＡに代えて前記内部ロウアドレスＮＡ，バーＮＡを受け、その内部アドレスＮＡ，バーＮＡに基づいてプリデコード信号ＰＤ及びブロック選択信号ＢＳを生成する。そのプリデコード信号ＰＤに基づいて選択されたワード線ＷＬに接続されたセルのリフレッシュが行われる。
【００１８】
図７は、アドレスバッファ５５の一部回路図であって、複数ビットよりなるロウアドレスＲＡのうちの１ビットのロウアドレスＲＡｉに基づいて相補のアドレス信号Ａｉ，バーＡｉを生成するためのアドレスバッファ回路５５ａの回路図である。
【００１９】
アドレスバッファ回路５５ａには、インバータ回路６２，６３の入力端子と出力端子とを互いに接続したラッチ回路６４が設けられている。各インバータ回路６２，６３は、それぞれＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）TP1 とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）TN1 、ＰＭＯＳトランジスタTP2 とＮＭＯＳトランジスタTN2 とから構成されている。
【００２０】
各ＰＭＯＳトランジスタTP1 ，TP2 には、それぞれＰＭＯＳトランジスタTP3 ，TP4 が並列に接続され、それらのＰＭＯＳトランジスタTP3 ，TP4 のゲートには内部ロウ選択信号ＲＡＳＡが入力されている。各ＮＭＯＳトランジスタTN1 ，TN2 のソースは、共通接続されるとともに、ＮＭＯＳトランジスタTN3 を介してグランドに接続されている。そして、ＮＭＯＳトランジスタTN3 のゲートには内部ロウ選択信号ＲＡＳＡがインバータ回路６５，６６によって増幅されて入力される。
【００２１】
また、ＮＭＯＳトランジスタTN1 ，TN2 のソースは、ＮＭＯＳトランジスタTN4 ，TN5 のゲートに接続されている。ＮＭＯＳトランジスタTN4 ，TN5 のドレインは、それぞれゲートに内部ロウ選択信号ＲＡＳＡが入力されたＮＭＯＳトランジスタTN6 ，TN7 を介して前記インバータ回路６２，６３の出力端子にそれぞれ接続されている。また、インバータ回路６２，６３の出力端子にはインバータ回路６７，６８の入力端子がそれぞれ接続されている。ＮＭＯＳトランジスタTN4 ，TN5 のソースはＮＭＯＳトランジスタTN8 ，TN9 のドレインに接続され、それらのＮＭＯＳトランジスタTN8 ，TN9 のソースはグランドに接続されている。そして、ＮＭＯＳトランジスタTN8 のゲートにはロウアドレスＲＡｉが入力され、ＮＭＯＳトランジスタTN9 のゲートには図示しない電圧生成回路から入力される基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆは、ロウアドレスＲＡｉがＨレベルかＬレベルかを判断するために利用され、その電圧は例えば電源電圧Ｖｃｃとグランド（０Ｖ）との間の電圧に予め設定されている。
【００２２】
内部ロウ選択信号ＲＡＳＡがＬレベルの場合、ＰＭＯＳトランジスタTP3 ，TP4 はオンし、ＮＭＯＳトランジスタTN3 はオフするので、ＮＭＯＳトランジスタTN4 ，TN5 のゲートはＨレベルになりオンしている。この状態で、基準電圧Ｖｒｅｆよりも高い電圧、即ち、ＨレベルのロウアドレスＲＡｉが入力され、次いで内部ロウ選択信号ＲＡＳＡがＨレベルになると、インバータ回路６２の出力端子の電圧は降下し、インバータ回路６３の出力端子の電圧は上昇する。両インバータ回路６２，６３の出力端子の電圧は、それぞれインバータ回路６７，６８を介して増幅され、Ｌレベルのアドレス信号ＡとＨレベルのアドレス信号バーＡとして出力される。基準電圧Ｖｒｅｆよりも低い電圧、即ち、ＬレベルのロウアドレスＲＡｉが入力された場合、逆にＨレベルのアドレス信号ＡとＬレベルのアドレス信号バーＡが出力される。
【００２３】
内部ロウ選択信号ＲＡＳＡがＨレベルとなることにより、ＰＭＯＳトランジスタTP3 ，TP4 はオフし、ＮＭＯＳトランジスタTN3 はオンする。その結果、両ＮＭＯＳトランジスタTN4 ，TN5 のゲートはＬレベルになりオフする。そして、両アドレス信号Ａ，バーＡは、ラッチ回路６４によってそれぞれレベルが保持される。
【００２４】
従って、アドレスバッファ５５は、Ｈレベルの内部ロウ選択信号ＲＡＳＡが入力されると活性化し、ロウアドレスＲＡに基づいて相補信号となるアドレス信号Ａ，バーＡを生成して出力し、ラッチする。一方、アドレスバッファ５５は、Ｌレベルの内部ロウ選択信号ＲＡＳＡが入力されると非活性化する。
【００２５】
図８は、プリデコーダ５４の一部回路図であって、アドレスバッファ５５から入力されるアドレス信号Ａ，バーＡのうちのアドレス信号Ａｉ，Ａｊに対応するプリデコーダ回路５４ａの回路図である。プリデコーダ５４は、プリデコード信号ＰＤを生成している複数のプリデコーダ回路５４ａと、ブロック選択信号ＢＳを生成している複数のプリデコーダ回路５４ａとから構成されている。
【００２６】
プリデコーダ回路５４ａは、ＰＭＯＳトランジスタTP5 ，TP6 、ＮＭＯＳトランジスタTN11〜TN16、及び、インバータ回路７１〜７３とから構成されている。ＰＭＯＳトランジスタTP5 ，TP6 は並列に接続されるとともに、ソースには駆動電源Ｖｃｃが供給されている。ＰＭＯＳトランジスタTP5 ，TP6 のドレインのノードＮ１には直列接続されたＮＭＯＳトランジスタTN11〜TN13と、直列接続されたＮＭＯＳトランジスタTN14〜TN16とが並列に接続されている。ＮＭＯＳトランジスタTN11〜TN13のゲートには、それぞれ制御信号ＮＯＲ，アドレス信号Ａｉ，Ａｊが入力される。また、ＮＭＯＳトランジスタTN14〜TN16のゲートには、制御信号ＣＢＲ，内部アドレス信号ＮＡｉ，ＮＡｊが入力される。
【００２７】
また、ノードＮ１は、インバータ回路７１の入力端子に接続され、そのインバータ回路７１の出力端子はインバータ回路７２，７３を介して各セルブロックＳＢ１〜ＳＢｎに接続された配線Ｌ１に接続されている。また、インバータ回路７１の出力端子は、ＰＭＯＳトランジスタTP6 のゲートに接続されている。
【００２８】
ＰＭＯＳトランジスタTP5 は、そのゲートに入力される内部ロウ選択信号ＲＡＳＡに基づいてオン又はオフする。ＰＭＯＳトランジスタTP5 がオンすると、そのオンされたＰＭＯＳトランジスタTP5 を介してノードＮ１に駆動電源Ｖｃｃが供給されてチャージされて強制的にＨレベルとなる。そして、配線Ｌ１は、インバータ回路７１〜７３を介して強制的にＬレベルとなる。ＰＭＯＳトランジスタTP5 がオフになると、ノードＮ１は、ＮＭＯＳトランジスタTN11〜TN16のオン又はオフの状態、即ち、制御信号ＮＯＲとアドレス信号Ａｉ，Ａｊ、又は、制御信号ＣＢＲと内部アドレス信号ＮＡｉ，ＮＡｊに基づいてレベルが変化する。そして、配線Ｌ１のレベルが、プリデコード信号ＰＤ，ブロック選択信号ＢＳとして各セルブロックＳＢ１〜ＳＢｎに供給される。
【００２９】
制御信号ＮＯＲと制御信号ＣＢＲは、それぞれモードコントローラ５８から入力される信号であって、内部ロウ選択信号ＲＡＳＡに同期した信号である。また、制御信号ＮＯＲは、制御信号ＮＯＲは、ＳＲモードのときには常にＬレベルであって、逆に、制御信号ＣＢＲは、通常モードのときには常にＬレベルである。
【００３０】
従って、通常モードのとき、ＮＭＯＳトランジスタTN11はオン、ＮＭＯＳトランジスタTN14はオフするので、アドレスバッファ５５からのアドレス信号Ａｉ，Ａｊが選択される。内部ロウ選択信号ＲＡＳＡがＬレベルになると、オンになったＰＭＯＳトランジスタTP5 を介してノードＮ１がプリチャージされ、次いで内部ロウ選択信号ＲＡＳＡがＨレベルになると、アドレス信号Ａｉ，Ａｊに基づいてノードＮ１はＨレベル又はＬレベルとなる。そして、ノードＮ１のレベルは、そのノードＮ１のレベルに応じてオン又はオフされるＰＭＯＳトランジスタTP6 によって保持される。即ち、ノードＮ１がＨレベルの場合、ＰＭＯＳトランジスタTP6 のゲートはＬレベルとなり、そのＰＭＯＳトランジスタTP6 はオンとなるので、Ｈレベルが保持される。一方、ノードＮ１がＬレベルの場合、ＰＭＯＳトランジスタTP6 のゲートはＨレベルとなり、そのＰＭＯＳトランジスタTP6 はオフとなるので、Ｌレベルが保持される。
【００３１】
一方、ＳＲモードのときには、ＮＭＯＳトランジスタTN11はオフ、ＮＭＯＳトランジスタTN14はオンするので、リフレッシュアドレスカウンタ６１からの内部アドレス信号ＮＡｉ，ＮＡｊが選択される。ノードＮ１は、電源電圧Ｖｃｃにプリチャージされたあと、内部アドレス信号ＮＡｉ，ＮＡｊに基づいてＨレベル又はＬレベルとなる。そのノードＮ１のレベルは、上記したように、ＰＭＯＳトランジスタTP6 によって保持される。
【００３２】
そして、そのノードＮ１のレベルがＬレベルの場合、配線Ｌ１に対してチャージが行われてＨレベルとなり、ノードＮ１のレベルがＨレベルの場合、配線Ｌ１はディスチャージされてＬレベルとなる。その配線Ｌ１のレベルは、ＰＭＯＳトランジスタTP6 によって保持される。
【００３３】
【発明が解決しようとする課題】
ところで、プリデコーダ５４を構成する全てのプリデコーダ回路５４ａのＰＭＯＳトランジスタTP5 のゲートと、アドレスバッファ５５を構成する全てのアドレスバッファ回路５５ａのＰＭＯＳトランジスタTP3 ，TP4 、及び、ＮＭＯＳトランジスタTN3 のゲートには、それぞれ内部ロウ選択信号ＲＡＳＡが入力される。そのため、全てのプリデコーダ回路５４ａ及びアドレスバッファ回路５５ａは、内部ロウ選択信号ＲＡＳＡに応答して活性化又は非活性化される。そして、各セルブロックＳＢ１〜ＳＢｎを切り替えるためのブロック選択信号ＢＳを出力するプリデコーダ回路５４ａも、プリデコード信号ＰＤを出力するためのプリデコーダ回路５４ａと同様に、内部ロウ選択信号ＲＡＳＡに応答してプリチャージ動作を行う。
【００３４】
ところで、通常モードの場合、外部から入力されるロウアドレスＲＡには通常規則性がないので、外部のロウアドレスＲＡが入力される毎にブロック選択信号ＢＳの値は変わる可能性がある。一方、ＳＲモードの場合、リフレッシュアドレスカウンタ６１から出力される内部ロウアドレスＮＡ，バーＮＡは規則的に変化する。従って、あるセルブロック内の複数のワード線ＷＬを内部ロウアドレスＮＡ，バーＮＡにより順次選択している間は、ブロック選択信号ＢＳの値は変化しない。
【００３５】
しかしながら、各セルブロックＳＢ１〜ＳＢｎを選択するためのブロック選択信号ＢＳを生成しているプリデコーダ回路５４ａには、プリデコード信号ＰＤを生成しているプリデコーダ回路５４ａと同様に内部ロウ選択信号ＲＡＳＡが入力されるので、各セルブロックＳＢ１〜ＳＢｎ内のワード線ＷＬを順次選択してリフレッシュしている間も、ブロック選択信号ＢＳを生成するためのプリデコーダ回路５４ａが動作していることになる。そして、各ワード線ＷＬを順次選択してセルをリフレッシュしている間も、ワード線ＷＬを切り換える毎にセルブロックＳＢ１を選択するブロック選択信号ＢＳを伝達する配線Ｌ１に対するチャージ／ディスチャージが繰り返される。
【００３６】
また、アドレスバッファ５５も、制御信号ＲＡＳＡに基づいて活性化又は非活性化されるため、セルフリフレッシュ時においても、常に動作している。即ち、セルフリフレッシュモードにおいて不要な回路も動作しているため、ＤＲＡＭ５１の低消費電力化の妨げとなっていた。
【００３７】
本発明は上記問題点を解決するためになされたものであって、その目的はセルフリフレッシュ時の消費電力を低減することのできる半導体記憶装置を提供することにある。また、セルフリフレッシュ時の消費電力を低減することのできる半導体記憶装置のセルブロック選択方法を提供することにある。
【００３８】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、半導体記憶装置には、複数のメモリセルブロック１と、内部リフレッシュアドレスＮＡに基づいて、該複数のメモリセルブロック１のいずれかを選択するブロック選択信号ＢＡを生成するブロックデコーダ２とが備えられる。そのブロックデコーダ２は、リフレッシュモード時に、選択メモリセルブロックが切り替わる一定期間だけデコード動作を行う。
【００３９】
請求項２に記載の発明は、メモリセルブロックを複数備え、リフレッシュアドレスカウンタによって順次生成される内部ロウアドレス信号に基づいて、それら複数のセルブロックのうちの１つを選択するとともに、その選択したセルブロックのワード線を順序選択し、その選択したワード線に接続されたメモリセルをリフレッシュするセルフリフレッシュモードを備えた半導体記憶装置において、前記内部ロウアドレス信号に応答して、その内部ロウアドレス信号のうちブロック選択に必要な上位ビットに基づいて、前記複数のメモリセルブロックのうちの１つを選択するためのブロック選択信号を順次生成し出力する第１のプリデコーダ回路と、前記内部ロウアドレス信号を入力し、その内部ロウアドレス信号のうちメモリセルブロック内のワード線の選択に必要な下位ビットに基づいて、前記第１のプリデコーダ回路から出力されるブロック選択信号に基づいて選択されたセルブロック内の前記複数のワード線の１つを選択するためのプリデコード信号を順次生成し出力する第２のプリデコーダ回路と、前記内部ロウアドレス信号が入力され、当該内部ロウアドレス信号に基づいて次の動作サイクルで前記セルブロックが切り替えられるか否かを判断し、その判断結果に基づいて前記セルブロックが切り替えられる場合に、次のサイクルに前記第１のプリデコーダ回路を一定期間活性化させるめの活性化信号を生成し出力するブロック選択切替検出回路とを備えたことを要旨とする。
【００４０】
請求項３に記載の発明は、請求項２に記載の半導体記憶装置において、前記第１のプリデコーダ回路には、外部からロウアドレスが入力される第１のアドレスバッファの出力が接続され、該第１のアドレスバッファは、セルフリフレッシュモードのときに常に非活性化するようにしたことを要旨とする。
【００４１】
請求項４に記載の発明は、セルフリフレッシュモードの時に複数のメモリセルブロックのうちの１つを、リフレッシュアドレスカウンタによって順次生成される内部ロウアドレス信号に基づいて選択する半導体記憶装置のセルブロック選択方法であって、前記内部ロウアドレス信号に基づいて次の動作サイクルで前記セルブロックが切り替えられるか否かを判断し、その判断結果に基づいて前記メモリセルブロックが切り替えられる場合には一定期間ブロックデコーダを動作させ、前記メモリセルブロックが切り替えられない場合には前記ブロックデコーダの出力を保持するようにしたことを要旨とする。
【００４２】
（作用）
従って、本発明によれば、複数のメモリセルブロックを選択するブロック選択信号を生成するブロックデコーダは、リフレッシュモード時に、選択するメモリセルブロックが切り替わる一定期間だけデコード動作が行われる。
【００４３】
また、請求項２に記載の発明によれば、第１のプリデコーダ回路は、内部ロウアドレス信号に応答して、その内部ロウアドレス信号のうちブロック選択に必要な上位ビットに基づいて、複数のメモリセルブロックのうちの１つを選択するためのブロック選択信号が順次生成され出力される。第２のプリデコーダ回路には、内部ロウアドレス信号が入力され、その内部ロウアドレス信号のうちメモリセルブロック内のワード線の選択に必要な下位ビットに基づいて、第１のプリデコーダ回路から出力されるブロック選択信号に基づいて選択されたメモリセルブロック内の複数のワード線の１つを選択するためのプリデコード信号が順次生成され出力される。ブロック選択切替検出回路には、内部ロウアドレス信号が入力され、その内部ロウアドレス信号に基づいて次の動作サイクルでセルブロックが切り替えられるか否かが判断され、その判断結果に基づいてセルブロックが切り替えられる場合に、次のサイクルに第１のプリデコーダ回路を一定期間活性化させるめの活性化信号が生成され出力される。
【００４４】
また、請求項３に記載の発明によれば、第１のプリデコーダ回路には、外部からロウアドレスが入力される第１のアドレスバッファの出力が接続され、その第１のアドレスバッファは、セルフリフレッシュモードのときに常に非活性化する。
【００４５】
また、請求項４の発明によれば、内部ロウアドレス信号に基づいて次の動作サイクルでメモリセルブロックが切り替えられるか否かが判断され、その判断結果に基づいてメモリセルブロックが切り替えられる場合には一定期間ブロックデコーダが動作され、メモリセルブロックが切り替えられない場合にはブロックデコーダの出力が保持される。
【００４６】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図２〜図５に従って説明する。
尚、説明の便宜上、従来技術と同様の構成については同一の符号を付してその説明を一部省略する。
【００４７】
図２は、一実施の形態のＤＲＡＭ１１のブロック回路図であって、ロウアドレス系統の部分を示すブロック回路図である。
ＤＲＡＭ１１には複数のセルブロックＳＢ１〜ＳＢｎが設けられている。各セルブロックＳＢ１〜ＳＢｎにはそれぞれセルアレイ５２とロウデコーダ５３とが備えられ、セルアレイ５２は、複数のワード線ＷＬを介してロウデコーダ５３にそれぞれ接続されている。
【００４８】
各セルブロックＳＢ１〜ＳＢｎは、ブロックデコーダ及び第１のプリデコーダ回路としての上位プリデコーダ１２に接続され、その上位プリデコーダ１２は上位アドレスバッファ１３に接続されている。その上位アドレスバッファ１３には、ＤＲＡＭ１１の外部から入力されるロウアドレスＲＡのうちの上位のロウアドレスＲＡH が入力される。その上位のロウアドレスＲＡH の数は、セルブロックＳＢ１〜ＳＢｎの数に対応している。即ち、各セルブロックＳＢ１〜ＳＢｎは、上位のロウアドレスＲＡH に基づいて、上位アドレスバッファ１３及び上位プリデコーダ１２を介してセルブロックＳＢ１〜ＳＢｎのうちの一つが選択される。
【００４９】
各セルブロックＳＢ１〜ＳＢｎのロウデコーダ５３は、第２のプリデコーダ回路としての下位プリデコーダ１４に接続され、その下位プリデコーダ１４は下位アドレスバッファ１５に接続されている。その下位アドレスバッファ１５には、ＤＲＡＭ１１の外部から入力されるロウアドレスＲＡのうちの下位のロウアドレスＲＡL が入力される。その下位のロウアドレスＲＡL の数は、ロウデコーダ５３に接続されたワード線ＷＬの数に対応している。即ち、各ワード線ＷＬは、下位のロウアドレスＲＡL に基づいて、下位アドレスバッファ１５、下位プリデコーダ１４、及び、ロウデコーダ５３を介して複数のワード線ＷＬのうちの一つが選択される。
【００５０】
そして、選択されたワード線ＷＬに接続された図示しない複数のメモリセルのうち、ＤＲＡＭ１１の外部から入力されるコラムアドレスに基づいて1 つのメモリセルが選択され、その選択されたメモリセルに対してデータの読み出し又は書き込みが行われる。
【００５１】
両アドレスバッファ１３，１５は、従来のアドレスバッファ５５と同じように、図７のアドレスバッファ回路５５ａにより構成されている。即ち、上位アドレスバッファ１３は、上位のロウアドレスＲＡH のビット数に対応した数だけアドレスバッファ回路５５ａが備えられている。そして、上位アドレスバッファ１３は、入力される上位のロウアドレスＲＡH に基づいて、相補の上位アドレス信号ＡH ，バーＡH を生成し、上位プリデコーダ１２に出力する。
【００５２】
また、下位アドレスバッファ１５は、下位のロウアドレスＲＡL のビット数に対応した数だけアドレスバッファ回路５５ａが備えられている。そして、下位アドレスバッファ１５は、入力される下位のロウアドレスＲＡL に基づいて、相補の下位アドレス信号ＡL ，バーＡL を生成し、下位プリデコーダ１４に出力する。
【００５３】
両プリデコーダ１２，１４は、従来のプリデコーダ５４と同じように、図８のプリデコーダ回路５４ａにより構成されている。即ち、上位プリデコーダ１２は、上位アドレスバッファ１３から入力される上位アドレス信号ＡH ，バーＡH のビット数に対応した数だけプリデコーダ回路５４ａが備えられている。そして、上位プリデコーダ１２は、入力される上位アドレス信号ＡH ，バーＡH に基づいて、各セルブロックＳＢ１〜ＳＢｎを選択するためのブロック選択信号ＢＳを生成し出力する。
【００５４】
また、下位プリデコーダ１４は、下位アドレスバッファ１５から入力される下位アドレス信号ＡL ，バーＡL のビット数に対応した数だけプリデコーダ回路５４ａが備えられている。そして、下位プリデコーダ１４は、入力される下位アドレス信号ＡL ，バーＡL に基づいて、選択されたセルブロック内の各ワード線ＷＬを選択するためのプリデコード信号ＰＤを生成し出力する。
【００５５】
更に、両プリデコーダ１２，１４は、リフレッシュアドレスカウンタ１６に接続されている。リフレッシュアドレスカウンタ１６は、従来と同様に、モードコントローラ５８から入力される制御信号ＣＢＲに基づいて、セルフリフレッシュモード（ＳＲモード）のときにカウント動作して内部ロウアドレスＮＡを生成する。そして、リフレッシュアドレスカウンタ１６は、生成した内部ロウアドレスＮＡのうち、前記セルブロックＳＢ１〜ＳＢｎの数に対応したビット数の上位の内部ロウアドレスＮＡH を上位プリデコーダ１２に出力し、前記ワード線ＷＬの数に対応したビット数の下位の内部ロウアドレスＮＡL を下位プリデコーダ１４に出力する。
【００５６】
即ち、通常モードのとき、上位プリデコーダ１２は、上位アドレスバッファ１３から入力されるアドレス信号ＡH に基づいて各セルブロックＳＢ１〜ＳＢｎを選択する。また、下位プリデコーダ１４は、下位アドレスバッファ１５から入力されるアドレス信号ＡL に基づいて選択されたセルブロック内のワード線ＷＬが選択される。
【００５７】
一方、ＳＲモードのとき、上位プリデコーダ１２は、リフレッシュアドレスカウンタ１６から入力される上位の内部ロウアドレスＮＡH に基づいて各セルブロックＳＢ１〜ＳＢｎを選択する。また、下位プリデコーダ１４は、リフレッシュアドレスカウンタ１６から入力される下位の内部ロウアドレスＮＡL に基づいて選択されたセルブロック内のワード線ＷＬが選択される。
【００５８】
また、ＤＲＡＭ１１には、セルフリフレッシュ回路１７が設けられている。本実施の形態のセルフリフレッシュ回路１７は、モードコントローラ５８、クロック切替回路１８、オシレータ６０、リフレッシュアドレスカウンタ１６、及び、ブロック選択切替検出回路１９とから構成されている。
【００５９】
本実施の形態のクロック切替回路１８は、モード選択信号ＳＲＥに基づいて、その時の動作モードに応じた第１の内部ロウ選択信号ＲＡＳＡと第２の内部ロウ選択信号ＲＡＳＣを生成する。モード選択信号ＳＲＥに基づいて通常モードの場合、クロック切替回路１８は制御信号ＲＡＳ０に同期した内部ロウ選択信号ＲＡＳＡ、及び、第２の内部ロウ選択信号ＲＡＳＣを生成する。一方、ＳＲモードの場合、クロック切替回路１８は、クロック信号φ１に同期した内部ロウ選択信号ＲＡＳＡを生成し出力するとともに、Ｈレベルの第２の内部ロウ選択信号ＲＡＳＣを生成する。
【００６０】
また、クロック切替回路１８は、生成した第２の内部ロウ選択信号ＲＡＳＣを上位及び下位のアドレスバッファ１３，１５に出力する。
両アドレスバッファ１３，１５は、上記したように、図７に示す従来のアドレスバッファ回路５５ａにより構成されており、本実施の形態で異なる点は、アドレスバッファ回路５５ａを構成するＰＭＯＳトランジスタTP3 ，TP4 及びＮＭＯＳトランジスタTN3 のゲートに前記第２の内部ロウ選択信号ＲＡＳＣが入力されている点である。その第２の内部ロウ選択信号ＲＡＳＣは、上記したように、通常モードのときには制御信号ＲＡＳ０に同期しており、ＳＲモードのときにはＨレベルである。
【００６１】
従って、両アドレスバッファ１３，１５は、通常モードのときには外部のロウ選択信号バーＲＡＳのサイクル毎に外部アドレス入力のラッチ及びバッファリング動作を行い、ＳＲモードのときには該当ロウ選択信号バーＲＡＳサイクルのアドレスを保持し続ける。そのため、両アドレスバッファ１３，１５は、ＳＲモードのときには電力を消費しない。
【００６２】
ブロック選択切替検出回路（以下、単に切替検出回路という）１９が設けられている。切替検出回路１９は、セルフリフレッシュモード（ＳＲモード）において、各セルブロックＳＢ１〜ＳＢｎの選択が切り替えられるのを検出するために設けられている。
【００６３】
切替検出回路１９はモードコントローラ５８に接続され、そのモードコントローラ５８により生成されたモード切替信号ＳＲＥが入力される。また、切替検出回路１９はクロック切替回路１８に接続され、そのクロック切替回路１８により生成された第1 の内部ロウ選択信号ＲＡＳＡが入力される。さらに、切替検出回路１９はリフレッシュアドレスカウンタ１６に接続され、そのカウンタ１６により生成される内部ロウアドレスＮＡのうち、各セルブロックＳＢ１〜ＳＢｎ内のワード線ＷＬの数に対応したビット数の下位の内部ロウアドレスＮＡL が入力される。
【００６４】
切替検出回路１９は、モード選択信号ＳＲＥに基づいて動作する。切替検出回路１９は、ＳＲモードの時、第１の内部ロウ選択信号ＲＡＳＡに同期して、下位の内部ロウアドレスＮＡL に基づいて、選択信号ＲＡＳＡの次のサイクルでセルブロックＳＢ１〜ＳＢｎが切り替えられるか否かを判断する。そして、切替検出回路１９は、セルブロックＳＢ１〜ＳＢｎが切り替えられると判断した場合、第１の内部ロウ選択信号ＲＡＳＡに同期して一定時間だけＬレベルとなる活性化信号としての第３の内部ロウ選択信号ＲＡＳＢを生成し、出力する。一方、通常モードの時、切替検出回路１９は、第１の内部ロウ選択信号ＲＡＳＡを第３の内部ロウ選択信号ＲＡＳＢとして出力する。
【００６５】
図３に示すように、切替検出回路１９は、ナンド回路２１〜２７、インバータ回路２８，２９、及び、遅延回路３０とから構成されている。
ナンド回路２１は多入力素子であって、その入力端子には下位の内部ロウアドレスＮＡL が入力される。ナンド回路２１の出力端子は、フリップフロップを構成する一方の２入力素子のナンド回路２２の一方の入力端子に接続されている。フリップフロップを構成する他方のナンド回路２３には、第１の内部ロウ選択信号ＲＡＳＡが入力され、そのナンド回路２３の出力端子はインバータ回路２８を介して遅延回路３０の入力端子に接続されている。その遅延回路３０の出力端子は２入力素子のナンド回路２４の一方の入力端子に接続され、そのナンド回路２４の他方の入力端子は前記フリップフロップを構成するナンド回路２３の出力端子に接続されている。
【００６６】
ナンド回路２４の出力端子はナンド回路２５の一方の入力端子に接続され、そのナンド回路２５の他方の入力端子にはモード選択信号ＳＲＥが入力されている。また、モード選択信号ＳＲＥは、インバータ回路２９を介してナンド回路２６の一方の入力端子に入力され、そのナンド回路２６の他方の入力端子には前記第１の内部ロウ選択信号ＲＡＳＡが入力されている。ナンド回路２５，２６の出力端子は、ナンド回路２７の入力端子にそれぞれ接続されている。そして、ナンド回路２７からは、第３の制御信号としての第３の内部ロウ選択信号ＲＡＳＢが出力される。
【００６７】
下位の内部ロウアドレスＮＡL は、リフレッシュアドレスカウンタ１６によって生成される。そのリフレッシュアドレスカウンタ１６は、入力される第１の内部ロウ選択信号ＲＡＳＡに同期してカウント動作し、その複数のビットから構成されるカウント値のうち、複数のワード線ＷＬに対応した数の下位の複数のビットを下位の内部ロウアドレスＮＡL として出力し、各セルブロックＳＢ１〜ＳＢｎに対応した数の上位の複数のビットを上位の内部ロウアドレスＮＡH として出力する。
そして、図５に示すように、下位の内部ロウアドレスＮＡL がカウントアップされて全てＨレベルになると、次の内部ロウ選択信号ＲＡＳＡのサイクルでは、次の上位の内部ロウアドレスＮＡH がカウントアップされる。そして、上位の内部ロウアドレスＮＡH に基づいて各セルブロックＳＢ１〜ＳＢｎが切り替えられる。従って、下位の内部ロウアドレスＮＡL が全てＨレベルとなった次のサイクルでは、次の上位の内部ロウアドレスＮＡH がカウントアップされる、即ち、各セルブロックＳＢ１〜ＳＢｎが切り替えられる。
【００６８】
従って、ナンド回路２１は、入力される下位の内部ロウアドレスＮＡL が全てＨレベルの場合、即ち、次のサイクルで各セルブロックＳＢ１〜ＳＢｎが切り替えられる場合にＬレベルの信号を出力し、その他の場合にはＨレベルの信号を出力する。その信号は、フリップフロップを構成する一方のナンド回路２２に入力され、そのフリップフロップを構成する他方のナンド回路２３には第１の内部ロウ選択信号ＲＡＳＡが入力される。従って、フリップフロップから出力される信号Ｓ１は、図５に示すように、所定時間（内部ロウ選択信号ＲＡＳＡの立ち上がりから次の立ち下がりまでの間）だけＬレベルとなる。
【００６９】
信号Ｓ１は、インバータ回路２８を介して反転された後、遅延回路３０に入力され、その遅延回路３０にて所定時間だけ遅延されてナンド回路２４の一方の入力端子に入力される。本実施の形態では、この遅延回路３０の遅延時間は、内部ロウ選択信号ＲＡＳＡの半周期分に設定されている。また、ナンド回路２４の他方の入力端子には信号Ｓ１が直接入力される。従って、ナンド回路２４は、図５に示すように、内部ロウ選択信号ＲＡＳＡがＬレベルとなる間に対応してＬレベルに保持される信号Ｓ２を出力する。
【００７０】
ナンド回路２４から出力される信号Ｓ２は、ナンド回路２５の一方の入力端子に入力され、そのナンド回路２５の他方の入力端子にはモード切替信号ＳＲＥが入力される。モード切替信号ＳＲＥは、通常モードのときには常にＬレベルであって、ＳＲモードのときには常にＨレベルとなっている。従って、通常モードのときには、ナンド回路２５はＨレベルの信号をナンド回路２７に出力し、ＳＲモードのときには反転した信号Ｓ２をナンド回路２７に出力する。
【００７１】
また、モード切替信号ＳＲＥは、インバータ回路２９により反転されてナンド回路２６の一方の入力端子に入力され、そのナンド回路２６の他方の入力端子には第１の内部ロウ選択信号ＲＡＳＡが入力される。従って、上記と同様に、通常モードのときには、ナンド回路２６は反転した内部ロウ選択信号ＲＡＳＡをナンド回路２７に出力し、ＳＲモードのときには、ナンド回路２６は、常にＨレベルの信号をナンド回路２７に出力する。
【００７２】
従って、通常モードのとき、ナンド回路２７には、Ｈレベルの信号とナンド回路２６により反転された第１の内部ロウ選択信号ＲＡＳＡとが入力されるので、内部ロウ選択信号ＲＡＳＡを第３の内部ロウ選択信号ＲＡＳＢとして出力する。
【００７３】
一方、ＳＲモードのとき、ナンド回路２７には、ナンド回路２５により反転された信号Ｓ２とＨレベルの信号とが入力されるので、信号Ｓ２を第３の内部ロウ選択信号ＲＡＳＢとして出力する。その信号Ｓ２は、下位の内部ロウアドレスＮＡL と内部ロウ選択信号ＲＡＳＡとに基づいて、その内部ロウ選択信号ＲＡＳＡに同期して内部ロウ選択信号ＲＡＳＡがＬレベルとなる間だけＬレベルに保持される。
【００７４】
従って、通常モードのときには、ナンド回路２７、即ち、切替検出回路１９は、第１の内部ロウ選択信号ＲＡＳＡを第３の内部ロウ選択信号ＲＡＳＢとして出力する。一方、ＳＲモードのときには、切替検出回路１９は、内部ロウアドレスＮＡL の全てのビットがＨレベルとなった次のサイクルで第１の内部ロウ選択信号ＲＡＳＡに同期して一定時間だけＬレベルとなる第３の内部ロウ選択信号ＲＡＳＢを出力する。
【００７５】
その第３の内部ロウ選択信号ＲＡＳＢは、上位プリデコーダ１２に入力される。上位プリデコーダ１２は、図８に示す従来のプリデコーダ回路５４ａにより構成されており、本実施の形態で異なる点は、プリデコーダ回路５４ａを構成するＰＭＯＳトランジスタTP5 のゲートに前記第３の内部ロウ選択信号ＲＡＳＢが入力されている点である。
【００７６】
その第３の内部ロウ選択信号ＲＡＳＢは、上記したように、通常モードのときには第１の内部ロウ選択信号ＲＡＳＡが出力され、その信号ＲＡＳＡは、外部から入力されるロウ選択信号バーＲＡＳに同期しているパルス信号である。従って、上位プリデコーダ１２は、第３の内部ロウ選択信号ＲＡＳＢ、即ち、外部から入力されるロウ選択信号バーＲＡＳに基づいて活性化又は非活性化される。
【００７７】
一方、ＳＲモードのときには、第３の内部ロウ選択信号ＲＡＳＢは、下位の内部ロウアドレスＮＡL の全てのビットがＨレベルとなった次のサイクル、即ち、判定された各セルブロックＳＢ１〜ＳＢｎが切り替えられるサイクルに一定時間だけＬレベルとなる。その第３の内部ロウ選択信号ＲＡＳＢがＬレベルのときに、上位プリデコーダ１２はプリチャージされる。
【００７８】
プリチャージされた上位プリデコーダ１２は、内部ロウ選択信号ＲＡＳＢがＨレベルになった後、上位の内部ロウアドレスＮＡH に基づいてブロック選択信号ＢＳを生成して出力し、各セルブロックＳＢ１〜ＳＢｎは切り替えられる。その結果、各セルブロックＳＢ１〜ＳＢｎを選択するための配線Ｌ１は、各セルブロックＳＢ１〜ＳＢｎが切り替えられるときだけチャージ／ディスチャージされ、その他の時には行われない。
【００７９】
即ち、上位プリデコーダ１２は、各セルブロックＳＢ１〜ＳＢｎの選択が切り替えられる時だけプリチャージ動作を行う。従って、上位プリデコーダ１２は、各セルブロックＳＢ１〜ＳＢｎ内のワード線ＷＬを選択している間はワード線切り替えサイクル毎の動作を行わず、電力を消費しない。また、各セルブロックＳＢ１〜ＳＢｎを選択するための配線Ｌ１は、各セルブロックＳＢ１〜ＳＢｎ内のワード線ＷＬを選択している間は保持されてチャージ／ディスチャージされない。
【００８０】
尚、下位プリデコーダ１４は、図８に示す従来のプリデコーダ回路５４ａにより構成されており、そのプリデコーダ回路５４ａを構成するＰＭＯＳトランジスタTP5 のゲートには、従来と同様に前記第１の内部ロウ選択信号ＲＡＳＡが入力されている。従って、下位プリデコーダ１４は、通常モード、ＳＲモードに関わらずにその信号ＲＡＳＡに基づいて活性化又は非活性化する。そして、活性化した下位プリデコーダ１４は、下位アドレスバッファ１５から入力されるロウアドレスＡL 、又はリフレッシュアドレスカウンタ１６から入力される内部ロウアドレスＮＡL に基づいてプリデコード信号ＰＤを生成し、各セルブロックＳＢ１〜ＳＢｎのロウデコーダ５３に出力する。そして、そのプリデコード信号ＰＤに基づいて一本のワード線ＷＬが選択される。
【００８１】
本実施の形態のクロック切替回路１８は、モード選択信号ＳＲＥに基づいて、その時の動作モードに応じた第１の制御信号としての第１の内部ロウ選択信号ＲＡＳＡを生成する。モード選択信号ＳＲＥに基づいて通常モードの場合、クロック切替回路１８は制御信号ＲＡＳ０に同期した内部ロウ選択信号ＲＡＳＡを生成する。その制御信号ＲＡＳ０は、クロックジェネレータ５６によって外部から入力されるロウ選択信号バーＲＡＳが増幅されて出力される。従って、生成される第１の内部ロウ選択信号ＲＡＳＡは、外部から入力される第１の内部ロウ選択信号ＲＡＳＡに同期している。そして、クロック切替回路１８は、生成した第１の内部ロウ選択信号ＲＡＳＡをブロック選択切替検出回路１９、ロウデコーダ５３、及び、下位プリデコーダ１４に出力する。
【００８２】
尚、図４に示すように、クロック切替回路１８には、ノア回路３１及びインバータ回路３２が設けられている。ノア回路３１は２入力素子であって、制御信号ＲＡＳ０とモード切替信号ＳＲＥとが入力される。そのノア回路３１から出力される信号は、インバータ回路３２により反転されて第２の内部ロウ選択信号ＲＡＳＣとして出力される。
【００８３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）セルフリフレッシュ回路１７には、ブロック選択切替検出回路１９が設けられている。ブロック選択切替検出回路１９は、セルフリフレッシュモードにおいて各セルブロックＳＢ１〜ＳＢｎの選択が第１の内部ロウ選択信号ＲＡＳＡの次のサイクルで切り替えられるのを検出する。そして、ブロック選択切替検出回路１９は、その検出した次のサイクルで一定時間だけＬレベルとなる第３の内部ロウ選択信号ＲＡＳＢを生成し上位プリデコーダ１２に出力する。その上位プリデコーダ１２は、第３の内部ロウ選択信号ＲＡＳＢに基づいて、ブロック選択信号ＢＳを出力するようにした。その結果、上位プリデコーダ１２は、ＳＲモードのときにセルブロックＳＢ１〜ＳＢｎが切り換えられるときだけプリチャージ動作を行い、各セルブロックＳＢ１〜ＳＢｎ内のワード線ＷＬを選択している間はプリチャージ動作を行わない。そのため、上位プリデコーダ１２が下位プリデコーダ１４のプリチャージサイクル毎の動作を行わない分だけ従来に比べてＤＲＡＭ１１の消費電力を低減することができる。
【００８４】
（２）セルフリフレッシュ回路１７のクロック切替回路１８は、入力されるモード切替信号ＳＲＥに基づいて、その時の動作モードがＳＲモードのときには常にＨレベルの第２の内部ロウ選択信号ＲＡＳＣを生成し、上位及び下位のアドレスバッファ１３，１５に出力する。両アドレスバッファ１３，１５は、第２の内部ロウ選択信号ＲＡＳＣに基づいて、ＳＲモードのときにプリチャージ動作を行わないようにした。その結果、両アドレスバッファ１３，１５は、セルフリフレッシュの間は内部ロウ選択信号ＲＡＳサイクル毎の動作を行わないので、その分だけＤＲＡＭ１１の消費電力を低減することができる。
【００８５】
尚、本発明は前記実施の形態の他、以下の態様で実施してもよい。
（１）上記実施の形態では、外部ロウアドレスと内部ロウアドレスの切り換えを上位及び下位プリデコーダ１２，１４にて行うようにしたが、上位及び下位アドレスバッファ１３，１５にて行うようにして実施してもよい。
【００８６】
（２）上記実施の形態のブロック選択切替回路１８、上位及び下位アドレスバッファ１３，１５、及び、上位及び下位プリデコーダ１２，１４の回路構成を適宜変更して実施しても良い。
【００８７】
【発明の効果】
以上詳述したように、本発明によれば、セルフリフレッシュ時の消費電力を低減することの可能な半導体記憶装置を提供することができる。また、セルフリフレッシュ時の消費電力を低減することの可能な半導体記憶装置のセルブロック選択方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 一実施の形態のＤＲＡＭの一部ブロック回路図である。
【図３】 ブロック選択切替検出回路の回路図である。
【図４】 クロック切替回路の一部回路図である。
【図５】 セルフリフレッシュ動作を示す波形図である。
【図６】 従来のＤＲＡＭの一部ブロック回路図である。
【図７】 アドレスバッファ回路の回路図である。
【図８】 プリデコーダ回路の回路図である。
【符号の説明】
１ メモリセルブロック
２ ブロックデコーダ
ＮＡ 内部リフレッシュアドレス
ＢＳ ブロック選択信号
【発明の属する技術分野】
本発明は半導体記憶装置及びそのセルブロック選択方法に係り、詳しくはダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルフリフレッシュ動作におけるセルブロック選択方法に関するものである。
【０００２】
近年、パソコン等の携帯機器の記憶容量の増加に対応するために、容量の大きなＤＲＡＭが用いられるようになってきている。ＤＲＡＭは、携帯機器に搭載されたバッテリによってセルフリフレッシュ動作を行い、書き込まれたデータを保持している。即ち、携帯機器が動作していない時にも、バッテリはＤＲＡＭのデータを保持しておくために消費される。そして、携帯機器が動作していない時のバッテリの消費電力の低減は、その携帯機器の動作時間の増加につながることから、ＤＲＡＭのセルフリフレッシュ動作時の消費電力を低減することが要求されている。
【０００３】
【従来の技術】
図６は、従来のＤＲＡＭの一部ブロック回路図であって、ロウアドレス系統の部分を示すブロック回路図である。
【０００４】
ＤＲＡＭ５１には、複数のセルブロックＳＢ１〜ＳＢｎが設けられている。各セルブロックＳＢ１〜ＳＢｎには、それぞれセルアレイ５２とロウデコーダ５３とが備えられ、セルアレイ５２は複数のワード線ＷＬを介してロウデコーダ５３に接続されている。各セルブロックＳＢ１〜ＳＢｎは、プリデコーダ５４に接続され、そのプリデコーダ５４はアドレスバッファ５５に接続されている。そのアドレスバッファ５５には、ＤＲＡＭ５１の外部から入力されるロウアドレスＲＡが入力される。
【０００５】
又、ＤＲＡＭ５１には、ロウ選択信号バーＲＡＳとコラム選択信号バーＣＡＳとが入力され、両選択信号バーＲＡＳ，バーＣＡＳはクロックジェネレータ５６に入力される。クロックジェネレータ５６は、両選択信号バーＲＡＳ，バーＣＡＳに基づいて、ロウ選択信号バーＲＡＳを増幅したクロック信号を生成する。そのクロック信号は、内部ロウ選択信号ＲＡＳＡとしてロウデコーダ５３、プリデコーダ５４、及び、アドレスバッファ５５に出力される。
【０００６】
ロウデコーダ５３、プリデコーダ５４、及び、アドレスバッファ５５は、内部ロウ選択信号ＲＡＳＡに基づいて活性化又は非活性化する。例えば、内部ロウ選択信号ＲＡＳＡがＬレベルのときに非活性化し、同信号ＲＡＳＡがＨレベルのときに活性化する。活性化したアドレスバッファ５５は、入力されるロウアドレスＲＡに基づいて、相補のアドレス信号Ａ，バーＡを生成し、プリデコーダ５４に出力する。
【０００７】
プリデコーダ５４は、入力されるアドレス信号Ａ，バーＡに基づいて、ブロック選択信号ＢＳを生成し出力する。更に、プリデコーダ５４は、入力されるアドレス信号Ａ，バーＡに基づいてプリデコード信号ＰＤを生成し出力する。ブロック選択信号に基づいてセルブロックＳＢ１〜ＳＢｎのうちの１つが選択され、プリデコード信号ＰＤに基づいて選択されたセルブロックのロウデコーダ５３は、１本のワード線ＷＬを選択する。
【０００８】
その選択されたワード線ＷＬに接続された複数の図示しないメモリセルのうち、ＤＲＡＭ５１の外部から入力されるコラムアドレスに基づいて１つのメモリセルが選択され、その選択されたメモリセルに対してデータの読み出し又は書き込みが行われる。
【０００９】
また、ＤＲＡＭ５１には、セルフリフレッシュ回路５７が設けられている。セルフリフレッシュ回路５７は、モードコントローラ５８、クロック切替回路５９、オシレータ６０、及び、リフレッシュアドレスカウンタ６１とから構成されている。
【００１０】
モードコントローラ５８には、コラム選択信号バーＣＡＳが入力される。また、モードコントローラ５８はクロックジェネレータ５６に接続され、そのクロックジェネレータ５６から出力されるロウ選択信号バーＲＡＳに同期したクロック信号ＲＡＳ０が入力される。
【００１１】
モードコントローラ５８は、コラム選択信号バーＣＡＳと、クロック信号ＲＡＳ０、即ち、ロウ選択信号バーＲＡＳとに基づいてその時の動作モードが通常モードかセルフリフレッシュモードかを判定する。そして、モードコントローラ５８は、その判定結果に基づいてモード選択信号ＳＲＥをクロック切替回路５９に出力する。
【００１２】
クロック切替回路５９は、ロウデコーダ５３等とクロックジェネレータ５６との間に挿入接続され、クロックジェネレータ５６から出力される制御信号ＲＡＳ０が入力される。また、クロック切替回路５９には、オシレータ６０が接続されている。オシレータ６０は、発振動作して各セルブロックＳＢ１〜ＳＢｎのセル全てをリフレッシュする間隔に対応した所定の周波数のクロック信号φ１を生成し、クロック切替回路５９に出力する。
【００１３】
クロック切替回路５９は、モード選択信号ＳＲＥに基づいて、通常モードの場合には制御信号ＲＡＳ０を選択し、その制御信号ＲＡＳ０に基づいて内部ロウ選択信号ＲＡＳＡを生成する。一方、セルフリフレッシュモード（以下、ＳＲモードという）の場合、クロック切替回路５９は、クロック信号φ１を選択し、その選択したクロック信号φ１を所定の周波数まで分周して内部ロウ選択信号ＲＡＳＡを生成する。この生成された内部ロウ選択信号ＲＡＳＡは、ロウデコーダ５３、アドレスバッファ５５、及び、プリデコーダ５４に出力されるとともに、モードコントローラ５８に出力される。
【００１４】
モードコントローラ５８には、リフレッシュアドレスカウンタ６１が接続されている。モードコントローラ５８は、ＳＲモードのときに、クロック切替回路５９から入力される内部ロウ選択信号ＲＡＳＡに基づいて、その内部ロウ選択信号ＲＡＳＡに同期した制御信号ＣＢＲを生成しリフレッシュアドレスカウンタ６１に出力する。
【００１５】
リフレッシュアドレスカウンタ６１は、ＳＲモード時に外部から入力されるロウアドレスＲＡに基づいてアドレスバッファ５５から入力されるアドレス信号に代えて、内部ロウアドレス信号を生成するために設けられている。即ち、リフレッシュアドレスカウンタ６１は、ＳＲモードのときに制御信号ＣＢＲに基づいてカウント動作し、各セルブロックＳＢ１〜ＳＢｎの各ワード線ＷＬを選択するための内部ロウアドレスＮＡ，バーＮＡを順次生成する。そして、リフレッシュアドレスカウンタ６１は、生成した内部リフレッシュアドレスとしての内部ロウアドレスＮＡ，バーＮＡをプリデコーダ５４に出力する。
【００１６】
プリデコーダ５４には、制御信号ＣＢＲが入力される。又、プリデコーダ５４には、上記したようにアドレスバッファ５５から相補のアドレス信号Ａ，バーＡが入力される。プリデコーダ５４は、制御信号ＣＢＲに基づいて、通常モードのときにはアドレス信号Ａ，バーＡに基づいてプリデコード信号ＰＤ及びブロック選択信号ＢＳを生成する。そのプリデコード信号ＰＤは、各セルブロックＳＢ１〜ＳＢｎに出力され、そのプリデコード信号ＰＤに基づいて選択されたセルに対して読み出し又は書き込みされる。
【００１７】
一方、プリデコーダ５４は、ＳＲモードになるとアドレス信号Ａ，バーＡに代えて前記内部ロウアドレスＮＡ，バーＮＡを受け、その内部アドレスＮＡ，バーＮＡに基づいてプリデコード信号ＰＤ及びブロック選択信号ＢＳを生成する。そのプリデコード信号ＰＤに基づいて選択されたワード線ＷＬに接続されたセルのリフレッシュが行われる。
【００１８】
図７は、アドレスバッファ５５の一部回路図であって、複数ビットよりなるロウアドレスＲＡのうちの１ビットのロウアドレスＲＡｉに基づいて相補のアドレス信号Ａｉ，バーＡｉを生成するためのアドレスバッファ回路５５ａの回路図である。
【００１９】
アドレスバッファ回路５５ａには、インバータ回路６２，６３の入力端子と出力端子とを互いに接続したラッチ回路６４が設けられている。各インバータ回路６２，６３は、それぞれＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）TP1 とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）TN1 、ＰＭＯＳトランジスタTP2 とＮＭＯＳトランジスタTN2 とから構成されている。
【００２０】
各ＰＭＯＳトランジスタTP1 ，TP2 には、それぞれＰＭＯＳトランジスタTP3 ，TP4 が並列に接続され、それらのＰＭＯＳトランジスタTP3 ，TP4 のゲートには内部ロウ選択信号ＲＡＳＡが入力されている。各ＮＭＯＳトランジスタTN1 ，TN2 のソースは、共通接続されるとともに、ＮＭＯＳトランジスタTN3 を介してグランドに接続されている。そして、ＮＭＯＳトランジスタTN3 のゲートには内部ロウ選択信号ＲＡＳＡがインバータ回路６５，６６によって増幅されて入力される。
【００２１】
また、ＮＭＯＳトランジスタTN1 ，TN2 のソースは、ＮＭＯＳトランジスタTN4 ，TN5 のゲートに接続されている。ＮＭＯＳトランジスタTN4 ，TN5 のドレインは、それぞれゲートに内部ロウ選択信号ＲＡＳＡが入力されたＮＭＯＳトランジスタTN6 ，TN7 を介して前記インバータ回路６２，６３の出力端子にそれぞれ接続されている。また、インバータ回路６２，６３の出力端子にはインバータ回路６７，６８の入力端子がそれぞれ接続されている。ＮＭＯＳトランジスタTN4 ，TN5 のソースはＮＭＯＳトランジスタTN8 ，TN9 のドレインに接続され、それらのＮＭＯＳトランジスタTN8 ，TN9 のソースはグランドに接続されている。そして、ＮＭＯＳトランジスタTN8 のゲートにはロウアドレスＲＡｉが入力され、ＮＭＯＳトランジスタTN9 のゲートには図示しない電圧生成回路から入力される基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆは、ロウアドレスＲＡｉがＨレベルかＬレベルかを判断するために利用され、その電圧は例えば電源電圧Ｖｃｃとグランド（０Ｖ）との間の電圧に予め設定されている。
【００２２】
内部ロウ選択信号ＲＡＳＡがＬレベルの場合、ＰＭＯＳトランジスタTP3 ，TP4 はオンし、ＮＭＯＳトランジスタTN3 はオフするので、ＮＭＯＳトランジスタTN4 ，TN5 のゲートはＨレベルになりオンしている。この状態で、基準電圧Ｖｒｅｆよりも高い電圧、即ち、ＨレベルのロウアドレスＲＡｉが入力され、次いで内部ロウ選択信号ＲＡＳＡがＨレベルになると、インバータ回路６２の出力端子の電圧は降下し、インバータ回路６３の出力端子の電圧は上昇する。両インバータ回路６２，６３の出力端子の電圧は、それぞれインバータ回路６７，６８を介して増幅され、Ｌレベルのアドレス信号ＡとＨレベルのアドレス信号バーＡとして出力される。基準電圧Ｖｒｅｆよりも低い電圧、即ち、ＬレベルのロウアドレスＲＡｉが入力された場合、逆にＨレベルのアドレス信号ＡとＬレベルのアドレス信号バーＡが出力される。
【００２３】
内部ロウ選択信号ＲＡＳＡがＨレベルとなることにより、ＰＭＯＳトランジスタTP3 ，TP4 はオフし、ＮＭＯＳトランジスタTN3 はオンする。その結果、両ＮＭＯＳトランジスタTN4 ，TN5 のゲートはＬレベルになりオフする。そして、両アドレス信号Ａ，バーＡは、ラッチ回路６４によってそれぞれレベルが保持される。
【００２４】
従って、アドレスバッファ５５は、Ｈレベルの内部ロウ選択信号ＲＡＳＡが入力されると活性化し、ロウアドレスＲＡに基づいて相補信号となるアドレス信号Ａ，バーＡを生成して出力し、ラッチする。一方、アドレスバッファ５５は、Ｌレベルの内部ロウ選択信号ＲＡＳＡが入力されると非活性化する。
【００２５】
図８は、プリデコーダ５４の一部回路図であって、アドレスバッファ５５から入力されるアドレス信号Ａ，バーＡのうちのアドレス信号Ａｉ，Ａｊに対応するプリデコーダ回路５４ａの回路図である。プリデコーダ５４は、プリデコード信号ＰＤを生成している複数のプリデコーダ回路５４ａと、ブロック選択信号ＢＳを生成している複数のプリデコーダ回路５４ａとから構成されている。
【００２６】
プリデコーダ回路５４ａは、ＰＭＯＳトランジスタTP5 ，TP6 、ＮＭＯＳトランジスタTN11〜TN16、及び、インバータ回路７１〜７３とから構成されている。ＰＭＯＳトランジスタTP5 ，TP6 は並列に接続されるとともに、ソースには駆動電源Ｖｃｃが供給されている。ＰＭＯＳトランジスタTP5 ，TP6 のドレインのノードＮ１には直列接続されたＮＭＯＳトランジスタTN11〜TN13と、直列接続されたＮＭＯＳトランジスタTN14〜TN16とが並列に接続されている。ＮＭＯＳトランジスタTN11〜TN13のゲートには、それぞれ制御信号ＮＯＲ，アドレス信号Ａｉ，Ａｊが入力される。また、ＮＭＯＳトランジスタTN14〜TN16のゲートには、制御信号ＣＢＲ，内部アドレス信号ＮＡｉ，ＮＡｊが入力される。
【００２７】
また、ノードＮ１は、インバータ回路７１の入力端子に接続され、そのインバータ回路７１の出力端子はインバータ回路７２，７３を介して各セルブロックＳＢ１〜ＳＢｎに接続された配線Ｌ１に接続されている。また、インバータ回路７１の出力端子は、ＰＭＯＳトランジスタTP6 のゲートに接続されている。
【００２８】
ＰＭＯＳトランジスタTP5 は、そのゲートに入力される内部ロウ選択信号ＲＡＳＡに基づいてオン又はオフする。ＰＭＯＳトランジスタTP5 がオンすると、そのオンされたＰＭＯＳトランジスタTP5 を介してノードＮ１に駆動電源Ｖｃｃが供給されてチャージされて強制的にＨレベルとなる。そして、配線Ｌ１は、インバータ回路７１〜７３を介して強制的にＬレベルとなる。ＰＭＯＳトランジスタTP5 がオフになると、ノードＮ１は、ＮＭＯＳトランジスタTN11〜TN16のオン又はオフの状態、即ち、制御信号ＮＯＲとアドレス信号Ａｉ，Ａｊ、又は、制御信号ＣＢＲと内部アドレス信号ＮＡｉ，ＮＡｊに基づいてレベルが変化する。そして、配線Ｌ１のレベルが、プリデコード信号ＰＤ，ブロック選択信号ＢＳとして各セルブロックＳＢ１〜ＳＢｎに供給される。
【００２９】
制御信号ＮＯＲと制御信号ＣＢＲは、それぞれモードコントローラ５８から入力される信号であって、内部ロウ選択信号ＲＡＳＡに同期した信号である。また、制御信号ＮＯＲは、制御信号ＮＯＲは、ＳＲモードのときには常にＬレベルであって、逆に、制御信号ＣＢＲは、通常モードのときには常にＬレベルである。
【００３０】
従って、通常モードのとき、ＮＭＯＳトランジスタTN11はオン、ＮＭＯＳトランジスタTN14はオフするので、アドレスバッファ５５からのアドレス信号Ａｉ，Ａｊが選択される。内部ロウ選択信号ＲＡＳＡがＬレベルになると、オンになったＰＭＯＳトランジスタTP5 を介してノードＮ１がプリチャージされ、次いで内部ロウ選択信号ＲＡＳＡがＨレベルになると、アドレス信号Ａｉ，Ａｊに基づいてノードＮ１はＨレベル又はＬレベルとなる。そして、ノードＮ１のレベルは、そのノードＮ１のレベルに応じてオン又はオフされるＰＭＯＳトランジスタTP6 によって保持される。即ち、ノードＮ１がＨレベルの場合、ＰＭＯＳトランジスタTP6 のゲートはＬレベルとなり、そのＰＭＯＳトランジスタTP6 はオンとなるので、Ｈレベルが保持される。一方、ノードＮ１がＬレベルの場合、ＰＭＯＳトランジスタTP6 のゲートはＨレベルとなり、そのＰＭＯＳトランジスタTP6 はオフとなるので、Ｌレベルが保持される。
【００３１】
一方、ＳＲモードのときには、ＮＭＯＳトランジスタTN11はオフ、ＮＭＯＳトランジスタTN14はオンするので、リフレッシュアドレスカウンタ６１からの内部アドレス信号ＮＡｉ，ＮＡｊが選択される。ノードＮ１は、電源電圧Ｖｃｃにプリチャージされたあと、内部アドレス信号ＮＡｉ，ＮＡｊに基づいてＨレベル又はＬレベルとなる。そのノードＮ１のレベルは、上記したように、ＰＭＯＳトランジスタTP6 によって保持される。
【００３２】
そして、そのノードＮ１のレベルがＬレベルの場合、配線Ｌ１に対してチャージが行われてＨレベルとなり、ノードＮ１のレベルがＨレベルの場合、配線Ｌ１はディスチャージされてＬレベルとなる。その配線Ｌ１のレベルは、ＰＭＯＳトランジスタTP6 によって保持される。
【００３３】
【発明が解決しようとする課題】
ところで、プリデコーダ５４を構成する全てのプリデコーダ回路５４ａのＰＭＯＳトランジスタTP5 のゲートと、アドレスバッファ５５を構成する全てのアドレスバッファ回路５５ａのＰＭＯＳトランジスタTP3 ，TP4 、及び、ＮＭＯＳトランジスタTN3 のゲートには、それぞれ内部ロウ選択信号ＲＡＳＡが入力される。そのため、全てのプリデコーダ回路５４ａ及びアドレスバッファ回路５５ａは、内部ロウ選択信号ＲＡＳＡに応答して活性化又は非活性化される。そして、各セルブロックＳＢ１〜ＳＢｎを切り替えるためのブロック選択信号ＢＳを出力するプリデコーダ回路５４ａも、プリデコード信号ＰＤを出力するためのプリデコーダ回路５４ａと同様に、内部ロウ選択信号ＲＡＳＡに応答してプリチャージ動作を行う。
【００３４】
ところで、通常モードの場合、外部から入力されるロウアドレスＲＡには通常規則性がないので、外部のロウアドレスＲＡが入力される毎にブロック選択信号ＢＳの値は変わる可能性がある。一方、ＳＲモードの場合、リフレッシュアドレスカウンタ６１から出力される内部ロウアドレスＮＡ，バーＮＡは規則的に変化する。従って、あるセルブロック内の複数のワード線ＷＬを内部ロウアドレスＮＡ，バーＮＡにより順次選択している間は、ブロック選択信号ＢＳの値は変化しない。
【００３５】
しかしながら、各セルブロックＳＢ１〜ＳＢｎを選択するためのブロック選択信号ＢＳを生成しているプリデコーダ回路５４ａには、プリデコード信号ＰＤを生成しているプリデコーダ回路５４ａと同様に内部ロウ選択信号ＲＡＳＡが入力されるので、各セルブロックＳＢ１〜ＳＢｎ内のワード線ＷＬを順次選択してリフレッシュしている間も、ブロック選択信号ＢＳを生成するためのプリデコーダ回路５４ａが動作していることになる。そして、各ワード線ＷＬを順次選択してセルをリフレッシュしている間も、ワード線ＷＬを切り換える毎にセルブロックＳＢ１を選択するブロック選択信号ＢＳを伝達する配線Ｌ１に対するチャージ／ディスチャージが繰り返される。
【００３６】
また、アドレスバッファ５５も、制御信号ＲＡＳＡに基づいて活性化又は非活性化されるため、セルフリフレッシュ時においても、常に動作している。即ち、セルフリフレッシュモードにおいて不要な回路も動作しているため、ＤＲＡＭ５１の低消費電力化の妨げとなっていた。
【００３７】
本発明は上記問題点を解決するためになされたものであって、その目的はセルフリフレッシュ時の消費電力を低減することのできる半導体記憶装置を提供することにある。また、セルフリフレッシュ時の消費電力を低減することのできる半導体記憶装置のセルブロック選択方法を提供することにある。
【００３８】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、半導体記憶装置には、複数のメモリセルブロック１と、内部リフレッシュアドレスＮＡに基づいて、該複数のメモリセルブロック１のいずれかを選択するブロック選択信号ＢＡを生成するブロックデコーダ２とが備えられる。そのブロックデコーダ２は、リフレッシュモード時に、選択メモリセルブロックが切り替わる一定期間だけデコード動作を行う。
【００３９】
請求項２に記載の発明は、メモリセルブロックを複数備え、リフレッシュアドレスカウンタによって順次生成される内部ロウアドレス信号に基づいて、それら複数のセルブロックのうちの１つを選択するとともに、その選択したセルブロックのワード線を順序選択し、その選択したワード線に接続されたメモリセルをリフレッシュするセルフリフレッシュモードを備えた半導体記憶装置において、前記内部ロウアドレス信号に応答して、その内部ロウアドレス信号のうちブロック選択に必要な上位ビットに基づいて、前記複数のメモリセルブロックのうちの１つを選択するためのブロック選択信号を順次生成し出力する第１のプリデコーダ回路と、前記内部ロウアドレス信号を入力し、その内部ロウアドレス信号のうちメモリセルブロック内のワード線の選択に必要な下位ビットに基づいて、前記第１のプリデコーダ回路から出力されるブロック選択信号に基づいて選択されたセルブロック内の前記複数のワード線の１つを選択するためのプリデコード信号を順次生成し出力する第２のプリデコーダ回路と、前記内部ロウアドレス信号が入力され、当該内部ロウアドレス信号に基づいて次の動作サイクルで前記セルブロックが切り替えられるか否かを判断し、その判断結果に基づいて前記セルブロックが切り替えられる場合に、次のサイクルに前記第１のプリデコーダ回路を一定期間活性化させるめの活性化信号を生成し出力するブロック選択切替検出回路とを備えたことを要旨とする。
【００４０】
請求項３に記載の発明は、請求項２に記載の半導体記憶装置において、前記第１のプリデコーダ回路には、外部からロウアドレスが入力される第１のアドレスバッファの出力が接続され、該第１のアドレスバッファは、セルフリフレッシュモードのときに常に非活性化するようにしたことを要旨とする。
【００４１】
請求項４に記載の発明は、セルフリフレッシュモードの時に複数のメモリセルブロックのうちの１つを、リフレッシュアドレスカウンタによって順次生成される内部ロウアドレス信号に基づいて選択する半導体記憶装置のセルブロック選択方法であって、前記内部ロウアドレス信号に基づいて次の動作サイクルで前記セルブロックが切り替えられるか否かを判断し、その判断結果に基づいて前記メモリセルブロックが切り替えられる場合には一定期間ブロックデコーダを動作させ、前記メモリセルブロックが切り替えられない場合には前記ブロックデコーダの出力を保持するようにしたことを要旨とする。
【００４２】
（作用）
従って、本発明によれば、複数のメモリセルブロックを選択するブロック選択信号を生成するブロックデコーダは、リフレッシュモード時に、選択するメモリセルブロックが切り替わる一定期間だけデコード動作が行われる。
【００４３】
また、請求項２に記載の発明によれば、第１のプリデコーダ回路は、内部ロウアドレス信号に応答して、その内部ロウアドレス信号のうちブロック選択に必要な上位ビットに基づいて、複数のメモリセルブロックのうちの１つを選択するためのブロック選択信号が順次生成され出力される。第２のプリデコーダ回路には、内部ロウアドレス信号が入力され、その内部ロウアドレス信号のうちメモリセルブロック内のワード線の選択に必要な下位ビットに基づいて、第１のプリデコーダ回路から出力されるブロック選択信号に基づいて選択されたメモリセルブロック内の複数のワード線の１つを選択するためのプリデコード信号が順次生成され出力される。ブロック選択切替検出回路には、内部ロウアドレス信号が入力され、その内部ロウアドレス信号に基づいて次の動作サイクルでセルブロックが切り替えられるか否かが判断され、その判断結果に基づいてセルブロックが切り替えられる場合に、次のサイクルに第１のプリデコーダ回路を一定期間活性化させるめの活性化信号が生成され出力される。
【００４４】
また、請求項３に記載の発明によれば、第１のプリデコーダ回路には、外部からロウアドレスが入力される第１のアドレスバッファの出力が接続され、その第１のアドレスバッファは、セルフリフレッシュモードのときに常に非活性化する。
【００４５】
また、請求項４の発明によれば、内部ロウアドレス信号に基づいて次の動作サイクルでメモリセルブロックが切り替えられるか否かが判断され、その判断結果に基づいてメモリセルブロックが切り替えられる場合には一定期間ブロックデコーダが動作され、メモリセルブロックが切り替えられない場合にはブロックデコーダの出力が保持される。
【００４６】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図２〜図５に従って説明する。
尚、説明の便宜上、従来技術と同様の構成については同一の符号を付してその説明を一部省略する。
【００４７】
図２は、一実施の形態のＤＲＡＭ１１のブロック回路図であって、ロウアドレス系統の部分を示すブロック回路図である。
ＤＲＡＭ１１には複数のセルブロックＳＢ１〜ＳＢｎが設けられている。各セルブロックＳＢ１〜ＳＢｎにはそれぞれセルアレイ５２とロウデコーダ５３とが備えられ、セルアレイ５２は、複数のワード線ＷＬを介してロウデコーダ５３にそれぞれ接続されている。
【００４８】
各セルブロックＳＢ１〜ＳＢｎは、ブロックデコーダ及び第１のプリデコーダ回路としての上位プリデコーダ１２に接続され、その上位プリデコーダ１２は上位アドレスバッファ１３に接続されている。その上位アドレスバッファ１３には、ＤＲＡＭ１１の外部から入力されるロウアドレスＲＡのうちの上位のロウアドレスＲＡH が入力される。その上位のロウアドレスＲＡH の数は、セルブロックＳＢ１〜ＳＢｎの数に対応している。即ち、各セルブロックＳＢ１〜ＳＢｎは、上位のロウアドレスＲＡH に基づいて、上位アドレスバッファ１３及び上位プリデコーダ１２を介してセルブロックＳＢ１〜ＳＢｎのうちの一つが選択される。
【００４９】
各セルブロックＳＢ１〜ＳＢｎのロウデコーダ５３は、第２のプリデコーダ回路としての下位プリデコーダ１４に接続され、その下位プリデコーダ１４は下位アドレスバッファ１５に接続されている。その下位アドレスバッファ１５には、ＤＲＡＭ１１の外部から入力されるロウアドレスＲＡのうちの下位のロウアドレスＲＡL が入力される。その下位のロウアドレスＲＡL の数は、ロウデコーダ５３に接続されたワード線ＷＬの数に対応している。即ち、各ワード線ＷＬは、下位のロウアドレスＲＡL に基づいて、下位アドレスバッファ１５、下位プリデコーダ１４、及び、ロウデコーダ５３を介して複数のワード線ＷＬのうちの一つが選択される。
【００５０】
そして、選択されたワード線ＷＬに接続された図示しない複数のメモリセルのうち、ＤＲＡＭ１１の外部から入力されるコラムアドレスに基づいて1 つのメモリセルが選択され、その選択されたメモリセルに対してデータの読み出し又は書き込みが行われる。
【００５１】
両アドレスバッファ１３，１５は、従来のアドレスバッファ５５と同じように、図７のアドレスバッファ回路５５ａにより構成されている。即ち、上位アドレスバッファ１３は、上位のロウアドレスＲＡH のビット数に対応した数だけアドレスバッファ回路５５ａが備えられている。そして、上位アドレスバッファ１３は、入力される上位のロウアドレスＲＡH に基づいて、相補の上位アドレス信号ＡH ，バーＡH を生成し、上位プリデコーダ１２に出力する。
【００５２】
また、下位アドレスバッファ１５は、下位のロウアドレスＲＡL のビット数に対応した数だけアドレスバッファ回路５５ａが備えられている。そして、下位アドレスバッファ１５は、入力される下位のロウアドレスＲＡL に基づいて、相補の下位アドレス信号ＡL ，バーＡL を生成し、下位プリデコーダ１４に出力する。
【００５３】
両プリデコーダ１２，１４は、従来のプリデコーダ５４と同じように、図８のプリデコーダ回路５４ａにより構成されている。即ち、上位プリデコーダ１２は、上位アドレスバッファ１３から入力される上位アドレス信号ＡH ，バーＡH のビット数に対応した数だけプリデコーダ回路５４ａが備えられている。そして、上位プリデコーダ１２は、入力される上位アドレス信号ＡH ，バーＡH に基づいて、各セルブロックＳＢ１〜ＳＢｎを選択するためのブロック選択信号ＢＳを生成し出力する。
【００５４】
また、下位プリデコーダ１４は、下位アドレスバッファ１５から入力される下位アドレス信号ＡL ，バーＡL のビット数に対応した数だけプリデコーダ回路５４ａが備えられている。そして、下位プリデコーダ１４は、入力される下位アドレス信号ＡL ，バーＡL に基づいて、選択されたセルブロック内の各ワード線ＷＬを選択するためのプリデコード信号ＰＤを生成し出力する。
【００５５】
更に、両プリデコーダ１２，１４は、リフレッシュアドレスカウンタ１６に接続されている。リフレッシュアドレスカウンタ１６は、従来と同様に、モードコントローラ５８から入力される制御信号ＣＢＲに基づいて、セルフリフレッシュモード（ＳＲモード）のときにカウント動作して内部ロウアドレスＮＡを生成する。そして、リフレッシュアドレスカウンタ１６は、生成した内部ロウアドレスＮＡのうち、前記セルブロックＳＢ１〜ＳＢｎの数に対応したビット数の上位の内部ロウアドレスＮＡH を上位プリデコーダ１２に出力し、前記ワード線ＷＬの数に対応したビット数の下位の内部ロウアドレスＮＡL を下位プリデコーダ１４に出力する。
【００５６】
即ち、通常モードのとき、上位プリデコーダ１２は、上位アドレスバッファ１３から入力されるアドレス信号ＡH に基づいて各セルブロックＳＢ１〜ＳＢｎを選択する。また、下位プリデコーダ１４は、下位アドレスバッファ１５から入力されるアドレス信号ＡL に基づいて選択されたセルブロック内のワード線ＷＬが選択される。
【００５７】
一方、ＳＲモードのとき、上位プリデコーダ１２は、リフレッシュアドレスカウンタ１６から入力される上位の内部ロウアドレスＮＡH に基づいて各セルブロックＳＢ１〜ＳＢｎを選択する。また、下位プリデコーダ１４は、リフレッシュアドレスカウンタ１６から入力される下位の内部ロウアドレスＮＡL に基づいて選択されたセルブロック内のワード線ＷＬが選択される。
【００５８】
また、ＤＲＡＭ１１には、セルフリフレッシュ回路１７が設けられている。本実施の形態のセルフリフレッシュ回路１７は、モードコントローラ５８、クロック切替回路１８、オシレータ６０、リフレッシュアドレスカウンタ１６、及び、ブロック選択切替検出回路１９とから構成されている。
【００５９】
本実施の形態のクロック切替回路１８は、モード選択信号ＳＲＥに基づいて、その時の動作モードに応じた第１の内部ロウ選択信号ＲＡＳＡと第２の内部ロウ選択信号ＲＡＳＣを生成する。モード選択信号ＳＲＥに基づいて通常モードの場合、クロック切替回路１８は制御信号ＲＡＳ０に同期した内部ロウ選択信号ＲＡＳＡ、及び、第２の内部ロウ選択信号ＲＡＳＣを生成する。一方、ＳＲモードの場合、クロック切替回路１８は、クロック信号φ１に同期した内部ロウ選択信号ＲＡＳＡを生成し出力するとともに、Ｈレベルの第２の内部ロウ選択信号ＲＡＳＣを生成する。
【００６０】
また、クロック切替回路１８は、生成した第２の内部ロウ選択信号ＲＡＳＣを上位及び下位のアドレスバッファ１３，１５に出力する。
両アドレスバッファ１３，１５は、上記したように、図７に示す従来のアドレスバッファ回路５５ａにより構成されており、本実施の形態で異なる点は、アドレスバッファ回路５５ａを構成するＰＭＯＳトランジスタTP3 ，TP4 及びＮＭＯＳトランジスタTN3 のゲートに前記第２の内部ロウ選択信号ＲＡＳＣが入力されている点である。その第２の内部ロウ選択信号ＲＡＳＣは、上記したように、通常モードのときには制御信号ＲＡＳ０に同期しており、ＳＲモードのときにはＨレベルである。
【００６１】
従って、両アドレスバッファ１３，１５は、通常モードのときには外部のロウ選択信号バーＲＡＳのサイクル毎に外部アドレス入力のラッチ及びバッファリング動作を行い、ＳＲモードのときには該当ロウ選択信号バーＲＡＳサイクルのアドレスを保持し続ける。そのため、両アドレスバッファ１３，１５は、ＳＲモードのときには電力を消費しない。
【００６２】
ブロック選択切替検出回路（以下、単に切替検出回路という）１９が設けられている。切替検出回路１９は、セルフリフレッシュモード（ＳＲモード）において、各セルブロックＳＢ１〜ＳＢｎの選択が切り替えられるのを検出するために設けられている。
【００６３】
切替検出回路１９はモードコントローラ５８に接続され、そのモードコントローラ５８により生成されたモード切替信号ＳＲＥが入力される。また、切替検出回路１９はクロック切替回路１８に接続され、そのクロック切替回路１８により生成された第1 の内部ロウ選択信号ＲＡＳＡが入力される。さらに、切替検出回路１９はリフレッシュアドレスカウンタ１６に接続され、そのカウンタ１６により生成される内部ロウアドレスＮＡのうち、各セルブロックＳＢ１〜ＳＢｎ内のワード線ＷＬの数に対応したビット数の下位の内部ロウアドレスＮＡL が入力される。
【００６４】
切替検出回路１９は、モード選択信号ＳＲＥに基づいて動作する。切替検出回路１９は、ＳＲモードの時、第１の内部ロウ選択信号ＲＡＳＡに同期して、下位の内部ロウアドレスＮＡL に基づいて、選択信号ＲＡＳＡの次のサイクルでセルブロックＳＢ１〜ＳＢｎが切り替えられるか否かを判断する。そして、切替検出回路１９は、セルブロックＳＢ１〜ＳＢｎが切り替えられると判断した場合、第１の内部ロウ選択信号ＲＡＳＡに同期して一定時間だけＬレベルとなる活性化信号としての第３の内部ロウ選択信号ＲＡＳＢを生成し、出力する。一方、通常モードの時、切替検出回路１９は、第１の内部ロウ選択信号ＲＡＳＡを第３の内部ロウ選択信号ＲＡＳＢとして出力する。
【００６５】
図３に示すように、切替検出回路１９は、ナンド回路２１〜２７、インバータ回路２８，２９、及び、遅延回路３０とから構成されている。
ナンド回路２１は多入力素子であって、その入力端子には下位の内部ロウアドレスＮＡL が入力される。ナンド回路２１の出力端子は、フリップフロップを構成する一方の２入力素子のナンド回路２２の一方の入力端子に接続されている。フリップフロップを構成する他方のナンド回路２３には、第１の内部ロウ選択信号ＲＡＳＡが入力され、そのナンド回路２３の出力端子はインバータ回路２８を介して遅延回路３０の入力端子に接続されている。その遅延回路３０の出力端子は２入力素子のナンド回路２４の一方の入力端子に接続され、そのナンド回路２４の他方の入力端子は前記フリップフロップを構成するナンド回路２３の出力端子に接続されている。
【００６６】
ナンド回路２４の出力端子はナンド回路２５の一方の入力端子に接続され、そのナンド回路２５の他方の入力端子にはモード選択信号ＳＲＥが入力されている。また、モード選択信号ＳＲＥは、インバータ回路２９を介してナンド回路２６の一方の入力端子に入力され、そのナンド回路２６の他方の入力端子には前記第１の内部ロウ選択信号ＲＡＳＡが入力されている。ナンド回路２５，２６の出力端子は、ナンド回路２７の入力端子にそれぞれ接続されている。そして、ナンド回路２７からは、第３の制御信号としての第３の内部ロウ選択信号ＲＡＳＢが出力される。
【００６７】
下位の内部ロウアドレスＮＡL は、リフレッシュアドレスカウンタ１６によって生成される。そのリフレッシュアドレスカウンタ１６は、入力される第１の内部ロウ選択信号ＲＡＳＡに同期してカウント動作し、その複数のビットから構成されるカウント値のうち、複数のワード線ＷＬに対応した数の下位の複数のビットを下位の内部ロウアドレスＮＡL として出力し、各セルブロックＳＢ１〜ＳＢｎに対応した数の上位の複数のビットを上位の内部ロウアドレスＮＡH として出力する。
そして、図５に示すように、下位の内部ロウアドレスＮＡL がカウントアップされて全てＨレベルになると、次の内部ロウ選択信号ＲＡＳＡのサイクルでは、次の上位の内部ロウアドレスＮＡH がカウントアップされる。そして、上位の内部ロウアドレスＮＡH に基づいて各セルブロックＳＢ１〜ＳＢｎが切り替えられる。従って、下位の内部ロウアドレスＮＡL が全てＨレベルとなった次のサイクルでは、次の上位の内部ロウアドレスＮＡH がカウントアップされる、即ち、各セルブロックＳＢ１〜ＳＢｎが切り替えられる。
【００６８】
従って、ナンド回路２１は、入力される下位の内部ロウアドレスＮＡL が全てＨレベルの場合、即ち、次のサイクルで各セルブロックＳＢ１〜ＳＢｎが切り替えられる場合にＬレベルの信号を出力し、その他の場合にはＨレベルの信号を出力する。その信号は、フリップフロップを構成する一方のナンド回路２２に入力され、そのフリップフロップを構成する他方のナンド回路２３には第１の内部ロウ選択信号ＲＡＳＡが入力される。従って、フリップフロップから出力される信号Ｓ１は、図５に示すように、所定時間（内部ロウ選択信号ＲＡＳＡの立ち上がりから次の立ち下がりまでの間）だけＬレベルとなる。
【００６９】
信号Ｓ１は、インバータ回路２８を介して反転された後、遅延回路３０に入力され、その遅延回路３０にて所定時間だけ遅延されてナンド回路２４の一方の入力端子に入力される。本実施の形態では、この遅延回路３０の遅延時間は、内部ロウ選択信号ＲＡＳＡの半周期分に設定されている。また、ナンド回路２４の他方の入力端子には信号Ｓ１が直接入力される。従って、ナンド回路２４は、図５に示すように、内部ロウ選択信号ＲＡＳＡがＬレベルとなる間に対応してＬレベルに保持される信号Ｓ２を出力する。
【００７０】
ナンド回路２４から出力される信号Ｓ２は、ナンド回路２５の一方の入力端子に入力され、そのナンド回路２５の他方の入力端子にはモード切替信号ＳＲＥが入力される。モード切替信号ＳＲＥは、通常モードのときには常にＬレベルであって、ＳＲモードのときには常にＨレベルとなっている。従って、通常モードのときには、ナンド回路２５はＨレベルの信号をナンド回路２７に出力し、ＳＲモードのときには反転した信号Ｓ２をナンド回路２７に出力する。
【００７１】
また、モード切替信号ＳＲＥは、インバータ回路２９により反転されてナンド回路２６の一方の入力端子に入力され、そのナンド回路２６の他方の入力端子には第１の内部ロウ選択信号ＲＡＳＡが入力される。従って、上記と同様に、通常モードのときには、ナンド回路２６は反転した内部ロウ選択信号ＲＡＳＡをナンド回路２７に出力し、ＳＲモードのときには、ナンド回路２６は、常にＨレベルの信号をナンド回路２７に出力する。
【００７２】
従って、通常モードのとき、ナンド回路２７には、Ｈレベルの信号とナンド回路２６により反転された第１の内部ロウ選択信号ＲＡＳＡとが入力されるので、内部ロウ選択信号ＲＡＳＡを第３の内部ロウ選択信号ＲＡＳＢとして出力する。
【００７３】
一方、ＳＲモードのとき、ナンド回路２７には、ナンド回路２５により反転された信号Ｓ２とＨレベルの信号とが入力されるので、信号Ｓ２を第３の内部ロウ選択信号ＲＡＳＢとして出力する。その信号Ｓ２は、下位の内部ロウアドレスＮＡL と内部ロウ選択信号ＲＡＳＡとに基づいて、その内部ロウ選択信号ＲＡＳＡに同期して内部ロウ選択信号ＲＡＳＡがＬレベルとなる間だけＬレベルに保持される。
【００７４】
従って、通常モードのときには、ナンド回路２７、即ち、切替検出回路１９は、第１の内部ロウ選択信号ＲＡＳＡを第３の内部ロウ選択信号ＲＡＳＢとして出力する。一方、ＳＲモードのときには、切替検出回路１９は、内部ロウアドレスＮＡL の全てのビットがＨレベルとなった次のサイクルで第１の内部ロウ選択信号ＲＡＳＡに同期して一定時間だけＬレベルとなる第３の内部ロウ選択信号ＲＡＳＢを出力する。
【００７５】
その第３の内部ロウ選択信号ＲＡＳＢは、上位プリデコーダ１２に入力される。上位プリデコーダ１２は、図８に示す従来のプリデコーダ回路５４ａにより構成されており、本実施の形態で異なる点は、プリデコーダ回路５４ａを構成するＰＭＯＳトランジスタTP5 のゲートに前記第３の内部ロウ選択信号ＲＡＳＢが入力されている点である。
【００７６】
その第３の内部ロウ選択信号ＲＡＳＢは、上記したように、通常モードのときには第１の内部ロウ選択信号ＲＡＳＡが出力され、その信号ＲＡＳＡは、外部から入力されるロウ選択信号バーＲＡＳに同期しているパルス信号である。従って、上位プリデコーダ１２は、第３の内部ロウ選択信号ＲＡＳＢ、即ち、外部から入力されるロウ選択信号バーＲＡＳに基づいて活性化又は非活性化される。
【００７７】
一方、ＳＲモードのときには、第３の内部ロウ選択信号ＲＡＳＢは、下位の内部ロウアドレスＮＡL の全てのビットがＨレベルとなった次のサイクル、即ち、判定された各セルブロックＳＢ１〜ＳＢｎが切り替えられるサイクルに一定時間だけＬレベルとなる。その第３の内部ロウ選択信号ＲＡＳＢがＬレベルのときに、上位プリデコーダ１２はプリチャージされる。
【００７８】
プリチャージされた上位プリデコーダ１２は、内部ロウ選択信号ＲＡＳＢがＨレベルになった後、上位の内部ロウアドレスＮＡH に基づいてブロック選択信号ＢＳを生成して出力し、各セルブロックＳＢ１〜ＳＢｎは切り替えられる。その結果、各セルブロックＳＢ１〜ＳＢｎを選択するための配線Ｌ１は、各セルブロックＳＢ１〜ＳＢｎが切り替えられるときだけチャージ／ディスチャージされ、その他の時には行われない。
【００７９】
即ち、上位プリデコーダ１２は、各セルブロックＳＢ１〜ＳＢｎの選択が切り替えられる時だけプリチャージ動作を行う。従って、上位プリデコーダ１２は、各セルブロックＳＢ１〜ＳＢｎ内のワード線ＷＬを選択している間はワード線切り替えサイクル毎の動作を行わず、電力を消費しない。また、各セルブロックＳＢ１〜ＳＢｎを選択するための配線Ｌ１は、各セルブロックＳＢ１〜ＳＢｎ内のワード線ＷＬを選択している間は保持されてチャージ／ディスチャージされない。
【００８０】
尚、下位プリデコーダ１４は、図８に示す従来のプリデコーダ回路５４ａにより構成されており、そのプリデコーダ回路５４ａを構成するＰＭＯＳトランジスタTP5 のゲートには、従来と同様に前記第１の内部ロウ選択信号ＲＡＳＡが入力されている。従って、下位プリデコーダ１４は、通常モード、ＳＲモードに関わらずにその信号ＲＡＳＡに基づいて活性化又は非活性化する。そして、活性化した下位プリデコーダ１４は、下位アドレスバッファ１５から入力されるロウアドレスＡL 、又はリフレッシュアドレスカウンタ１６から入力される内部ロウアドレスＮＡL に基づいてプリデコード信号ＰＤを生成し、各セルブロックＳＢ１〜ＳＢｎのロウデコーダ５３に出力する。そして、そのプリデコード信号ＰＤに基づいて一本のワード線ＷＬが選択される。
【００８１】
本実施の形態のクロック切替回路１８は、モード選択信号ＳＲＥに基づいて、その時の動作モードに応じた第１の制御信号としての第１の内部ロウ選択信号ＲＡＳＡを生成する。モード選択信号ＳＲＥに基づいて通常モードの場合、クロック切替回路１８は制御信号ＲＡＳ０に同期した内部ロウ選択信号ＲＡＳＡを生成する。その制御信号ＲＡＳ０は、クロックジェネレータ５６によって外部から入力されるロウ選択信号バーＲＡＳが増幅されて出力される。従って、生成される第１の内部ロウ選択信号ＲＡＳＡは、外部から入力される第１の内部ロウ選択信号ＲＡＳＡに同期している。そして、クロック切替回路１８は、生成した第１の内部ロウ選択信号ＲＡＳＡをブロック選択切替検出回路１９、ロウデコーダ５３、及び、下位プリデコーダ１４に出力する。
【００８２】
尚、図４に示すように、クロック切替回路１８には、ノア回路３１及びインバータ回路３２が設けられている。ノア回路３１は２入力素子であって、制御信号ＲＡＳ０とモード切替信号ＳＲＥとが入力される。そのノア回路３１から出力される信号は、インバータ回路３２により反転されて第２の内部ロウ選択信号ＲＡＳＣとして出力される。
【００８３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）セルフリフレッシュ回路１７には、ブロック選択切替検出回路１９が設けられている。ブロック選択切替検出回路１９は、セルフリフレッシュモードにおいて各セルブロックＳＢ１〜ＳＢｎの選択が第１の内部ロウ選択信号ＲＡＳＡの次のサイクルで切り替えられるのを検出する。そして、ブロック選択切替検出回路１９は、その検出した次のサイクルで一定時間だけＬレベルとなる第３の内部ロウ選択信号ＲＡＳＢを生成し上位プリデコーダ１２に出力する。その上位プリデコーダ１２は、第３の内部ロウ選択信号ＲＡＳＢに基づいて、ブロック選択信号ＢＳを出力するようにした。その結果、上位プリデコーダ１２は、ＳＲモードのときにセルブロックＳＢ１〜ＳＢｎが切り換えられるときだけプリチャージ動作を行い、各セルブロックＳＢ１〜ＳＢｎ内のワード線ＷＬを選択している間はプリチャージ動作を行わない。そのため、上位プリデコーダ１２が下位プリデコーダ１４のプリチャージサイクル毎の動作を行わない分だけ従来に比べてＤＲＡＭ１１の消費電力を低減することができる。
【００８４】
（２）セルフリフレッシュ回路１７のクロック切替回路１８は、入力されるモード切替信号ＳＲＥに基づいて、その時の動作モードがＳＲモードのときには常にＨレベルの第２の内部ロウ選択信号ＲＡＳＣを生成し、上位及び下位のアドレスバッファ１３，１５に出力する。両アドレスバッファ１３，１５は、第２の内部ロウ選択信号ＲＡＳＣに基づいて、ＳＲモードのときにプリチャージ動作を行わないようにした。その結果、両アドレスバッファ１３，１５は、セルフリフレッシュの間は内部ロウ選択信号ＲＡＳサイクル毎の動作を行わないので、その分だけＤＲＡＭ１１の消費電力を低減することができる。
【００８５】
尚、本発明は前記実施の形態の他、以下の態様で実施してもよい。
（１）上記実施の形態では、外部ロウアドレスと内部ロウアドレスの切り換えを上位及び下位プリデコーダ１２，１４にて行うようにしたが、上位及び下位アドレスバッファ１３，１５にて行うようにして実施してもよい。
【００８６】
（２）上記実施の形態のブロック選択切替回路１８、上位及び下位アドレスバッファ１３，１５、及び、上位及び下位プリデコーダ１２，１４の回路構成を適宜変更して実施しても良い。
【００８７】
【発明の効果】
以上詳述したように、本発明によれば、セルフリフレッシュ時の消費電力を低減することの可能な半導体記憶装置を提供することができる。また、セルフリフレッシュ時の消費電力を低減することの可能な半導体記憶装置のセルブロック選択方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 一実施の形態のＤＲＡＭの一部ブロック回路図である。
【図３】 ブロック選択切替検出回路の回路図である。
【図４】 クロック切替回路の一部回路図である。
【図５】 セルフリフレッシュ動作を示す波形図である。
【図６】 従来のＤＲＡＭの一部ブロック回路図である。
【図７】 アドレスバッファ回路の回路図である。
【図８】 プリデコーダ回路の回路図である。
【符号の説明】
１ メモリセルブロック
２ ブロックデコーダ
ＮＡ 内部リフレッシュアドレス
ＢＳ ブロック選択信号
Claims (4)
- 複数のメモリセルブロックと、
内部リフレッシュアドレスに基づいて、該複数のメモリセルブロックのいずれかを選択するブロック選択信号を生成するブロックデコーダとを備え、
該ブロックデコーダは、リフレッシュモード時、選択メモリセルブロックが切り替わる一定期間だけデコード動作を行うように構成した半導体記憶装置。 - メモリセルブロックを複数備え、リフレッシュアドレスカウンタによって順次生成される内部ロウアドレス信号に基づいて、それら複数のセルブロックのうちの１つを選択するとともに、その選択したセルブロックのワード線を順序選択し、その選択したワード線に接続されたメモリセルをリフレッシュするセルフリフレッシュモードを備えた半導体記憶装置において、
前記内部ロウアドレス信号に応答して、その内部ロウアドレス信号のうちブロック選択に必要な上位ビットに基づいて、前記複数のメモリセルブロックのうちの１つを選択するためのブロック選択信号を順次生成し出力する第１のプリデコーダ回路と、
前記内部ロウアドレス信号を入力し、その内部ロウアドレス信号のうちメモリセルブロック内のワード線の選択に必要な下位ビットに基づいて、前記第１のプリデコーダ回路から出力されるブロック選択信号に基づいて選択されたセルブロック内の前記複数のワード線の１つを選択するためのプリデコード信号を順次生成し出力する第２のプリデコーダ回路と、
前記内部ロウアドレス信号が入力され、当該内部ロウアドレス信号に基づいて次の動作サイクルで前記セルブロックが切り替えられるか否かを判断し、その判断結果に基づいて前記セルブロックが切り替えられる場合に、次のサイクルに前記第１のプリデコーダ回路を一定期間活性化させるめの活性化信号を生成し出力するブロック選択切替検出回路と
を備えた半導体記憶装置。 - 請求項２に記載の半導体記憶装置において、
前記第１のプリデコーダ回路には、外部からロウアドレスが入力される第１のアドレスバッファの出力が接続され、該第１のアドレスバッファは、セルフリフレッシュモードのときに常に非活性化するようにした半導体記憶装置。 - セルフリフレッシュモードの時に複数のメモリセルブロックのうちの１つを、リフレッシュアドレスカウンタによって順次生成される内部ロウアドレス信号に基づいて選択する半導体記憶装置のセルブロック選択方法であって、
前記内部ロウアドレス信号に基づいて次の動作サイクルで前記セルブロックが切り替えられるか否かを判断し、その判断結果に基づいて前記メモリセルブロックが切り替えられる場合には一定期間ブロックデコーダを動作させ、前記メモリセルブロックが切り替えられない場合には前記ブロックデコーダの出力を保持するようにした半導体記憶装置のセルブロック選択方法。
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