JP2003132675A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 外部から供給されるアドレスにアドレススキ
ューが発生したとしても、適正なＡＴＤ信号を生成する
ことができるようにする。 【解決手段】 ＡＴＤ信号の立ち上がりから立ち下がり
までのＨレベルの期間（すなわち、ＡＴＤ信号のパルス
幅）を、予め設定されているアドレススキュー許容範囲
以上の長さとなるように設定すると共に、リフレッシュ
動作が開始された際のＡＴＤ信号の立ち上がりのタイミ
ングからリフレッシュ動作が終了するまでの期間以下の
長さとなるように設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ装置
内でのアドレス遷移信号のパルス幅の設定に関するもの
である。

【０００２】

【従来の技術】半導体メモリ装置としては、ＤＲＡＭや
ＳＲＡＭが用いられている。良く知られているように、
ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リ
フレッシュ動作が必要である。一方、ＳＲＡＭはリフレ
ッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価
であり、また容量が小さい。

【０００３】ＤＲＡＭとＳＲＡＭの利点を両方備えた半
導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭある
いはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲ
ＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含
むメモリセルアレイを備えているとともに、リフレッシ
ュ制御部を内蔵しており、リフレッシュ動作を内部で実
行している。このため、擬似ＳＲＡＭに接続される外部
装置（例えばＣＰＵ）は、リフレッシュ動作を意識せず
に擬似ＳＲＡＭにアクセス（データの読み出しや書き込
み）することが可能である。このような擬似ＳＲＡＭの
特徴は、「リフレッシュの透過性」と呼ばれる。

【０００４】ところで、擬似ＳＲＡＭの中には、外部ク
ロック信号の入力を必要としないものが存在する。この
ような擬似ＳＲＡＭでは、外部装置（例えばＣＰＵ）か
ら供給されるアドレスの中のいずれか１ビット以上が変
化したことを検出し、その検出結果に基づいてアドレス
遷移信号を生成するアドレス遷移検出回路を備えてお
り、そのアドレス遷移信号を外部クロック信号の代わり
として用いている。このようなアドレス遷移検出回路を
備えた擬似ＳＲＡＭに対しては、外部装置（例えばＣＰ
Ｕ）は、通常の非同期型ＳＲＡＭと同じ手順でアクセス
することが可能となる。

【０００５】なお、以下の説明では、アドレス遷移検出
回路を「ＡＴＤ回路」と呼び、アドレス遷移信号を「Ａ
ＴＤ信号」と呼ぶ場合がある。

【０００６】

【発明が解決しようとする課題】さて、外部装置（例え
ばＣＰＵ）から擬似ＳＲＡＭに供給されるアドレスは、
通常、複数本（例えば、２０本）の信号線を用いてパラ
レルに供給され、各々、１本の信号線が１ビットに相当
している。従って、アドレスが或る値から別の値に変化
する場合には、各信号線を介して供給される各ビットの
うち、変化すべきビットは、一斉に同時に変化すること
が好ましい。

【０００７】このように、変化すべき各ビットが一斉に
同時に変化するようになっていれば、擬似ＳＲＡＭとし
て、上述したようなＡＴＤ回路を備えた擬似ＳＲＡＭを
用いる場合、アドレスが変化した際に、ＡＴＤ回路はそ
のアドレス変化を正しく検出することができ、適正なＡ
ＴＤ信号を生成することができるからである。

【０００８】しかしながら、実際には、回路素子や信号
線のばらつきなどによって、各ビットの間には位相差や
タイミング差を生じ、アドレスが変化した際に、変化す
べき各ビットは、ずれたタイミングで変化してしまう場
合がある。このようなタイミングのずれを、一般にはア
ドレススキューと呼ぶ。

【０００９】従来においては、このようなアドレススキ
ューが発生すると、ＡＴＤ回路は、アドレス変化を正し
く検出することができず、適正なＡＴＤ信号を生成する
ことができない場合があった。

【００１０】図２０は、従来において、アドレススキュ
ーが発生した場合におけるＡＴＤ信号とそのＡＴＤ信号
に基づいて実行される外部アクセスの様子を示すタイミ
ングチャートである。

【００１１】例えば、擬似ＳＲＡＭに供給されるアドレ
スがＡ０〜Ａ１９の２０ビットあり、そのうち、Ａ０〜
Ａ９のビットは図２０（ａ）に示すように変化し、Ａ１
０のビットは図２０（ｂ）に示すように変化し、Ａ１１
〜Ａ１９のビットは図２０（ｃ）に示すように変化して
いるものとする。従って、この場合、Ａ１０以外のビッ
トは時刻ｔ１で変化しているのに対し、Ａ１０のビット
はそれよりも遅い時刻ｔ２で変化しており、Ａ１０のビ
ットだけ他のビットに比べて変化のタイミングがずれて
おり、アドレススキューが発生している。

【００１２】従来においては、このようなアドレススキ
ューが発生した場合、ＡＴＤ回路は、図２０（ｄ）に示
すように、時刻ｔ１でのＡ１０以外のビットの変化を検
出して、ＡＴＤ信号として一定幅のパルスを立ち上げ、
続いて、時刻ｔ２でのＡ１０のビットの変化を検出し
て、再度、一定幅のパルスを立ち上げることになる。

【００１３】従って、本来なら、アドレスの変化を検出
して、ＡＴＤ信号として１つのパルスを立ち上げるべき
ところを、短時間の間に２つのパルスを立ち上げてしま
うことになり、適正なＡＴＤ信号が生成されないことに
なる。

【００１４】ＡＴＤ信号は、前述したとおり、擬似ＳＲ
ＡＭでは、外部クロック信号の代わりとして用いられる
ものであり、メモリセルアレイに対する外部アクセス動
作やリフレッシュ動作の基準タイミングとなるものであ
る。具体的には、例えば、ＡＴＤ信号の立ち上がりタイ
ミングに基づいて、リフレッシュ動作は開始され、ＡＴ
Ｄ信号の立ち上がりタイミングに基づいて、原則的に外
部アクセス動作が開始されるようになっている。

【００１５】従って、そのようなＡＴＤ信号が適正に生
成されないとすると、外部アクセス動作やリフレッシュ
動作が誤動作を起こしてしまい、最悪の場合、メモリセ
ルアレイ内の一部メモリセルにおいて、データ破壊が生
じてしまう恐れがあった。

【００１６】なお、従来においては、ＡＴＤ信号のパル
ス幅は、そのパルス幅が長くなると、後述するようにア
クセス時間が長くなるため、ノイズが吸収できる程度の
数ｎｓｅｃに設定されていた。

【００１７】従って、本発明の目的は、上記した従来技
術の問題点を解決し、外部から供給されるアドレスにア
ドレススキューが発生したとしても、適正なアドレス遷
移信号を生成することができる半導体メモリ装置を提供
することにある。

【００１８】

【課題を解決するための手段およびその作用・効果】上
記した目的の少なくとも一部を達成するために、本発明
の第１の半導体メモリ装置は、ダイナミック型メモリセ
ルを有するメモリセルアレイと、外部から供給されたア
ドレスのいずれか１ビット以上に変化があるか否かを検
出すると共に、第１の状態にある場合に前記アドレス変
化が検出されたときには、第２の状態に変化し、該第２
の状態に変化後、所定の基準期間経過したときには前記
第１の状態に変化するアドレス遷移検出信号を生成する
アドレス遷移検出部と、前記アドレス遷移検出信号にお
ける前記第１の状態から前記第２の状態への変化のタイ
ミングに基づいて、前記メモリセルアレイにおける所望
のメモリセルに対してリフレッシュ動作を開始するリフ
レッシュ制御部と、前記アドレス遷移検出信号における
前記第２の状態から前記第１の状態への変化のタイミン
グまたは前記リフレッシュ動作の終了のタイミングに基
づいて、前記メモリセルアレイにおける前記アドレスに
対応するメモリセルに対して外部アクセス動作を開始す
る外部アクセス制御部と、を備え、前記基準期間は、前
記アドレスに対する予め設定されたアドレススキューの
許容期間以上で、かつ、前記第２の状態に変化した後か
ら前記リフレッシュ動作が終了するまでの期間以下の長
さに設定されていることを要旨とする。

【００１９】このように、本発明の第１の半導体メモリ
装置では、アドレス遷移検出信号における第１の状態か
ら第２の状態への変化のタイミングに基づいてリフレッ
シュ動作を開始し、アドレス遷移検出信号における第２
の状態から第１の状態への変化のタイミングまたはリフ
レッシュ動作の終了のタイミングに基づいて外部アクセ
ス動作を開始することと、アドレススキューの許容範囲
が予め設定されていることを前提として、アドレス遷移
検出信号の基準期間（第１の状態から第２の状態への変
化タイミングから、第２の状態から第１の状態への変化
タイミングまでの期間）を、アドレススキューの許容期
間以上で、かつ、第２の状態に変化した後からリフレッ
シュ動作が終了するまでの期間以下の長さに設定するよ
うにしている。

【００２０】従って、本発明の第１の半導体メモリ装置
によれば、アドレス遷移検出信号の基準期間はアドレス
スキューが発生したとしても、アドレス遷移検出信号と
して第１の状態から第２の状態に変化することはないた
め、アドレス遷移検出信号の基準期間をアドレススキュ
ー許容範囲以上の長さに設定することによって、アドレ
ス遷移検出信号として短時間の間に状態が複数回変化す
ることがなく、適正なアドレス遷移検出信号を生成する
ことができる。

【００２１】また、外部アクセス動作はアドレス遷移検
出信号の第２の状態から第１の状態への変化のタイミン
グに基づいて開始されるため、アドレス遷移検出信号の
基準期間をアドレススキュー許容範囲以上の長さに設定
することによって、外部アクセス動作が開始してからの
アドレススキューが発生する確率は極めて低くなり、外
部アクセス動作はアドレススキューの発生による影響を
受けることなく、正常に行うことができる。

【００２２】さらにまた、アクセス時間は、通常、アド
レス変化があった時点（すなわち、アドレス遷移検出信
号の第１の状態から第２の状態への変化のタイミング）
からカウントするが、アドレス遷移検出信号の基準期間
が長くなると、外部アクセス動作の開始時刻も遅れるた
め、その分、アクセス時間が長くなってしまう。しかし
ながら、例えば、メモリセルアレイの同じブロックに対
しリフレッシュと外部アクセスの要求が同時期に発生し
た場合には、外部アクセス動作はリフレッシュ動作の終
了のタイミングに基づいて開始されるため、アクセス時
間の最大値は、アドレス変化があった時点からリフレッ
シュ動作が終了する時点までの期間より短くなることは
ない。よって、本発明の第１の半導体メモリ装置によれ
ば、アドレス遷移検出信号の基準期間を、第２の状態に
変化した後からリフレッシュ動作が終了するまでの期間
以下の長さに設定しているので、アクセス時間の最大値
を、リフレッシュと外部アクセスの要求が同時期に発生
した場合における上記アクセス時間の範囲内に抑えるこ
とができ、それ以上長くなることはない。

【００２３】本発明の第２の半導体メモリ装置は、ダイ
ナミック型メモリセルを有するメモリセルアレイと、外
部から供給されたアドレスのいずれか１ビット以上に変
化があるか否かを検出すると共に、第１の状態にある場
合に前記アドレス変化が検出されたときには、第２の状
態に変化し、該第２の状態に変化後、所定の基準期間経
過したときには前記第１の状態に変化するアドレス遷移
検出信号を生成するアドレス遷移検出部と、前記アドレ
ス遷移検出信号における前記第１の状態から前記第２の
状態への変化のタイミングに基づいて、前記メモリセル
アレイにおける所望のメモリセルに対してリフレッシュ
動作を開始するリフレッシュ制御部と、前記アドレス遷
移検出信号における前記第２の状態から前記第１の状態
への変化のタイミングまたは前記リフレッシュ動作の終
了のタイミングに基づいて、前記メモリセルアレイにお
ける前記アドレスに対応するメモリセルに対して外部ア
クセス動作を開始する外部アクセス制御部と、を備え、
前記基準期間は、前記アドレスに対する予め設定された
アドレススキューの許容期間以上の特定の長さに設定さ
れていると共に、前記アドレス遷移検出部は、前記アド
レス遷移検出信号が前記第２の状態にある場合に、前記
アドレス変化が検出されたときには、前記基準期間を延
長することを要旨とする。

【００２４】このように、本発明の第２の半導体メモリ
装置では、アドレス遷移検出信号の基準期間を、アドレ
ススキューの許容期間以上の特定の長さに設定するよう
にしている。そして、アドレス遷移検出信号が第２の状
態にある場合に、アドレス変化が検出されたときには、
アドレス遷移検出信号の基準期間を延長するようにして
いる。

【００２５】従って、本発明の第２の半導体メモリ装置
によれば、アドレス遷移検出信号が第２の状態にあると
きに、アドレススキューが発生すれば、自動的にアドレ
ス遷移検出信号の基準期間が延長されるので、アドレス
遷移検出信号として短時間の間に状態が複数回変化する
ことがなく、適正なアドレス遷移検出信号を生成するこ
とができる。

【００２６】また、上述したとおり、外部アクセス動作
はアドレス遷移検出信号の第２の状態から第１の状態へ
の変化のタイミングに基づいて開始されるため、外部ア
クセス動作開始後に、アドレススキューが発生する確率
は極めて低くなり、外部アクセス動作はアドレススキュ
ーの発生による影響を受けることなく、正常に行うこと
ができる。

【００２７】さらにまた、アドレススキューが発生して
いる間は、アドレスは不定であるため、アドレススキュ
ーの発生により、アドレス遷移検出信号の基準期間が延
長されて、その分、外部アクセス動作の開始時刻が遅れ
たとしても、アドレススキュー発生時における最後のア
ドレス変化の時点からカウントした実質的なアクセス時
間は長くならないため、上記の如く、基準期間が延長さ
れても問題はない。

【００２８】本発明の第２の半導体メモリ装置におい
て、前記アドレス遷移検出部は、前記アドレス遷移検出
信号が前記第２の状態にある場合に、前記アドレス変化
が検出されたときには、その検出時点から所定の期間、
前記第２の状態が維持されるように、前記基準期間を延
長することが好ましい。

【００２９】このように構成することによって、アドレ
ススキューが発生しても、アドレス変化の検出時点から
上記所定の期間の間はアドレス遷移検出信号として第２
の状態が維持されることが保証されるため、アドレス遷
移検出信号は、アドレススキューを確実に吸収すること
ができる。

【００３０】なお、本発明は、上記した半導体メモリ装
置などの態様で実現できる他、例えば、上記半導体メモ
リ装置を用いた電子機器などの態様で実現することもで
き、また、アドレス遷移検出信号生成方法などの方法発
明としての態様で実現することも可能である。

【００３１】

【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づいて以下の順序で説明する。 Ａ．メモリチップの端子構成と動作状態の概要： Ｂ．メモリチップ内部の全体構成： Ｃ．ＡＴＤ信号の生成： Ｄ．リフレッシュ制御部および外部アクセス制御部の構
成および動作： Ｅ．ＡＴＤ信号に基づく外部アクセスおよびリフレッシ
ュの動作： Ｆ．本発明の他の実施例： Ｇ．電子機器への適用例： Ｈ．変形例：

【００３２】Ａ．メモリチップの端子構成と動作状態の
概要：図１は、本発明の一実施例としてのメモリチップ
３００の端子の構成を示す説明図である。メモリチップ
３００は、以下のような端子を有している。

【００３３】 Ａ０〜Ａ１９：アドレス入力端子（２０本）， ＃ＣＳ：チップセレクト入力端子， ＺＺ：スヌーズ入力端子， ＃ＷＥ：ライトイネーブル入力端子， ＃ＯＥ：アウトプットイネーブル入力端子， ＃ＬＢ：下位バイトイネーブル入力端子， ＃ＵＢ：上位バイトイネーブル入力端子， ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。

【００３４】なお、以下の説明では、端子名と信号名と
に同じ符号を用いている。端子名（信号名）の先頭に
「＃」が付されているものは、負論理であることを意味
している。アドレス入力端子Ａ０〜Ａ１９と入出力デー
タ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられてい
るが、図１では簡略化されて描かれている。

【００３５】このメモリチップ３００は、通常の非同期
型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似
ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただ
し、ＳＲＡＭと異なり、ダイナミック型のメモリセルが
用いられているので、所定期間内にリフレッシュが必要
となる。このため、メモリチップ３００には、リフレッ
シュタイマ７０を含むリフレッシュ制御部が内蔵されて
いる。本明細書では、外部装置（制御装置）からのデー
タの読み出しや書き込みの動作を「外部アクセス」と呼
び、内蔵されたリフレッシュ制御部によるリフレッシュ
動作を「内部リフレッシュ」または単に「リフレッシ
ュ」と呼ぶ。

【００３６】メモリチップ３００の内部には、入力され
たアドレスＡ０〜Ａ１９の中のいずれか１ビット以上が
変化したことを検出するためのアドレス遷移検出回路１
１０が設けられている。そして、メモリチップ３００内
の回路は、アドレス遷移検出回路１１０から供給される
アドレス遷移信号に基づいて動作する。例えば、外部ア
クセスと内部リフレッシュとの調停は、アドレス遷移信
号に基づいて行われる。

【００３７】図１に示すチップセレクト信号＃ＣＳとス
ヌーズ信号ＺＺは、メモリチップ３００の動作状態を制
御するための信号である。図２は、チップセレクト信号
＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリ
チップ３００の動作状態の区分を示す説明図である。な
お、本明細書において、「Ｈレベル」は２値信号の２つ
のレベルのうちの「１」レベルを意味し、「Ｌレベル」
は「０」レベルを意味している。

【００３８】チップセレクト信号＃ＣＳがＬレベル（ア
クティブ）でスヌーズ信号ＺＺがＨレベルのときは、リ
ード／ライト・オペレーションサイクル（以下、単に
「オペレーションサイクル」または「リード／ライトサ
イクル」と呼ぶ）が行われる。オペレーションサイクル
では、外部アクセスの実行が可能であり、適時、内部リ
フレッシュが実行される。

【００３９】チップセレクト信号＃ＣＳとスヌーズ信号
ＺＺが共にＨレベルのときには、スタンバイサイクルが
行われる。スタンバイサイクルでは、外部アクセスの実
行が禁止されるため、すべてのワード線が非活性状態と
される。但し、内部リフレッシュが行われるときには、
リフレッシュアドレスで指定されたワード線は活性化さ
れる。

【００４０】チップセレクト信号＃ＣＳがＨレベル（非
アクティブ）のときにスヌーズ信号ＺＺがＬレベルにな
ると、メモリチップ３００はスヌーズ状態（「パワーダ
ウン状態」とも呼ぶ）に移行する。スヌーズ状態では、
リフレッシュ動作に必要な回路以外は停止している。ス
ヌーズ状態での消費電力は極めて少ないので、メモリ内
のデータのバックアップに適している。

【００４１】なお、リフレッシュ動作は、オペレーショ
ンサイクルとスタンバイサイクルでは第１のリフレッシ
ュモードに従って実行され、スヌーズ状態では第２のリ
フレッシュモードに従って実行される。第１のリフレッ
シュモードでは、リフレッシュタイマ７０がリフレッシ
ュタイミング信号を発生した後に、ＡＴＤ信号に同期し
てリフレッシュ動作が開始される。一方、第２のリフレ
ッシュモードでは、リフレッシュタイマ７０がリフレッ
シュタイミング信号を発生すると直ちにリフレッシュ動
作が開始される。第２のリフレッシュモードでのリフレ
ッシュ動作はＡＴＤ信号と非同期に行われるので、アド
レスＡ０〜Ａ１９の入力は不要である。このように、こ
のメモリチップ３００は、３つの動作状態にそれぞれ適
したリフレッシュモードに従ってリフレッシュを実行す
る。

【００４２】図１に示すアドレスＡ０〜Ａ１９は、２０
ビットであり、１メガワードのアドレスを指定する。ま
た、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１
６ビットのデータである。すなわち、アドレスＡ０〜Ａ
１９の１つの値は１６ビット（１ワード）に対応してお
り、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５
を入出力することができる。

【００４３】オペレーションサイクルにおいては、ライ
トイネーブル信号＃ＷＥがＬレベルになるとライトサイ
クルが実行され、Ｈレベルになるとリードサイクルが実
行される。また、アウトプットイネーブル信号＃ＯＥが
Ｌレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５
からの出力が可能になる。下位バイトイネーブル信号＃
ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワー
ド（１６ビット）の下位バイトと上位バイトとのうちの
いずれか１バイトのみに関して読み出しや書き込みを行
うための制御信号である。例えば、下位バイトイネーブ
ル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブ
ル信号＃ＵＢをＨレベルに設定すると、１ワードの下位
８ビットのみに関して読み出しや書き込みが行われる。
なお、図１では、電源端子は省略されている。

【００４４】図３は、メモリチップ３００の動作の概要
を示すタイミングチャートである。図２に示した３つの
動作状態（オペレーション、スタンバイ、スヌーズ）の
いずれであるかは、チップセレクト信号＃ＣＳとスヌー
ズ信号ＺＺの変化に応じて、随時判断される。図３の最
初の３つのサイクルは、オペレーションサイクルであ
る。オペレーションサイクルでは、ライトイネーブル信
号＃ＷＥのレベルに応じて読み出し（リードサイクル）
と書き込み（ライトサイクル）のいずれかが実行され
る。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アド
レスＡ０〜Ａ１９の変化の最短周期）は、このメモリチ
ップ３００のサイクルタイム（「サイクル周期」とも呼
ばれる）に相当する。サイクルタイムＴｃは、例えば約
５０ｎｓから約１００ｎｓの範囲の値に設定される。

【００４５】図３の４番目のサイクルでは、チップセレ
クト信号＃ＣＳがＨレベルに立ち上がっているので、ス
タンバイサイクルが開始される。５番目のサイクルで
は、さらに、スヌーズ信号ＺＺがＬレベルに下がってい
るので、メモリチップ３００はスヌーズ状態となる。な
お、図３（ａ）に示すように、アドレスＡ０〜Ａ１９が
変化しない場合には、ＡＴＤ信号は生成されない。

【００４６】Ｂ．メモリチップ内部の全体構成：図４
は、メモリチップ３００の構成を示すブロック図であ
る。このメモリチップ３００は、データ入出力バッファ
１０と、メモリセルアレイ２０と、アドレスバッファ６
０とを備えている。

【００４７】メモリセルアレイ２０は、４つのブロック
２０Ａ〜２０Ｄに区分されている。第１のブロック２０
Ａは、メモリセルサブアレイ２２Ａと、行デコーダ２４
Ａと、列デコーダ２６Ａと、ゲート２８Ａとを備えてい
る。他のブロック２０Ｂ〜２０Ｄも同様である。各ブロ
ック２０Ａ〜２０Ｄの構成はほぼ同じなので、以下では
主に第１のブロック２０Ａと、これに関連する他の回路
について説明する。

【００４８】１つのブロック２０Ａの構成は、典型的な
ＤＲＡＭのメモリセルアレイと同じである。すなわち、
サブアレイ２２Ａは、１トランジスタ１キャパシタ型の
複数のメモリセルがマトリクス状に配列されたものであ
る。各メモリセルには、ワード線とビット線対（データ
線対とも呼ばれる）とが接続されている。行デコーダ２
４Ａは、行ドライバを含んでおり、供給される行アドレ
スに従ってサブアレイ２２Ａ内の複数本のワード線のう
ちの１本を選択して活性化する。列デコーダ２６Ａは、
列ドライバを含んでおり、供給される列アドレスに従っ
てサブアレイ２２Ａ内の複数組のビット線対の中の１ワ
ード（１６ビット）分のビット線対を同時に選択する。
また、ゲート２８Ａは、読み出し回路や書き込み回路を
含んでおり、データ入出力バッファ１０とサブアレイ２
２Ａと間のデータのやり取りを可能とする。なお、ブロ
ック２０Ａ内には、図示しないプリチャージ回路やセン
スアンプなども設けられている。

【００４９】アドレスバッファ６０は、外部装置から与
えられた２０ビットのアドレスＡ０〜Ａ１９を他の内部
回路に供給する回路である。最も下位の２ビットのアド
レスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのう
ちのいずれか１つを選択するためのブロックアドレスと
して用いられる。また、ブロックアドレスＡ０〜Ａ１よ
りも上位の６ビットのアドレスＡ２〜Ａ７は列アドレス
として用いられ、最も上位の１２ビットのアドレスＡ８
〜Ａ１９は行アドレスとして用いられる。従って、ブロ
ックアドレスＡ０〜Ａ１によって４つのブロック２０Ａ
〜２０Ｄのうちの１つが選択され、選択されたブロック
の中から、列アドレスＡ２〜Ａ７と行アドレスＡ８〜Ａ
１９とによって１ワード（１６ビット）分のメモリセル
が選択される。選択されたメモリセルに対応する１ワー
ド分のデータは、データ入出力バッファ１０を介して読
み出され、あるいは書き込まれる。すなわち、外部装置
は、１つのアドレスＡ０〜Ａ１９を入力することによ
り、１つのブロック内の１ワード分のメモリセルに同時
にアクセスすることが可能である。

【００５０】各ブロック２０Ａ〜２０Ｄには、それぞ
れ、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコント
ローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回
路５０Ａ〜５０Ｄとがこの順に接続されている。メモリ
チップ３００内には、さらに、リフレッシュタイマ７０
と、リフレッシュカウンタコントローラ９０と、リフレ
ッシュカウンタ１００と、ＡＴＤ（アドレス遷移検出）
回路１１０と、が設けられている。

【００５１】これらのうち、ＡＴＤ回路１１０は、本発
明の特徴部分を成す回路であって、外部装置から供給さ
れた２０ビットのアドレスＡ０〜Ａ１９の中のいずれか
１ビット以上に変化があるか否かを検出し、そのアドレ
ス変化に応じたＡＴＤ信号を生成する。なお、ＡＴＤ回
路１１０の構成および動作については後ほど詳しく説明
する。

【００５２】リフレッシュタイマ７０は、一定のリフレ
ッシュ周期毎にリフレッシュタイミング信号ＲＦＴＭを
発生する回路である。リフレッシュタイマ７０は、例え
ばリングオシレータによって構成される。リフレッシュ
周期は、例えば約３２μｓに設定されている。

【００５３】リフレッシュ要求信号発生回路５０Ａ〜５
０Ｄは、リフレッシュタイマ７０から供給されるリフレ
ッシュタイミング信号ＲＦＴＭとＡＴＤ回路１１０から
供給されるＡＴＤ信号とに応じて、各ブロック２０Ａ〜
２０Ｄのためのリフレッシュ要求信号ＲＦＲＥＱ０〜Ｒ
ＦＲＥＱ３を発生する。このリフレッシュ要求信号ＲＦ
ＲＥＱ０〜ＲＦＲＥＱ３は、対応するブロックコントロ
ーラ４０Ａ〜４０Ｄにそれぞれ供給される。

【００５４】ブロックコントローラ４０Ａ〜４０Ｄに
は、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３
やＡＴＤ信号とともに、外部装置から与えられたブロッ
クアドレスＡ０〜Ａ１が供給されている。リフレッシュ
要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロッ
ク２０Ａ〜２０Ｄにおいてリフレッシュ動作を開始すべ
きことを意味している。また、オペレーションサイクル
では、ブロックアドレスＡ０〜Ａ１は、４つのブロック
２０Ａ〜２０Ｄのいずれに外部アクセスが要求されてい
るかを示している。そこで、ブロックコントローラ４０
Ａ〜４０Ｄは、これらの信号ＲＦＲＥＱ０〜ＲＦＲＥＱ
３，Ａ０〜Ａ１に応じて、４つのブロックに対する内部
リフレッシュと外部アクセスとを調停する。この調停
は、具体的には、リフレッシュ実施信号＃ＲＦ０〜＃Ｒ
Ｆ３と外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３との出
力レベルをそれぞれ設定することによって行われる。

【００５５】行プリデコーダ３０Ａ〜３０Ｄは、リフレ
ッシュ実施信号＃ＲＦ０〜＃ＲＦ３と外部アクセス実施
信号＃ＥＸ０〜＃ＥＸ３のレベルに応じて、リフレッシ
ュカウンタ１００から与えられたリフレッシュアドレス
ＲＦＡ８〜ＲＦＡ１９と外部装置から与えられた行アド
レスＡ８〜Ａ１９とのうちの一方を選択して、行デコー
ダ２４Ａ〜２４Ｄに供給する。この２種類のアドレスＲ
ＦＡ８〜ＲＦＡ１９，Ａ８〜Ａ１９の選択は、行プリデ
コーダ毎に独立に行われる。例えば、リフレッシュ要求
がある場合に、第１のブロック２０Ａに対して外部アク
セスの要求があったときには、まず、全ての行プリデコ
ーダ３０Ａ〜３０Ｄは、リフレッシュアドレスＲＦＡ８
〜ＲＦＡ１９を選択して対応するブロック２０Ａ〜２０
Ｄにそれぞれ供給し、第１の行プリデコーダ３０Ａは、
第１のブロック２０Ａに対するリフレッシュの終了後
に、行アドレスＡ８〜Ａ１９を選択して第１のブロック
２０Ａに供給する。

【００５６】なお、リフレッシュ要求信号発生回路５０
Ａ〜５０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄ
と、行プリデコーダ３０Ａ〜３０Ｄの構成および動作に
ついては、さらに後述する。

【００５７】リフレッシュカウンタコントローラ９０
は、４つのブロック２０Ａ〜２０Ｄのすべてにおいて、
同一のリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９に従
ってリフレッシュ動作が完了したか否かを検出する。こ
の検出は、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜
ＲＦＲＥＱ３のレベル変化を調べることによって行われ
る。４つのブロック２０Ａ〜２０Ｄにおけるリフレッシ
ュ動作が完了すると、リフレッシュカウンタコントロー
ラ９０は、リフレッシュカウンタ１００にカウントアッ
プ信号＃ＣＮＴＵＰを供給する。リフレッシュカウンタ
１００は、このカウントアップ信号＃ＣＮＴＵＰに応じ
てリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９の値を１
つカウントアップする。

【００５８】メモリチップ３００は、図４に示す回路の
他に、チップセレクト信号＃ＣＳやスヌーズ信号ＺＺに
従ってチップ内の回路の動作状態を制御するコントロー
ラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，
＃ＵＢに応じて入出力状態を制御するコントローラなど
を有しているが、図４では、図示の便宜上省略されてい
る。

【００５９】なお、本実施例においては、図４に示した
回路のうちで、メモリセルアレイ２０は本発明における
「メモリセルアレイ」に、ＡＴＤ回路１１０は「アドレ
ス遷移検出部」に、それぞれ相当する。また、行プリデ
コーダ３０Ａ〜３０Ｄ，ブロックコントローラ４０Ａ〜
４０Ｄ，リフレッシュ要求信号発生回路５０Ａ〜５０
Ｄ，リフレッシュタイマ７０，リフレッシュカウンタコ
ントローラ９０およびリフレッシュカウンタ１００で構
成される回路部分は、本発明における「リフレッシュ制
御部」に相当し、行プリデコーダ３０Ａ〜３０Ｄ，ブロ
ックコントローラ４０Ａ〜４０Ｄおよびアドレスバッフ
ァ６０で構成される回路部分は、「外部アクセス制御
部」に相当する。従って、行プリデコーダ３０Ａ〜３０
Ｄおよびブロックコントローラ４０Ａ〜４０Ｄは、「リ
フレッシュ制御部」としても、「外部アクセス制御部」
としても、機能することになる。

【００６０】Ｃ．ＡＴＤ信号の生成：それでは、本発明
の特徴であるＡＴＤ信号の立ち上がりから立ち下がりま
でのＨレベルの期間（すなわち、ＡＴＤ信号のパルス
幅）の設定の仕方について詳細に説明する。

【００６１】前述したように、ＡＴＤ回路を備えた擬似
ＳＲＡＭにおいては、ＡＴＤ信号を外部クロック信号の
代わりとして用い、メモリセルアレイに対する外部アク
セス動作やリフレッシュ動作の基準タイミングとしてお
り、これは本実施例においても同様である。

【００６２】すなわち、本実施例においては、後ほど詳
しく述べるとおり、ＡＴＤ回路１１０の生成するＡＴＤ
信号の立ち上がりのタイミングに基づいて、リフレッシ
ュ動作を開始するようにしており、また、ＡＴＤ信号の
立ち上がりのタイミングに基づいて、外部アクセス動作
を開始するようにしている。

【００６３】しかしながら、メモリセルアレイにおける
同じブロックに対して、リフレッシュの要求と外部アク
セスの要求が同時期に発生した場合には、まず、ＡＴＤ
信号の立ち上がりのタイミングに基づいてリフレッシュ
動作を開始した後、そのリフレッシュ動作の終了を待っ
てから、外部アクセス動作を開始するようにしている。

【００６４】また、一方において、外部装置（例えばＣ
ＰＵ）から半導体メモリ装置に供給されるアドレスに
は、前述したように、回路素子や信号線のばらつきなど
によって、アドレススキューが発生する場合がある。そ
のため、一般的に、半導体メモリ装置では、そのような
アドレススキューの発生を前提として、予め、どの程度
のアドレススキューまで動作保証をするか、つまり、ど
の程度のアドレススキューまで許容するかを示すアドレ
ススキュー許容範囲が設定されている。その許容範囲
は、通常は、１０〜２０ｎｓｅｃ程度である。

【００６５】そこで、本実施例においては、このような
ＡＴＤ信号に対する外部アクセス動作およびリフレッシ
ュ動作の基準タイミングの取り方や、予め設定されてい
るアドレススキュー許容範囲などの前提を踏まえた上
で、アドレススキュー発生による影響を排除する目的
で、ＡＴＤ信号の立ち上がりから立ち下がりまでのＨレ
ベルの期間（すなわち、ＡＴＤ信号のパルス幅）を、予
め設定されているアドレススキュー許容範囲以上の長さ
となるように設定すると共に、リフレッシュ動作が開始
された際のＡＴＤ信号の立ち上がりのタイミングからリ
フレッシュ動作が終了するまでの期間以下の長さとなる
ように設定している。

【００６６】それでは、次に、Ｈレベルの期間を上述し
たような期間に設定したＡＴＤ信号を、ＡＴＤ回路１１
０によってどのようにして生成するかについて、具体的
に説明する。

【００６７】図５は、図４におけるＡＴＤ回路１１０の
構成を示すブロック図である。ＡＴＤ回路１１０は、２
０ビットのアドレスＡ０〜Ａ１９の各ビットに対応した
２０個の遷移検出回路１１１と、２０入力ＯＲゲート１
１６と、アドレススキューを吸収するためのアドレスス
キューバッファ回路１１７と、を備えている。各遷移検
出回路１１１は、インバータ１１２と、２つのパルス発
生回路１１３，１１４と、ＯＲゲート１１５とを有して
いる。パルス発生回路１１３，１１４としては、例えば
ワンショットマルチバイブレータが使用される。また、
アドレススキューバッファ回路１１７としては、インバ
ータ１１８，１２０と、遅延回路１１９と、ＲＳラッチ
１２１とを有している。

【００６８】図６は、図５におけるアドレススキューバ
ッファ回路１１７内の遅延回路１１９の構成を示す回路
図である。図６に示すように、遅延回路１１９は、直列
に接続された４つのインバータ１２２〜１２５で構成さ
れており、各インバータがそれぞれ遅延素子を成してい
る。

【００６９】第１のパルス発生回路１１３は、アドレス
ビットＡ０の立ち上がりエッジに応じて、所定のパルス
幅を有するパルスを１つ生成する。また、インバータ１
１２と第２のパルス発生回路１１４は、アドレスビット
Ａ０の立ち下がりエッジに応じて、所定のパルス幅を有
するパルスを１つ生成する。従って、ＯＲゲート１１５
からは、アドレスビットＡ０の立ち上がりエッジと立ち
下がりエッジの各エッジ毎に、パルスが１つずつ出力さ
れる。これは、他のアドレスビットＡ１〜Ａ１９につい
ても同様である。

【００７０】２０入力ＯＲゲート１１６には、２０個の
遷移検出回路１１１の出力が入力されている。従って、
２０ビットの行アドレスＡ０〜Ａ１９の中の１つ以上の
ビットのレベルが変化すると、ＯＲゲート１１６から
は、図７（ａ）に示すような、パルス状のＯＡＴＤ信号
が出力される。

【００７１】図７は、図５および図６における要部信号
のレベル変化を示すタイミングチャートである。

【００７２】アドレススキューバッファ回路１１７で
は、インバータ１１８がＯＡＴＤ信号の極性を反転さ
せ、図７（ｂ）に示すようなＳＡＴＤ信号を生成し、Ｒ
Ｓラッチ１２１のセット端子と遅延回路１１９に入力さ
せる。遅延回路１１９では、ＳＡＴＤ信号を４つのイン
バータ１２２〜１２５によって順次遅延する。この遅延
回路１１９を介することにより、ＳＡＴＤ信号は、図７
（ｃ）〜（ｆ）に示すように、波形を維持したままで、
極性を反転させながら、時間ｔｄだけ遅延し、ＤＡＴＤ
信号となる。続いて、インバータ１２０が、このＤＡＴ
Ｄ信号の極性を反転させ、図７（ｇ）に示すようなＲＡ
ＴＤ信号を生成し、ＲＳラッチ１２１のリセット端子に
入力させる。この結果、ＲＳラッチ１２１では、ＳＡＴ
Ｄ信号の立ち下がりによってセット状態となり、その
後、ＲＡＴＤ信号の立ち下がりによってリセット状態と
なる。従って、ＲＳラッチ１２１の出力端子Ｑからは、
図７（ｈ）に示すように、ＳＡＴＤ信号の立ち下がりに
よってＬレベルからＨレベルに立ち上がり、ＲＡＴＤ信
号の立ち下がりによってＨレベルからＬレベルに立ち下
がるＡＴＤ信号が出力される。

【００７３】このＡＴＤ信号の立ち上がりから立ち下が
りまでのＨレベルの期間は、一定となっており、その長
さは、遅延回路１１９における遅延時間を適正に調整す
ることによって、容易に設定することができる。すなわ
ち、本実施例においては、最終的に得られるＡＴＤ信号
のＨレベルの期間が、アドレススキュー許容範囲以上
で、かつ、リフレッシュ動作が開始された際のＡＴＤ信
号の立ち上がりのタイミングからリフレッシュ動作が終
了するまでの期間以下の長さＴＷとなるように、遅延回
路１１９における遅延時間を設定している。

【００７４】以上のようなＡＴＤ回路１１０を用いるこ
とによって、Ｈレベルの期間を上述した長さに設定した
ＡＴＤ信号を生成することができる。

【００７５】図８は、アドレススキューが発生した場合
の図５および図６における要部信号のレベル変化を示す
タイミングチャートである。

【００７６】アドレススキューが発生すると、ＯＲゲー
ト１１６から出力されるＯＡＴＤ信号としては、例え
ば、図８（ａ）に示すように、短時間の間に２つのパル
スが立ち上がることになる。しかしながら、アドレスス
キューバッファ回路１１７では、このようなＯＡＴＤ信
号の極性を反転させたＳＡＴＤ信号（図８（ｂ））がＲ
Ｓラッチ１２１のセット端子に入力され、ＳＡＴＤ信号
を遅延して反転させたＲＡＴＤ信号（図８（ｇ））がＲ
Ｓラッチ１２１のリセット端子に、それぞれ、入力され
る。そのため、ＲＳラッチ１２１では、ＳＡＴＤ信号
の、極性反転された１つ目のパルスの立ち下がりによっ
てセット状態となり、その後、ＲＡＴＤ信号の１つ目の
パルスの立ち下がりによってリセット状態となり、ＲＳ
ラッチ１２１の出力端子Ｑからは、図８（ｈ）に示すよ
うに、ＳＡＴＤ信号の、極性反転された１つ目のパルス
の立ち下がりによってＬレベルからＨレベルに立ち上が
り、ＲＡＴＤ信号の１つ目のパルスの立ち下がりによっ
てＨレベルからＬレベルに立ち下がるＡＴＤ信号が出力
される。

【００７７】このとき、ＡＴＤ信号のＨレベルの期間
は、前述したとおり、遅延回路１１９によって、アドレ
ススキュー許容範囲以上で、かつ、リフレッシュ動作が
開始された際のＡＴＤ信号の立ち上がりのタイミングか
らリフレッシュ動作が終了するまでの期間以下の長さＴ
Ｗとなるように設定されているため、上記した如くアド
レススキューが発生しても、そのアドレススキューの長
さはＨレベルの期間の長さＴＷよりも短く、図８（ｂ）
に示すＳＡＴＤ信号の、極性反転された２つ目のパルス
の立ち下がりは、図８（ｇ）に示すＲＡＴＤ信号の１つ
目のパルスの立ち下がりよりも後になることはない。つ
まり、ＲＳラッチ１２１のセット端子に入力されるＳＡ
ＴＤ信号の、極性反転された２つ目のパルスは、ＲＳラ
ッチ１２１がセット状態にあるときに立ち下がることに
なるので、ＲＳラッチ１２１の状態は、ＳＡＴＤ信号
の、極性反転された２つ目のパルスの立ち下がりによっ
ては何ら変化しない。よって、上記したようなアドレス
スキューが発生したとしても、ＲＳラッチ１２１の出力
端子Ｑから最終的に出力されるＡＴＤ信号としては、短
時間の間に２つのパルスが立ち上がることはない。

【００７８】ちなみに、ＲＳラッチ１２１のリセット端
子に入力されるＲＡＴＤ信号の２つ目のパルスも、ＲＳ
ラッチ１２１がリセット状態にあるときに立ち下がるこ
とになるので、ＲＳラッチ１２１の状態は、ＲＡＴＤ信
号の２つ目のパルスの立ち下がりによっても何ら変化し
ない。

【００７９】従って、以上のようなＡＴＤ回路１１０を
用いることによって、アドレススキューが発生したとし
ても、短時間の間に２つのパルスが立ち上がるようなＡ
ＴＤ信号を生成することはなく、適正なＡＴＤ信号を生
成することができる。

【００８０】以上説明したように、本実施例によれば、
ＡＴＤ信号のＨレベルの期間はアドレススキューが発生
したとしても、ＡＴＤ信号として新たなパルスが立ち上
がることはないため、ＡＴＤ信号のＨレベルの期間をア
ドレススキュー許容範囲以上の長さに設定することによ
って、ＡＴＤ信号として短時間の間に２つのパルスが立
ち上がることがなく、適正なＡＴＤ信号を生成すること
ができる。

【００８１】また、本実施例によれば、上述したとお
り、外部アクセス動作はＡＴＤ信号の立ち下がりのタイ
ミングに基づいて開始されるため、ＡＴＤ信号のＨレベ
ルの期間をアドレススキュー許容範囲以上の長さに設定
することによって、外部アクセス動作が開始してからの
アドレススキューが発生する確率は極めて低くなり、外
部アクセス動作はアドレススキューの発生による影響を
受けることなく、正常に行うことができる。

【００８２】一方、アクセス時間は、通常、アドレス変
化があった時点（すなわち、ＡＴＤ信号の立ち上がり時
点）からカウントするが、ＡＴＤ信号のＨレベルの期間
が長くなると、外部アクセス動作の開始時刻も遅れるた
め、その分、アクセス時間が長くなってしまう。しかし
ながら、上述したとおり、メモリセルアレイの同じブロ
ックに対しリフレッシュと外部アクセスの要求が同時期
に発生した場合には、外部アクセス動作は必ずリフレッ
シュ動作の終了を待ってから開始するため、アクセス時
間の最大値は、このときのアクセス時間、すなわち、ア
ドレス変化があった時点（すなわち、ＡＴＤ信号の立ち
上がり時点）からリフレッシュ動作が終了する時点まで
の期間より短くなることはない。よって、本実施例によ
れば、上記したように、ＡＴＤ信号のＨレベルの期間
を、リフレッシュ動作が開始された際のＡＴＤ信号の立
ち上がりのタイミングからリフレッシュ動作が終了する
までの期間以下の長さに設定しているので、アクセス時
間の最大値を、上述のリフレッシュと外部アクセスの要
求が同時期に発生した場合におけるアクセス時間の範囲
内に抑えることができ、それ以上長くなることはない。

【００８３】Ｄ．リフレッシュ制御部および外部アクセ
ス制御部の構成および動作：図９は、図４の第１のブロ
ックコントローラ４０Ａの構成を示すブロック図であ
る。なお、他のブロックコントローラ４０Ｂ〜４０Ｄも
図９と同じ構成を有している。

【００８４】ブロックコントローラ４０Ａは、外部アク
セス実施信号＃ＥＸ０を発生させる外部アクセス実施信
号発生回路４２と、リフレッシュ実施信号＃ＲＦ０を発
生させるリフレッシュ実施信号発生回路４４と、リフレ
ッシュ実施信号＃ＲＦ０に応じてリセット信号ＲＳＴ０
を発生させるリセット信号発生回路４６とを備えてい
る。外部アクセス実施信号発生回路４２には、チップセ
レクト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１と、
ＡＴＤ信号と、リフレッシュ要求信号発生回路５０Ａか
らのリフレッシュ要求信号ＲＦＲＥＱ０とが供給されて
いる。また、リフレッシュ実施信号発生回路４４には、
ＡＴＤ信号と、リフレッシュ要求信号発生回路５０Ａか
らのリフレッシュ要求信号ＲＦＲＥＱ０とが供給されて
いる。

【００８５】リフレッシュ要求信号発生回路５０Ａに
は、スヌーズ信号ＺＺとリフレッシュタイミング信号Ｒ
ＦＴＭとＡＴＤ信号とが入力されている。リフレッシュ
要求信号発生回路５０Ａは、スヌーズ信号ＺＺがＬレベ
ルのとき（すなわち、スヌーズ状態）には、リフレッシ
ュタイミング信号ＲＦＴＭの立ち上がりエッジに応じて
直ちにリフレッシュ要求信号ＲＦＲＥＱ０をＨレベルに
立ち上げる。一方、スヌーズ信号ＺＺがＨレベル（すな
わち、オペレーションサイクルおよびスタンバイサイク
ル）のときには、リフレッシュタイミング信号ＲＦＴＭ
が立ち上がった後に発生するＡＴＤ信号の立ち上がりの
タイミングに応じてリフレッシュ要求信号ＲＦＲＥＱ０
をＨレベルに立ち上げる。

【００８６】図９のリフレッシュ実施信号発生回路４４
は、ＡＴＤ信号がＨレベルであって、リフレッシュ要求
信号発生回路５０Ａからのリフレッシュ要求信号ＲＦＲ
ＥＱ０がＨレベル（アクティブ）のときには、第１のブ
ロック２０Ａに対してリフレッシュが要求されていると
して、リフレッシュ実施信号＃ＲＦ０をアクティブ（Ｌ
レベル）に設定する。なお、リフレッシュ実施信号＃Ｒ
Ｆ０がアクティブ（Ｌレベル）になると、ブロック２０
Ａ（図４）内のリフレッシュアドレスＲＦＡ８〜ＲＦＡ
１９によって選択されたワード線が活性化され、そのワ
ード線上のすべてのメモリセルについてリフレッシュが
実施される。ＡＴＤ信号がＨレベルであっても、リフレ
ッシュ要求信号ＲＦＲＥＱ０がＬレベル（非アクティ
ブ）場合には、ブロック２０Ａに対するリフレッシュ要
求が無いものとして、リフレッシュ実施信号＃ＲＦ０を
非アクティブ（Ｈレベル）に設定する。

【００８７】図９のリセット信号発生回路４６は、リフ
レッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じ
て、短パルス状のリセット信号ＲＳＴ０を発生する。こ
のリセット信号発生回路４６は、例えばワンショットマ
ルチバイブレータで構成される。リフレッシュ要求信号
発生回路５０Ａは、リセット信号発生回路４６から供給
されたリセット信号ＲＳＴ０に従ってリフレッシュ要求
信号ＲＦＲＥＱ０をＬレベルに戻す。これにより、ブロ
ック２０Ａに対するリフレッシュ要求が解除される。

【００８８】図１０は、図９の外部アクセス実施信号発
生回路４２の構成を示すブロック図である。外部アクセ
ス実施信号発生回路４２は、ＲＳラッチ４１０およびイ
ンバータ４１１と、セット信号生成回路４２０と、リセ
ット信号生成回路４３０とを備えている。セット信号生
成回路４２０からの出力信号Ｑ４２０はＲＳラッチ４１
０のセット端子Ｓに入力され、リセット信号生成回路４
３０からの出力信号Ｑ４３０はＲＳラッチ４１０のリセ
ット端子Ｒに入力される。

【００８９】セット信号生成回路４２０は、インバータ
４２１，４２５，４２７とデコーダ４２２と３入力ＡＮ
Ｄゲート４２３とパルス発生回路４２４とＡＮＤゲート
４２６を備えている。デコーダ４２２は、供給されるブ
ロックアドレスＡ０〜Ａ１の値が第１のブロック２０Ａ
を示す”０”となる場合には、その出力をＨレベルと
し、他の場合にはＬレベルとする。ＡＮＤゲート４２６
には、インバータ４２７によって極性反転されたリフレ
ッシュ要求信号ＲＦＲＥＱ０と、デコーダ４２２の出力
信号とが入力され、その出力は、３入力ＡＮＤゲート４
２３に与えられる。３入力ＡＮＤゲート４２３には、Ａ
ＮＤゲート４２６からの出力信号の他、インバータ４２
５によって極性反転されたＡＴＤ信号と、インバータ４
２１によって極性反転されたチップセレクト信号＃ＣＳ
とが入力されている。そして、ＡＮＤゲート４２３の出
力は、パルス発生回路４２４に与えられる。

【００９０】セット信号生成回路４２０は、基本的に、
第１のブロックコントローラ４０Ａに関連する第１のブ
ロック２０Ａに対して外部アクセスが要求されている際
に、ＡＴＤ信号の立ち下がりのタイミングに基づいて、
外部アクセス実施信号＃ＥＸ０をアクティブ（Ｌレベ
ル）に設定する。すなわち、セット信号生成回路４２０
は、チップセレクト信号＃ＣＳがＬレベル（アクティ
ブ）であり、かつ、ブロックアドレスＡ０〜Ａ１の値
が”０”のときには、ブロック２０Ａに対して外部アク
セスが要求されているものと判断し、ＡＴＤ信号の立ち
下がりのタイミングに基づいて、ＲＳラッチ４１０のセ
ット端子Ｓにパルス信号Ｑ４２０を供給する。

【００９１】ＲＳラッチ４１０およびインバータ４１１
は、パルス信号Ｑ４２０に従って外部アクセス実施信号
＃ＥＸ０をアクティブ（Ｌレベル）に設定する。なお、
外部アクセス実施信号＃ＥＸ０がアクティブ（Ｌレベ
ル）になると、ブロック２０Ａ（図４）内の行アドレス
Ａ８〜Ａ１９によって選択されたワード線が活性化さ
れ、外部アクセスが実施される。

【００９２】リセット信号生成回路４３０は、２つのパ
ルス発生回路４３４，４３８と２入力ＯＲゲート４３６
とを備えている。第１のパルス発生回路４３４は、チッ
プセレクト信号＃ＣＳの立ち上がりエッジに伴いパルス
を発生させる回路である。２入力ＯＲゲート４３６に
は、ＡＴＤ信号と第１のパルス発生回路４３４の出力信
号とが入力されている。そして、ＯＲゲート４３６の出
力は、第２のパルス発生回路４３８に与えられる。

【００９３】従って、リセット信号生成回路４３０は、
ＡＴＤ信号がＨレベルに立ち上がったとき、または、チ
ップセレクト信号＃ＣＳがＨレベル（非アクティブ）に
立ち上がったときに、ＲＳラッチ４１０のリセット端子
Ｒにパルス信号Ｑ４３０を供給する。ＲＳラッチ４１０
およびインバータ４１１は、パルス信号Ｑ４３０に従っ
て外部アクセス実施信号＃ＥＸ０を非アクティブ（Ｈレ
ベル）に設定する。

【００９４】一方、前述したとおり、ＡＴＤ信号は、そ
のＨレベルの期間（すなわち、ＡＴＤ信号のパルス幅）
を、リフレッシュ動作が開始された際のＡＴＤ信号の立
ち上がりのタイミングからリフレッシュ動作が終了する
までの期間、つまり、例えば、図１２（ｋ）に示すリフ
レッシュ要求信号ＲＦＲＥＱ０のＨレベルの期間（すな
わち、リフレッシュ要求信号ＲＦＲＥＱ０のパルス幅）
ＲＷ以下の長さＴＷとなるように設定されている。従っ
て、ＡＴＤ信号はリフレッシュ要求信号ＲＦＲＥＱ０の
立ち下がりと同時か、それよりも早いタイミングで立ち
下がることになる。

【００９５】従って、第１のブロックコントローラ４０
Ａに関連する第１のブロック２０Ａに対して外部アクセ
スが要求されている際に、同じ第１のブロック２０Ａに
対して、リフレッシュも要求されている場合には、ＡＴ
Ｄ信号の立ち下がりのタイミングではなく、リフレッシ
ュ要求信号ＲＦＲＥＱ０の立ち下がりのタイミングに基
づいて、外部アクセス実施信号＃ＥＸ０をアクティブ
（Ｌレベル）に設定する。すなわち、セット信号生成回
路４２０は、チップセレクト信号＃ＣＳがＬレベル（ア
クティブ）であり、かつ、ブロックアドレスＡ０〜Ａ１
の値が”０”のときであって、リフレッシュ要求信号Ｒ
ＦＲＥＱ０がＨレベル（アクティブ）のときには、ブロ
ック２０Ａに対して外部アクセスとリフレッシュが要求
されているものと判断し、ＡＴＤ信号の立ち下がりのタ
イミングに代えて、リフレッシュ要求信号ＲＦＲＥＱ０
の立ち下がりのタイミングに基づいて、ＲＳラッチ４１
０のセット端子Ｓにパルス信号Ｑ４２０を供給する。

【００９６】この結果、ブロック２０Ａに対して外部ア
クセスの要求があり、リフレッシュの要求もある場合に
は、外部アクセス実施信号＃ＥＸ０は、ＡＴＤ信号がＬ
レベルに立ち下がっても、ブロック２０Ａに対するリフ
レッシュが終了するまで非アクティブ（Ｈレベル）のま
ま保持され、リフレッシュが終了し、リフレッシュ要求
信号ＲＦＲＥＱ０がＬレベル（非アクティブ）に立ち下
がった後に、アクティブ（Ｌレベル）に設定される。こ
うして外部アクセス実施信号＃ＥＸ０がアクティブ（Ｌ
レベル）になると、ブロック２０Ａに対する外部アクセ
ス動作が開始される。

【００９７】ブロックコントローラ４０Ａ（図９）から
出力された外部アクセス実施信号＃ＥＸ０やリフレッシ
ュ実施信号＃ＲＦ０は、ブロック２０Ａ内の行プリデコ
ーダ３０Ａ（図４）に供給される。

【００９８】図１１は、図４の第１の行プリデコーダ３
０Ａの構成を示すブロック図である。行プリデコーダ３
０Ａは、２つのスイッチ＆ラッチ回路３４，３６と、判
定回路３８とを備えている。なお、他の行プリデコーダ
３０Ｂ〜３０Ｄも図１１と同じ構成を有している。

【００９９】判定回路３８には、ブロックコントローラ
４０Ａから外部アクセス実施信号＃ＥＸ０とリフレッシ
ュ実施信号＃ＲＦ０とが供給されている。判定回路３８
は、第１のスイッチ＆ラッチ回路３４に外部アクセス実
施信号＃ＥＸ０に応じた制御信号ＬＥＸを供給し、第２
のスイッチ＆ラッチ回路３６にリフレッシュ実施信号＃
ＲＦ０に応じた制御信号ＬＲＦを供給する。

【０１００】外部アクセス実施信号＃ＥＸ０がアクティ
ブ（Ｌレベル）の場合には、第１のスイッチ＆ラッチ回
路３４は、制御信号ＬＥＸに従って、外部装置から供給
された行アドレスＡ８〜Ａ１９をラッチして第１のブロ
ック２０Ａ内の行デコーダ２４Ａに供給する。また、こ
の場合には、第２のスイッチ＆ラッチ回路３６は、制御
信号ＬＲＦに従って、その出力を禁止している。

【０１０１】一方、リフレッシュ実施信号＃ＲＦ０がア
クティブ（Ｌレベル）の場合には、第２のスイッチ＆ラ
ッチ回路３６は、制御信号ＬＲＦに従って、リフレッシ
ュカウンタ１００（図４）から供給されたリフレッシュ
アドレスＲＦＡ８〜ＲＦＡ１９をラッチして行デコーダ
２４Ａに供給する。また、この場合には、第１のスイッ
チ＆ラッチ回路３４は、制御信号ＬＥＸに従って、その
出力を禁止している。

【０１０２】なお、ブロックコントローラ４０Ａ（図
９）は、２つの実施信号＃ＥＸ０，＃ＲＦ０を同時にア
クティブ（Ｌレベル）にすることが無いように構成され
ている。２つの実施信号＃ＥＸ０，＃ＲＦ０がいずれも
非アクティブ（Ｈレベル）のときには、行プリデコーダ
３０Ａは、行デコーダ２４ＡにアドレスＡ８〜Ａ１９，
ＲＦＡ８〜ＲＦＡ１９を供給しない。

【０１０３】このように、行プリデコーダ３０Ａは、２
つの実施信号＃ＥＸ０，＃ＲＦ０のレベルに応じて、行
アドレスＡ８〜Ａ１９とリフレッシュアドレスＲＦＡ８
〜ＲＦＡ１９とのうちの一方を選択して、ブロック２０
Ａ（図４）内の行デコーダ２４Ａに供給する。そして、
行デコーダ２４Ａは、行プリデコーダ３０Ａから行アド
レスＡ８〜Ａ１９またはリフレッシュアドレスＲＦＡ８
〜ＲＦＡ１９が供給されているときに、各アドレスＡ８
〜Ａ１９またはＲＦＡ８〜ＲＦＡ１９に従って選択され
るブロック２０Ａ内の１本のワード線を活性化状態とす
る。

【０１０４】Ｅ．ＡＴＤ信号に基づく外部アクセスおよ
びリフレッシュの動作：それでは、オペレーションサイ
クルにおいて、上述したような適正に生成されたＡＴＤ
信号に基づいて、外部アクセス動作およびリフレッシュ
動作がどのように行われるかについて、具体的に説明す
る。

【０１０５】図１２は、オペレーションサイクルにおい
てリフレッシュ要求があった場合の第１のブロックコン
トローラ４０Ａ（図９）の動作を示すタイミングチャー
トである。オペレーションサイクルでは、チップセレク
ト信号＃ＣＳ（図１２（ｂ））がＬレベル（アクティ
ブ）となり、かつ、スヌーズ信号ＺＺ（図１２（ｃ））
がＨレベルとなる。時刻ｔ１〜ｔ７では、ＡＴＤ信号
（図１２（ａ））の立ち上がりエッジが形成されてお
り、各時刻から始まるオペレーションサイクルは７つ連
続している。そして、この７つの連続するオペレーショ
ンサイクル期間中に、リフレッシュ要求が生じている。

【０１０６】時刻ｔ１から始まる第１のサイクルでは、
ブロックアドレスＡ０〜Ａ１（図１２（ｄ））の値が”
０”となっており、第１のブロック２０Ａに対する外部
アクセスが要求されている。一方、このサイクルでは、
まだ、リフレッシュが要求されておらず、すなわち、図
９のリフレッシュ要求信号発生回路５０Ａに与えられる
リフレッシュタイミング信号ＲＦＴＭ（図１２（ｊ））
がＬレベルのままであり、第１のブロックコントローラ
４０Ａ内の外部アクセス実施信号発生回路４２およびリ
フレッシュ実施信号発生回路４４に与えられるリフレッ
シュ要求信号ＲＦＲＥＱ０（図１２（ｋ））もＬレベル
のままである。

【０１０７】従って、図１０のセット信号生成回路４２
０では、ＡＴＤ信号の立ち下がりのタイミングに基づい
て、パルス信号Ｑ４２０を出力する（図１２（ｆ））。
そして、ＲＳラッチ４１０およびインバータ４１１は、
パルス信号Ｑ４２０に応じて外部アクセス実施信号＃Ｅ
Ｘ０（図１２（ｉ））をＬレベル（アクティブ）に設定
する。

【０１０８】また、図９のリフレッシュ実施信号発生回
路４４から出力されるリフレッシュ実施信号＃ＲＦ０
（図１２（ｌ））はＨレベル（非アクティブ）のままで
あり、リセット信号発生回路４６から出力されるリセッ
ト信号ＲＳＴ０（図１２（ｍ））はＬレベルのままであ
る。

【０１０９】時刻ｔ２から始まる第２のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が”０”から”１”に
変化しており、また、行アドレスＡ８〜Ａ１９（図１２
（ｅ））の値が”ｐ”から”ｑ”に変化している。従っ
て、ＡＴＤ信号は、そのアドレス変化に従ってＬレベル
からＨレベルに立ち上がり、図１０のリセット信号生成
回路４３０は、そのＡＴＤ信号の立ち上がりのタイミン
グに応じてパルス信号Ｑ４３０（図１２（ｈ））を出力
する。ＲＳラッチ４１０およびインバータ４１１は、パ
ルス信号Ｑ４３０に応じて外部アクセス実施信号＃ＥＸ
０をＨレベル（非アクティブ）に設定する。

【０１１０】しかしながら、前述の如く、ブロックアド
レスＡ０〜Ａ１の値は第２のブロック２０Ｂを示す”
１”になっているため、第１のブロック２０Ａに対する
外部アクセスは要求されていない。従って、図１０のセ
ット信号生成回路４２０は、その後、ＡＴＤ信号が立ち
下がっても、パルス信号Ｑ４２０を出力しない（図１２
（ｆ））。そのため、ＲＳラッチ４１０およびインバー
タ４１１も、外部アクセス実施信号＃ＥＸ０（図１２
（ｉ））をＨレベル（非アクティブ）のまま保持する。

【０１１１】一方、図１２（ｊ）に示すように、第２の
サイクル期間中に、リフレッシュタイミング信号ＲＦＴ
ＭがＨレベルに立ち上がっている。リフレッシュ要求信
号発生回路５０Ａ（図９）は、ＡＴＤ信号（図１２
（ａ））の次の立ち上がりエッジ（時刻ｔ３）に同期し
て、リフレッシュ要求信号ＲＦＲＥＱ０（図１２
（ｋ））をＨレベルに設定し、第１のブロック２０Ａに
対してリフレッシュを要求する。なお、前述のように、
リフレッシュ要求信号ＲＦＲＥＱ０は、第１のブロック
２０Ａにおいてリフレッシュが終了するまでＨレベルに
保たれる。

【０１１２】時刻ｔ３から始まる第３のサイクルでは、
上述した如く、リフレッシュ要求信号ＲＦＲＥＱ０がＨ
レベルに設定されており、第１のブロック２０Ａに対し
てリフレッシュが要求されているが、ブロックアドレス
Ａ０〜Ａ１の値が”０”となっており、第１のブロック
２０Ａに対して外部アクセスも要求されている。このと
き、図９のリフレッシュ実施信号発生回路４４は、リフ
レッシュ要求信号ＲＦＲＥＱ０とＡＴＤ信号に基づい
て、リフレッシュ実施信号＃ＲＦ０（図１２（ｌ））を
Ｌレベル（アクティブ）に設定し、第１のブロック２０
Ａではリフレッシュ動作が優先して実施される。

【０１１３】このとき、図１１の第１の行プリデコーダ
３０Ａは、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９
を選択して第１の行デコーダ２４Ａに供給する。従っ
て、第１のブロック２０Ａでは、リフレッシュアドレス
ＲＦＡ８〜ＲＦＡ１９（図１２（ｎ））によって選択さ
れた”ｎ”番目のワード線が活性化され、そのワード線
上のすべてのメモリセルについてリフレッシュが実施さ
れる。

【０１１４】第３のサイクルにおいて、リフレッシュ動
作を行うために十分な時間が経過すると、リフレッシュ
実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ
０をＨレベル（非アクティブ）に立ち上げる。リセット
信号発生回路４６は、リフレッシュ実施信号＃ＲＦ０の
立ち上がりエッジに応じて短パルス状のリセット信号Ｒ
ＳＴ０（図１２（ｍ））を発生する。そして、リフレッ
シュ要求信号発生回路５０Ａ（図９）は、リセット信号
ＲＳＴ０に応じて、リフレッシュ要求信号ＲＦＲＥＱを
Ｌレベルに戻す。これにより、第１のブロック２０Ａに
関するリフレッシュ動作が完了する。

【０１１５】一方、前述したとおり、第３のサイクルで
は、ブロックアドレスＡ０〜Ａ１の値が”０”となって
おり、第１のブロック２０Ａに対して外部アクセスも要
求されているので、図１０のセット信号生成回路４２０
は、第１のブロック２０Ａに関するリフレッシュ動作の
完了を待って、リフレッシュ要求信号ＲＦＲＥＱ（図１
２（ｋ））の立ち下がりのタイミングに基づいて、パル
ス信号Ｑ４２０を出力する（図１２（ｆ））。そして、
ＲＳラッチ４１０およびインバータ４１１は、パルス信
号Ｑ４２０に応じて外部アクセス実施信号＃ＥＸ０（図
１２（ｉ））をＬレベル（アクティブ）に設定する。

【０１１６】時刻ｔ４から始まる第４のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が”０”から”１”に
変化している。従って、図１０のリセット信号生成回路
４３０は、第２のサイクルと同様に、ＡＴＤ信号の立ち
上がりのタイミングに応じてパルス信号Ｑ４３０（図１
２（ｈ））を出力し、ＲＳラッチ４１０およびインバー
タ４１１は、パルス信号Ｑ４３０に応じて外部アクセス
実施信号＃ＥＸ０をＨレベル（非アクティブ）に設定す
る。

【０１１７】また、ブロックアドレスＡ０〜Ａ１の値は
第２のブロック２０Ｂを示す”１”になっており、第１
のブロック２０Ａに対する外部アクセスは要求されてい
ないので、図１０のセット信号生成回路４２０は、第２
のサイクルと同様に、その後、ＡＴＤ信号が立ち下がっ
ても、パルス信号Ｑ４２０を出力せず（図１２
（ｆ））、ＲＳラッチ４１０およびインバータ４１１
も、外部アクセス実施信号＃ＥＸ０（図１２（ｉ））を
Ｈレベル（非アクティブ）のまま保持する。

【０１１８】時刻ｔ５から始まる第５のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が”０”に変化してお
り、第１のブロック２０Ａに対する外部アクセスが要求
されている。このとき、第１および第３のサイクルと同
様に、パルス信号Ｑ４２０が出力され、図１０のセット
信号生成回路４２０では、ＡＴＤ信号の立ち下がりのタ
イミングに基づいて、パルス信号Ｑ４２０を出力し（図
１２（ｆ））、ＲＳラッチ４１０およびインバータ４１
１は、パルス信号Ｑ４２０に応じて外部アクセス実施信
号＃ＥＸ０（図１２（ｉ））をＬレベル（アクティブ）
に設定する。

【０１１９】時刻ｔ６から始まる第６のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が”０”のままである
が、行アドレスＡ８〜Ａ１９の値は”ｑ”から”ｒ”に
変化している。従って、図１０のリセット信号生成回路
４３０は、第２および第４のサイクルと同様に、ＡＴＤ
信号の立ち上がりのタイミングに応じてパルス信号Ｑ４
３０（図１２（ｈ））を出力し、ＲＳラッチ４１０およ
びインバータ４１１は、パルス信号Ｑ４３０に応じて外
部アクセス実施信号＃ＥＸ０をＨレベル（非アクティ
ブ）に設定する。

【０１２０】しかし、このとき、上記の如く、ブロック
アドレスＡ０〜Ａ１の値は”０”のままであり、第１の
ブロック２０Ａに対する外部アクセスが要求されている
ので、その後、図１０のセット信号生成回路４２０が、
ＡＴＤ信号の立ち下がりのタイミングに基づいて、パル
ス信号Ｑ４２０を出力し（図１２（ｆ））、ＲＳラッチ
４１０およびインバータ４１１は、パルス信号Ｑ４２０
に応じて外部アクセス実施信号＃ＥＸ０（図１２
（ｉ））を再度Ｌレベル（アクティブ）に設定する。

【０１２１】時刻ｔ７から始まる第７のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が”０”から”２”に
変化している。従って、図１０のリセット信号生成回路
４３０は、第２、第４および第６のサイクルと同様に、
ＡＴＤ信号の立ち上がりのタイミングに応じてパルス信
号Ｑ４３０（図１２（ｈ））を出力し、ＲＳラッチ４１
０およびインバータ４１１は、パルス信号Ｑ４３０に応
じて外部アクセス実施信号＃ＥＸ０をＨレベル（非アク
ティブ）に設定する。

【０１２２】また、上記の如くブロックアドレスＡ０〜
Ａ１の値は第３のブロック２０Ｃを示す”２”に変化し
ており、第１のブロック２０Ａに対する外部アクセスは
要求されていないので、図１０のセット信号生成回路４
２０は、第２および第４のサイクルと同様に、その後、
ＡＴＤ信号が立ち下がっても、パルス信号Ｑ４２０を出
力せず（図１２（ｆ））、ＲＳラッチ４１０およびイン
バータ４１１も、外部アクセス実施信号＃ＥＸ０（図１
２（ｉ））をＨレベル（非アクティブ）のまま保持す
る。

【０１２３】時刻ｔ８の前に、チップセレクト信号＃Ｃ
ＳはＨレベル（非アクティブ）に立ち上がっている。こ
のとき、図１０のリセット信号生成回路４３０内の第１
のパルス発生回路４３４はパルス信号Ｑ４３４（図１２
（ｇ））を出力するので、リセット信号生成回路４３０
からはパルス信号Ｑ４３０が出力される。しかし、こＲ
Ｓラッチ４１０はリセット状態であるので、パルス信号
Ｑ４３０が入力されても、ＲＳラッチ４１０の状態は変
化せず、従って、外部アクセス実施信号＃ＥＸ０（図１
２（ｉ））はＨレベル（非アクティブ）のまま保持され
る。

【０１２４】図１３は、図１２に示すオペレーションサ
イクルにおける各ブロックコントローラ４０Ａ〜４０Ｄ
の動作とワード線の状態を示すタイミングチャートであ
る。図１３（ａ）〜（ｅ），（ｒ）は、図１２（ａ）〜
（ｅ），（ｎ）と同じである。また、第１のブロックコ
ントローラ４０Ａに関する各信号＃ＥＸ０（図１３
（ｆ）），ＲＦＲＥＱ０（図１３（ｊ））は、図１２
（ｉ），（ｋ）と同じである。その他、図１３（ｇ）〜
（ｉ）は、各ブロックコントローラ４０Ｂ〜４０Ｄから
出力される外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３を
示しており、図１３（ｋ）〜（ｍ）は、各ブロックコン
トローラ４０Ｂ〜４０Ｄから出力されるリフレッシュ実
施信号♯ＲＦ１〜♯ＲＦ３を示している。さらに、図１
３（ｎ）〜（ｑ）は、各ブロック２０Ａ〜２０Ｄ（図
４）のサブアレイ２２Ａ〜２２Ｄ内のワード線ＷＬの状
態を示している。なお、各サブアレイ内には、複数本の
ワード線が含まれているが、１つのサブアレイ内では２
本以上のワード線は同時に活性化されない。例えば、図
１３（ｎ）では、サブアレイ２２Ａ内で順次活性化され
る異なるワード線が同じタイミングチャート上に描かれ
ている。Ｈレベルに立ち上がっているワード線ＷＬｐ，
ＷＬｎ，ＷＬｑ，ＷＬｒは、活性化された異なるワード
線をそれぞれ示している。

【０１２５】第１のサイクルでは、第１のブロック２０
Ａに対して外部アクセスが要求されているので（図１３
（ｄ））、図１３（ｆ）〜（ｉ）に示すように、第１の
外部アクセス実施信号＃ＥＸ０のみがＬレベル（アクテ
ィブ）に設定され、第１のサブアレイ２２Ａ内のメモリ
セルに対して外部アクセスが実施される。従って、第１
のサイクルでは、図１３（ｎ）〜（ｑ）に示すように、
第１のサブアレイ２２Ａ内の、行アドレスＡ８〜Ａ１９
（図１３（ｅ））によって選択された”ｐ”番目のワー
ド線ＷＬｐのみが活性化され、他のサブアレイ２２Ｂ〜
２２Ｄ内のワード線はいずれも活性化されない。

【０１２６】第２のサイクルでは、ブロックアドレスＡ
０〜Ａ１の値が第２のブロック２０Ｂを示す”１”に変
化しており（図１３（ｄ））、第２のブロック２０Ｂに
対する外部アクセスが要求されている。従って、第２の
ブロックコントローラ４０Ｂは、ＡＴＤ信号の立ち下が
りのタイミングに基づいて、第２の外部アクセス実施信
号＃ＥＸ１（図１３（ｇ））をＬレベル（アクティブ）
に設定し、それにより、第２のサブアレイ２２Ｂ内のメ
モリセルに対して外部アクセスが実施される。よって、
第２のサイクルでは、図１３（ｎ）〜（ｑ）に示すよう
に、第１のサブアレイ２２Ａ内の”ｐ”番目のワード線
ＷＬｐが非活性化され、第２のサブアレイ２２Ｂ内の、
行アドレスＡ８〜Ａ１９（図１３（ｅ））によって選択
された”ｑ”番目のワード線ＷＬｑのみが活性化され
る。

【０１２７】また、前述したように、第２のサイクル期
間中に、リフレッシュタイミング信号ＲＦＴＭ（図１２
（ｊ））がＨレベルに立ち上がると、第３のサイクルで
は、リフレッシュ要求信号ＲＦＲＥＱ０（図１２
（ｋ））と同様に、他のすべてのリフレッシュ要求信号
ＲＦＲＥＱ１〜ＲＦＲＥＱ３もＨレベルに設定され、各
ブロック２０Ａ〜２０Ｄに対するリフレッシュが要求さ
れる。

【０１２８】従って、第３のサイクルでは、外部アクセ
スが要求されているか否かに関わらず、まず、すべての
ブロック２０Ａ〜２０Ｄにおいて、リフレッシュが実施
される。すなわち、第３のサイクルでは、まず、すべて
の外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３（図１３
（ｆ）〜（ｉ））はＨレベル（非アクティブ）に設定さ
れたまま、すべてのリフレッシュ実施信号＃ＲＦ０〜＃
ＲＦ３（図１３（ｊ）〜（ｍ））がＬレベル（アクティ
ブ）に設定される。これにより、第３のサイクルでは、
すべてのサブアレイ２２Ａ〜２２Ｄ内の、リフレッシュ
アドレスＲＦＡ８〜ＲＦＡ１９（図１３（ｒ））によっ
て選択された”ｎ”番目のワード線ＷＬｎが活性化され
（図１３（ｎ）〜（ｑ））、そのワード線ＷＬｎ上のす
べてのメモリセルについてリフレッシュが実施される。
その後、リフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３がＨ
レベルに立ち上がると、リフレッシュ要求信号ＲＦＲＥ
Ｑ０（図１２（ｋ））と同様に、他のすべてのリフレッ
シュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３もＬレベルに
戻り、すべてのブロック２０Ａ〜２０Ｄに関するリフレ
ッシュ動作が完了する。図４のリフレッシュカウンタコ
ントローラ９０は、すべてのリフレッシュ要求信号ＲＦ
ＲＥＱ０〜ＲＦＲＥＱ３がＬレベルに戻ると、カウント
アップ信号＃ＣＮＴＵＰを発生する。

【０１２９】こうして、第３のサイクルにおいて、すべ
てのブロック２０Ａ〜２０Ｄに関するリフレッシュ動作
が完了すると、図１２で述べたとおり、続いて、第３の
サイクルにおいて外部アクセスの要求されている第１の
ブロック２０Ａについてのみ、外部アクセス実施信号＃
ＥＸ０（図１３（ｆ））がＬレベル（アクティブ）に設
定され、第１のブロック２０Ａに対して外部アクセスが
開始される。従って、第３のサイクルでは、すべてのサ
ブアレイ２２Ａ〜２２Ｄ内の”ｎ”番目のワード線ＷＬ
ｎが非活性化された後、第１のサブアレイ２２Ａ内の、
行アドレスＡ８〜Ａ１９（図１３（ｅ））によって選択
された”ｑ”番目のワード線ＷＬｑのみが活性化され、
他のサブアレイ２２Ｂ〜２２Ｄ内のワード線はいずれも
活性化されない。

【０１３０】第４のサイクルでは、第２のサイクルと同
様に、ブロックアドレスＡ０〜Ａ１の値が第２のブロッ
ク２０Ｂを示す”１”に変化しており（図１３
（ｄ））、第２のブロック２０Ｂに対する外部アクセス
が要求されている。よって、図１３（ｆ）〜（ｉ）に示
すように、第２の外部アクセス実施信号＃ＥＸ１のみが
Ｌレベル（アクティブ）に設定され、第２のサブアレイ
２２Ｂ内のメモリセルに対して外部アクセスが実施され
る。従って、第４のサイクルでは、図１３（ｎ）〜
（ｑ）に示すように、第１のサブアレイ２２Ａ内の”
ｑ”番目のワード線ＷＬｑが非活性化され、第２のサブ
アレイ２２Ｂ内の”ｑ”番目のワード線ＷＬｑのみが活
性化される。

【０１３１】第５および第６のサイクルでは、第１のサ
イクルと同様に、第１のブロック２０Ａに対して外部ア
クセスが要求されているので（図１３（ｄ））、図１３
（ｆ）〜（ｉ）に示すように、第１の外部アクセス実施
信号＃ＥＸ０のみがＬレベル（アクティブ）に設定さ
れ、第１のサブアレイ２２Ａ内のメモリセルに対して外
部アクセスが実施される。従って、第５のサイクルで
は、図１３（ｎ）〜（ｑ）に示すように、第２のサブア
レイ２２Ｂ内の”ｑ”番目のワード線ＷＬｑが非活性化
され、第１のサブアレイ２２Ａ内の”ｑ”番目のワード
線ＷＬｑのみが活性化される。また、第６のサイクルで
は、第１のサブアレイ２２Ａ内の”ｑ”番目のワード線
ＷＬｑが非活性化された後、同じ第１のサブアレイ２２
Ａ内の、行アドレスＡ８〜Ａ１９（図１３（ｅ））によ
って選択された”ｒ”番目のワード線ＷＬｒのみが活性
化される。

【０１３２】また、第７のサイクルでは、ブロックアド
レスＡ０〜Ａ１の値が第３のブロック２０Ｃを示す”
２”に変化しており（図１３（ｄ））、第３のブロック
２０Ｃに対する外部アクセスが要求されている。従っ
て、第３のブロックコントローラ４０Ｃは、外部アクセ
ス実施信号＃ＥＸ２（図１３（ｈ））をＬレベル（アク
ティブ）に設定し、それにより、第３のサブアレイ２２
Ｃ内のメモリセルに対して外部アクセスが実施される。
よって、第７のサイクルでは、図１３（ｎ）〜（ｑ）に
示すように、第１のサブアレイ２２Ａ内の”ｒ”番目の
ワード線ＷＬｒが非活性化され、第３のサブアレイ２２
Ｃ内の”ｒ”番目のワード線ＷＬｒのみが活性化され
る。

【０１３３】以上説明したように、本実施例では、外部
アクセスの要求がある場合には、基本的に、ＡＴＤ信号
の立ち下がりのタイミングに基づいて、外部アクセス動
作が開始される。一方、リフレッシュの要求がある場合
には、外部アクセスが要求されているか否かに関わら
ず、ＡＴＤ信号の立ち上がりのタイミングに基づいて、
すべてのブロックにおいて一斉にリフレッシュ動作が開
始される。そして、リフレッシュ動作が終了した後、外
部アクセスが要求されているブロックについてのみ、外
部アクセスが開始される。このようにして、適正に生成
されたＡＴＤ信号に基づいて、外部アクセス動作やリフ
レッシュ動作が実行されることになる。

【０１３４】Ｆ．本発明の他の実施例：さて、以上説明
した実施例においては、ＡＴＤ信号の立ち上がりから立
ち下がりまでのＨレベルの期間（すなわち、ＡＴＤ信号
のパルス幅）は、予め設定されているアドレススキュー
許容範囲以上の長さで、かつ、リフレッシュ動作が開始
された際のＡＴＤ信号の立ち上がりのタイミングからリ
フレッシュ動作が終了するまでの期間以下の長さとなる
ように設定されていた。すなわち、ＡＴＤ信号のＨレベ
ルの期間の終わり（つまり、ＡＴＤ信号の立ち下がり）
は、アクセス時間が必要以上に長くならないようにする
ために、リフレッシュ動作の終了と同時期か、それより
も前となるように、設定されていた。

【０１３５】しかしながら、実際にアドレススキューが
発生する場合には、このようなＡＴＤ信号のＨレベルの
期間の終わりを、アドレススキューの発生に従って延長
するようにしても良い。そのような実施例について以下
説明する。

【０１３６】すなわち、本実施例においては、基本的に
は、ＡＴＤ信号のＨレベルの期間を、上記と同様に、予
め設定されているアドレススキュー許容範囲以上の特定
の長さになるように設定する。その上で、Ｈレベルの期
間中に、アドレススキューによるアドレス変化があった
場合には、そのアドレス変化があった後から所定の期
間、Ｈレベルを維持するように、Ｈレベルの期間を延長
するようにする。

【０１３７】それでは、このように、アドレススキュー
の発生に応じてＨレベルの期間が延長するようなＡＴＤ
信号を、ＡＴＤ回路１１０によってどのようにして生成
するかについて、具体的に説明する。

【０１３８】本実施例におけるＡＴＤ回路１１０の構成
は、図５に示した構成とほぼ同様であるが、アドレスス
キューバッファ回路１１７内で用いられる遅延回路１１
９の構成が、図６に示した構成と異なる。

【０１３９】図１４は、本発明の他の実施例としての半
導体メモリ装置で用いるアドレススキューバッファ回路
内の遅延回路の構成を示す回路図である。図１４に示す
ように、遅延回路１１９’は、ＮＡＮＤゲートとインバ
ータのペア（１２６と１２７，１２８と１２９，１３０
と１３１および１３２と１３３）を４段にわたって直列
に接続し、最後段にさらにＡＮＤゲート１３４を接続し
て構成されており、各インバータがそれぞれ遅延素子を
成している。

【０１４０】図１５は、図５および図１４における要部
信号のレベル変化を示すタイミングチャートである。

【０１４１】アドレスの変化に従って、図５のＯＲゲー
ト１１６から、図１５（ａ）に示すような、パルス状の
ＯＡＴＤ信号が出力されると、アドレススキューバッフ
ァ回路１１７では、インバータ１１８がＯＡＴＤ信号の
極性を反転させ、図１５（ｂ）に示すようなＳＡＴＤ信
号を生成し、ＲＳラッチ１２１のセット端子と遅延回路
１１９’に入力させる。遅延回路１１９’では、まず、
ＳＡＴＤ信号を１段目のＮＡＮＤゲート１２６とインバ
ータ１２７のペアによって遅延し、図１５（ｃ）に示す
ような１＿ＡＴＤ信号を生成する。続いて、２〜４段目
のＮＡＮＤゲートとインバータのペア（１２８と１２
９，１３０と１３１および１３２と１３３）によって、
図１５（ｃ）〜（ｆ）に示すように、１＿ＡＴＤ信号の
立ち上がりエッジを順次遅延して、Ｌレベルの期間を延
ばしていく。こうして得られた４＿ＡＴＤ信号と先に得
られたＳＡＴＤ信号とをＡＮＤゲート１３４に入力し、
両者の論理積を取って、図１５（ｇ）に示すようなＤＡ
ＴＤ信号を生成する。

【０１４２】こうして、ＳＡＴＤ信号は、この遅延回路
１１９’を介することにより、立ち下がりエッジが遅延
して、Ｌレベルの期間が延びたＤＡＴＤ信号となる。続
いて、図５のインバータ１２０が、このＤＡＴＤ信号の
極性を反転させ、図１５（ｈ）に示すようなＲＡＴＤ信
号を生成し、ＲＳラッチ１２１のリセット端子に入力さ
せる。この結果、ＲＳラッチ１２１では、ＳＡＴＤ信号
の立ち下がりによってセット状態となり、その後、ＲＡ
ＴＤ信号の立ち下がりによってリセット状態となる。従
って、ＲＳラッチ１２１の出力端子Ｑからは、図１５
（ｉ）に示すように、ＳＡＴＤ信号の立ち下がりによっ
てＬレベルからＨレベルに立ち上がり、ＲＡＴＤ信号の
立ち下がりによってＨレベルからＬレベルに立ち下がる
ＡＴＤ信号が出力される。

【０１４３】このＡＴＤ信号の立ち上がりから立ち下が
りまでのＨレベルの期間は、基本的には一定となってお
り、その長さは、遅延回路１１９’における遅延時間を
適正に調整することによって、容易に設定することがで
きる。

【０１４４】上述したように、本実施例においては、最
終的に得られるＡＴＤ信号のＨレベルの期間が、基本的
には、アドレススキュー許容範囲以上の特定の長さＴＷ
となるように、遅延回路１１９’における遅延時間を設
定している。

【０１４５】図１６は、アドレススキューが発生した場
合の図５および図１４における要部信号のレベル変化を
示すタイミングチャートである。

【０１４６】アドレススキューが発生すると、ＯＲゲー
ト１１６から出力されるＯＡＴＤ信号としては、例え
ば、図１６（ａ）に示すように、短時間の間に２つのパ
ルスが立ち上がることになる。このようなＯＡＴＤ信号
は、アドレススキューバッファ回路１１７において、イ
ンバータ１１８により極性が反転されて、ＳＡＴＤ信号
（図１６（ｂ））としてＲＳラッチ１２１のセット端子
と遅延回路１１９’に入力される。極性反転された２つ
のパルスを有するＳＡＴＤ信号は、遅延回路１１９’に
おいて、前述したとおり、１段目のＮＡＮＤゲート１２
６とインバータ１２７のペアによって遅延され、図１６
（ｃ）に示すような１＿ＡＴＤ信号となる。極性反転さ
れた２つのパルスを有する１＿ＡＴＤ信号は、２〜４段
目のＮＡＮＤゲートとインバータのペア（１２８と１２
９，１３０と１３１および１３２と１３３）によって、
極性反転された１つ目のパルスの立ち上がりエッジと２
つ目のパルスの立ち上がりエッジが、それぞれ、図１６
（ｃ）〜（ｆ）に示すように順次遅延されて、各々のパ
ルスのＬレベルの期間がそれぞれ延ばされる。そして、
こうしてＬレベルの期間が延ばされた２つのパルスを有
する４＿ＡＴＤ信号は、ＡＮＤゲート１３４により、極
性反転された２つのパルスを有するＳＡＴＤ信号との論
理積をとることによって、極性反転されたＬレベルの期
間の長い１つのパルスに融合され、図１６（ｇ）に示す
ようなＤＡＴＤ信号となる。このようなＤＡＴＤ信号が
極性反転されると、図１６（ｈ）に示すようなＨレベル
の期間が長いＲＡＴＤ信号が得られる。従って、このよ
うなＲＡＴＤ信号がＲＳラッチ１２１のリセット端子に
入力されると、ＲＳラッチ１２１では、ＳＡＴＤ信号
の、極性反転された１つ目のパルスの立ち下がりによっ
てセット状態となり、その後、ＲＡＴＤ信号の立ち下が
りによってリセット状態となるため、ＲＳラッチ１２１
の出力端子Ｑからは、図１６（ｉ）に示すように、ＳＡ
ＴＤ信号の、極性反転された１つ目のパルスの立ち下が
りによってＬレベルからＨレベルに立ち上がり、ＲＡＴ
Ｄ信号の立ち下がりによってＨレベルからＬレベルに立
ち下がる、Ｈレベルの期間の長いＡＴＤ信号が出力され
る。

【０１４７】このように、アドレスキューが発生して、
ＯＡＴＤ信号として短時間の間に２つのパルスが立ち上
がると、遅延回路１１９’によって、それぞれのパルス
の後ろ側のエッジ（１＿ＡＴＤ信号〜４＿ＡＴＤ信号で
は立ち上がりエッジ）が遅延され、最終的には２つのパ
ルスは融合されてパルス幅の長い１つのパルスとなり、
ＲＡＴＤ信号としてＲＳラッチ１２１のリセット信号と
して用いられる。この結果、ＳＡＴＤ信号の、極性反転
された１つ目のパルスの立ち下がりで立ち上がって、Ｈ
レベルとなったＡＴＤ信号は、アドレスキューの発生に
より、Ｈレベルの期間が、上記した特定の長さＴＷを超
えて、ＲＡＴＤ信号の立ち下がりまで延長されることに
なる。また、このとき、アドレスキューの発生によるア
ドレス変化に基づいて、ＯＡＴＤ信号において（図１６
（ａ））、２つ目のパルスが立ち上がると、その時点か
ら、少なくとも上記した特定の長さＴＷ分は、Ｈレベル
の期間が維持されるように、ＡＴＤ信号のＨレベルの期
間は延長されることになる。

【０１４８】また、本実施例では、アドレスキューの発
生によってＡＴＤ信号のＨレベルの期間が延長された場
合、その延長されたＨレベルの期間中に、さらにアドレ
スキューが発生すると、ＡＴＤ信号のＨレベルの期間は
さらに延長されることになる。

【０１４９】図１７は、アドレススキューが連続して発
生した場合の図５および図１４における要部信号のレベ
ル変化を示すタイミングチャートである。

【０１５０】図１７に示すように、アドレスキューが連
続して発生して、ＯＡＴＤ信号として（図１７
（ａ））、１つ目のパルスが立ち上がった後、２つ目の
パルスが立ち上がると、それによって、ＡＴＤ信号のＨ
レベルの期間は、２つ目のパルスの立ち上がりの時点か
ら上記した特定の長さＴＷ分、Ｈレベルの期間が維持さ
れて、延長される（図１７（ｈ））。さらに、ＯＡＴＤ
信号として、２つ目のパルスが立ち上がった後、ＡＴＤ
信号の、延長されたＨレベルの期間中に、３つ目のパル
スが立ち上がると、それによって、ＡＴＤ信号のＨレベ
ルの期間は、３つ目のパルスの立ち上がりの時点からさ
らに上記した特定の長さＴＷ分、Ｈレベルの期間が維持
されて、さらに延長される（図１７（ｈ））。

【０１５１】このように、アドレスキューが連続して発
生すると、そのアドレススキューが発生した分、ＡＴＤ
信号のＨレベルの期間が連続して延長されることにな
る。

【０１５２】なお、本実施例において、リフレッシュ制
御部および外部アクセス制御部の構成および動作は、前
述の実施例と同様であるので、説明は省略する。また、
上記したようにして生成されたＡＴＤ信号に基づく外部
アクセスおよびリフレッシュの動作についても、前述の
実施例の説明から容易に推察できるので、説明は省略す
る。

【０１５３】以上説明したように、本実施例によれば、
アドレススキューが発生すると、自動的にＡＴＤ信号の
Ｈレベルの期間が延長されるので、ＡＴＤ信号として短
時間の間に状態が複数のパルスが立ち上がることがな
く、適正なＡＴＤ信号を生成することができる。

【０１５４】また、外部アクセス動作はＡＴＤ信号の立
ち下がりのタイミングに基づいて開始されるため、外部
アクセス動作開始後に、アドレススキューが発生する確
率は極めて低くなり、外部アクセス動作はアドレススキ
ューの発生による影響を受けることなく、正常に行うこ
とができる。

【０１５５】また、アドレススキューが発生している間
は、アドレスは不定であるため、アドレススキューの発
生により、ＡＴＤ信号のＨレベルの期間が延長されて、
その分、外部アクセス動作の開始時刻が遅れたとして
も、アドレススキュー発生時における最後のアドレス変
化の時点からカウントした実質的なアクセス時間は長く
ならないため、このようにＡＴＤ信号のＨレベルの期間
が延長されても問題はない。

【０１５６】さらにまた、アドレススキューが発生して
も、アドレス変化の検出時点（すなわち、ＯＡＴＤ信号
のパルスの立ち上がり時点）から上記した特定の長さＴ
Ｗ分は、ＡＴＤ信号としてＨレベルが維持されることが
保証されるため、ＡＴＤ信号はアドレススキューを確実
に吸収することができる。

【０１５７】Ｇ．電子機器への適用例：図１８は、本発
明による半導体メモリ装置を利用した電子機器の一実施
例としての携帯電話機の斜視図である。この携帯電話機
６００は、本体部６１０と、蓋部６２０とを備えてい
る。本体部６１０には、キーボード６１２と、液晶表示
部６１４と、受話部６１６と、本体アンテナ部６１８と
が設けられている。また、蓋部６２０には、送話部６２
２が設けられている。

【０１５８】図１９は、図１８の携帯電話機６００の電
気的構成を示すブロック図である。ＣＰＵ６３０には、
バスラインを介して、キーボード６１２と、液晶表示部
６１４を駆動するためのＬＣＤドライバ６３２と、ＳＲ
ＡＭ６４０と、ＶＳＲＡＭ６４２と、ＥＥＰＲＯＭ６４
４とが接続されている。

【０１５９】ＳＲＡＭ６４０は、例えば高速なキャッシ
ュメモリとして利用される。また、ＶＳＲＡＭ６４２
は、例えば画像処理用の作業メモリとして利用される。
このＶＳＲＡＭ６４２（擬似ＳＲＡＭあるいは仮想ＳＲ
ＡＭと呼ばれる）としては、上述したメモリチップ３０
０を採用することができる。ＥＥＰＲＯＭ６４４は、携
帯電話機６００の各種の設定値を格納するために利用さ
れる。

【０１６０】携帯電話機６００の動作を一時的に停止さ
せるときには、ＶＳＲＡＭ６４２をスヌーズ状態に維持
しておくことができる。こうすれば、ＶＳＲＡＭ６４２
が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ６
４２内のデータを消失させずに保持しておくことが可能
である。特に、本実施例のメモリチップ３００は比較的
大容量なので、画像データなどの大量のデータを長時間
保持し続けることができるという利点がある。

【０１６１】Ｈ．変形例：なお、この発明は上記の実施
例や実施形態に限られるものではなく、その要旨を逸脱
しない範囲において種々の態様において実施することが
可能であり、例えば次のような変形も可能である。

【０１６２】（１）上記した実施例では、ＡＴＤ信号
は、アドレスの変化時に、ＬレベルからＨレベルへ立ち
上がるようになっているが、反対に、アドレスの変化時
に、ＨレベルからＬレベルへ立ち下がるように、ＡＴＤ
信号を構成するようにしても良い。そのような場合、リ
フレッシュ動作は、ＡＴＤ信号の立ち下がりのタイミン
グに基づいて開始されることになり、外部アクセス動作
は、ＡＴＤ信号の立ち上がりのタイミングに基づいて開
始されることになる。また、ＡＴＤ信号の期間の設定
も、ＡＴＤ信号の立ち下がりから立ち上がりまでのＬレ
ベルの期間を、上述した如く設定することになる。

【０１６３】（２）上記した実施例のうち、最初の実施
例では、ＡＴＤ信号のＨレベルの期間は、一定となって
いたが、本発明はこれに限定されるものではなく、アド
レススキュー許容範囲以上で、かつ、リフレッシュ動作
が開始された際のＡＴＤ信号の立ち上がりのタイミング
からリフレッシュ動作が終了するまでの期間以下の長さ
の範囲であれば、可変してもよい。

【０１６４】（３）上記した実施例では、メモリセルア
レイ２０は４つのブロック２０Ａ〜２０Ｄに区分されて
いるが、メモリセルアレイ２０は１つのブロックとして
扱われてもよい。この場合には、図４においてブロック
毎に設けられている行プリデコーダ３０Ａ〜３０Ｄと、
ブロックコントローラ４０Ａ〜４０Ｄと、リフレッシュ
要求信号発生回路５０Ａ〜５０Ｄとを、１つずつ備えて
いればよい。また、この場合、アドレスは、ブロックア
ドレスを含まず、行アドレスおよび列アドレスを含むこ
ととなる。

【０１６５】（４）上記した実施例では、アドレスのう
ち、最も下位の２ビットのアドレスＡ０〜Ａ１はブロッ
クアドレスとして、ブロックアドレスＡ０〜Ａ１よりも
上位の６ビットのアドレスＡ２〜Ａ７は列アドレスとし
て、最も上位の１２ビットのアドレスＡ８〜Ａ１９は行
アドレスとして、それぞれ用いるようにしていたが、本
発明はこれに限定されるものではなく、ブロックアドレ
ス，列アドレスおよび行アドレスと、各ビットと、の組
み合わせは任意に設定することができる。

【図面の簡単な説明】

【図１】本発明の一実施例としてのメモリチップ３００
の端子の構成を示す説明図である。

【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺ
の信号レベルに応じたメモリチップ３００の動作状態の
区分を示す説明図である。

【図３】メモリチップ３００の動作の概要を示すタイミ
ングチャートである。

【図４】メモリチップ３００の構成を示すブロック図で
ある。

【図５】図４におけるＡＴＤ回路１１０の構成を示すブ
ロック図である。

【図６】図５におけるアドレススキューバッファ回路１
１７内の遅延回路１１９の構成を示す回路図である。

【図７】図５および図６における要部信号のレベル変化
を示すタイミングチャートである。

【図８】アドレススキューが発生した場合の図５および
図６における要部信号のレベル変化を示すタイミングチ
ャートである。

【図９】図４の第１のブロックコントローラ４０Ａの構
成を示すブロック図である。

【図１０】図９の外部アクセス実施信号発生回路４２の
構成を示すブロック図である。

【図１１】図４の第１の行プリデコーダ３０Ａの構成を
示すブロック図である。

【図１２】オペレーションサイクルにおいてリフレッシ
ュ要求があった場合の第１のブロックコントローラ４０
Ａの動作を示すタイミングチャートである。

【図１３】図１２に示すオペレーションサイクルにおけ
る各ブロックコントローラ４０Ａ〜４０Ｄの動作とワー
ド線の状態を示すタイミングチャートである。

【図１４】本発明の他の実施例としての半導体メモリ装
置で用いるアドレススキューバッファ回路内の遅延回路
の構成を示す回路図である。

【図１５】図５および図１４における要部信号のレベル
変化を示すタイミングチャートである。

【図１６】アドレススキューが発生した場合の図５およ
び図１４における要部信号のレベル変化を示すタイミン
グチャートである。

【図１７】アドレススキューが連続して発生した場合の
図５および図１４における要部信号のレベル変化を示す
タイミングチャートである。

【図１８】本発明による半導体メモリ装置を利用した電
子機器の一実施例としての携帯電話機の斜視図である。

【図１９】図１８の携帯電話機６００の電気的構成を示
すブロック図である。

【図２０】従来において、アドレススキューが発生した
場合におけるＡＴＤ信号とそのＡＴＤ信号に基づいて実
行される外部アクセスの様子を示すタイミングチャート
である。

【符号の説明】

１０…データ入出力バッファ ２０…メモリセルアレイ ２０Ａ〜２０Ｄ…ブロック ２２Ａ〜２２Ｄ…メモリセルサブアレイ ２４Ａ〜２４Ｄ…行デコーダ ２６Ａ〜２６Ｄ…列デコーダ ２８Ａ〜１８Ｄ…ゲート ３０Ａ〜３０Ｄ…行プリデコーダ ３４，３６…スイッチ＆ラッチ回路 ３８…判定回路 ４０Ａ〜４０Ｄ…ブロックコントローラ ４２…外部アクセス実施信号発生回路 ４４…リフレッシュ実施信号発生回路 ４６…リセット信号発生回路 ５０Ａ〜５０Ｄ…リフレッシュ要求信号発生回路 ６０…アドレスバッファ ７０…リフレッシュタイマ ９０…リフレッシュカウンタコントローラ １００…リフレッシュカウンタ １１０…アドレス遷移検出回路（ＡＴＤ回路） １１１…遷移検出回路 １１２…インバータ １１３，１１４…パルス発生回路 １１５，１１６…ＯＲゲート １１７…アドレススキューバッファ回路 １１８，１２０…インバータ １１９…遅延回路 １２１…ＲＳラッチ １２２〜１２５…インバータ １２６…ＮＡＮＤゲート １２７…インバータ １３４…ＡＮＤゲート ３００…メモリチップ ４１０…ＲＳラッチ ４１１…インバータ ４２０…セット信号生成回路 ４２１，４２５，４２７…インバータ ４２１…インバータ ４２２…デコーダ ４２３…ＡＮＤゲート ４２４…パルス発生回路 ４２５…インバータ ４２６…ＡＮＤゲート ４２７…インバータ ４３０…リセット信号生成回路 ４３４，４３８…パルス発生回路 ４３６…ＯＲゲート ６００…携帯電話機 ６１０…本体部 ６１２…キーボード ６１４…液晶表示部 ６１６…受話部 ６１８…本体アンテナ部 ６２０…蓋部 ６２２…送話部 ６３０…ＣＰＵ ６３２…ＬＣＤドライバ ６４０…ＳＲＡＭ ６４２…ＶＳＲＡＭ ６４４…ＥＥＰＲＯＭ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体メモリ装置であって、 ダイナミック型メモリセルを有するメモリセルアレイ
   と、 外部から供給されたアドレスのいずれか１ビット以上に
   変化があるか否かを検出すると共に、第１の状態にある
   場合に前記アドレス変化が検出されたときには、第２の
   状態に変化し、該第２の状態に変化後、所定の基準期間
   経過したときには前記第１の状態に変化するアドレス遷
   移検出信号を生成するアドレス遷移検出部と、 前記アドレス遷移検出信号における前記第１の状態から
   前記第２の状態への変化のタイミングに基づいて、前記
   メモリセルアレイにおける所望のメモリセルに対してリ
   フレッシュ動作を開始するリフレッシュ制御部と、 前記アドレス遷移検出信号における前記第２の状態から
   前記第１の状態への変化のタイミングまたは前記リフレ
   ッシュ動作の終了のタイミングに基づいて、前記メモリ
   セルアレイにおける前記アドレスに対応するメモリセル
   に対して外部アクセス動作を開始する外部アクセス制御
   部と、 を備え、 前記基準期間は、前記アドレスに対する予め設定された
   アドレススキューの許容期間以上で、かつ、前記第２の
   状態に変化した後から前記リフレッシュ動作が終了する
   までの期間以下の長さに設定されていることを特徴とす
   る半導体メモリ装置。
2. 【請求項２】 半導体メモリ装置であって、 ダイナミック型メモリセルを有するメモリセルアレイ
   と、 外部から供給されたアドレスのいずれか１ビット以上に
   変化があるか否かを検出すると共に、第１の状態にある
   場合に前記アドレス変化が検出されたときには、第２の
   状態に変化し、該第２の状態に変化後、所定の基準期間
   経過したときには前記第１の状態に変化するアドレス遷
   移検出信号を生成するアドレス遷移検出部と、 前記アドレス遷移検出信号における前記第１の状態から
   前記第２の状態への変化のタイミングに基づいて、前記
   メモリセルアレイにおける所望のメモリセルに対してリ
   フレッシュ動作を開始するリフレッシュ制御部と、 前記アドレス遷移検出信号における前記第２の状態から
   前記第１の状態への変化のタイミングまたは前記リフレ
   ッシュ動作の終了のタイミングに基づいて、前記メモリ
   セルアレイにおける前記アドレスに対応するメモリセル
   に対して外部アクセス動作を開始する外部アクセス制御
   部と、 を備え、 前記基準期間は、前記アドレスに対する予め設定された
   アドレススキューの許容期間以上の特定の長さに設定さ
   れていると共に、 前記アドレス遷移検出部は、前記アドレス遷移検出信号
   が前記第２の状態にある場合に、前記アドレス変化が検
   出されたときには、前記基準期間を延長することを特徴
   とする半導体メモリ装置。
3. 【請求項３】 請求項２に記載の半導体メモリ装置にお
   いて、 前記アドレス遷移検出部は、前記アドレス遷移検出信号
   が前記第２の状態にある場合に、前記アドレス変化が検
   出されたときには、その検出時点から所定の期間、前記
   第２の状態が維持されるように、前記基準期間を延長す
   ることを特徴とする半導体メモリ装置。