KR20030077607A - 고속 신호 경로 및 방법 - Google Patents

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KR20030077607A KR10-2003-7010334A KR20037010334A KR20030077607A KR 20030077607 A KR20030077607 A KR 20030077607A KR 20037010334 A KR20037010334 A KR 20037010334A KR 20030077607 A KR20030077607 A KR 20030077607A
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Abstract

고속 데이터 경로(도 3, 22, 24, 26)는 제 1 논리 레벨쪽으로 편향된 제 1 복수의 인버터들(도 3, 96)과 제 2 논리 레벨쪽으로 편향된 제 2 복수의 인버터들(도 3, 94)을 번갈아 포함한다. 결과적으로, 제 1 복수의 인버터들은 디지털 신호의 한쪽 전이를 가속하고 제 2 복수의 인버터들은 디지털 신호의 반대 전이를 가속한다. 디지털 신호를 인버터들에 인가하기 전에 인버터들은 논리 레벨로 프리셋되고, 인버터들은 그 논리 레벨로부터 가속되는 방식으로 전이한다. 결과적으로, 디지털 신호의 전이는 가속되는 방식으로 인버터들을 통해 결합된다. 제 1 고속 데이터 경로들(도 3, 40)은 클록 신호를 클록 출력 단자에 결합하는데 이용된다. 제 2 고속 데이터 경로의 인버터들은 디지털 신호가 신호 출력 단자에 존재하는 기간이 클록 신호가 클록 출력 단자에 존재하는 기간을 포함하도록 제 1 고속 데이터 경로의 인버터들보다 집단적으로 덜 편향된다. 결과적으로, 클록 출력 단자의 클록 신호는 디지털 신호를 위한 데이터 유효 윈도우를 제공하는데 이용될 수 있다.

Description

고속 신호 경로 및 방법{High speed signal path and method}
디지털 신호들이 메모리 디바이스들과 같은 집적 회로들을 통해 전파할 수 있는 속도는 흔히, 집적 회로들이 동작할 수 있는 속도를 제한하는 주 요인이 된다. 메모리 디바이스들 및 다른 집적 회로들의 속도 요구 조건들이 증가됨에 따라, 신호들이 접적 회로들에서 도전 라인들을 통해 전파할 수 있는 속도를 증가시키는 것은 매우 중요하게 되었다. 디지털 신호들이 신호 라인들을 통해 전파할 수 있는 속도는, 라인들의 용량 및/또는 저항이 증가됨에 따라 감소된다. 일반적으로, 신호 라인의 용량 및 저항 둘 다는 그 길이에 직접 비례한다. 신호 라인의 지연이 용량 및 저항의 곱에 비례하기 때문에, 신호 라인의 지연은 그 길이의 제곱에 비례한다.
집적 회로들의 다른 요구 조건은 반도체 부분들(semiconductor features)의 증가된 밀도이다. 반도체 부분들의 밀도를 증가시키는 것은 신호 라인들의 두께와 신호 라인들간의 공간 둘 다의 감소를 불가피하게 유발한다. 그러나, 신호 라인들의 두께를 감소시키는 것은 그들 저항을 증가시키고, 신호 라인들간의 공간을 감소시키는 것은 그들 용량을 증가시킨다. 상기 언급된 바와 같이, 용량 증가 및 저항 증가 모두는 신호 라인들을 통한 신호들의 전파 속도를 감소시킨다. 이러한 문제는 흔히, 그들 두께가 감소함에 따라 신호 라인들의 단면 면적을 일정하게 유지할 필요에 의해 악화되고, 따라서 라인들이 더 커지게(made taller) 될 것을 요구한다. 더 커진 라인들에는 인접한 라인들보다 더 큰 표면 면적이 존재하고, 따라서 라인 용량을 더 증가시킨다. 따라서, 더 큰 부분 밀도들 및 더 고속 동작 속도들은 어떤 범위까지는 상호 배타적이다.
디지털 신호들의 전파가 특별히 문제가 있는 영역은 메모리 어레이들에서 데이터, 어드레스 및 제어 신호들의 결합이다. 메모리 어레이들은 수용 가능한 메모리 용량들을 제공하도록 매우 밀집되어야 하며, 따라서 동시에 매우 얇고 촘촘한 신호 라인들을 만들어야 한다. 따라서, 고밀도의 메모리 어레이들은 데이터, 어드레스 및 제어 신호들이 메모리 어레이들을 통해 전파될 수 있는 속도를 제한한다. 또한, 전파 지연은 반대 방향들로 전이하는 인접한 라인들의 신호들에 의해 증가된다. 한 라인의 신호가 로우(low)에서 하이(high)로 전이하고 인접한 라인의 신호가 하이에서 로우로 전이할 때, 예를 들면 라인들 사이의 전이들의 용량 결합은 그들 각각의 라인들을 통해 두 신호들의 전파를 느리게 한다. 최종적으로, 메모리 어레이들에서 신호 라인들의 길이는 상대적으로 길고, 메모리 동작은 데이터, 어드레스 및 제어 신호들이 어레이에서 가장 먼 거리까지 전파될 때까지 완료될 수 없다.
디지털 신호의 한 에지의 전파 속도는 "편향된(skewed)" 스위칭 특성들을 갖는 인버터를 통하여 신호를 결합함으로써 제어하기 가속되는 수 있다는 것이 잘 인식되어 있다. 편향된 인버터(a skewed inverter)는 다른 쪽 논리 레벨보다 한 쪽 논리 레벨에 더 가까운 전압 레벨에서 스위칭되도록 설계되었다. 도 1을 참조하면, 인버터(10)는, 전형적으로 약 3 볼트인 공급 전압 Vcc와 접지 전위 사이에서 직렬로 결합된 PMOS 트랜지스터(12) 및 NMOS 트랜지스터(14)에 의해 형성된다. 트랜지스터들(12, 14)의 게이트들에 인가된 입력 신호(IN)가 로우, 즉 접지 전위일 때, PMOS 트랜지스터(12)는 ON으로 되며, NMOS 트랜지스터(14)는 OFF로 되고, 그에 의해 하이, 즉 Vcc 레벨 출력 신호(OUT)를 생성한다. 입력 신호가 하이, 즉 Vcc 레벨일 때, PMOS 트랜지스터(12)는 OFF로 되고 NMOS 트랜지스터(14)는 ON으로 되며, 그에 의해 로우, 즉 접지 전위 출력을 생성한다.
편향된 인버터에서, 한 쪽의 트랜지스터들(12, 14)은 다른 쪽의 트랜지스터들(12, 14)과 다르게 제조되었다. 예를 들면, 한쪽 트랜지스터들(12, 14)의 채널이 다른 쪽 트랜지스터들(12, 14)의 채널보다 더 넓거나 더 긴 채널로 제조될 수 있거나, 트랜지스터들(12, 14)의 도핑 농도들이 다르거나, 또는 트랜지스터들(12, 14)의 전이 전압(VT)이 다를 수 있다. 도 1의 인버터(10)의 경우에, NMOS 트랜지스터(14)는 PMOS 트랜지스터(12)의 채널보다 더 넓은 채널을 가진다. 결과적으로, NMOS 트랜지스터(14)는 동일한 게이트-대-소스 전압(VGS)을 가지는 PMOS 트랜지스터(12)보다 더 작은 저항을 가진다. 인버터(10)의 스위칭 특성들은 도 2에 도시되어 있으며, 3볼트의 Vcc의 전압 레벨을 이용하지만, Vcc의 다른 레벨들이 이용될 수 있다. 입력 신호(IN)가 접지에서 3볼트로 전이하는 중 1.5볼트일 때, NMOS 트랜지스터(14)는 그것의 증가된 채널 폭으로 인해 PMOS 트랜지스터(12)보다 더 낮은 저항을 가진다. 따라서, 출력 신호(OUT)는 접지 전위로 이미 전이되었다. 따라서, 출력 신호(OUT)는 입력 신호(IN)가 로우에서 하이로 스위칭되기 전에 하이에서 로우로 스위칭되었다. 인버터(10)는, 입력 신호(IN)의 상승 에지 전에 출력 신호(OUT)의 하강 에지가 발생하기 때문에, 입력 신호(IN)를 가속한다. 이러한 현상들이 입력 신호(IN)의 상승 에지와 하강 에지 둘 다에 참이라면, 디지털 신호는 직렬로 다수의 편향된 인버터들을 접속함으로써 단순히 가속될 수 있다. 불행하게도, 그렇지 못하다. 도 2를 더 참조하면, 입력 신호(IN)가 접지에서 3볼트로 전이하는 중 1.5볼트일 때, NMOS 트랜지스터(14)는 PMOS 트랜지스터(12)보다 더 낮은 저항을 계속 가진다. 결과적으로, 출력 전압(OUT)은 접지 전위에 남아있다. 따라서, 출력 신호(OUT)는 입력 신호(IN)가 하이에서 로우로 스위칭한 다음 상당 기간 후에, 로우에서 하이로 스위칭한다. 인버터는 NMOS 트랜지스터(14)의 채널 폭보다 더 큰 PMOS 트랜지스터(12)의 채널 폭을 만듦으로써 입력 신호(IN)의 하강 에지를 가속하도록 설계될 수 있다. 그러나, 그렇게 하는 것은 입력 신호(IN)의 상승 에지를 지연시킬 수 있다. 따라서, 편향된 인버터들은 본질적으로 단지 디지털 신호의 다른 에지의 지연을 희생시켜, 디지털 신호의 한 에지를 가속한다. 따라서, 편향된 인버터들이 단독으로 메모리 디바이스들과 같은 접적 회로들에서 디지털 신호들을 가속하는데 이용될 수 없다는 것이 명백하다.
본 발명은 메모리 디바이스들 및, 특히, 메모리 디바이스들에서 신호들의 전파를 가속하기 위한 회로 및 방법에 관한 것이다.
도 1 은 종래의 인버터 회로의 개략도.
도 2는 도 1의 종래의 인버터 회로의 스위칭 응답을 도시한 타이밍도.
도 3은 본 발명의 한 실시예에 따른 고속 신호 전파 회로의 논리도.
도 4는 도 3의 고속 신호 전파 회로에 이용된 펄스 발생기의 한 실시예의 논리도.
도 5는 펄스 발생기에 인가된 클록 신호에 응답하여 도 4의 펄스 발생기에 의해 발생된 펄스 클록 신호를 도시한 타이밍도.
도 6a 내지 도 6c는 도 3의 고속 신호 전파 회로에서 클록 신호 경로 종단의 펄스 클록 신호와 다른 신호 경로 종단의 어드레스/제어 신호 사이의 타이밍 관계를 도시한 타이밍도.
도 7은 본 발명의 다른 실시예에 따른 고속 신호 전파 회로의 논리도.
도 8은 도 3의 여러 개의 고속 신호 전파 회로를 이용한 메모리 디바이스의 한 실시예의 블록도.
도 9는 도 8의 메모리 디바이스를 이용한 컴퓨터 시스템의 블록도.
고속 신호 경로는 신호 전이기의 제 1 극성쪽으로 편향된 제 1 복수의 인버터들과 신호 전이의 제 2 극성쪽으로 편향된 제 2 복수의 인버터들을 번갈아 포함한다. 결과적으로, 제 1 세트의 인버터들 각각은 제 1 논리 레벨에서 제 2 논리 레벨로의 전이를 가속하고, 제 2 세트의 인버터들 각각은 제 2 논리 레벨에서 제 1 논리 레벨로의 전이를 가속한다. 통과 게이트는 바람직하게, 제 1 값을 갖는 제어 신호에 대응하여 일련의 인버터 중 제 1 인버터에 입력 단자를 결합한다. 프리셋 회로는 인버터들을 통한 디지털 신호의 결합으로 유발되는 인버터들의 임의의 연속적인 전이가 가속되도록 인버터들을 논리 레벨로 프리셋한다. 한 쌍의 고속 신호 경로들은 디지털 신호 및 클록 신호를 각각의 출력 단자들에 결합하는데 이용될 수 있다. 클록 신호용 고속 신호 경로보다 디지털 신호용 고속 신호 경로를 더 크게 편향하도록 설계함으로써, 디지털 신호는 클록 신호가 그 출력 단자에 존재하는 기간을 포함하는 기간 동안 그 출력 단자에 존재할 것이다. 결과적으로, 클록 신호는 디지털 신호에 대한 데이터 유효 기간을 지정하는데 이용될 수 있다. 고속 신호 경로는 메모리 디바이스들 또는 다른 집적 회로들에 이용될 수 있고, 하나 또는 그 이상의 고속 신호 경로들을 이용하는 메모리 디바이스는 컴퓨터 시스템에 이용될 수 있다.
메모리 디바이스에서 디지털 신호들의 전파를 가속하기 위한 고속 신호 전파 회로(20)의 한 실시예는 도 3에 도시되어 있다. 회로(20)는 복수의 어드레스/제어 신호 경로들(22, 24, 26) 및 클록 신호 경로(40)를 포함한다. 어드레스/제어 경로들(22, 24, 26)의 각각은 각각의 통과 게이트(46)를 통해 각각의 버퍼(44)에 의해 구동된다. 통과 게이트들(46) 및 클록 신호 경로(40)는 펄스 발생기 회로(50)에 의해 직접, 및 인버터(54)를 통해 구동된다. 펄스 발생기 회로(50)는 내부 클록 신호 CLK_INT의 각각의 상승 에지에서 클록 펄스 CLKP를 발생시킨다. CLKP신호는 또한 버퍼들(44)로부터 각각 어드레스 또는 제어 신호들을 클로킹하기 위해 버퍼들(44)의 클록 입력에 결합된다.
펄스 발생기(50)의 한 실시예는 도 4에 도시되어 있다. 펄스 발생기 회로(50)는 내부 클록 신호 CLK_INT를 수신하고 대응하는 CLKIN 신호를 출력하는 버퍼를 포함한다. CLKIN 신호는 통과 게이트(60)에 인가되고, 종래의 시간 지연 회로(64)를 통해 CLKIN 신호를 수신하는 인버터(62)에 인가되며, NAND 게이트(70)에 인가된다. NAND 게이트(70)는 또한 인버터(66)를 통해 인버터(62)의 출력을 수신한다. CLKIN 신호가 로우에 있으면, NAND 게이트(70)의 출력은 하이이다. NAND 게이트(70)의 출력에서의 하이와 NAND 게이트(70)의 출력에 결합된 인버터(72)의 출력에서의 로우는 통과 게이트(60)를 인에이블한다. 결과적으로, 로우 CLKIN 신호는 로우 CLKP신호를 생성하기 위해 펄스 발생기(50)의 출력에 결합된다.
CLKIN 신호가 하이로 전이될 때, CLKP신호가 CLKIN 신호의 상승 에지와 일치하여 하이로 전이하도록 인에이블된 통과 게이트(60)를 통해 바로 결합되어 있다. 하이 CLKIN 레벨은 또한 NAND 게이트(70)의 입력에 결합된다. 그러나, 인버터(66)의 출력은 NAND 게이트(70)의 출력이 통과 게이트(60)를 인에이블하게 유지하기 위해 하이로 남아있도록, 시간 지연 회로(64)의 지연에 대응하는 기간 동안 로우로 남아있다. 이러한 지연 기간의 만료시, NAND 게이트(70)의 두 입력들은하이이며, 그에 의해 NAND 게이트(70)가 통과 게이트(60)를 디스에이블하는 로우를 출력하도록 야기한다. 또한, NAND 게이트(70)의 출력에서의 로우는 인버터(72)가 하이를 출력하도록 야기하며, 그에 의해 NMOS 트랜지스터(78)를 ON으로 한다. NMOS 트랜지스터(78)는 CLKP신호를 접지에 결합한다. 따라서, 도 5에 도시된 바와 같이, 시간 지연 회로(66)의 지연에 의해 결정된 지속 기간 동안 CLKIN 신호의 각 상승 에지에서 하이 CLKP펄스가 발생된다.
CLKIN 신호의 하강 에지는 NAND 게이트(70)가 하이로 출력하도록 야기하여, 다시 통과 게이트(60)를 인에이블하고 NMOS 트랜지스터(78)를 OFF로 한다. CLKIN 신호는 통과 게이트(60)를 통해 결합된다. 그러나, NAND 게이트(70)가 하이를 출력하기 갖기 전에 CLKIN 신호가 로우로 잘 전이되기 때문에, CLKIN 신호의 하이-대-로우 전이는 펄스 발생기(50)의 출력에 영향을 미치지 않는다. 따라서, 펄스 발생기(50)로부터 CLKP신호는 상기 설명한 바와 같이, 다른 CLKP펄스가 발생될 때, CLKIN 신호의 다음 상승 에지까지 로우로 남아있다.
도 3을 참조하여, 신호 경로들(22 내지 26 및 40) 모두는 서로 실질적으로 동일해서, 신호 경로(22)만의 구조 및 동작을 짧게 관심있는 부분만 기술할 것이다. 신호 경로(22)는 신호 라인의 분산된 기생 저항(parasitic resistance) 나타내는 일련의 저항기들(90) 및 용량을 포함한다. 제 1 일련의 인버터들(94)은 저항들(90)에 의해 표현된 신호 라인에서 제 2 일련의 인버터들(96)과 번갈아 이격된 위치로 배치되어 있다. 인버터들(94, 96) 모두는 도 1에 도시된 인버터(10)의동일 구성으로 PMOS 트랜지스터(도시되지 않음) 및 NMOS 트랜지스터들(도시되지 않음)을 포함한다. 그러나, 제 1 일련의 인버터들(94)의 NMOS 트랜지스터들은 인버터들(94)의 PMOS 트랜지스터들의 채널 폭보다 더 큰 채널 폭을 갖는다. 결과적으로, 인버터들(94)은 그들 각각의 입력들에 인가된 디지털 신호의 상승 에지를 가속하고 하강 에지를 지연시킨다. 제 2 일련의 인버터들(96)의 PMOS 트랜지스터들은 인버터들(96)의 NMOS 트랜지스터들의 채널 폭보다 더 큰 채널 폭을 가진다. 결과적으로, 인버터들(96)은 그들 각각의 입력들에 인가된 디지털 신호의 하강 에지를 가속하고 상승 에지를 지연한다.
신호 경로(22)의 앞에 인버터(94)를 배치하고, 인버터들(94, 96)을 번갈아 배치함으로써, 그에 따라, 신호 경로(22)는 펄스 입력 신호의 상승 에지를 크게 가속하고 펄스 입력 신호의 하강 에지를 크게 지연한다. 펄스 발생기(50)로부터의 CLKP신호의 상승 에지는 전송 게이트(46)에 결합된 입력 버퍼(44)로부터의 입력 신호를 래치하는데 이용된다. 하이 레벨의 CLKP는 또한 래치된 입력 신호를 신호 경로(22)의 제 1 인버터(94)의 입력에 통과시키기 위해 전송 게이트(46)를 인에이블한다. CLKP신호가 로우로 전이될 때, 전송 게이트(46)가 디스에이블되고, 신호 경로 리셋 디바이스(98)는 ON으로 된다. 따라서, CLKP가 하이로 전이할 때 버퍼(44)에 대한 입력이 하이라면, 신호 경로(22)의 입력에서 하이 펄스가 발생된다. CLKP가 하이로 전이할 때 버퍼(44)에 대한 입력이 로우라면, 신호 경로(22)에서 제 1 인버터(94)에 대한 입력은 클록 사이클 동안 로우로 남을 것이다. 따라서, 하이 펄스 입력 신호는 하이 입력들 동안에만 발생되고, 디폴트 신호 레벨은, CLKP신호 하이 전이 전에 리셋 디바이스(98)에 의해 미리 나타나는(preasserted) 로우 리셋 레벨이 된다.
버퍼(44)로부터의 유효 입력 레벨의 발생에 앞서 전송 경로를 통해 미리 결정된 디폴트 논리 레벨을 구동함으로써, 디폴트 신호 레벨이 전송 경로를 통해 전파하는데 더 많은 시간이 허용된다. 현재, 비-디폴트(이 경우 하이 레벨)만이 CLKP가 하이로 전이될 때 전송 경로를 통해 고속 전파 시간을 가질 것을 요구한다. 버퍼(44)의 입력이 논리 하이 레벨이 아닐 때 전송 경로(22)의 출력이 다음 CLKP사이클 동안 로우가 되도록 전송 경로(40)를 통하여 다음 CLKP가 전파되기 전에 전송 경로(22)를 통하여 리셋 로우 레벨이 전파되어야 한다는 요구 조건만이 있다. 전송 경로(22)를 통해 하이 레벨 입력을 통과시키기 위해 CLKP신호 상에 짧은 펄스를 이용하고, 그후 CLKIN 하이 시간 및 CLKIN 로우 시간의 나머지 동안 경로를 리셋함으로써, 디폴트 로우 상태는 전송 라인(22)을 통해 전파되기에 충분한 시간을 가지도록 보증된다.
동작시, CLKP신호가 통과 게이트(46)를 인에이블하기 위해 하이일 때, 인버터(54)의 출력에서의 로우는 버퍼(44)의 출력이 신호 경로(22)의 제 1 인버터(94)에 인가될 수 있도록 NMOS 트랜지스터(98)를 OFF로 한다. 그러나, CLKP신호가 통과게이트(46)를 디스에이블하기 위해 로우일 때, 인버터(54)의 출력에서의 하이는 트랜지스터(98)가 신호 경로(22)의 제 1 인버터(94)에 대한 입력을 접지하도록 NMOS 트랜지스터(98)를 ON로 한다. 결과적으로, 인버터들(94) 모두에 대한 입력들은 로우 논리 레벨로 프리셋되고, 인버터들(96) 모두에 대한 입력들은 하이 논리 레벨로 프리셋된다. 인버터들(94, 96)을 이들 논리 레벨들로 프리셋하는 것은 여러 효과들을 가진다. 우선, 인버터들(94, 96) 모두에 대한 입력들은, 그것들이 인버터들(94, 96)의 각각에 의해 가속되는 극성들로 전이하도록 야기하는 논리 레벨로 설정된다. 특히, 인버터들(94)의 각각에 대한 입력은, 버퍼(44)로부터의 신호의 논리 레벨이 인버터들(94, 96)이 논리 레벨들로 스위칭하도록 야기한다면, 그들 입력들이, 인버터들(94)에 의해 가속되는 전이인 로우에서 하이로 스위칭되도록 하이로 프리셋된다. 따라서, NMOS 트랜지스터(98)는 연속적인 전이가 가속되는 논리 레벨로 인버터들(94, 96) 모두를 프리셋한다.
인버터들(94, 96)을 상기 기술한 바와 같이 프리셋하는 다른 장점은 신호 경로들(22 내지 26)을 통해 전파하는 신호들 중 어떤 것도 반대 방향의 논리 레벨들을 변경하는 인접 섹션들을 갖지 않는다는 점이다. 상기 언급한 바와 같이, 신호들의 전파 지연은 인접한 신호들이 반대 방향들로 전이하는 경우 증가된다. 인버터들(94, 96)에 대한 입력들을 프리셋하는 결과로서, 단지 약간의 신호 경로들(22 내지 26)이 스위칭될 것이다. 예를 들면, 각각의 버퍼(44)에 의해 경로들(22, 26)에 인가된 각각의 신호들이 하이이면, 신호 경로(24)의 인버터들(94, 96) 모두가 스위칭될 것이다. 각각의 버퍼(44)에 의해 경로들(22, 26)에 인가된 각각의 신호들이 로우이면, 신호 경로들(24, 26)의 인버터들(94, 96)중 어떠한 것도 스위칭되지 않을 것이다. 결과적으로, 한 경로의 신호 전이와 인접한 경로의 반대의 신호 전이들 사이에 용량 결합은 없을 것이다. 특히, 로우에서 하이로 전이하는 한 신호 경로의 세그먼트는 하이에서 로우로 전이하는 다른 신호 경로의 세그먼트와 인접하지 않을 것이며, 그 반대로도 마찬가지 일 것이다. 최악의 경우, 한 신호 경로의 세그먼트의 전이는 전이되지 않는 다른 신호 경로의 세그먼트와 인접하지 않을 것이다. 인접한 세그먼트들의 임의의 반대 전이들의 부족(lack)은 신호 경로들(22 내지 26)을 통해 신호들을 결합하는 지연을 최소화한다.
인버터들(94, 96)에 의해 제공된 가속의 크기는 신호 경로(22)에 이용된 인버터들(94, 96)의 수의 함수이다. 상기 언급된 바와 같이, 신호 경로(22)의 전파 지연은 신호 경로(22)의 용량과 저항이 곱에 비례하며, 용량과 저항은 그 길이에 직접 비례한다. 신호 경로(22)를 여러 개의 섹션들로 나누고 각 섹션 사이에 인버터들(94, 96)을 삽입함으로써, 신호 경로 길이의 곱에서 신호 경로의 다양한 세그먼트들의 길이의 합으로 전파 지연들이 감소된다. 그 결과는 신호 경로(22 내지 26)의 시작에서 종료까지 감소된 전파 지연이다. 펄스 신호의 상승 에지를 가속하고, 동일한 펄스 신호의 하강 에지를 늦춤으로써, 신호는 효율적으로 늘어나게 된다. 따라서, 전송 경로(22)의 출력은 로우 입력을 위한 로우이거나 하이 입력을 위한 하이 펄스이지만, 하이 펄스 출력은 하이 펄스 입력보다 더 넓다. 인버터들(94, 96)이 더 편향될수록 더 많은 출력 펄스들이 늘어나며, 더 많은 액티브 에지(본 실시예에서는 하이)가 제어하기 가속되는 것이다. 어드레스, 명령 및 클록 라인들보다 더 많은 데이터 라인들을 편향되게 함으로써, 어드레스, 명령 및 하이와 로우 두 상태들에 대해 액티브인 데이터 신호들은 둘 다 더 많이 가속되고 클록 신호보다 더 많이 늘어난 유효한 펄스폭들을 가지도록 설계될 수 있다.
하기에 도시되고 기술되는 한 실시예에서, 신호 경로들(22 내지 26)은 어드레스, 데이터 또는 제어 신호의 데이터 유효 윈도우를 규정하는데 클록 신호를 이용하는 메모리 디바이스에서 이용된다. 그러한 경우들에서, 클록 신호 경로(40)의 출력에서 클록 로드(Clock Load) 신호는 유효 데이터가 신호 경로들(22 내지 26)의 출력에 존재하는 시간 내에 있다. 유효 데이터가 신호 경로들(22 내지 26)의 출력들에 존재하는 시간에 클록 로드 신호가 걸친다면(straddle), 가짜 데이터(spurious data)는 신호 경로들(22 내지 26)의 출력들에 결합되는 메모리 회로들(도 3에 도시되지 않음)에 의해 등록될 수 있다.
도 6에 도시된 바와 같이, 클록 신호 경로(40)의 인버터들(94, 96)은 다른 신호 경로들(22 내지 26)의 인버터들(94, 96)보다 덜 편향되게 설계된다. 결과적으로, 클록 신호 경로(40)는, 그들 경호들(22 내지 25)을 통해 결합된 각각의 디지털 신호들의 선행 에지들을 지연하는 다른 신호 경로들(22 내지 26)보다 더 큰 범위로 CLKP신호의 선행 에지를 지연한다. 그러나, 더 작은 편향으로 인해, 클록 신호 경로(40)는, 그들 경로들(22 내지 25)을 통해 결합된 각각의 디지털 신호들의 후미 에지들을 지연하는 다른 신호 경로들(22 내지 26)보다 더 작은 범위로 CLKP신호의 후미 신호를 지연한다. 이러한 방식으로 클록 신호 경로(40)의 인버터들(94, 96)의편향을 적당히 선택함으로써, 신호 경로들(22 내지 26)로부터의 디지털 신호들의 유효 기간들이 클록 로드 신호에 걸친다는 보장이 제공될 수 있다.
본 발명의 다른 실시예에 따른 고속 전파 회로(150)의 대안적 실시예가 도 7에 도시되어 있다. 회로(150)는 동일 장치에 도 3의 고속 신호 전파 회로(20)에 이용된 동일 구성 요소들의 대부분을 포함한다. 회로(150)는 도 3의 고속 전파 회로(20)에 이용된 통과 게이트들(46) 및 NMOS 트랜지스터(98) 대신 NAND 게이트(152)를 대체함으로써 회로(20)와 다르다. 펄스 발생기 회로(50)의 CLKP출력이 로우일 때, NAND 게이트(152)는 회로(20)의 트랜지스터(98)에 의해 실행된 동일 기능을 실행하기 위해 인버터(98)에 대한 입력을 로우로 유지한다. 펄스 발생기 회로(50)의 CLKP출력이 하이일 때, NAND 게이트(152)는 회로(20)의 제 1 인버터(96)에 의해 실행된 동일 기능을 실행하기 위해 인버터로서 동작하도록 기능한다. 결과적으로, 회로(20)에 이용된 일련의 제 1 인버터(96)는 필요하지 않다. 고속 전파 회로(150)가 NAND 게이트(152)로 구현되지만, 게이트에 인가된 신호들의 극성들이 적당히 조정되는 한 NOR 게이트(도시되지 않음)와 같은 다른 회로들이 이용될 수 있다.
하나 또는 그 이상의 고속 신호 전파 회로들(20)을 포함하는 메모리 디바이스(100)의 한 실시예가 도 8에 도시되어 있다. 메모리 디바이스(100)는 메모리 어레이들(111a 및 111b)의 왼쪽 및 오른쪽 뱅크들을 중앙 메모리로서 포함하는 동기식 동적 랜덤 액세스 메모리(SDRAM : synchronous dynamic random access memory)이다. 메모리 어레이들(111a 및 111b)의 각각은 행들 및 열들에 배열된 복수의 메모리 셀들(도시되지 않음)을 포함한다. 제어 논리 회로(112)는 어레이들(111a 및 111b)의 메모리 셀들에 대한 판독 및 기록 액세스와 연관된 데이터 전달 단계들을 제어한다. 한 실시예에서, 어레이들(111a 및 111b)의 각각은 512행 X 256열 X 32비트로 배열된 메모리 셀들을 가진다. 메모리 디바이스(110)는 32 비트의 폭을 가진다 - 각 메모리 어드레스(조합된 뱅크, 행 및 열 어드레스)는 어레이들(111a 및 111b) 중 하나에서 각각의 32-비트 메모리 셀에 대응하고, 처리기(도 8에 도시되지 않음)는 32-비트 각각의 데이터 요소들에 동작함을 의미한다. 그러나, 메모리 디바이스(100)는 폭넓은 다양한 다른 구성들을 가질 수 있음을 이해한다.
시스템 클록(도시되지 않음)은 메모리 디바이스(10)의 제어 회로(112)에 CLK 신호를 제공한다. 명령 신호들은 제어 회로(112)에 제공되며 명령 디코드 회로(114)에 의해 디코딩된다. 이들 신호들은 본 기술 분야에 잘 알려져 있으며, CKE(클록 인에이블),(칩 선택),(기록 인에이블),(행 어드레스 스트로브) 및(열 어드레스 스트로브)와 같은 신호들을 포함한다. 다양한 명령 신호들의 별개 조합들은 별개 처리기 명령들을 구성한다. 예를 들면,로우,하이,로우 및하이의 조합은 ACTIVE 명령을 표현할 수 있다. 다른 잘 알려진 명령들의 예들은 READ, WRITE, NOP 및 PRECHARGE를 포함한다. 처리기가 실재로, 메모리 디바이스(110)에 의한 명령들로서 조합으로 등록 및 디코딩되는 별개 명령 신호들을 생성하지만, 처리기에 의해 발행되는 바와 같은 이들 명령들을참조하는 것이 편리하다.
제어 논리 회로(112)는, 처리기 발행 명령에 대응하는 제어 라인들(113) 상의 다양한 제어 신호들뿐만 아니라 내부 클록 CLK_INT 신호를 메모리 디바이스(100)의 다른 부분들에 송신한다. 이들 제어 신호들은 어레이들(111a 및 111b)의 메모리 셀들에 대한 액세스들뿐만 아니라, 메모리 디바이스(100)에 대한 데이터 입력 및 그로부터의 데이터 출력을 포함하는 다양한 다른 기능들을 제어할 수 있다. 제어 신호가 라우팅되는 제어 라인들(113)의 길이는 상당히 길 수 있고, 그것들은 서로 밀접한 거리를 유지할 수 있다. 따라서, 고속 신호 전파 회로(20a)는 도 8에 도시된 바와 같이, 다양한 메모리 구성 요소들에 제어 신호들의 결합을 가속하는데 이용될 수 있다.
메모리 디바이스(100)는 어드레스 비트(BA)에 의해 지정된 뱅크 어드레스 및 어드레스 비트들(A0 내지 A8)에 의해 지정된 열 어드레스를 포함하여, 10비트 넓이 어드레스 버스(115)에 액세스되는 메모리 위치의 어드레스가 제공되어 있다. 어드레스는 제어 회로(112), 행-어드레스 멀티플렉서(117), 및 열-어드레스 래치 및 디코드 회로(120)에 어드레스 정보를 제공하는 어드레스 레지스터(116)에 대한 입력이다.
제어 회로(112)에 의해 제공된 하나 또는 그 이상의 제어 신호들에 응답하여 행-어드레스 멀티플렉서(117)는 행 어드레스 정보를 멀티플렉싱하고, 그것을 액세스될 각각의 메모리 뱅크들(111a 및 111b)에 대응하는 두 개의 행-어드레스 래치 및 디코드 회로들(118a 및 118b) 중 하나에 제공한다. 제어 회로(112)에 의해 제공된 하나 또는 그 이상의 제어 신호들에 응답하여 행 래치 및 디코드 회로들(118a 및 118b)의 각각은 행-어드레스 멀티플렉서(117)에 의해 제공된 행 어드레스를 받고, 여러 개의 행 액세스 라인들(122a 및 122b) 중 하나를 선택함으로써 메모리 어레이(111a 및 111b) 각각에서 메모리 셀들(도시되지 않음)의 선택된 행을 활성화한다. 다시, 행 래치 및 디코드 회로들(118a, 118b)에 행 어드레스 멀티플렉서(117)를 결합한 라인들은 동시에 매우 길고 밀접할 수 있고, 따라서, 라인들을 통해 결합된 어드레스 신호들의 전파 속도를 감소시킨다. 따라서, 고속 신호 전파 회로들(20b, 20c)은 행 어드레스 멀티플렉서(117)에서 행 래치 및 디코드 회로들(118a, 118b)로 이들 어드레스 신호들의 결합을 가속하는데 이용될 수 있다.
제어 회로(112)에 의해 제공된 하나 또는 그 이상의 제어 신호들에 응답하여 열 래치 및 디코드 회로(120)는 어드레스 레지스터(116)에 의해 제공된 열 어드레스를 받고, 여러 개의 열 어드레스 라인들(124a 및 124b) 중 하나를 선택하며, 열 어드레스 라인들(124a 및 124b) 각각은 두 I/O 인터페이스 회로들(126a 및 126b) 중 하나에 의해 메모리 어레이들(111a 및 111b) 중 하나를 각각 결합한다. 제어 회로(112)에 의해 제공된 하나 또는 그 이상의 제어 신호들에 응답하여 I/O 인터페이스 회로들(126a 및 126b)의 각각은 활성화된 행에서 열 위치에 대응하는 32개의 메모리 셀들을 선택한다. 행 어드레스 멀티플렉서(117)에서 열 래치 및 디코드 회로들로의 라인들과, 어드레스 레지스터(116)에서 열 래치 및 디코드 회로(120)로의 라인들은 동시에 길고 및/또는 밀접할 수 있다. 이러한 이유로, 열 어드레스 신호들은 도 3에 도시된 형태의 고속 신호 전파 회로(20d)를 통해 어드레스레지스터(116)에서 열 래치 및 디코드 회로(120)로 라우팅될 수 있다.
I/O 인터페이스 회로들(126a 및 126b)은 각각의 한 쌍의 보완적인 디지트 라인들(도시되지 않음)을 통해 센스 증폭기들에 결합된 선택된 메모리 셀들의 논리 상태를 결정 및 증폭하는 센스 증폭기들(도시되지 않음)을 포함한다. I/O 인터페이스 회로들(126a 및 126b)은 또한, 제어 회로(112)에 의해 제공된 하나 또는 그 이상의 제어 신호들에 응답하여 32개 데이터 출력 레지스터들(128)에 및 데이터 입력 레지스터(130)로부터 데이트를 게이트(gate)하는 I/O 회로들도 포함한다. 보통 디지트 라인 센스 증폭기들로부터 데이터를 수신하고 데이터 출력 레지스터(128)에 결합하는 DC 센스 증폭기들(도시되지 않음)이 I/O 인터페이스 회로들(126a 및 126b)에 포함되어 있다. 다시, DC 센스 증폭기로부터의 신호 RD로들은 동시에 길고 밀접할 수 있고, 따라서, 다른 고속 신호 전파 회로들(20e)을 통해 데이터 신호들을 결합하는 것이 바람직하게 한다. 데이터 레지스터들(128 및 130)은, 제어 회로(112)에 의해 제공된 하나 또는 그 이상의 제어 신호들에 응답하여 처리기에 출력 데이터 Q0-Q31을 전송하고 처리기로부터 입력 데이터 D0-D31을 전송하기 위해, DQ 패드들 DQ0-DQ31에서 32-비트 넓이 데이터 버스(31)를 접속한다. 그러나, 더 큰 또는 더 작은 수의 비트들을 가진 데이터가 메모리 디바이스(100)에 또는 그로부터 대안적으로 접속될 수 있다는 것을 이해한다.
메모리 디바이스(100)는, 제어 회로(112)에 의해 제공된 하나 또는 그 이상의 제어 신호들에 응답하여 본 기술 분야에 잘 알려진 데이터 리프레시를 위해 어레이들(111a 및 111b)의 메모리 셀들의 행들의 각각의 규칙적 및 주기적 활성화를개시한다. 제어 회로(112)에 의해 제공된 하나 또는 그 이상의 제어 신호들에 응답하여 I/O 인터페이스 회로들(126a 및 126b) 중 각 하나는 리프레시-활성화 행의 메모리 셀들에 저장된 데이터를 감지하고, 메모리 셀들의 각각에서 저장된 데이터에 대응하는 값들을 재기록한다.
여러 개의 고속 신호 전파 회로들(20a 내지 20e)이 메모리 디바이스(100)에서 특정 위치들로 도시되었지만, 더 적은 또는 더 많은 수의 고속 신호 전파 회로들(20)이 다른 위치들에 또는 다른 형태들의 메모리 디바이스들 또는 다른 디지털 회로들에 이용될 수 있다. 또한, 그러한 고속 신호 전화 회로들(20)은 메모리 디바이스들 또는 다른 디지털 회로들의 다른 형태들 또는 다른 위치들에서 이용될 수 있다.
도 9는 도 8의 메모리 디바이스(100)를 이용하는 컴퓨터 시스템(170)의 한 실시예의 블록도이다. 컴퓨터 시스템(170)은 원하는 계산들 및 작업들을 수행하기 위해 소프트웨어를 실행하는 것과 같은 컴퓨터 기능들을 실행하기 위한 컴퓨터 회로들(172)을 포함한다. 회로(172)는 전형적으로, 처리기(도시되지 않음) 및 도시된 바와 같은 메모리 디바이스(100)를 포함한다. 키보드 또는 인쇄 디바이스와 같은 하나 또는 그 이상의 컴퓨터 회로(72)는 버스(175)를 통해 컴퓨터 회로(72)에 결합되며, 운용자(도시하지 않음)가 컴퓨터 회로(72)에 입력 데이터를 수동으로 입력할 수 있도록 허용한다. 하나 또는 그 이상의 출력 디바이스들(176)은 회로에 의해 발생된 데이터를 운용자에게 제공하기 위해 버스(175)를 통해 컴퓨터 회로(172)에 결합된다. 출력 디바이스들(176)의 예들은 인쇄기 및 비디오 디스플레이 유닛을포함한다. 하나 또는 그 이상의 데이터 저장 디바이스들(178)은 외부 저장 매체들(도시되지 않음) 상에 데이터를 저장하기 위해, 또는 그로부터 데이터를 검색하기 위해 버스(175)를 통해 컴퓨터 회로(172)에 결합된다. 저장 디바이스들(178) 및 연관된 저장 매체들의 예들은 플로피 디스크들,

Claims (50)

  1. 제 1 세트의 인버터들로서, 상기 제 1 세트의 인버터들 각각은 신호 전이의 제 1 극성쪽으로 편향되어 상기 제 1 세트의 인버터들 각각이 제 1 논리 레벨에서 제 2 논리 레벨로의 전이를 가속하는, 상기 제 1 세트의 인버터들,
    제 2 세트의 인버터들로서, 상기 제 2 세트의 인버터들 각각은 상기 제 1 극성과 다른 신호 전이의 제 2 극성쪽으로 편향되어, 상기 제 2 세트의 인버터들 각각은 상기 제 2 논리 레벨에서 상기 제 1 논리 레벨로의 전이를 가속하며, 상기 제 1 및 제 2 세트의 인버터들은 입력 노드와 출력 노드 사이에서 상기 제 1 세트의 인버터들과 상기 제 2 세트의 인버터들이 번갈아 직렬로 결합되는, 상기 제 2 세트의 인버터들, 및
    입력 단자를 상기 입력 노드에 결합한 논리 회로로서, 상기 논리 회로는 제 1 값을 갖는 제 1 제어 신호에 응답하여 상기 입력 단자를 상기 입력 노드에 결합하도록 동작하고, 제 1 값을 갖는 제 2 제어 신호에 응답하여 상기 인버터들 중 하나의 입력을 기준 전압에 결합하도록 동작할 수 있으며, 상기 제 2 제어 신호의 제 1 값은 상기 제 1 제어 신호가 상기 제 1 값과는 다른 값을 가질 때 존재하고, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 상기 논리 회로를 포함하는 고속 신호 경로.
  2. 제 1 항에 있어서,
    상기 제 1 제어 신호 및 제 2 제어 신호는, 통과 게이트가 상기 입력 단자를 상기 입력 노드에 결합하도록 야기하기 위한 제 1 논리 레벨, 및 상기 스위치가 상기 인버터들 중 하나의 입력을 상기 기준 전압에 결합하도록 야기하기 위한 제 2 논리 레벨을 갖는 공통 제어 신호를 포함하며, 상기 제 1 논리 레벨은 상기 제 2 논리 레벨과 다른, 고속 신호 경로.
  3. 제 1 항에 있어서,
    상기 제 1 제어 신호를 발생시키도록 구성된 펄스 발생기를 더 포함하며, 상기 펄스 발생기는 클록 신호의 미리 결정된 에지에 응답하여 상기 제 1 제어 신호의 제 1 값을 발생시키도록 동작하고, 상기 제 1 제어 신호의 제 1 값은 상기 클록 신호의 기간보다 실질적으로 더 짧은 지속 기간 동안 발생되는, 고속 신호 경로.
  4. 제 1 항에 있어서,
    상기 제 2 제어 신호를 발생시키도록 구성된 펄스 발생기를 더 포함하며, 상기 펄스 발생기는, 상기 펄스 발생기가 상기 제 2 제어 신호의 제 2 값을 발생시키지 않을 때마다 상기 제 2 제어 신호의 제 1 값을 발생시키도록 동작하고, 상기 제 2 제어 신호의 제 2 값은 클록 신호의 미리 결정된 에지에 응답하여 발생되며, 상기 제 2 제어 신호의 제 2 값은 상기 클록 신호의 기간의 절반보다 실질적으로 더 짧은 지속 기간 동안 발생되는, 고속 신호 경로.
  5. 제 1 항에 있어서, 상기 논리 회로는,
    상기 입력 단자를 상기 입력 노드에 결합하는 통과 게이트로서, 제 1 값을 갖는 제 1 제어 신호에 응답하여 상기 입력 단자를 상기 입력 노드에 결합하도록 동작하는 상기 통과 게이트, 및
    제 1 값을 갖는 제 2 제어 신호에 응답하여 상기 인버터들 중 하나의 입력을 기준 전압에 결합하는 스위치로서, 상기 제 2 제어 신호의 제 1 값은 상기 제 1 제어 신호가 상기 제 1 값과는 다른 값을 가질 때 존재하고, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인 상기 스위치를 포함하는, 고속 신호 경로.
  6. 제 5 항에 있어서,
    상기 스위치는 상기 입력 노드에 결합되는, 고속 신호 경로.
  7. 제 1 항에 있어서,
    상기 제 1 제어 신호 및 제 2 제어 신호는 서로 상보적이며, 상기 논리 회로는 상기 입력 단자에 결합된 제 1 입력 단자를 갖는 논리 게이트, 상기 제 1 또는 제 2 제어 신호를 수신하도록 결합된 제 2 입력, 및 상기 입력 노드에 결합된 출력 단자를 포함하는, 고속 신호 경로.
  8. 제어 신호의 제 1 및 제 2 값들을 번갈아 발생시키도록 구성된 제어 회로,
    제 1 극성쪽으로 편향된 복수의 인버터들은 상기 제 1 극성과는 다른 제 2 극성쪽으로 편향된 복수의 인버터들과 번갈아 입력 노드와 출력 노드 사이에 서로 직렬로 결합되는 상기 복수의 인버터들을 갖는 제 1 고속 데이터 경로로서, 상기 제 1 고속 데이터 경로는, 상기 제어 신호의 제 1 값에 응답하여 입력 신호 단자를 상기 입력 노드에 결합하도록 동작하는 논리 회로, 및 상기 인버터가 전이를 가속하기 위해 편향된 전압에 대응하는 논리 레벨로 상기 인버터들 중 하나의 입력을 프리셋하도록 동작하는 제 1 프리셋 회로를 더 포함하며, 상기 입력은 상기 제어 신호의 제 2 값에 응답하여 프리셋되는, 상기 제 1 고속 데이터 경로, 및
    제 1 극성쪽으로 편향된 복수의 인버터들은 상기 제 2 극성쪽으로 편향된 복수의 인버터들과 번갈아, 입력 노드와 출력 노드 사이에 서로 직렬로 결합되는 상기 복수의 인버터들을 갖는 제 2 고속 데이터 경로로서, 상기 제 2 고속 데이터 경로는, 상기 제어 신호의 제 1 값에 응답하여 펄스 발생기의 출력을 상기 입력 노드에 결합하도록 동작하는 제 2 논리 회로, 및 상기 인버터가 전이를 가속하기 위해 편향된 전압에 대응하는 논리 레벨로 상기 인버터들 중 하나의 입력을 프리셋하도록 동작하는 제 2 프리셋 회로를 더 포함하며, 상기 입력은 상기 제어 신호의 제 2 값에 응답하여 프리셋되고, 상기 제 2 고속 데이터 경로의 인버터들은, 상기 제 2 고속 데이터 경로의 입력 신호 단자에 인가된 신호가 상기 제 2 고속 데이터 경로의 출력 노드에 결합되는 기간을 포함하는 기간 동안, 상기 제 1 고속 데이터 경로의 입력 신호 단자에 인가된 신호가 상기 제 1 고속 데이터 경로의 출력 노드에 결합되도록 집단적으로(collectively) 편향되는, 상기 제 2 고속 데이터 경로를 포함하는 고속 전파 회로.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 프리셋 회로들 각각은, 상기 제어 신호의 제 2 값에 응답하여 상기 인버터들 중 하나의 입력을 기준 전압에 결합하는 각각의 스위치를 포함하고, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 고속 전파 회로.
  10. 제 9 항에 있어서,
    상기 스위치들의 각각은 상기 각각의 고속 데이터 경로의 입력 노드에 결합되는, 고속 전파 회로.
  11. 제 8 항에 있어서,
    상기 논리 회로는 통과 게이트를 포함하는, 고속 전파 회로.
  12. 제 8 항에 있어서,
    상기 논리 회로 및 상기 프리셋 회로는 논리 게이트를 포함하는, 고속 전파 회로.
  13. 제 8 항에 있어서,
    상기 제어 회로는 클록 신호의 기간보다 실질적으로 더 짧은 지속 기간 동안 상기 클록 신호의 미리 결정된 에지에 응답하여 상기 제어 신호의 제 1 값을 발생시키도록 구성되는 펄스 발생기를 포함하며, 상기 펄스 발생기는 상기 제어 신호의 제 1 값이 발생되지 않을 때마다 상기 제어 신호의 제 2 값을 발생시키는, 고속 전파 회로.
  14. 신호 입력 노드와 신호 출력 단자 사이에 결합된 제 1 일련의 번갈아 편향된 인버터들,
    클록 입력 노드와 클록 출력 단자 사이에 결합된 제 2 일련의 번갈아 편향된 인버터들로서, 상기 제 2 일련의 인버터들에 결합된 클록 신호가 상기 클록 출력 단자에 존재하기 전 및 후에, 상기 제 1 일련의 인버터들에 결합된 신호가 상기 신호 출력 단자에 존재하도록 야기하는 방식으로 편향되는, 상기 제 2 일련의 번갈아 편향된 인버터들, 및
    전이가 가속되는 논리 레벨로 상기 제 1 및 제 2 일련의 인버터들을 프리셋하도록 동작하는 프리셋 회로를 포함하는 고속 전파 회로.
  15. 제 14 항에 있어서,
    신호 입력 단자를 상기 신호 입력 노드에 결합하는 제 1 통과 게이트로서, 제 1 값을 갖는 제어 신호에 응답하여 상기 신호 입력 단자를 상기 신호 입력 노드에 결합하도록 동작하는, 상기 제 1 통과 게이트, 및
    클록 입력 단자를 상기 클록 입력 노드에 결합하는 제 2 통과 게이트로서, 상기 제어 신호의 제 1 값에 응답하여 상기 클록 입력 단자를 상기 클록 입력 노드에 결합하도록 동작하는, 상기 제 2 통과 게이트를 더 포함하는 고속 전파 회로.
  16. 제 14 항에 있어서, 상기 프리셋 회로는,
    상기 제어 신호의 제 2 값에 응답하여 상기 제 1 일련의 인버터들 중 하나의 입력을 기준 전압에 결합하는 제 1 스위치로서, 상기 제 2 값은 상기 제어 신호의 제 1 값과 다르며, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 상기 제 1 스위치, 및
    상기 제어 신호의 제 2 값에 응답하여 상기 제 2 일련의 인버터들 중 하나의 입력을 기준 전압에 결합하는 제 2 스위치로서, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 상기 제 2 스위치를 포함하는, 고속 전파 회로.
  17. 제 16 항에 있어서,
    상기 제 1 스위치는 상기 신호 입력 노드에 결합되고, 상기 제 2 스위치는 상기 클록 입력 노드에 결합되는, 고속 전파 회로.
  18. 제 14 항에 있어서,
    상기 프리셋 회로는 논리 게이트를 포함하는, 고속 전파 회로.
  19. 제 14 항에 있어서,
    상기 프리셋 회로의 동작을 제어하는 제어 회로를 더 포함하고, 상기 제어 회로는 상기 프리셋 회로가 상기 제 1 및 제 2 일련의 인버터들을 프리셋하도록 야기하는 제어 신호를 발생시키는, 고속 전파 회로.
  20. 제 19 항에 있어서,
    상기 제어 회로는 클록 신호의 기간의 절반보다 실질적으로 더 짧은 지속 기간 동안 상기 클록 신호의 미리 결정된 에지에 응답하여 상기 제어 신호를 발생시키도록 구성되는 펄스 발생기를 더 포함하는, 고속 전파 회로.
  21. 동기 메모리 디바이스에 있어서,
    어드레스 신호들을 수신하는 어드레스 버스,
    클록 신호를 포함하는 제어 신호들을 수신하는 제어 버스,
    데이터 신호들을 수신 및 출력하는 데이터 버스,
    적어도 하나의 메모리-셀 어레이,
    상기 어드레스 버스와 상기 메모리-셀 어레이 사이에 결합된 어드레스 디코더,
    상기 메모리-셀 어레이와 상기 데이터 버스 사이에 결합된 데이터 경로,
    상기 제어 버스, 상기 메모리-셀 어레이, 상기 어드레스 디코더 및 상기 데이터 경로에 결합된 제어 회로로서, 상기 메모리 디바이스의 동작을 상기 클록 신호와 동기하여 제어하기 위한 제어 신호들을 발생시키도록 동작할 수 있는 상기 제어 회로, 및
    상기 메모리 디바이스에 포함된 고속 신호 경로를 포함하고,
    상기 고속 신호 경로는,
    제 1 세트의 인버터들로서, 상기 제 1 세트의 인버터들 각각은 신호 전이의 제 1 극성쪽으로 편향되어 상기 제 1 세트의 인버터들 각각이 제 1 논리 레벨에서 제 2 논리 레벨로의 전이를 가속하는, 상기 제 1 세트의 인버터들,
    제 2 세트의 인버터들로서, 상기 제 2 세트의 인버터들 각각은 상기 제 1 극성과 다른 신호 전이의 제 2 극성쪽으로 편향되어, 상기 제 2 세트의 인버터들 각각은 상기 제 2 논리 레벨에서 상기 제 1 논리 레벨로의 전이를 가속하며, 상기 제 1 및 제 2 세트의 인버터들은 입력 노드와 출력 노드 사이에서 상기 제 1 세트의 인버터들과 상기 제 2 세트의 인버터들이 번갈아 직렬로 결합되는, 상기 제 2 세트의 인버터들, 및
    입력 단자를 상기 입력 노드에 결합한 논리 회로로서, 상기 논리 회로는 제 1 값을 갖는 제 1 제어 신호에 응답하여 상기 입력 단자를 상기 입력 노드에 결합하도록 동작하고, 제 1 값을 갖는 제 2 제어 신호에 응답하여 상기 인버터들 중 하나의 입력을 기준 전압에 결합하도록 동작할 수 있으며, 상기 제 2 제어 신호의 제 1 값은 상기 제 1 제어 신호가 상기 제 1 값과는 다른 값을 가질 때 존재하고, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 상기 논리 회로를 포함하는, 동기 메모리 디바이스.
  22. 제 21 항에 있어서, 상기 논리 회로는,
    상기 입력 단자를 상기 입력 노드에 결합하는 통과 게이트로서, 제어 신호의 제 1 값에 응답하여 상기 입력 단자를 상기 입력 노드에 결합하도록 동작하는 상기 통과 게이트, 및
    상기 인버터가 전이를 가속하기 위하여 편향된 전압에 대응하는 논리 레벨로 상기 인버터들 중 하나의 입력을 프리셋하도록 동작하는 프리셋 회로로서, 상기 제어 신호의 제 2 값에 응답하여 상기 입력을 프리셋하는 상기 프리셋 회로를 포함하는, 동기 메모리 디바이스.
  23. 제 22 항에 있어서,
    상기 프리셋 회로는 상기 제어 신호의 제 2 값에 응답하여 상기 인버터들 중 하나의 입력을 기준 전압에 결합하는 스위치를 포함하며, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 동기 메모리 디바이스.
  24. 제 23 항에 있어서,
    상기 스위치는 상기 입력 노드에 결합되는, 동기 메모리 디바이스.
  25. 제 21 항에 있어서,
    상기 제 1 제어 신호 및 상기 제 2 제어 신호는 서로 상보적이며, 상기 논리 회로는 상기 입력 단자에 결합된 제 1 입력 단자를 갖는 논리 게이트, 상기 제 1 또는 제 2 제어 신호를 수신하도록 결합된 제 2 입력, 및 상기 입력 노드에 결합된 출력 단자를 포함하는, 동기 메모리 디바이스.
  26. 제 21 항에 있어서,
    상기 제어 신호를 발생시키도록 구성된 펄스 발생기를 더 포함하며, 상기 펄스 발생기는 클록 신호의 미리 결정된 에지에 응답하여 상기 제어 신호의 제 1 값을 발생시키도록 동작하고, 상기 제어 신호의 제 1 값은 상기 클록 신호의 기간의 절반보다 실질적으로 더 짧은 지속 기간 동안 발생되는, 동기 메모리 디바이스.
  27. 동기 메모리 디바이스에 있어서,
    어드레스 신호들을 수신하는 어드레스 버스,
    외부 클록 신호를 포함하는 제어 신호들을 수신하는 제어 버스,
    데이터 신호들을 수신 및 출력하는 데이터 버스,
    적어도 하나의 메모리-셀 어레이,
    상기 어드레스 버스와 상기 메모리-셀 어레이 사이에 결합된 어드레스 디코더,
    상기 메모리-셀 어레이와 상기 데이터 버스 사이에 결합된 데이터 경로,
    상기 제어 버스, 상기 메모리-셀 어레이, 상기 어드레스 디코더 및 상기 데이터 경로에 결합된 제어 회로로서, 상기 메모리 디바이스의 동작을 상기 클록 신호와 동기하여 제어하기 위한 제어 신호들을 발생시키도록 동작할 수 있는 상기 제어 회로, 및
    상기 메모리 디바이스에 포함된 고속 신호 경로를 포함하고,
    상기 고속 신호 경로는,
    신호 입력 노드와 신호 출력 단자 사이에 결합된 제 1 일련의 번갈아 편향된 인버터들,
    클록 입력 노드와 클록 출력 단자 사이에 결합된 제 2 일련의 번갈아 편향된 인버터들로서, 상기 제 2 일련의 인버터들은 상기 외부 클록 신호로부터 유도되고 상기 제 2 일련의 인버터들에 결합된 내부 클록 신호가 상기 클록 출력 단자에 존재하기 전 및 후에, 상기 제 1 일련의 인버터들에 결합된 신호가 상기 신호 출력 단자에 존재하도록 야기하는 방식으로 편향되는, 상기 제 2 일련의 번갈아 편향된 인버터들, 및
    전이가 가속될 논리 레벨로 상기 제 1 및 제 2 일련의 인버터들을 프리셋하도록 동작하는 프리셋 회로를 포함하는, 동기 메모리 디바이스.
  28. 제 27 항에 있어서,
    신호 입력 단자를 상기 신호 입력 노드에 결합하는 제 1 통과 게이트로서, 제 1 값을 갖는 제어 신호에 응답하여 상기 신호 입력 단자를 상기 신호 입력 노드에 결합하도록 동작하는, 상기 제 1 통과 게이트, 및
    클록 입력 단자를 상기 클록 입력 노드에 결합하는 제 2 통과 게이트로서, 상기 제어 신호의 제 1 값에 응답하여 상기 클록 입력 단자를 상기 클록 입력 노드에 결합하도록 동작하는, 상기 제 2 통과 게이트를 더 포함하는 동기 메모리 디바이스.
  29. 제 28 항에 있어서, 상기 프리셋 회로는,
    상기 제어 신호의 제 2 값에 응답하여 상기 제 1 일련의 인버터들 중 하나의 입력을 기준 전압에 결합하는 제 1 스위치로서, 상기 제 2 값은 상기 제어 신호의 제 1 값과 다르며, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 상기 제 1 스위치, 및
    상기 제어 신호의 제 2 값에 응답하여 상기 제 2 일련의 인버터들 중 하나의 입력을 기준 전압에 결합하는 제 2 스위치로서, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 상기 제 2 스위치를 포함하는, 동기 메모리 디바이스.
  30. 제 29 항에 있어서,
    상기 제 1 스위치는 상기 신호 입력 노드에 결합되고, 상기 제 2 스위치는 상기 클록 입력 노드에 결합되는, 동기 메모리 디바이스.
  31. 제 27 항에 있어서,
    상기 프리셋 회로의 동작을 제어하는 제어 회로를 더 포함하고, 상기 제어 회로는 상기 프리셋 회로가 상기 제 1 및 제 2 일련의 인버터들을 프리셋하도록 야기하는 제어 신호를 발생시키는, 동기 메모리 디바이스.
  32. 제 31 항에 있어서,
    상기 제어 회로는 상기 내부 클록 회로의 기간의 절반보다 실질적으로 더 짧은 지속 기간 동안 상기 내부 클록 신호의 미리 결정된 에지에 응답하여 상기 제어 신호를 발생시키도록 구성된 펄스 발생기를 포함하는, 동기 메모리 디바이스.
  33. 제 27 항에 있어서,
    상기 프리셋 회로는 논리 게이트를 포함하는, 동기 메모리 디바이스.
  34. 컴퓨터 시스템에 있어서,
    데이터 입력 디바이스,
    데이터 출력 디바이스,
    상기 데이터 입력 및 출력 디바이스들에 결합된 처리기, 및
    동기 메모리 디바이스를 포함하고,
    상기 동기 메모리 디바이스는,
    어드레스 신호들을 수신하는 어드레스 버스,
    클록 신호를 포함하는 제어 신호들을 수신하는 제어 버스,
    데이터 신호들을 수신 및 출력하는 데이터 버스,
    적어도 하나의 메모리-셀 어레이,
    상기 어드레스 버스와 상기 메모리-셀 어레이 사이에 결합된 어드레스 디코더,
    상기 메모리-셀 어레이와 상기 데이터 버스 사이에 결합된 데이터 경로,
    상기 제어 버스, 상기 메모리-셀 어레이, 상기 어드레스 디코더 및 상기 데이터 경로에 결합된 제어 회로로서, 상기 메모리 디바이스의 동작을 상기 클록 신호와 동기하여 제어하기 위한 제어 신호들을 발생시키도록 동작할 수 있는 상기 제어 회로, 및
    상기 메모리 디바이스에 포함된 고속 신호 경로를 포함하고,
    상기 고속 신호 경로는,
    제 1 세트의 인버터들로서, 상기 제 1 세트의 인버터들 각각은 신호 전이의 제 1 극성쪽으로 편향되어 상기 제 1 세트의 인버터들 각각이 제 1 논리 레벨에서 제 2 논리 레벨로의 전이를 가속하는, 상기 제 1 세트의 인버터들,
    제 2 세트의 인버터들로서, 상기 제 2 세트의 인버터들 각각은 상기 제 1 극성과 다른 신호 전이의 제 2 극성쪽으로 편향되어, 상기 제 2 세트의 인버터들 각각은 상기 제 2 논리 레벨에서 상기 제 1 논리 레벨로의 전이를 가속하며, 상기 제 1 및 제 2 세트의 인버터들은 입력 노드와 출력 노드 사이에서 상기 제 1 세트의 인버터들과 상기 제 2 세트의 인버터들이 번갈아 직렬로 결합되는, 상기 제 2 세트의 인버터들, 및
    입력 단자를 상기 입력 노드에 결합한 논리 회로로서, 상기 논리 회로는 제 1 값을 갖는 제 1 제어 신호에 응답하여 상기 입력 단자를 상기 입력 노드에 결합하도록 동작하고, 제 1 값을 갖는 제 2 제어 신호에 응답하여 상기 인버터들 중 하나의 입력을 기준 전압에 결합하도록 동작할 수 있으며, 상기 제 2 제어 신호의 제 1 값은 상기 제 1 제어 신호가 상기 제 1 값과는 다른 값을 가질 때 존재하고, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 상기 논리 회로를 포함하는, 컴퓨터 시스템.
  35. 제 34 항에 있어서, 상기 논리 회로는,
    상기 입력 단자를 상기 입력 노드에 결합하는 통과 게이트로서, 제어 신호의 제 1 값에 응답하여 상기 입력 단자를 상기 입력 노드에 결합하도록 동작하는 상기 통과 게이트, 및
    상기 인버터가 전이를 가속하기 위하여 편향된 전압에 대응하는 논리 레벨로 상기 인버터들 중 하나의 입력을 프리셋하도록 동작하는 프리셋 회로로서, 상기 제어 신호의 제 2 값에 응답하여 상기 입력을 프리셋하는 상기 프리셋 회로를 포함하는, 컴퓨터 시스템.
  36. 제 35 항에 있어서,
    상기 프리셋 회로는 상기 제어 신호의 제 2 값에 응답하여 상기 인버터들 중하나의 입력을 기준 전압에 결합하는 스위치를 포함하며, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 컴퓨터 시스템.
  37. 제 36 항에 있어서,
    상기 스위치는 상기 입력 노드에 결합되는, 컴퓨터 시스템.
  38. 제 34 항에 있어서,
    상기 제 1 제어 신호 및 상기 제 2 제어 신호는 서로 상보적이며, 상기 논리 회로는 상기 입력 단자에 결합된 제 1 입력 단자를 갖는 논리 게이트, 상기 제 1 또는 제 2 제어 신호를 수신하도록 결합된 제 2 입력, 및 상기 입력 노드에 결합된 출력 단자를 포함하는, 컴퓨터 시스템.
  39. 제 34 항에 있어서,
    상기 제어 신호를 발생시키도록 구성된 펄스 발생기를 더 포함하며, 상기 펄스 발생기는 클록 신호의 미리 결정된 에지에 응답하여 상기 제어 신호의 제 1 값을 발생시키도록 동작하고, 상기 제어 신호의 제 1 값은 상기 클록 신호의 기간의 절반보다 실질적으로 더 짧은 지속 기간 동안 발생되는, 컴퓨터 시스템.
  40. 컴퓨터 시스템에 있어서,
    데이터 입력 디바이스,
    데이터 출력 디바이스,
    상기 데이터 입력 및 출력 디바이스들에 결합된 처리기, 및
    동기 메모리 디바이스를 포함하고,
    상기 동기 메모리 디바이스는,
    어드레스 신호들을 수신하는 어드레스 버스,
    외부 클록 신호를 포함하는 제어 신호들을 수신하는 제어 버스,
    데이터 신호들을 수신 및 출력하는 데이터 버스,
    적어도 하나의 메모리-셀 어레이,
    상기 어드레스 버스와 상기 메모리-셀 어레이 사이에 결합된 어드레스 디코더,
    상기 메모리-셀 어레이와 상기 데이터 버스 사이에 결합된 데이터 경로,
    상기 제어 버스, 상기 메모리-셀 어레이, 상기 어드레스 디코더 및 상기 데이터 경로에 결합된 제어 회로로서, 상기 메모리 디바이스의 동작을 상기 클록 신호와 동기하여 제어하기 위한 제어 신호들을 발생시키도록 동작할 수 있는 상기 제어 회로, 및
    상기 메모리 디바이스에 포함된 고속 신호 경로를 포함하고,
    상기 고속 신호 경로는,
    신호 입력 노드와 신호 출력 단자 사이에 결합된 제 1 일련의 번갈아 편향된 인버터들,
    클록 입력 노드와 클록 출력 단자 사이에 결합된 제 2 일련의 번갈아 편향된인버터들로서, 상기 제 2 일련의 인버터들은 상기 외부 클록 신호로부터 유도되고 상기 제 2 일련의 인버터들에 결합된 내부 클록 신호가 상기 클록 출력 단자에 존재하기 전 및 후에, 상기 제 1 일련의 인버터들에 결합된 신호가 상기 신호 출력 단자에 존재하도록 야기하는 방식으로 편향되는, 상기 제 2 일련의 번갈아 편향된 인버터들, 및
    전이가 가속될 논리 레벨로 상기 제 1 및 제 2 일련의 인버터들을 프리셋하도록 동작하는 프리셋 회로를 포함하는, 컴퓨터 시스템.
  41. 제 40 항에 있어서,
    신호 입력 단자를 상기 신호 입력 노드에 결합하는 제 1 통과 게이트로서, 제 1 값을 갖는 제어 신호에 응답하여 상기 신호 입력 단자를 상기 신호 입력 노드에 결합하도록 동작하는 상기 제 1 통과 게이트, 및
    클록 입력 단자를 상기 클록 입력 노드에 결합하는 제 2 통과 게이트로서, 상기 제어 신호의 제 1 값에 응답하여 상기 클록 입력 단자를 상기 클록 입력 노드에 결합하도록 동작하는 상기 제 2 통과 게이트를 더 포함하는 컴퓨터 시스템.
  42. 제 41 항에 있어서,
    상기 프리셋 회로는,
    상기 제어 신호의 제 2 값에 응답하여 상기 제 1 일련의 인버터들 중 하나의 입력을 기준 전압에 결합하는 제 1 스위치로서, 상기 제 2 값은 상기 제어 신호의제 1 값과 다르며, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 상기 제 1 스위치, 및
    상기 제어 신호의 제 2 값에 응답하여 상기 제 2 일련의 인버터들 중 하나의 입력을 기준 전압에 결합하는 제 2 스위치로서, 상기 기준 전압은 상기 인버터가 전이를 가속하는 상기 논리 레벨에 대응하는 전압인, 상기 제 2 스위치를 포함하는, 컴퓨터 시스템.
  43. 제 42 항에 있어서,
    상기 제 1 스위치는 상기 신호 입력 노드에 결합되고, 상기 제 2 스위치는 상기 클록 입력 노드에 결합되는, 컴퓨터 시스템.
  44. 제 40 항에 있어서,
    상기 프리셋 회로의 동작을 제어하는 제어 회로를 더 포함하고, 상기 제어 회로는 상기 프리셋 회로가 상기 제 1 및 제 2 일련의 인버터들을 프리셋하도록 야기하는 제어 신호를 발생시키는, 컴퓨터 시스템.
  45. 제 44 항에 있어서,
    상기 제어 회로는 상기 내부 클록 회로의 기간의 절반보다 실질적으로 더 짧은 지속 기간 동안 상기 내부 클록 신호의 미리 결정된 에지에 응답하여 상기 제어 신호를 발생시키도록 구성된 펄스 발생기를 포함하는, 컴퓨터 시스템.
  46. 제 40 항에 있어서,
    상기 프리셋 회로는 논리 게이트를 포함하는, 컴퓨터 시스템.
  47. 신호 경로를 따라 디지털 신호를 결합하는 방법에 있어서,
    이격된 위치들에 상기 경로 내 제 1 일련의 회로 소자들을 배치하는 단계로서, 상기 제 1 복수의 회로 소자들은 상기 디지털 신호의 제 1 에지를 가속하고 상기 디지털 신호의 제 2 에지를 지연하도록 구성되는, 상기 제 1 일련의 회로 소자들 배치 단계,
    상기 제 1 일련의 회로 소자들 중간에 이격된 위치들에 상기 경로 내 제 2 일련의 회로 소자들을 배치하는 단계로서, 상기 제 2 일련의 회로 소자들은 상기 디지털 신호의 제 2 에지를 가속하고 상기 디지털 신호의 제 1 에지를 지연하도록 구성되는, 상기 제 2 일련의 회로 소자들 배치 단계,
    상기 제 1 일련의 회로 소자들이 전이한다면, 그들이 상기 디지털 신호의 제 1 에지를 통해 전이하도록 상기 제 1 일련의 회로 소자들을 프리셋하는 단계,
    상기 제 2 일련의 회로 소자들이 전이한다면, 그들이 상기 디지털 신호의 제 2 에지를 통해 전이하도록 상기 제 2 일련의 회로 소자들을 프리셋하는 단계, 및
    상기 제 1 및 제 2 일련의 회로 소자들을 통해 상기 디지털 신호를 결합하는 단계를 포함하는 디지털 신호 결합 방법.
  48. 제 47 항에 있어서,
    상기 회로 소자들이 프리셋될 때, 상기 제 1 및 제 2 일련의 회로 소자들을 입력 단자로부터 분리하는 단계를 더 포함하는 디지털 신호 결합 방법.
  49. 디지털 신호의 유효성을 지정하는 방법에 있어서,
    상기 디지털 신호의 제 1 전이를 가속하고 상기 디지털 신호의 제 2 전이를 지연하는 방식으로 제 1 일련의 인버터들을 통해 상기 디지털 신호를 결합하는 단계,
    클록 신호의 제 1 전이를 가속하고 상기 클록 신호의 제 2 전이를 지연하는 방식으로 제 2 일련의 인버터들을 통해 상기 클록 신호를 결합하는 단계로서, 상기 클록 신호의 전이들은 상기 디지털 신호의 전이들이 지연 및 가속되는 것보다 더 낮은 정도로 각각 가속 및 지연되는, 상기 결합 단계, 및
    상기 클록 신호가 상기 제 2 일련의 인버터들에서 출력될 때 상기 제 1 일련의 인버터들의 출력에서의 상기 디지털 신호를 유효한 것으로 지정하는 단계를 포함하는, 디지털 신호의 유효성 지정 방법.
  50. 제 49 항에 있어서,
    논리 레벨로 상기 제 1 및 제 2 일련의 인버터들을 프리셋하는 단계를 더 포함하고, 상기 제 1 및 제 2 일련의 인버터들은 상기 제 1 및 제 2 일련의 인버터들을 통해 각각 상기 디지털 신호 및 클록 신호를 결합하기 전에 상기 논리 레벨로부터 가속되는 방식으로 전이하는, 디지털 신호의 유효성 지정 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535038B2 (en) 2001-03-09 2003-03-18 Micron Technology, Inc. Reduced jitter clock generator circuit and method for applying properly phased clock signals to clocked devices
JP2002313079A (ja) * 2001-04-18 2002-10-25 Seiko Epson Corp 半導体メモリ装置の電源ノイズの抑制化
US6628139B2 (en) * 2001-08-03 2003-09-30 Micron Technology, Inc. Digital logic devices with extremely skewed trip points and reset circuitry for rapidly propagating signal edges
US6738301B2 (en) 2002-08-29 2004-05-18 Micron Technology, Inc. Method and system for accelerating coupling of digital signals
US6847582B2 (en) * 2003-03-11 2005-01-25 Micron Technology, Inc. Low skew clock input buffer and method
US20130076424A1 (en) 2011-09-23 2013-03-28 Qualcomm Incorporated System and method for reducing cross coupling effects
US10283187B2 (en) * 2017-07-19 2019-05-07 Micron Technology, Inc. Apparatuses and methods for providing additional drive to multilevel signals representing data
JP6974549B1 (ja) * 2020-07-17 2021-12-01 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. メモリ装置およびその入出力バッファ制御方法
JP2024048776A (ja) * 2022-09-28 2024-04-09 ラピステクノロジー株式会社 データ受信回路、表示ドライバ及び表示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4985643A (en) * 1988-06-24 1991-01-15 National Semiconductor Corporation Speed enhancement technique for CMOS circuits
US5519344A (en) * 1994-06-30 1996-05-21 Proebsting; Robert J. Fast propagation technique in CMOS integrated circuits
US5929680A (en) * 1997-05-16 1999-07-27 Tritech Microelectronics International Ltd Short circuit reduced CMOS buffer circuit
US5999481A (en) * 1997-08-22 1999-12-07 Micron Technology, Inc. Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals
US6137849A (en) 1998-09-09 2000-10-24 Agilent Technologies System and method for communicating data over a high-speed bus
US6331793B1 (en) 1999-12-30 2001-12-18 Intel Corporation Apparatus, method and system for pulse passgate topologies

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