TW205104B - - Google Patents

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i〇05i〇 Λ 6 Π 6 經濟部屮央標準而Μ工消t合作社印製 五、發明説明（） 本發明係關於，分割成多數記億方塊之積簏化之半導 體記億裝置，特別是關於，各記億方塊含有排成矩陣狀之 .多數記億單元，並備有適合於選擇此記億單元之解碼電路 之半導體記億裝置。 過去在1987年出販之ISSCC文獻之第264〜265頁掲示' 有這一類裝置之電路。以下說明與此有闢之本發明對象之 技術。 第1圖偽以概略方式表示分割成多數記億方塊之積髖 '化之半導體記憶裝置之構.成例%，揉用這種方塊方式之目 的在提高對擷取大容量之記億單元中之任一値單元時之效 果。亦邸，為了減少在主字線（main wordline)中擷取方 塊字線（block wordline)之資料時之延遲，而將記億單元 分割成幾個方塊，選擇分割成多數記憶方塊中之任意一痼 ,並對應此以選擇此方塊内之一値記億單元，將其高速化 ，同時減低電力之消耗。 在圖内，記號1至i傜表示含有排成矩陣狀之一群記 憶單元之記億block)。此等各該方塊係由方 塊選擇解碼器ίο輸出之方塊選擇信號Fmr〜Bswrr所選擇 。而記億方塊内之字線Uo「d line WU〜WU)之選擇，偽 在供給列位址時，由列解碼器11輸出之列選擇佶號（MWU 至MWL。）所選擇。 而各記億方塊則備有可從方塊選擇信號，及列選擇倍 號之有效位準輸出選擇信號之字線選擇邏輯電路12。 在大容量之記億電路，將記億單元列分成幾個方塊實 (請先閲讀背而之注意事項#堝寫本頁) 裝- 訂- 線· 本紙張尺度边用中a國家樣準（CHS)lM規格（2】0X297公*) 一3_ 81. 4. 10,000張+(H) Λ 6 B 6 五、發明説明（） (請先閲讀背而之注意事項再蜞寫本頁) 施時，傜如圔示之對被分之方塊進行解碼之字線選擇邏輯 電路12,使用H0R邏輯構件或HAND邏輯構件。但圖中僅表 示NOR邏輯構件13。 惟這種邏輯電路須.使用多數電晶體，間1{或NAND時需 要有4個至6個電晶體。 因此，完成大容量之記億單元時，選擇性擷取此等記 億單元所需之邏輯電路佔用之晶片面積擴大，而此等邏輯 構件之動作速度較反邏輯構件之速g延遲一些，同時，如 圖所示，分別連結在記億方塊内之字線（WU〜WL。）之邏輯 構件之輸人閑有電容量存在，其高速勤作將有一定限度。 本發明之目的在提供，備有，可高速度擷取記億單元 ，能夠縮小供擷取構件用之邏輯電路之晶Η所佔用面積， 獲得改善及簡易化之電路架構之字線選擇邏輯電路之半導 體記億裝置。 同時，本發明在提供，將字線分成多數方塊單位，在 選擇方塊之同時，選出有發造方塊在内之字線之半導體記 ------ · 億裝置。 經濟部屮央櫺準鈞β工消仰合作社印製 本發明之字線S擇邏輯電路，在分割成一群字線方塊 之各方塊，備有，對應方塊S擇解碼器輸出之信號轉接之 轉接構件，使所選擇之字線方塊活性化，在活性化之字線 方塊加上從列解碼器輸出之信號，藉此選出記億方塊内之 字線。 分別連结在上述轉接構件及字線之邏輯構件，傜依據 方塊選擇解碼器輸出之信號及列解碼器之信號，選擇性組· 81. 4. 10,000張（H) 本紙張尺度边用中《 Η家標準（CNS)IM規格（210x297公;¢) Λ 6 Ιϊ 6 五、發明説明（） (請先閲讀背而之注意事項#艰寫本頁) 合而成反相器.NOR或HAND等之邏輯電路，因此完成電路 時所需要之有源元件之數會減少，藉此可實現高速擷取及 晶片面積之縮小。 為了實現上述目的，本發明提供一種，備有，由排成 矩陣狀之多數記憶單元構成之記憶方塊，可輸出用來選擇 此記億方塊之字線之選擇信號之列解碼器，以及，用以選 擇上述多數記億方塊之記憶方塊選擇解碼器，各記憶方塊 設有，接 <上述列解碼器之輸出倍號，及記億方塊選擇解 碼器之輸出，以選擇字線之字線選擇邏輯電路之半導體記 億裝置。 上述一群之分割成字線方塊之字線選擇邏輯電路備有 ，反轉各該列解碼器之信號.將其連结在各該字線之反轉 構件，以及，為了以方塊單位別控制此等反轉構件之活性 化/非活性化，接受上述記憶方塊選擇解碼器之輸出信號 ，按選擇之方塊單位轉接之轉接構件。 經濟部屮央#準^1:3:工消价合作社印製 此外，本發明提供一種，備有，由排成矩陣狀之多數^ 記億單元構成之記億方塊，可輸出用來選擇此記億方塊之 字線之選擇信號之列解碼器，以及，用以選擇上述多數記 億方塊之記億方塊選擇解碼器，各記億方塊設有，接受上 述列解·碼器之輸出信號，及記憶方塊選擇解碼器之輸出， 以選擇字線之宇線選擇邏輯電路之半導體記億裝置之一個 變形例子.上述字線選擇邏輯霄路將字線區分成方塊，由 多數字線方塊構成，各字線方塊由接受記億方塊選擇解碼 器之輸出之電晶體，以及，成並聯方式一起連結在各字線 本紙尺度逍用中88家楳準(CNS)甲4規格(210x297公垃） 一 5- 81. 4. 10,000張（H) ^0510 ^0510 經濟部屮央標準而β工消奸合作杜印51 A 6 I? 6 五、發明説明（） 之列解碼器信號反辕構件，一併構成NOR邏輯電路，將其 構成為，對上述記億方塊遘擇解碼器之輸出，及列解碼器 之信號，有選擇性NDR 邏輯機能，別提供一種，備有由 排成矩陣狀之多數記億單元構成之記億方塊，可輸出用來 選擇此記億方塊之字線之選擇信號之列解碼器，以及•用 以選擇上述多數記億方塊之記億方塊選擇解碼器，各記億 方塊設有，接受上述列解碼器之輸出信號，及記億方塊選 擇解碼器之輸出，以選擇字線之字線選擇邏輯電路之半導 體記億裝置之其他例子，上述字線選擇邏輯電路區 分成方塊，由多數字線方塊構成，各字線方塊以方1配 由記億方塊選擇解碼器輸出之信號使其轉接之M0S電晶體 ，並對上述轉接構件以字線別並聯連結反轉構件，依此轉 接構件之導通供給電源，由列解碼器之輸出信號向反轉構 件選擇之字線供給選擇信號。 Η對本發明所提供之多數實施例，先參照附圖，詳細 說明本發明之可取實施例如下。 第1實施例 本發明之半導體記億裝置之特徽是，在記億方塊内之 選擇字線用之邏輯電路，將反轉列解碼器之輸出信號之反 相器之輸出連結在字線，並在方塊單位之字線備有轉接構 件或反轉構件，俾將反轉方塊選擇信號而成之信號當作控 制信號輸出，以控制此等一群反相器之可否動作。 本發明之字線選擇邏輯電路之具體實施例係如第2圖 所示。 私紙張尺度边用中國Β家楳準規格（210x297公;it) -6- ; 81. 4. 10,000張⑻ (請先閲讀背而之注意事項再塥寫本頁) 裝- 線· 經濟部屮央標準局A工消价合作杜印3i ί^ΟϋίΟΊ Λ 6 _llj_ 五、發明説明（） 本電路傜將第1圖之字線選擇邏輯電路12加以改善者 ，因此其他構成要素與第1圖一樣。 如上述，因為字線選擇邏輯電路12成方塊單位，因此 第2圖傜表示其方塊中之第1方塊之構成例子，其構成與 其他方塊一樣《並表示，對整艏方塊，轉接構件偽由電晶 體T\〜T32與Tc所構成。 從列解碼器11輸出之字線S擇信號（ff¥T7〜ίΠΓΓΓΓΓ)傜 分別輸入，連結成可接受此信號之反轉構件I。反轉構件 ：[偽用CMOS所構成。亦即，此反轉構件偽由兩値電晶體所 構成。而本發明之此反轉構件偽分割成一群方塊。即，本 賁施例偽分割成16字線為1方塊之方塊單在圖上，被 分割之方塊單位中.，第1方塊用記號14.表示之。而第2 .圖之lh〜14„傜對應第1圖之字線選擇邏輯電路12。 ' 列解碼器11之輸出信號供給連接於此之反轉構件，即 供給反相器，因之.反轉而反過來之信號應對字線選擇有 用，而因為依方塊選擇解碼器10之輸出信號（Β^¥Γ7〜 BSWLi )選擇性將電源供給内含上述反相器之字線方塊，因 此只有被選擇之反相器會動作。 假定字線之個數為512個作為一個例子説明如下。當 選擇第1字線選擇電路區段1.4\内之第16反相器1〃時， 即，從列解碼器11輸出Η¥ΓΓΓ之信號，同時由方塊1擇解 碼器ίο向此記億單元所屬之記億方塊1輸出倍號emT時 .因為分配給16値字磕，而連結在電源之PM0S電晶體^與 一側接地之HM0S電晶體.Tc成對，構成第2CM0S反相器，亦 衣紙張尺度边用中國困家烊準(CNS) Ή規格（210x297公¢) 81. 4. 10,000張（H) (請先閲讀背而之注意事項#構寫本頁) 裝- 訂- 〇5i〇^ Λ 6 Π 6 五、發明説明（ 經濟部肀央楛準而貝工消<ϊ·合作社印製 即轉接構件，因此輸入於此之上述^¥17信號到列去時. 之吸極電壓便有如電源一般供給，而藉此項電源使接受 上述ΗΙΓ77倍號之反相器116活性化，而將選擇信號供給 字線WL1S當作其輸出，因此便其可選擇方塊内之記億單元 〇 在本例，字線有512個，字線方塊以16値字線單位分 割，因此有32個字線方塊。各字線方塊構成16値之CMOS反 相器，以構成第2反相器。每一個字線方塊分配一値連結 在電源之PM0S電晶髏，因此需要32個電晶體，與此成對 之NM0S電晶髏Tc由16値字線方塊共用一個即可。因此，字 線數愈增加，即高容量之記憶裝置在依據這種架構時，元 件數可以節省下來，對有效利用晶片面積十分有利。 依據本發明之可取實施例之具體架構例子，如上例， 選擇記億方塊中之任一方塊，由方塊選擇解碼器以低位準 ,即以0V狀態加上BSWLi信號時，接受此信號之PM0S電晶 體1\導通，而HM0S·電晶髖Tc則從導通轉換成為遮斷狀態， 因此，節點N之電位便由低位準變成高位準，PJ1變成5 V。 節點N之電位被當作電源供給接受]^ΓΓ77之低信號之CMOS 反相器6，因而反相器I i ε輸出高位準信號而縮短記憶 單元擷取間。 以物理方式實現M0S電晶體時，閛極W(wide)/L(len-gth)為litm/lwm時，有0, 14fF之霄容量，因此若假設 P/N電晶體之物理尺寸為20.5 XI時，在傳統例子之第1 圖，依N0R邏輯電路擷取之信號延遲便會受到上述電容器 (請先閲讀背而之注意事項再堝寫本頁) 裝· 線· t紙张尺度边用中國租家榀準（CNS)TM規格（210父297公及） 81. 4. 10,000張（H) Λ 6 Π 6 ^OoiOi 五、發明説明（） (請先閲讀背而之注意事項再填寫本頁) 大小，即20.5X512 XI. 4fF之大小之影饗。亦即，較之構 成依512値字線之H0R閘之電晶體之容量，本發明之容景 因為僅接受32個電晶體之BmT信號，可獲得擷取時間之 高速化。同時，較之以多數有源元件構成之H0R或NAND邏 輯電路，本發明因為使用餌單之CMOS反相器，可實現高速 度化。 本發明傜可直接應用以實現高速化及高積體化，經過 改善之解碼器電路架構。 第2實施例 第3圖及第4圖表示與本發明目的有關連之第2實施 例之架構。 第3圖偽表示電晶髏（31〜34)構成NOR邏輯電路. 以.N0R邏輯選擇記億單元之方式。表示以字線方塊單位分 割，構成上述NOR邏輯電路之電晶體中連结在電源之PM0S 電晶體31,與本發明之目的相關連構成。接受列解碼器之 輸出之相對應字線構成之電晶體（32〜34),偽連同以上 述字線方塊單位一個個分配之電晶體3],構成一個NOR邏 輯電路。 經濟部屮央槛準：：Γβ工消费合作杜印製 同樣地，第4圖亦傜邏輯電路，表示採取NAND邏輯電 路之情形，電晶體（41〜44)之組合構成NAHD邏輯，依本 發明之目的，以字線之方塊單位再構成電路。亦即.接受 方塊選擇解碼器之輸出佶號之兩個電晶體43，44成反柑器 架構在動作狀態，但並聯而分別連結在電晶體41, 42保成 反相器架構，而與上述電晶體43, 44選擇性结合，其結桌 本紙張尺Λ边用中國®家標準（CNS)T4規怙（210x297公犮) 9 81· 4. 10,〇〇〇張(H) ^0510^ Λ 6 Π 6 五、發明説明（） 構成HAND通輯電路而動作。 此外，本實施例傜為了說明方便使用一些具體之數值 ，但本發明並不局限如此.除此之外另含有很多之變形例' 子。 如以上所述，本發明之解碼器電路十分適合高容量之 高速半導體記憶裝置，同時在耗電方面，也提供十分有利 之記億單元接近方式。 此外，字線選擇電路之方塊化可由設計者任意設定， 而使此方塊有效/失效之轉接元件，可依Μ擇電路之架構 ，而適宜結合於此應用之。 圖式之簡單説明 第1圖傜半_體記憶裝置之槪要性方塊圖. 第2圖傜表示本發明之字線選擇邏輯電路之構成例子 之電路圔。 第3圖偽與第2圖之電路有關連之其他實施例之電路 結構圖。 (請先閲讀背而之注意事項#場寫本頁) 裝. 訂_ 經濟部ψ央榣準而只工消奸合作社印製 衣紙張尺度逍用中租®家標準（CNS)IM規格（210x297公垃） —1〇一 81. 4. 10,000張（H)

Claims (1)

1. ^0510 ^0510 經濟部中夬標準局員工消費合作社印製 A 7 B7 C7 D7 六、申請專利範圍 1. 一種半導體記憶裝置，包含::由排成矩陣狀之多數纪 億單元構成之記億方塊，輸出用來選擇此記億方塊之 字線之選擇信號之列解碼器，以及，選擇上述多數記 億方塊之記億方塊選擇解碼器，各記億方塊備有，接 受上述列解碼器之輸出信號.及記億方塊選擇解碼器 之輸出，以選擇字線用之字線選擇邏輯電路，其特徽 在於， 上述一群之分割成為字線方塊之字線選擇邏輯電 路備有，反轉各該列解碼器之信號，將其連结於各該 字線之反轉構件，以及.為了以方塊別控制此等反轉 構件之活性化/非活性化，接受上述記億方塊選擇解 碼器之輸出信號.按選擇之方塊單位轉接之轉接構件 。 於: 2. 如申請專利範圍第1項之半導體記億裝置.其於 ,上述字線選擇邏輯電路之反轉構件.傜由CMOS结構 之PM0S舆HM0S電晶體，所構成。 / V, m 3 .如申請專利範圍第1項之举導體記億裝置，其在於 ，上述字缇選擇邏輯電路之轉接構件，偽在分割成一 群之字線方塊之各方塊連結有接在電源而接受方塊選 擇解碼器輸出信號之P(N)型M0S電晶體，並在上述方 塊與以方塊別連結之P (N)型M0S電晶體相互連結之連 結節點（H)與大地之間，連結有全方塊共用而一起接 受上述方塊選擇解碼器輸出倍號之單一之N (P)型M0S 電晶體，而依方塊選擇解碼器之輸出信號導通/遮斷 木紙张凡度適;丨丨十《 W家標準（CNS) ψ 4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) •襄. •訂， 11 — ΟΰΙΟι A 7 Β7 C7 D7_ 六'申請專利範園 之轉接構件。 (請先閱讀背面之注意事項再填寫本頁) 4. 一種半導鱷記值装置，包含：由排成矩陣狀之多數記 值單元構成之記值方塊，_出用來遘擇此記值方塊之 字線之選擇倍號之列解踽器，以及，選擇上述多數記 值方塊之記隹方糠選擇解碼器，各記宙方塊備有，接 受上述列解碼器之翰出倍號，及記德\方塊萑擇解01器 之輸出，以苗擇字線用之字線選擇雄鞲霣路，其特微 在於， 上述字線選擇邏輯霣路將字線匾分成為方塊.而 以多數之字線方壤構成，各字结方塊换以接受記值方 塊遘擇解碼器之输出之霣晶醱，舆其並聯而一起連结 在各字線之列解覉器倍號反轉構件，一併構成NOR邐 輯霣路，將其構成為，對上述記值方塊選擇解碼器之 输出及列解碾器之倍號，具有選擇性NOR邏輯機能。 5. —種半導體記億裝置，包含：由排成矩陣狀之多數記 馆單元構成之記培方塊.輸出用來S擇此記值方塊之 字線之選擇倍號之列解碼器，以及，選擇上述多數記 偌方塊之記值方塊選擇解碼器，各記億方塊備有，接 受上述列解碼器之轎出倍號，及記億方塊苗擇解碼器 之輪出，以苗擇字線用之字猱苗擇邏輯電路，其特擻 在於， 上述字線S擇《輯霣路將字線區分成為方塊，而 以多數之字線方塊構成，各字線方塊僳以方塊別分配 .藉記值方塊選擇解碼器輪出之倍號使其轉接之M0S 笛晶艎，並對上述反轉構件以字線別並聯連结反轉構 12 木紙诅尺度適川十《 W家標準（CHS) ,Ρ 4規格（210 X 207公货） AT B7 C7 D7 六、申請專利範00件.俥依此轉接構件之導通而供給電源，由列解碼器 之輸出信號向反轉構件選擇之字線供給選擇信號。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標苹局員工消費合作社印製 木紙張尺度適川十W W家櫺準（CNS)叩4規格（210x297公釐） 一 13 —