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Halbleiterspeichereinrichtung
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BESCHREIBUNG Die Erfindung betrifft eine Halbleiterspeichereinrichtung,
insbesondere eine verbesserte Halbleiterspeichereinrichtung, die eine Verbesserung
bezüglich Zugriffszeit und Stromverbrauch ermöglicht.
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Fig. 1 zeigt als schematisches Blockdiagramm eine konventionelle Halbleiterspeichereinrichtung.
Zwischen jedem der Paare von Bit-Leitungen 2a und 2b in komplementärer Beziehung
zueinander sind eine Mehrzahl von Speicherzellen 1 in einer Matrix (Reihen x Spalten)
angeordnet. Die Speicherzellen einer gleichen Reihe sind mit einer Worleitung 3
verbunden, welche sie gleichzeitig freigibt. Jede der Wortleitungen 3 ist mit einem
Reihen-Dekodierer 4 verbunden, der seinerseits mit einer Reihen-Adressen-Signalleitung
5 zum Dekodieren von Reihen-Adressen-Information verbunden ist. Die Bit-Leitungen
2a und 2b sind jeweils mit Stromversorgungsanschlüssen 7 über Bit-Leitungslasten
6a und 6b verbunden.
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Fig. 2 zeigt als Schaltkreisdiagramm Details der in Fig. 1 gezeigten
Speicherzelle 1. Eine Elektrode eines jeden der Zugriffstransistoren 10a und lOb
ist mit den Bit-Leitungen 2a und 2b jeweils verbunden, während eine andere Elektrode
mit einem Speicherknoten lla oder llb der Speicherzelle 1
jeweils
verbunden ist, wobei die Steuerelektrode mitleiner gemeinsamen Wortleitung 3 verbunden
ist. Zwischen den Speicherknoten lla und llb sind Invertertransistoren 9a und 9b
angeordnet. Außerdem sind die Speicherknoten lla und llb mit den Stromversorgungsanschlüssen
7 über Lastelemente 8a und 8b verbunden, die typischerweise Widerstände beinhalten.
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Im folgenden wird der Betrieb der oben beschriebenen Halbleiterspeichereinrichtung
beschrieben, wenn beispielsweise ein "hoher" Pegel in den Speicherknoten lla und
ein "niedriger" Pegel in den Speicherknoten llb geschrieben wird.
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Falls es erwünscht ist, die so eingeschriebene betreffende Speicherzelle
auszulesen, wird eine Adresseninformation für die betreffende Zelle zur Adressen-Signalleitung
5 geführt, um die Wortleitung 3 der Reihe, wo die betreffende Zelle angeordnet ist,
zu aktivieren. Beim Aktivieren der Wortleitung 3 werden die Zugriffstransistoren
10a und lOb leitfähig. Einer der Invertertransistoren 9b wird leitfähig oder geht
in den Zustand ON wegen des hohen Pegels am Speicherknoten lla, so daß durch die
Bit-Leitungslast lOb, die Bit-Leitung 2b,den Zugriffstransistor lOb und den Invertertransistor
9b von dem Stromversorgungsanschluß 7 Strom fließt, wodurch die Speicherzelle ausgelesen
wird.
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Da alle der Speicherzellen einer gleichen Reihe innerhalb der oben
beschriebenen Anordnung der Haibleiterspeichereinrichtung aktiviert werden, und
Strom (Spaltenstrom) vom Stromversorgungsanschluß zu den Speicherzellen über die
Bit-Leitungen aller Spalten fließt, ist der Stromverbrauch bemerkenswert, insbesondere
im Falle eines statischen RAM von großer Kapazität mit einer erheblichen Anzahl
von Spalten. Zum Minimieren des Stromverbrauches wurde eine
Halbleiterspeichereinrichtung
wie in Fig. 3 vorgeschlagen.
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In der dort gezeigten Halbleiterspeichereinrichtung sind Reihendekodierer
4 im Zentrum der Speicherzellenebene angeordnet, wobei jede der Wortleitungen in
eine linksseitige Wortleitung 3a und eine rechtsseitige Wortleitung 3b geteilt ist.
AND-Gatter 12a dienen zur Auswahl der linksseitigen Wortleitungen 3a während andere
AND-Gatter 12b zur Auswahl der rechtsseitigen Wortleitungen 3b dienen. Ein Eingang
eines jeden der AND-Gatter 12a und 12b ist mit dem Ausgang eines jeden der Reihendekodierer
4 verbunden und ihr anderer Eingang ist mit einer Gatter-Signalleitung 13a oder
13b verbunden, an die ein Gatter-Freigabesignal zum Öffnen der zugehörigen Gatter
geführt wird.
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Durch selektives Anlegen des Gatter-Freigabesignalesüber die Gatter-Signalleitung
13a oder 13b werden nur die mit einer der linken und rechten Gruppe von Speicherzellen
assoziierten Wortleitungen aktiviert. Demgemäß wird nur für die Hälfte der Spalten
der Matrix ein Spaltenstromweg geschaffen, wodurch eine Reduzierung des Stromverbrauches
sichergestellt ist.
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Fig. 4 zeigt ein Layout einer weiteren konventionellen Halbleiterspeichereinrichtung,
die auf dem in Fig. 3 gegezeigten Konzept basierend entworfen wurde. Allgemein gesagt,
werden Reihendekodierer 4a und 4b für eine Mehrzahl von Spalten angeordnet und Wortleitungen
3a bis 3d werden entsprechend geteilt, wodurch die Anzahl von Gleichstrompfaden
reduziert wird.
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Diese konventionelle Halbleiterspeichereinrichtung bedarf jedoch einer
Anzahl von Reihendekodierern und hat infolgedessen das Problem einer vergrößerten
Chip-Fläche, Ver-
schlechterung der Hochgeschwindigkeitseigenschaften
und Ausbeute.
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Demgemäß ist es Hauptaufgabe der Erfindung, eine Halbleiterspeichereinrichtung
zu schaffen, welche Hochgeschwindigkeitseigenschaften und hohe Ausbeute mit einem
Minimum von Chip-Fläche und Stromverbrauch sicherstellt.
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Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung
mit einer Matrix von in Reihen und Spalten angeordneten Speicherzellen, gekennzeichnet
durch eine Mehrzahl von Gruppen von Speicherzellen, die durch Segmentieren der Matrix
in der Richtung der Spalten unterteilt sind, Speicherzellengruppenselektionsleitungen
für jede einzelne dieser Gruppen zur Selektion einer der Mehrzahl von Gruppen dieser
Speicherzellen, Reihendekodierer für jede einzelne der Reihen zum Dekodieren von
Reihen-Adressen-Information für eine bestimmte Speicherzelle, auf die Zugriff genommen
werden soll, Vorrang-Wortleitungen, von denen jede mit dem Ausgang eines jeden der
Reihendekodierer verbunden ist, AND-Gatter, die jeweils zum Liefern eines logischen
Produktes eines auf der Speicherzellengruppenselektionsleitung befindlichen Gruppenfreigabesignales
und eines auf den Vorrang-Wortleitungen befindlichen Reihenfreigabesignales von
den Reihendekodierern vorgesehen sind, Gruppenwortleitungen, die jeweils pro Gruppe
und pro Reihe vorgesehen sind zum Empfangen des logischen Produktausgangssignales
jeder der AND-Gatter, und dadurch, daß auf die bestimmte Speicherzelle mit dem logischen
Produktausgangssignal der entsprechenden der Gruppenwortleitungen zugegriffen wird.
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Weitere Merkmale und Zweckmaßigkeiten der Erfindung ergeben sich aus
der folgenden ausführlichen Beschreibung der Er-
findung im Zusammenhang
mit den Figuren. Von den Figuren zeigen: Fig. 1 ein schematisches Blockdiagramm
mit einer konventionellen Halbleiterspeichereinrichtung; Fig. 2 ein Schaltkreisdiagramm
mit Details einer Speicherzelle 1 in Fig. 1; Fig. 3 ein schematisches Blockdiagramm
mit einer verbesserten konventionellen Halbleiterspeichereinrichtung; Fig. 4 eine
Erweiterung der Speichereinrichtung nach Fig.3; Fig. 5 ein schematisches Blockdiagramm
einer Halbleiterspeichereinrichtung gemäß einer bevorzugten Ausführungsform der
Erfindung; Fig. 6 ein schematisches Blockdiagramm einer anderen bevorzugten Ausführungsform
einer Halbleiterspeichereinrichtung gemäß der Erfindung; und Fig. 7 bis 9 bevorzugte
Ausführungsformen von AND-Gattern zur Verwendung in der Halbleiterspeichereinrichtung
gemäß der Erfindung.
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Fig. 5 zeigt als Blockdiagramm schematisch eine Halbleiterspeichereinrichtung
gemäß einer bevorzugten Ausführungsform der Erfindung, bei der Speicherzellen in
einer Matrixanordnung in Richtung der Spalten in drei Gruppen la, lb und lc beispielsweise
unterteilt werden. Wie bei der konventionellen Speichereinrichtung werden die Ausgänge
der Reihendekoder 4 zu Vorrang-Wortleitungen 15 geführt, die jeweils allen Speicherzellen
auf der gleichen Reihe gemeinsam zugeordnet ist (ohne Berücksichtigung der Gruppen
der Speicherzellen). Zusätzlich zu solchen Vorrang-Wortleitun-
gen
15 gibt es Gruppenwortleitungen 3a, 3b und 3c, die für jeweils eine der Gruppen
vorgesehen sind und gemeinsam zu allen Speicherzellen auf derselben Reihe in derselben
Gruppe gegenüber den Vorrang-Wortleitungen 15 geführt werden. Ein Eingang zu jedem
der AND-Gatter 16a, 16b und 16c- zur Selektion der Gruppenwortleitungen 3a, 3b und
3c ist mit einer entsprechenden jeder Reihe gemeinsamen Vorrang-Wortleitung 15 verbunden
und der andere Eingang ist mit einer entsprechenden Gruppenselektionsleitung 14a,
14b und 14c zur Selektion einer der Gruppen la, lb und lc verbunden, während der
Ausgang mit jeder der Gruppenwortleitungen 3a, 3b und 3c, die jeder Reihe in der
gleichen Gruppe gemeinsam sind, verbunden ist. Die Gruppenselektionsleitungen 14a,
14b und 14c sind jeweils mit den Ausgängen der Speicherzellengruppenselektoren 17a,
17b und 17c, an die Speicherzellengruppenselektionssignale geliefert werden, verbunden.
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Um die Fläche einer jeden Speicherzelle beim Herstellungsprozeß der
Halbleiterspeichereinrichtung wie oben diskutiert zu reduzieren, können die Gruppenwortleitungen
3a, 3b und 3c aus der gleichen Schicht Polysilizium gebildet werden wie die Gatter
der MOS-Transistoren 10a und lOb (siehe Fig. 2) und die Vorrang-Wortleitungen 15
können aus einer Schicht Polysilizium aufgebaut werden, die von der oben erwähnten
Polisiliziumschicht verschieden ist oder aus einer Schicht mit metallischer Verdrahtung,
typisch aus Aluminium, Molybdän oder Molybdän-Silizid.
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Im folgenden wird der Betrieb der Halbleiterspeichereinrichtung gemäß
der im vorhergehenden beschriebenen bevorzugten Ausführungsform der Erfindung mit
Bezug auf Fig. 5 erklärt. Die Reihendekodierer 4 dekodieren daran angelegte Reihen-Adressen-Information
und aktivieren eine der Vorrang-
Wortleitungen 15, die der Reihe
einer bestimmten Speicherzelle entspricht, auf die zugegriffen werden soll. Nun
wird angenommen, daß die erfindungsgemäße Speicherzelle zur ersten Gruppe la in
der ersten Reihe der Speicherzellenmatrix beispielsweise gehört. In diesem Fall
wird die höchste der Vorrang-Wortleitungen 15 wie in Fig. 5 gezeigt (d.h.
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die erste Reihe) selektiert und aktiviert. Die Gruppenselektoren 17a,
17b und 17c dekodieren die daran angelegten Gruppenselektionssignale und aktivieren
eine der Gruppenselektionsleitungen 14a, 14b und 14c, die einer bestimmten Gruppe
einschließlich der Spalte der Speicherzelle entspricht, auf die zugegriffen werden
soll. In diesem Beispiel befindet sich die betreffende Speicherzelle innerhalb der
Gruppe la, so daß die Gruppenselektionsleitung 14a aktiviert wird. Zur Selektion
der Gruppenselektionsleitungen ist auch eine geeignete Einrichtung außer den Gruppenselektoren
verfügbar.
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Als Antwort auf das gleichzeitige Aktivieren der Vorrang-Wortleitung
15 und der Gruppenselektionsleitung 14a aktiviert das höchste der AND-Gatter 16a
die höchste der Gruppenwortleitungen 3a, die nur der ersten Reihe in Gruppe la entspricht.
Wie schon festgestellt, sind mit der höchsten Gruppenwortleitung 3a nur die Speicherzellen
in der Gruppe la der ersten Reihe der Matrix verbunden. Es wird deshalb bemerkt,
daß, wo die den Speicherzellen zugeordneten Zugriffstransistoren 10a und lOb (siehe
Fig. 2) leitfähig werden (d.h. Aktivierung der Speicherzellen) bei Aktivierung der
Gruppenwortleitung 3a, die Speicherzellen nur jene in der ersten Reihe zur Gruppe
la gehörenden sind. Demgemäß wird Spaltenstrom, d.h. Strom, der von dem Stromversorgungsanschluß
7 über die Bit-Leitung 2b (vgl. Fig. 1) zu den Speicherzellen fließt, auf allein
die Spalten einschließlich
der selektierten Gruppe la der Speicherzellen
begrenzt.
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Dadurch wird schließlich eine deutliche Verringerung der verbrauchten
Leistung sichergestellt.
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Es ist möglich, daß die oben beschriebene Speicheranordnung rein äußerlich
als ähnlich einer in Fig. 3 gezeigten konventionellen Anordnung betrachtet wird.
Jedoch ist die Speicheranordnung gemäß der Erfindung, wie sie typisch in Fig.
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5 gezeigt ist, vollkommen unterschiedlich von der konventionellen
nach Fig. 3 und bietet viele Vorteile gegenüber der konventionellen wie im folgenden
erläutert wird.
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Bei der konventionellen Anordnung ist eine Spalte der Reihendekodierer
im Zentrum der Spalten der Speicherzellen angeordnet und alle Spalten der Speicherzellen
werden in rechte und linke Gruppen unterteilt. Der Ort der Reihendekodiererspalten
ist innerhalb der Spalten der Speicherzelle begrenzt und eine Mehrzahl von Spalten
der Reihendekodierer wird benötigt, wenn die Spalten der Speicherzellen in mehr
als zwei Gruppen unterteilt werden sollen. Andererseits gibt es gemäß der vorliegenden
Erfindung keine Begrenzung des Ortes der Reihendekodiererspalte, wodurch eine einfache
aber effiziente Plazierung der Dekoder besonders am Randteil von Speicherzellenbereichen
auf dem Chip sichergestellt ist. Darüber hinaus verlangt die Erfindung nur eine
Spalte von Reihendekodern zur Unterteilung der Spalten der Speicherzellen in eine
beliebige Anzahl von Gruppen. Da eine Anzahl von Spalten der Reihendekodierer, wie
sie bei der konventionellen Speichereinrichtung erforderlich sind, nicht benötigt
werden, sind die daraus folgenden Vorteile Reduzierung der Chip-Fläche, hohe Herstellungsausbeuten
und verbesserte Geschwindigkeitseigenschaften.
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Die erfindungsgemäße Speichereinrichtung bietet nicht nur die erwähnten
Vorteile, sondern weist weitere vorteilhafte Eigenschaften auf, die bei der konventionellen
Einrichtung nicht erwartet werden, solange sie wie in Fig. 6 gezeigt typisch konstruiert
ist. In Fig. 6 wird eine weitere bevorzugte Ausführungsform der erfindungsgemäßen
Halbleiterspeichereinrichtung gezeigt, die von der Ausführungsform nach Fig. 5 sich
dadurch unterscheidet, daß die Ausgänge der Speicherzellengruppenselektoren 17a,
17b und 17c nicht nur mit den jeweiligen Gruppenselektionsleitungen 14a, 14b und
14c verbunden sind, sondern auch mit jeweiligen Spaltendekodierergruppen 18a, 18b
und 18c. Die Gruppenselektoren 17a, 17b und 17c in dieser Ausführungsform dienen
als Vordekodierer für Spaltenselektion genauso wie als Selektoren für die Gruppenselektionsleitungen
wie in der Ausführungsform nach Fig. 5. Die Spaltendekodierer 18a, 18b und 18c sind
weitgehend vereinfacht in solch einem Ausmaß, daß die Layout-Fläche bemerkenswert
reduziert wird, verglichen mit den Spaltendekodierern in der konventionellen Einrichtung.
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Obwohl nur die Selektion der Speicherzellen in der Speicherzellengruppe
la im Detail diskutiert wurde, ist es offensichtlich, daß eine beliebige Speicherzelle
in den Speicherzellengruppen Ib und lc auf gleiche Weise selektiert werden kann.
Obwohl die Speicherzellen in drei Gruppen bei den obigen Ausführungsformen unterteilt
werden, können sie darüber hinaus in Gruppen (N > 2) unterteilt werden. Solange
wie nur die Vorrang-Wortleitungen 15 aus einem Material niedrigen Widerstandes gemacht
sind, ist es möglich, auf die Speicherzellen mit hoher Geschwindigkeit zuzugreifen;
sogar dann, wenn der Widerstand der Gruppenwortleitungen relativ hoch ist, da die
letzteren kurz und von kleiner Kapazität sind. Obwohl in den obigen Ausführungs-
formen
die Spalten der Reihendekodierer am Randteil des Speicherbereiches auf dem Chip
angeordnet sind, können sie außerdem im Zentrum des Speicherbereiches oder, falls
erforderlich, an einem beliebigen anderen erwünschten Ort angeordnet werden. Es
ist weiter offensichtlich, daß die Erfindung genauso anwendbar ist, wenn die Reihendekodierer
in einer Mehrzahl von Spalten angeordnet sind.
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Die AND-Gatter 16a bis 16c mit zwei Eingangsanschlüssen und einem
Ausgangsanschluß sind in ihrer Konfiguration vereinfacht und die von jenen Gattern
belegte Chip-Fläche ist nahezu vernachlässigbar. Eine bevorzugte Ausführungsform
der AND-Gatter ist in Fig. 7 gezeigt.
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In Fig. 7 sind die Drain-Elektrode, Gate-Elektrode und Source-Elektrode
eines MOS-Transistors 21 jeweils mit der Vorrang-Wortleitung 15, der Speicherzellengruppenselektionsleitung
14a, 14b oder 14c und der Gruppenwortleitung 3a, 3b oder 3c verbunden. Die Drain-Elektrode
eines anderen MOS-Transistors 22 ist mit der Gruppenwortleitung 3a, 3b oder 3c verbunden,
wobei die Source-Elektrode auf Masse liegt. Eine Invertiereinrichtung 20 ist zwischen
der Gate-Elektrode des MOS-Transistors 22 und der Speicherzellengruppenselektionsleitung
14a, 14b oder 14c angeordnet.
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Wenn die Speicherzellengruppenselektionsleitung 14a, 14b oder 14c
gesperrt wird, ist der Transistor 22 im ON-Zustand oder leitfähig durch Betätigung
der Invertiereinrichtung 20, so daß die Gruppenwortleitung 3a, 3b oder 3c über den
Transistor 22 auf Masse liegt. Wenn die Speichergruppenselektionsleitung freigegeben
wird, wird der Transistor 22 in den OFF-Zustand geschaltet und der Transistor 21
wird in den ON-Zustand gebracht. Wenn die Vorrang-Wortleitung
15
unter diesen Umständen freigegeben wird, wird die Gruppenwortleitung 3a, 3b oder
3c durch den Transistor 21 im ON-Zustand aktiviert.
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Wie in Fig. 8 zu sehen ist, kann der Inverter 20 außerhalb der Speicherzellenanordnung
liegen und die Gatter aller MOS-Transistoren in jeder der Spalten können gemeinsam
mit einem logischen Ausgangssignal "NOT" des Speicherzellengruppenselektionsfreigabesignales
versorgt werden. In diesem Fall haben die AND-Gatter eine einfache Konfiguration.
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In Fig. 9 ist eine weitere bevorzugte Ausführungsform der AND-Gatter
16a, 16b und 16c gezeigt. Die Drain-Elektrode, Gate-Elektrode und die Source-Elektrode
eines MOS-Transistors 21 sind jeweils mit der SpeicherzellengrupFenselektionsleitung
14a, 14b oder 14c, der Vorrang-Wortleitung 15 und der Gruppenwortleitung 3a, 3b
oder 3c verbunden, während die Drain-Elektrode eines anderen MOS-Transistors 32
mit der Gruppenwortleitung 3a, 3b oder 3c verbunden ist und die Source-Elektrode
auf Masse liegt. Eine Invertiereinrichtung 30 ist zwischen den Gate-Elektroden der
beiden MOS-Transistoren 31 und 32 angeordnet.
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Im Falle des in Fig. 9 gezeigten AND-Gatters wird keine parasitäre
Gatterkapazität auf der Vorrang-Wortleitung 15 entwickelt, da die Vorrang-Wortleitung
15 von der Gruppenwortleitung 3a (3b, 3c) isoliert ist. Die Vorrang-Wortleitung
15 kann deshalb über den Reihendekodierer mit höherer Geschwindigkeit aktiviert
werden. Zusätzlich wird die Gruppenwortleitung 3a (3b, 3c) durch die Speicherzellengruppenselektionsleitung
14a (14b, 14c) durch den MOS-Transistor 31 aktiviert. Aus diesen Gründen ist es
möglich, auf die Speicherzellen rnit hoher Geschwindigkeit zuzugreifen, sogar
wenn
der Widerstand der Vorrang-Wortleitung relativ hoch ist. Zugriff auf die Speicherzelle
mit höherer Geschwindigkeit ist möglich durch Benutzung von Verdrahtungsmaterial
mit einem niedrigen Widerstand wie Metall für die Speicherzellengruppenselektionsleitungen
14a (14b, 14c) anstatt der Vorrang-Wortleitungen 15, da die Lastkapazität der ersteren
größer ist als die der letzteren. Wie die AND-Gatter in Fig. 7 und 8,sind die AND-Gatter
in dem letzten Ausführungsbeispiel einfach bezüglich ihrer Konfiguration mit nur
geringfügig mehr Chip-Fläche.
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