JPS5972699A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS5972699A JPS5972699A JP57184362A JP18436282A JPS5972699A JP S5972699 A JPS5972699 A JP S5972699A JP 57184362 A JP57184362 A JP 57184362A JP 18436282 A JP18436282 A JP 18436282A JP S5972699 A JPS5972699 A JP S5972699A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はアクセスタイムの向上および消費電力の低減
が可能な半導体メモリ装置に関するものである。
が可能な半導体メモリ装置に関するものである。
第１図は従来の半導体メモリ装置を示すブロック図であ
る。同図において、（１） Ｈ：マトリックス状に配列
踵その詳細な回路を第２図に示すメモリセル、（２ａ）
オｊび（２ｂ）は相補的な関係にある一対のビット線
、（３）は選択時に同一行上にあるメモリセル（１）を
活性化するワード線、（４）は行アト・レス情報を解読
する行デコーダ、（５）は行アドレス信号線、（６ａ）
および（６ｂ） ｉｉ前前記フッ ｔａ （２ａ序、ｔ
： ヒ（２ｂ） ＶＣそれぞれ接続するビット線負荷、
（７）は電源端子である。
る。同図において、（１） Ｈ：マトリックス状に配列
踵その詳細な回路を第２図に示すメモリセル、（２ａ）
オｊび（２ｂ）は相補的な関係にある一対のビット線
、（３）は選択時に同一行上にあるメモリセル（１）を
活性化するワード線、（４）は行アト・レス情報を解読
する行デコーダ、（５）は行アドレス信号線、（６ａ）
および（６ｂ） ｉｉ前前記フッ ｔａ （２ａ序、ｔ
： ヒ（２ｂ） ＶＣそれぞれ接続するビット線負荷、
（７）は電源端子である。
なお、第２図に示すメモリセル（１）において、（８ａ
）および（８ｂ）はＭＯｓトランジスタ、抵抗などで構
成する負荷素子、（９ａ）および（９ｂ）はインバータ
トランジスタ、（］、Ｏａ）および（１０ｂ）はアクセ
ストランジスタ、（ｌｌａ）および（ｌｌｂ）はメモリ
セル（１）のストアノードである。
）および（８ｂ）はＭＯｓトランジスタ、抵抗などで構
成する負荷素子、（９ａ）および（９ｂ）はインバータ
トランジスタ、（］、Ｏａ）および（１０ｂ）はアクセ
ストランジスタ、（ｌｌａ）および（ｌｌｂ）はメモリ
セル（１）のストアノードである。
次に、上記構成による半導体メモリ装置の動作について
、−例として、ストアノード（ｌｌａ）および（１ｌｂ
）がそれぞれπレベルおよチＬ″レベルに書き込まれて
いる場合について説明する。まず・読み出しの場合には
読み出そうとするセルのアドレス情報をアドレス信号線
（５）に入力する。そして、このワード線（３）が活性
化されるとコＬ”レベルをストアしているアクセストラ
ンジスタ（１０ｂ）が導通する。このため、電源端子（
７）からビット線負荷（６ｂ）。
、−例として、ストアノード（ｌｌａ）および（１ｌｂ
）がそれぞれπレベルおよチＬ″レベルに書き込まれて
いる場合について説明する。まず・読み出しの場合には
読み出そうとするセルのアドレス情報をアドレス信号線
（５）に入力する。そして、このワード線（３）が活性
化されるとコＬ”レベルをストアしているアクセストラ
ンジスタ（１０ｂ）が導通する。このため、電源端子（
７）からビット線負荷（６ｂ）。
ビットＭ （２ｂ） 、アクセストランジスタ（１０ｂ
） 、インバータトランジスタ（９ｂ）の経路を電流が
流れ、読み出すことができる。
） 、インバータトランジスタ（９ｂ）の経路を電流が
流れ、読み出すことができる。
この構成による半導体メモリ装置は同一行上のすべての
メモリセルが活性化されるので、全列に電源からメモリ
セルに電流が流れ込み、コラム数の多い大容量スタティ
ックＲＡＭを構成する場合、消費電流が大きくなる。そ
こで、消費電流を少なくするため、従来は第３図に示す
半導体メモリ装置が提案されている。この場合、行デコ
ーダ（４）をメモリセルプレーンの中央に配し、ワード
線を左側ワード線（８ａ）および右側ワード線（８ｂ）
に分割し、左右ツメモリセル群の選択された方のメモリ
セル群のワード線のみ活性化することによシ、全列の内
、半数の列だけ電流パスを生じさせるものである。なお
、（１２ａ）および（１２ｂ）はそれぞれ左側ワード線
（８ａ）あるいは右側ワード線（３ｂ）を選択するアン
トゲ−） 、（１８ａ）および（１８ｂ）はそれぞれこ
のアントゲ−） （１２ａ）および（１２ｂ）を開状態
にするゲート信号線である。
メモリセルが活性化されるので、全列に電源からメモリ
セルに電流が流れ込み、コラム数の多い大容量スタティ
ックＲＡＭを構成する場合、消費電流が大きくなる。そ
こで、消費電流を少なくするため、従来は第３図に示す
半導体メモリ装置が提案されている。この場合、行デコ
ーダ（４）をメモリセルプレーンの中央に配し、ワード
線を左側ワード線（８ａ）および右側ワード線（８ｂ）
に分割し、左右ツメモリセル群の選択された方のメモリ
セル群のワード線のみ活性化することによシ、全列の内
、半数の列だけ電流パスを生じさせるものである。なお
、（１２ａ）および（１２ｂ）はそれぞれ左側ワード線
（８ａ）あるいは右側ワード線（３ｂ）を選択するアン
トゲ−） 、（１８ａ）および（１８ｂ）はそれぞれこ
のアントゲ−） （１２ａ）および（１２ｂ）を開状態
にするゲート信号線である。
次に、第４図は第８図の思想に基づいて、構成した従来
の半導体メモリ装置を示す配置図である。
の半導体メモリ装置を示す配置図である。
この場合、行デコーダ（４ａ）および（４ｂ）を複数列
配置し、ワード線（８ａ）〜（８ｄ）をその倍数だけ分
割し、直流電流路のできる数を減少きせるものである。
配置し、ワード線（８ａ）〜（８ｄ）をその倍数だけ分
割し、直流電流路のできる数を減少きせるものである。
しかしながら、従来の半導体メモリ装置は数多くの行デ
コーダを設ける必要がある。このため、チップ面積の増
大を招き、速度性能や歩留シを損うなどの欠点があった
。
コーダを設ける必要がある。このため、チップ面積の増
大を招き、速度性能や歩留シを損うなどの欠点があった
。
したがって、この発明の目的は高速で、しかも低消費電
力で大容量の半導体メモリ装置を提供するものである。
力で大容量の半導体メモリ装置を提供するものである。
このような目的を達成するため、この発明はメモリセル
をマトリックス状に配置したメモリセルアレイを列方向
に分割して配置したＮ個のメモリセル群と、このＮ個の
メモリセル群の１つを選択するメモリセル群選択線と、
アクセスすべきメモリセル群の行アドレス情報を解読す
る行デコーダと、この行デコーダの出力端子に接続する
前置ワード線と、前記メモリセル群選択線の選択信号と
前記前置ワード線の出力信号との論理積をとるアンドゲ
ートと、このアンドゲートの出力端子に接続するワード
線とからなフ、前記前置ワード線と前記ワード線を行方
向に並行して配列すると共に前記ワード線をポリシリコ
ン層で形成し、前記前置ワード線を前置ワード線とは別
のポリシリコン層あるいは金属配線層で形成し、前記メ
モリセル群選択線はメモリセル群セレクタ出力に連結さ
ね。
をマトリックス状に配置したメモリセルアレイを列方向
に分割して配置したＮ個のメモリセル群と、このＮ個の
メモリセル群の１つを選択するメモリセル群選択線と、
アクセスすべきメモリセル群の行アドレス情報を解読す
る行デコーダと、この行デコーダの出力端子に接続する
前置ワード線と、前記メモリセル群選択線の選択信号と
前記前置ワード線の出力信号との論理積をとるアンドゲ
ートと、このアンドゲートの出力端子に接続するワード
線とからなフ、前記前置ワード線と前記ワード線を行方
向に並行して配列すると共に前記ワード線をポリシリコ
ン層で形成し、前記前置ワード線を前置ワード線とは別
のポリシリコン層あるいは金属配線層で形成し、前記メ
モリセル群選択線はメモリセル群セレクタ出力に連結さ
ね。
かつ、メモリセル群セレクタ出力はプリデコーダ手段と
して列デコーダにも連結するものであυ、以下実施例を
用いて詳細に説明する。
して列デコーダにも連結するものであυ、以下実施例を
用いて詳細に説明する。
第５図はこの発明に係る半導体メモリ装置の一実施例を
示すブロック図であり、−例として、列方向に８個に分
割したメモリセル群（ｌａ）、（ｌｂ）および（ＩＣ）
を配置した場合を示す。同図において、（１４ａ）、（
１４ｂ）および（ｔ４ｃ）はこのメモリセル群（１ａ）
〜（ＩＣ）を選択するメモリセル群選択線、（１５）は
ワード線（８ａ）〜（８Ｃ）と同一方向に並行して配置
した前置ワード線、（’１６ａ） 、 （１６ｂ）およ
び（１６ｃ）は入力端子がそれぞれ前置ワード０５）と
メモリセル選択線（１４ａ）〜（１４ｃ）に接続し、出
力端子がそれぞれワードｍ （８ａ）〜（８ｃ）に接続
するアンドゲートである。また（１７ａ）〜（１７Ｃ）
はメモリセル群セレククであり、メモリセル群選択信号
線を活性化する。
示すブロック図であり、−例として、列方向に８個に分
割したメモリセル群（ｌａ）、（ｌｂ）および（ＩＣ）
を配置した場合を示す。同図において、（１４ａ）、（
１４ｂ）および（ｔ４ｃ）はこのメモリセル群（１ａ）
〜（ＩＣ）を選択するメモリセル群選択線、（１５）は
ワード線（８ａ）〜（８Ｃ）と同一方向に並行して配置
した前置ワード線、（’１６ａ） 、 （１６ｂ）およ
び（１６ｃ）は入力端子がそれぞれ前置ワード０５）と
メモリセル選択線（１４ａ）〜（１４ｃ）に接続し、出
力端子がそれぞれワードｍ （８ａ）〜（８ｃ）に接続
するアンドゲートである。また（１７ａ）〜（１７Ｃ）
はメモリセル群セレククであり、メモリセル群選択信号
線を活性化する。
またメモリセル群セレクタ（１７ａ）〜（１７ｃ）は列
選択のためのプリデコード手段としても働き、その出力
は各々列デコーダ（ｔＳａ）〜（１８ｃ）に連結される
。
選択のためのプリデコード手段としても働き、その出力
は各々列デコーダ（ｔＳａ）〜（１８ｃ）に連結される
。
なお、メモリセル面積を低減させるために、ワード線（
８ａ） 〜（８ｃ）はＭＯＳ）ランジスタ（１０ａ）
オよび（１０ｂ）のゲートと同一層のポリシリコン層で
形成する一方、前置ワード線（１５＋はこのワード線（
８ａ）〜（８Ｃ）であるこのポリシリコ７層とは別のポ
リシリコン層あるいはアルミ、モリブデン、モリブデン
シリサイドなどの金属配線層で形成する。
８ａ） 〜（８ｃ）はＭＯＳ）ランジスタ（１０ａ）
オよび（１０ｂ）のゲートと同一層のポリシリコン層で
形成する一方、前置ワード線（１５＋はこのワード線（
８ａ）〜（８Ｃ）であるこのポリシリコ７層とは別のポ
リシリコン層あるいはアルミ、モリブデン、モリブデン
シリサイドなどの金属配線層で形成する。
次に、上記構成による半導体メモリ装置の動作について
説明する。まず、例えばメモリセル群（１ａ）内のメモ
リセルを選択する場合、アクセスすべきメモリセル群（
ｌａ）の行アドレス情報を行デコーダ（４）で解読し、
前置ワード線０５ノの一本を活性化する。そして、メモ
リセル群選択線（１４ａ）に選択信号を加えると、アン
ドゲート（１６ａ）が開き、ワード線（８ａ）を活性化
する。したがって、図示せぬ電源から図示せぬビット線
を経て、メモリセル群（１ａ）へ流れ込むコラム電流が
流れるのは選択されたメモリセル群（１ａ）内にあるコ
ラムのみである。
説明する。まず、例えばメモリセル群（１ａ）内のメモ
リセルを選択する場合、アクセスすべきメモリセル群（
ｌａ）の行アドレス情報を行デコーダ（４）で解読し、
前置ワード線０５ノの一本を活性化する。そして、メモ
リセル群選択線（１４ａ）に選択信号を加えると、アン
ドゲート（１６ａ）が開き、ワード線（８ａ）を活性化
する。したがって、図示せぬ電源から図示せぬビット線
を経て、メモリセル群（１ａ）へ流れ込むコラム電流が
流れるのは選択されたメモリセル群（１ａ）内にあるコ
ラムのみである。
また、メモリセル群セレクタ（１７２〜１７Ｃ）は列選
択のためのプリデコーダとして働くので、列デコーダ（
１８ａ〜１８Ｃ）を単純化でき、通常の列デコーダを構
成した場合に比し著しくレイアウト面積が低減されるな
どの効果をもつ。
択のためのプリデコーダとして働くので、列デコーダ（
１８ａ〜１８Ｃ）を単純化でき、通常の列デコーダを構
成した場合に比し著しくレイアウト面積が低減されるな
どの効果をもつ。
なお、以上はメモリセル群（１ａ）内のメモリセル（１
）の選択について説明したが、他のメモリセル群（１ｂ
）および（１ｃ）についても同様にできることはもちろ
んである。さらに、メモリセル群を８個に分割しｔコ場
合について説明したが、Ｎ個（Ｎ２２）に分割しても同
様にできることはもちろんである。
）の選択について説明したが、他のメモリセル群（１ｂ
）および（１ｃ）についても同様にできることはもちろ
んである。さらに、メモリセル群を８個に分割しｔコ場
合について説明したが、Ｎ個（Ｎ２２）に分割しても同
様にできることはもちろんである。
また、前置ワード線０５１のみを低抵抗材料で構成して
おけば、ワード線の抵抗は多少大きくても、長さが短か
いため、容量が小さく、高速にメモリセルをアクセスす
ることができる。捷た、アンドゲート（１６ａ）〜０．
６ｃ）は入力端子が２個、出力端子１個のため、回路構
成が簡単になるので、チップ面積の増大は無視すること
ができる。捷だ、行デコーダ（４）はチップの中央に配
置してもよく、チップの端に配置してもよいことはもち
ろんである。
おけば、ワード線の抵抗は多少大きくても、長さが短か
いため、容量が小さく、高速にメモリセルをアクセスす
ることができる。捷た、アンドゲート（１６ａ）〜０．
６ｃ）は入力端子が２個、出力端子１個のため、回路構
成が簡単になるので、チップ面積の増大は無視すること
ができる。捷だ、行デコーダ（４）はチップの中央に配
置してもよく、チップの端に配置してもよいことはもち
ろんである。
また、以上の実施例では行デコーダをチップ“の端に配
置しｔこが、チップの中央に設けてもよいことはもちろ
んである。
置しｔこが、チップの中央に設けてもよいことはもちろ
んである。
以上詳細に説明したように、この発明に係る半導体メモ
リ装置によればメモリセルの選択を前置ワード線とワー
ド線の２段階に分けて行なうように、行選択を階層的に
行なうｔコめ、列の直流電流路のある列数を減少するこ
とができるので、高速で、しかも低消費電力の大容量の
半導体メモ１ノ装置を構成することができる効果がある
。
リ装置によればメモリセルの選択を前置ワード線とワー
ド線の２段階に分けて行なうように、行選択を階層的に
行なうｔコめ、列の直流電流路のある列数を減少するこ
とができるので、高速で、しかも低消費電力の大容量の
半導体メモ１ノ装置を構成することができる効果がある
。
第１図は従来の半導体メモリ装置を示すフ゛ロック図、
第２図は第１図のメモリセルの詳細な回路図、第８図は
従来の他の半導体メモリ装置を示すブロック図、第４図
は従来の他の半導体メモ１ノ装置を示す配置図、第５図
はこの発明に係る半＞Ｓ体メモリ装置の一実施例を示す
フ゛ロック図である。 （１）・・メモリセル、（１ａ）および（１ｂ）・・メ
モリセル群、（２ａ）および（２ｂ）・・ビット線、（
３）・・・ワード線、（４）・・・行デコーダ、（５）
・・行アドレス信号線、（６ａ） ｋよび（６ｂ）・・
ビット線負荷、（７）・・・電源端子、（８）・・・負
荷素子、（９）・・・インバータトランジスタ、０υ・
アクセストランジスタ、αυ・・ヌトアノード、（１２
ａ）および（１２ｂ）−・・アンドゲート、（１’８ａ
）および（１８ｂ）・・・ゲート信号線、（１４ａ）〜
（１４ｃ）・・・メモリセル選択線、（１５１−・・前
置ワード線、（１６ａ） 〜（１６ｃ） −アンドゲー
ト、（１７ａ）〜（１７ｃ）・・・メモリセル群セレク
タ、（１８ａ） 〜（１８ｃ）−列デコーダ。 なお、同一符号は同一または相当部分を示す。 代理人 葛野信−
第２図は第１図のメモリセルの詳細な回路図、第８図は
従来の他の半導体メモリ装置を示すブロック図、第４図
は従来の他の半導体メモ１ノ装置を示す配置図、第５図
はこの発明に係る半＞Ｓ体メモリ装置の一実施例を示す
フ゛ロック図である。 （１）・・メモリセル、（１ａ）および（１ｂ）・・メ
モリセル群、（２ａ）および（２ｂ）・・ビット線、（
３）・・・ワード線、（４）・・・行デコーダ、（５）
・・行アドレス信号線、（６ａ） ｋよび（６ｂ）・・
ビット線負荷、（７）・・・電源端子、（８）・・・負
荷素子、（９）・・・インバータトランジスタ、０υ・
アクセストランジスタ、αυ・・ヌトアノード、（１２
ａ）および（１２ｂ）−・・アンドゲート、（１’８ａ
）および（１８ｂ）・・・ゲート信号線、（１４ａ）〜
（１４ｃ）・・・メモリセル選択線、（１５１−・・前
置ワード線、（１６ａ） 〜（１６ｃ） −アンドゲー
ト、（１７ａ）〜（１７ｃ）・・・メモリセル群セレク
タ、（１８ａ） 〜（１８ｃ）−列デコーダ。 なお、同一符号は同一または相当部分を示す。 代理人 葛野信−
Claims (1)
- メモリセルをマトリクス状に配置したメモリセルアレイ
を列方向に分割して配置したＮ個のメモリセル群と、こ
のＮ個のメモリセル群の１つを選択するメモリセル群選
択線と、アクセスすべきメモリセル群の行アドレス情報
を解読する行デコーダと、この行デコーダの出力端子に
接続される前置ワード線と、前記メモリセル群選択線の
選択信号と前記前置ワード線の出力信号との論理積をと
るアンドゲートと、このアンドゲートの出力端子に接続
されるワード線からなり、前記前置ワード線と前記ワー
ド線を行方向に並行して配列すると共に前記ワード線を
ポリシリコン層で形成し、前記前置ワード線を前記ワー
ド線とは別のポリシリコン層あるいは金属配線層で形成
し、前記メモリセル群選択線はメモリセル群セレクタ出
力に連結され、かつメモリセル群セレクタ出力は、プリ
デコーダ手段として列デコーダにも連結されるよう構成
されたことを特徴とする半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184362A JPS5972699A (ja) | 1982-10-18 | 1982-10-18 | 半導体メモリ装置 |
| DE19833337850 DE3337850A1 (de) | 1982-10-18 | 1983-10-18 | Halbleiterspeichereinrichtung |
| DE3348201A DE3348201C2 (en) | 1982-10-18 | 1983-10-18 | Semiconductor memory device |
| US07/123,106 USRE33280E (en) | 1982-10-18 | 1987-11-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184362A JPS5972699A (ja) | 1982-10-18 | 1982-10-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972699A true JPS5972699A (ja) | 1984-04-24 |
| JPH0421956B2 JPH0421956B2 (ja) | 1992-04-14 |
Family
ID=16151906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184362A Granted JPS5972699A (ja) | 1982-10-18 | 1982-10-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972699A (ja) |
Cited By (11)
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-
1982
- 1982-10-18 JP JP57184362A patent/JPS5972699A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421956B2 (ja) | 1992-04-14 |
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