JPH04106783A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPH04106783A JPH04106783A JP2227496A JP22749690A JPH04106783A JP H04106783 A JPH04106783 A JP H04106783A JP 2227496 A JP2227496 A JP 2227496A JP 22749690 A JP22749690 A JP 22749690A JP H04106783 A JPH04106783 A JP H04106783A
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- Japan
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- word line
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- decoder
- array
- switch
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000003491 array Methods 0.000 claims abstract description 26
- 230000004044 response Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、チップ面積を低減できる大容量のダイナミッ
ク型半導体記憶装置に関する。
ク型半導体記憶装置に関する。
従来、ダイナミック型半導体記憶装置としては第３図に
示すものがある。このダイナミック型半導体記憶装置は
、行プリデコーダ１０３が発生する第１の行デコード信
号群１１２とアレイ選択信号１１０によって、４個のメ
モリアレイ１０２に夫々１個ずつ設けた４信の行デコー
ダ１０１のなかから、例えば１個の行デコーダ１０１を
選択する。第４図に上記行デコーダ１０１の回路図を示
す。上記行デコーダ１０１は上記行プリデコーダ１０３
が発生するプリチャージ信号Ｉｌｌを受けるとプリチャ
ージする。次に、上記行プリデコーダ１０３が発生する
第２の行デコード信号群！１３によって、上記選択され
駆動可能になった行デコーダ１０１に接続している４本
のワード線ＩＩ４のなかから、１本のワード線１１４を
選択する。
示すものがある。このダイナミック型半導体記憶装置は
、行プリデコーダ１０３が発生する第１の行デコード信
号群１１２とアレイ選択信号１１０によって、４個のメ
モリアレイ１０２に夫々１個ずつ設けた４信の行デコー
ダ１０１のなかから、例えば１個の行デコーダ１０１を
選択する。第４図に上記行デコーダ１０１の回路図を示
す。上記行デコーダ１０１は上記行プリデコーダ１０３
が発生するプリチャージ信号Ｉｌｌを受けるとプリチャ
ージする。次に、上記行プリデコーダ１０３が発生する
第２の行デコード信号群！１３によって、上記選択され
駆動可能になった行デコーダ１０１に接続している４本
のワード線ＩＩ４のなかから、１本のワード線１１４を
選択する。
ところが、上記従来のダイナミック型半導体記憶装置で
は、各メモリアレイ１０２毎に行デコーダ１０１を設け
ているために、メモリアレイの個数に比例して行デコー
ダの個数が増加する。このため、メモリアレイの個数の
多い大容量のダイナミック型半導体記憶装置では、行デ
コーダの個数が大巾に増加し、チップ面積が大巾に増大
するという問題がある。 そこで、本発明の目的は、メモリアレイの個数に比例し
て行デコーダの個数を増加させる必要がなく、大容量化
に際して、チップ面積の増大を抑えることのできるダイ
ナミック型半導体記憶装置を提供することにある。
は、各メモリアレイ１０２毎に行デコーダ１０１を設け
ているために、メモリアレイの個数に比例して行デコー
ダの個数が増加する。このため、メモリアレイの個数の
多い大容量のダイナミック型半導体記憶装置では、行デ
コーダの個数が大巾に増加し、チップ面積が大巾に増大
するという問題がある。 そこで、本発明の目的は、メモリアレイの個数に比例し
て行デコーダの個数を増加させる必要がなく、大容量化
に際して、チップ面積の増大を抑えることのできるダイ
ナミック型半導体記憶装置を提供することにある。
上記目的を達成するため、本発明のダイナミック型半導
体記憶装置は、複数のメモリアレイと、上記複数のメモ
リアレイ上に渡って敷設した第１のワード線と、上ｇＥ
第１のワード線に対応して設けられ、上記複数のメモリ
アレイの個々のメモリアレイ上にのみ敷設した第２のワ
ード線と、行アメレスが入力され、上記メモリアレイを
選択するアレイ選択信号と、行デコード信号を出力する
行プリデコーダと、上８己行プリデコーダが出力する行
デコード信号を受けて、上記第１のワード線に、ブース
トされたワード線選択信号を出力する行デコーダと、上
記複数のメモリアレイの個々のメモリアレイ毎に上記第
１のワード線と第２のワード線との間の接続を制御する
ように設けられ、上記行プリデコーダが出力するアレイ
選択信号を受けて、上記第１のワード線と上記第２のワ
ード線を導通させるスイッチを備えたことを特徴として
いる。 また、上記スイッチは、上記第１のワード線と上記第２
のワード線との間に接続した第１のｎ型ＭＯＳ）ランジ
スタと、一端にアレイ選択信号を受け、他端が上記第１
のｎ型ＭＯＳトランノスタのゲートに接続され、ゲート
に電源を接続した第２のｎ型ＭＯＳ）ランジスタからな
ることか望ましい。
体記憶装置は、複数のメモリアレイと、上記複数のメモ
リアレイ上に渡って敷設した第１のワード線と、上ｇＥ
第１のワード線に対応して設けられ、上記複数のメモリ
アレイの個々のメモリアレイ上にのみ敷設した第２のワ
ード線と、行アメレスが入力され、上記メモリアレイを
選択するアレイ選択信号と、行デコード信号を出力する
行プリデコーダと、上８己行プリデコーダが出力する行
デコード信号を受けて、上記第１のワード線に、ブース
トされたワード線選択信号を出力する行デコーダと、上
記複数のメモリアレイの個々のメモリアレイ毎に上記第
１のワード線と第２のワード線との間の接続を制御する
ように設けられ、上記行プリデコーダが出力するアレイ
選択信号を受けて、上記第１のワード線と上記第２のワ
ード線を導通させるスイッチを備えたことを特徴として
いる。 また、上記スイッチは、上記第１のワード線と上記第２
のワード線との間に接続した第１のｎ型ＭＯＳ）ランジ
スタと、一端にアレイ選択信号を受け、他端が上記第１
のｎ型ＭＯＳトランノスタのゲートに接続され、ゲート
に電源を接続した第２のｎ型ＭＯＳ）ランジスタからな
ることか望ましい。
行プリデコーダによって、行デコード信号が行デコーダ
に出力されると共に、アレイ選択信号が選択すべきメモ
リアレイに設けたスイッチに出力される。すると、上記
行デコーダによって、上記行デコード信号に基づいて選
択された上記複数のメモリアレイに共通な第１のワード
線に、ブーストされたワード線選択信号が出力される。 また、上記アレイ選択信号を受けた上記スイッチにより
て、上記第１のワード線と上記選択すべきメモリアレイ
に設けた第２のワード線か導通される。すると、上記ブ
ーストされたワード線選択信号が行デコーダによって選
択された第１のワード線から上記スイッチを通して上記
第２のワード線に出力される。このように、各々のメモ
リアレイに設けた各々の第２のワード線に対応する第１
のワード線は、複数のメモリアレイに共通しているので
、この第１のワード線を選択する行デコーダを上記メモ
リアレイの数だけ備える必要がなく、第１のワード線に
連結される複数のメモリアレイに行デコーダを共用でき
、行デコーダの個数が削減される。したがって、チップ
面積か減少する。もっとも、スイッチと第１のワード線
のためのスペースが必要だが、これらのスペースは行デ
コーダのスペースに比して小さい。 また、上記スイッチを上記第１のワード線と上記第２の
ワード線との間に接続した第！のｎ型ＭＯＳ）ランジス
タと、一端に上記アレイ選択信号を受け、他端が上記第
１のｎ型ＭＯＳ）ランジス夕のゲートに接続され、ゲー
トに電源を接続した第２のｎ型ＭＯ５）ランノスタによ
り構成した場合には、上記第２のｎ型ＭＯＳトランジス
タが上記第１のｎ型ＭＯＳトランジスタのゲート電位の
上限を電源電圧近傍に安定させ、スイッチの動作が安定
になる。
に出力されると共に、アレイ選択信号が選択すべきメモ
リアレイに設けたスイッチに出力される。すると、上記
行デコーダによって、上記行デコード信号に基づいて選
択された上記複数のメモリアレイに共通な第１のワード
線に、ブーストされたワード線選択信号が出力される。 また、上記アレイ選択信号を受けた上記スイッチにより
て、上記第１のワード線と上記選択すべきメモリアレイ
に設けた第２のワード線か導通される。すると、上記ブ
ーストされたワード線選択信号が行デコーダによって選
択された第１のワード線から上記スイッチを通して上記
第２のワード線に出力される。このように、各々のメモ
リアレイに設けた各々の第２のワード線に対応する第１
のワード線は、複数のメモリアレイに共通しているので
、この第１のワード線を選択する行デコーダを上記メモ
リアレイの数だけ備える必要がなく、第１のワード線に
連結される複数のメモリアレイに行デコーダを共用でき
、行デコーダの個数が削減される。したがって、チップ
面積か減少する。もっとも、スイッチと第１のワード線
のためのスペースが必要だが、これらのスペースは行デ
コーダのスペースに比して小さい。 また、上記スイッチを上記第１のワード線と上記第２の
ワード線との間に接続した第！のｎ型ＭＯＳ）ランジス
タと、一端に上記アレイ選択信号を受け、他端が上記第
１のｎ型ＭＯＳ）ランジス夕のゲートに接続され、ゲー
トに電源を接続した第２のｎ型ＭＯ５）ランノスタによ
り構成した場合には、上記第２のｎ型ＭＯＳトランジス
タが上記第１のｎ型ＭＯＳトランジスタのゲート電位の
上限を電源電圧近傍に安定させ、スイッチの動作が安定
になる。
以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明の実施例の行デコード系を示す回路図で
ある。第１図に示すように、４つのメモリアレイｌは、
全てのメモリアレイ１に共通な４本の第１のワード線２
と、各メモリアレイ毎に設けた４本の第２のワード線３
を備えている。上記第１のワード線２と第２のワード線
３とを上下の２層構造として、チップ面積の増大を抑え
るようにしている。また、上記４つのメモリアレイｌは
、それぞれ４つのスイッチ５を備えている。このスイッ
チ５は、第１図および第２図（ｂ）に示すように、第１
のワード線２と第２のワード線３との間に接続したｎ型
ＭＯＳトランジスタ２０と、一端に上記アレイ選択信号
ＩＯを受け、他端が上記ｎ型ＭＯＳトランジスタ２０の
ゲートに接続され、ゲートに電源を接続したｎ型ＭＯＳ
トランジスタ３０からなる。各々のスイッチ５は、行プ
リデコーダ６が発生するアレイ選択信号ＩＯを受けて、
１本の第１のワード線２と１本の第２のワード線３を接
続させる。また、上記４つのメモリアレイｌのうち１つ
は行デコーダ７を備えている。この行デコーダ７は上記
行プリデコーダ６か発生する第１の行デコード信号群Ｉ
２と第２の行デコード信号群１３とプリチャージ信号１
１を受ける。上記第１の行デコード信号群１２によって
１個の行デコーダ７が選択され上記第２の行デコード信
号群１３に基づいてその行デコーダ７に接続された４本
の第１のワード線２のうち、選択した１本の第１のワー
ド線２にブーストしたワード線選択信号を出力するよう
になっている。 上記構成において、行プリデコーダ６は第１の行デコー
ド信号群１２と第２の行デコード信号群１３を行デコー
ダ７に出力すると共に、４つのメモリアレイｌのうち選
択すべきメモリアレイ１に設けたスイッチ５にアレイ選
択信号ＩＯを出力する。すると、上記第１の行デコード
信号群１２に上って選択された一つの行デコーダ７が駆
動されると共に、その行デコーダ７から、上記第２の行
デコード信号群１３に基づいて選択した第１のワード線
２にブーストしたワード線選択信号か出力される。一方
、上記スイッチ５は、上記アレイ選択信号１０を受けて
、ｎ型ＭＯＳトランジスタ２０を導通させ、４本の第１
のワード線２と上記選択すべきメモリアレイｌに設けた
４本の第２のワード線３を導通さ仕る。このとき、上記
ｎ型ＭＯＳトランジスタに一端が接続され、ゲートに電
源を接続したｎ型ＭＯＳトランジスタ３０が、上記ｎ型
〜ｉ０Ｓトランノスタ２０のゲート電位の上限値を電源
電圧付近に抑え、スイッチ５の動作を安定させている。 こうして、上記行デコーダ７が選択した第１のワード線
２か持つワード線選択信号よ、選択すべきメモリアレイ
ｌに設けられ、上記行デコーダ７が選択した第１のワー
ド線２に対応する第２のワード線３に伝わる。このよう
に、メモリアレイｌか有する第２のワード線３に対応す
る第１のワード線２は各メモリアレイ１に共通にしてい
るので、上記第１のワード線２を選択する行デコーダ７
を上記メモリアレイ１の数だけ設ける必要がなく、一つ
の行デコーダ７を第１のワード線２に連らなる複数のメ
モリアレイ１について兼用でき、半導体チップの面積を
小さくすることができる。
ある。第１図に示すように、４つのメモリアレイｌは、
全てのメモリアレイ１に共通な４本の第１のワード線２
と、各メモリアレイ毎に設けた４本の第２のワード線３
を備えている。上記第１のワード線２と第２のワード線
３とを上下の２層構造として、チップ面積の増大を抑え
るようにしている。また、上記４つのメモリアレイｌは
、それぞれ４つのスイッチ５を備えている。このスイッ
チ５は、第１図および第２図（ｂ）に示すように、第１
のワード線２と第２のワード線３との間に接続したｎ型
ＭＯＳトランジスタ２０と、一端に上記アレイ選択信号
ＩＯを受け、他端が上記ｎ型ＭＯＳトランジスタ２０の
ゲートに接続され、ゲートに電源を接続したｎ型ＭＯＳ
トランジスタ３０からなる。各々のスイッチ５は、行プ
リデコーダ６が発生するアレイ選択信号ＩＯを受けて、
１本の第１のワード線２と１本の第２のワード線３を接
続させる。また、上記４つのメモリアレイｌのうち１つ
は行デコーダ７を備えている。この行デコーダ７は上記
行プリデコーダ６か発生する第１の行デコード信号群Ｉ
２と第２の行デコード信号群１３とプリチャージ信号１
１を受ける。上記第１の行デコード信号群１２によって
１個の行デコーダ７が選択され上記第２の行デコード信
号群１３に基づいてその行デコーダ７に接続された４本
の第１のワード線２のうち、選択した１本の第１のワー
ド線２にブーストしたワード線選択信号を出力するよう
になっている。 上記構成において、行プリデコーダ６は第１の行デコー
ド信号群１２と第２の行デコード信号群１３を行デコー
ダ７に出力すると共に、４つのメモリアレイｌのうち選
択すべきメモリアレイ１に設けたスイッチ５にアレイ選
択信号ＩＯを出力する。すると、上記第１の行デコード
信号群１２に上って選択された一つの行デコーダ７が駆
動されると共に、その行デコーダ７から、上記第２の行
デコード信号群１３に基づいて選択した第１のワード線
２にブーストしたワード線選択信号か出力される。一方
、上記スイッチ５は、上記アレイ選択信号１０を受けて
、ｎ型ＭＯＳトランジスタ２０を導通させ、４本の第１
のワード線２と上記選択すべきメモリアレイｌに設けた
４本の第２のワード線３を導通さ仕る。このとき、上記
ｎ型ＭＯＳトランジスタに一端が接続され、ゲートに電
源を接続したｎ型ＭＯＳトランジスタ３０が、上記ｎ型
〜ｉ０Ｓトランノスタ２０のゲート電位の上限値を電源
電圧付近に抑え、スイッチ５の動作を安定させている。 こうして、上記行デコーダ７が選択した第１のワード線
２か持つワード線選択信号よ、選択すべきメモリアレイ
ｌに設けられ、上記行デコーダ７が選択した第１のワー
ド線２に対応する第２のワード線３に伝わる。このよう
に、メモリアレイｌか有する第２のワード線３に対応す
る第１のワード線２は各メモリアレイ１に共通にしてい
るので、上記第１のワード線２を選択する行デコーダ７
を上記メモリアレイ１の数だけ設ける必要がなく、一つ
の行デコーダ７を第１のワード線２に連らなる複数のメ
モリアレイ１について兼用でき、半導体チップの面積を
小さくすることができる。
以上の説明より明らかなように、本発明のダイナミック
型半導体記憶装置は、各々のメモリアレイに設けた各々
の第２のワード線に対応する第１のワード線が各メモリ
アレイに共通であり、行デコード系号を受けた行デコー
ダが上記第１のワード線に、ブーストされたワード線選
択信号を出力する一方、アレイ選択信号を受けたスイッ
チが上記第１のワード線と、この第１のワード線に対応
する第２のワード線とを導通させて、上記ワード線選択
信号を上記第１のワード線から、上記スイッチを通して
上記第２のワード線に伝えるので、第１のワード線に連
らなる複数のメモリアレイについて、行デコーダが共通
になり、行デコーダの個数を削減することができ、チッ
プ面積を低減できる。 また、上記スイッチを上記第１のワード線と上記第２の
ワード線との間に接続した第１のｎ型ＭＯＳ）ランジス
タと、一端に上記アレイ選択信号を受け、他端が上記第
１のｎ型ＭＯＳトランジスタのゲートに接続され、ゲー
トに電源を接続した第２のｎ型ＭＯＳトランジスタから
なる場合には、上記第２のｎ型ＭＯＳ）ランジスタが上
記第１のｎ型ＭＯＳトランジスタのゲート電位の上限を
電源電圧近傍に安定させ、上記スイッチの動作が安定し
、ワード線を選択する動作が安定する。
型半導体記憶装置は、各々のメモリアレイに設けた各々
の第２のワード線に対応する第１のワード線が各メモリ
アレイに共通であり、行デコード系号を受けた行デコー
ダが上記第１のワード線に、ブーストされたワード線選
択信号を出力する一方、アレイ選択信号を受けたスイッ
チが上記第１のワード線と、この第１のワード線に対応
する第２のワード線とを導通させて、上記ワード線選択
信号を上記第１のワード線から、上記スイッチを通して
上記第２のワード線に伝えるので、第１のワード線に連
らなる複数のメモリアレイについて、行デコーダが共通
になり、行デコーダの個数を削減することができ、チッ
プ面積を低減できる。 また、上記スイッチを上記第１のワード線と上記第２の
ワード線との間に接続した第１のｎ型ＭＯＳ）ランジス
タと、一端に上記アレイ選択信号を受け、他端が上記第
１のｎ型ＭＯＳトランジスタのゲートに接続され、ゲー
トに電源を接続した第２のｎ型ＭＯＳトランジスタから
なる場合には、上記第２のｎ型ＭＯＳ）ランジスタが上
記第１のｎ型ＭＯＳトランジスタのゲート電位の上限を
電源電圧近傍に安定させ、上記スイッチの動作が安定し
、ワード線を選択する動作が安定する。
第り図は本発明のダイナミック型半導体記憶装置の一実
施例の回路図、第２図（ａ） 、 （ｂ）は上記実施例
の行デコーダおよびスイッチの回路図、第３図は従来の
ダイナミック型半導体記憶装置の回路図、第４図は従来
のダイナミック型半導体記憶装置の行デコーダの回路図
である。 １．１０２・・メモリアレイ、 ２・・・第１のワード線、 ３・・第２のワード線、５
・・・スイッチ、６，１０３・・・行プリデコーダ、７
．１０１・・行デコーダ、 １０．１１０・・・アレイ選択信号、 １１．１１１・・・プリチャージ信号、１２．１１２・
・第１の行デコード信号群、１３．１１３・・第２の行
デコード信号群。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆ほか１名第４ズ
施例の回路図、第２図（ａ） 、 （ｂ）は上記実施例
の行デコーダおよびスイッチの回路図、第３図は従来の
ダイナミック型半導体記憶装置の回路図、第４図は従来
のダイナミック型半導体記憶装置の行デコーダの回路図
である。 １．１０２・・メモリアレイ、 ２・・・第１のワード線、 ３・・第２のワード線、５
・・・スイッチ、６，１０３・・・行プリデコーダ、７
．１０１・・行デコーダ、 １０．１１０・・・アレイ選択信号、 １１．１１１・・・プリチャージ信号、１２．１１２・
・第１の行デコード信号群、１３．１１３・・第２の行
デコード信号群。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆ほか１名第４ズ
Claims (2)
- （１）複数のメモリアレイと、 上記複数のメモリアレイ上に渡って敷設した第１のワー
ド線と、 上記第１のワード線に対応して設けられ、上記複数のメ
モリアレイの個々のメモリアレイ上にのみ敷設した第２
のワード線と、 行アドレスが入力され、上記メモリアレイを選択するア
レイ選択信号と、行デコード信号を出力する行プリデコ
ーダと、 上記行プリデコーダが出力する行デコード信号を受けて
、上記第１のワード線に、ブーストされたワード線選択
信号を出力する行デコーダと、上記複数のメモリアレイ
の個々のメモリアレイ毎に上記第１のワード線と第２の
ワード線との間の接続を制御するように設けられ、上記
行プリデコーダが出力するアレイ選択信号を受けて、上
記第１のワード線と上記第２のワード線を導通させるス
イッチを備えたことを特徴とするダイナミック型半導体
記憶装置。 - （２）上記スイッチは、上記第１のワード線と上記第２
のワード線との間に接続した第１のｎ型ＭＯＳトランジ
スタと、 一端にアレイ選択信号を受け、他端が上記第１のｎ型Ｍ
ＯＳトランジスタのゲートに接続され、ゲートに電源を
接続した第２のｎ型ＭＯＳトランジスタからなることを
特徴とする請求項１に記載のダイナミック型半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227496A JPH04106783A (ja) | 1990-08-28 | 1990-08-28 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227496A JPH04106783A (ja) | 1990-08-28 | 1990-08-28 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106783A true JPH04106783A (ja) | 1992-04-08 |
Family
ID=16861801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227496A Pending JPH04106783A (ja) | 1990-08-28 | 1990-08-28 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106783A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972699A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS60167193A (ja) * | 1984-02-09 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
-
1990
- 1990-08-28 JP JP2227496A patent/JPH04106783A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972699A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS60167193A (ja) * | 1984-02-09 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
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