JPH01263992A

JPH01263992A - 半導体集積回路

Info

Publication number: JPH01263992A
Application number: JP63091083A
Authority: JP
Inventors: Kazutaka Nogami; 一孝野上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-04-13
Filing date: 1988-04-13
Publication date: 1989-10-20
Also published as: EP0337457A2; EP0337457A3; KR900017171A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体集積回路に係シ、特にメモリ来積回路あ
るいはメモリ混載型の論理集積回路ｉどのように、同一
チップ上に構成の異なる′！Ｊ１．数のメモリセル、ま
たは同一チップ上に異なるメモリセルで構成された複数
のメモリセルアレイを有する半導体集積回路に関する。

（従来の技術）現在、メモリ混在型の論理ＬＳＩ　（大規模集積回路）
やメモリＬＳＩにおいては、同一チップ内に構成の異な
る複数のメモリセルアレイ（例えば記憶容量とか連列入
出力ビット数が異なるメモリセルアレイ）、または異な
るメモリセルで構成された複数のメモリセルアレイ（例
えば入出力ポートが１個の１ボートメモリと２個の２ポ
ートメモリなど）を有するものがある。このような論理
ＬＳＩでは、従来は個々のメモリセルアレイが独立に構
成され、このメモリセルアレイ毎にローデコーダおよび
カラムデコーダが形成されていた。

第６図は、構成が異なる２つのメモリセルアレイ６１．
６２ｆ同−チツブ上に有し、それぞれアドレス信号の一
部を共有する従来の論理ＬＳＩの一部を示している。上
記メモリセルアレイ６１゜６２は同じ構成のメモリセル
６３・・・を用いているが、記憶容量が異なシ、それぞ
れ記憶容量に対して動作速度等の性能が最大となるよう
に個々に最適化設計されており、それぞれ略正方形パタ
ーンとなるように構成されている。ここで、ＷＬはワー
ド線、ＢＬおよびＢＬはピット線、６４および６５はメ
モリセルアレイ６１用のローデコーダおよびカラムデコ
ーダ、６６および６７はメモリセルアレイ６２用のロー
デコーダおよびカラムデコーダであり、メモリセルアレ
イ６ノ用のアドレス信号はＡｉ−ＡｊおよびＡｊ−Ｈ〜
Ａｋであシ、メモリセルアレイ６２用のアドレス信号は
ＡＩ＝Ａ」（共有アドレス部分）およびＡｊ＋１〜Ａ′
ｊならびに”ｊ＋１〜札である。

このような構成では、共有されたアドレス信号用の配線
が長く、このアドレス信号が２つのローデコーダ６４．
６６に入力するので、このアドレス信号線の容量が非常
圧大きくなる。特に、高速なスタティックＲＡＭ　（ラ
ンダム・アクセス・メモリ）におりては、アドレスのデ
コード時間が全アクセスの４０〜５０係を占めておシ、
アドレス信号縁の容量が大きくなることは、高速動作を
必要とするスタティックＲＡＭにとって性能低下が著し
い。また、２つのメモリセルアレイ６１．６２の大きさ
が著しく異なる場合には、チップ内に無駄な領域が生じ
ないようにパターン配置を行うことが困難であった。特
に、メモリセルアレイの占めるＩｆｉ積が大きいチップ
では無駄な領域が生じ易く、チップサイズが必要以上に
大きくなったル、ウェハ当シのグロスが低下し、ＬＳＩ
のコストが高くなってしまう。

一方、第７図は、異なるメモリセルで構成された２つの
メモリセルアレイ７１．７２を同一チップ上に有し、そ
れぞれアドレス信号の一部を共有する従来のキャッシュ
メモリの一部を示している。

一方のメモリセルアレイ７ノは１ボートメモリセルフ３
・・・を周込た１ポートメモリであり、他方のメモリセ
ルアレイ７２Ｆｉ２ｒｆ！−トメモリセルフ４・・・を
用いた２ポートメモリである。ここで、ＷＬはワード９
巌、ＢＬおよびＢＬｉｄビット線、７４および７５はメ
モリセルアレイ７１用のローデコーダおよびカラムレコ
ーダ、７６および７８ｄメモリセルアレイ７２用の第１
のローデコーダおよび第１のカラムデコーダ、７７およ
び７９は上記メモリセルアレイ７２用のＭ２のローデコ
ーダおよび第２のカラムデコーダであシ、メモリセルア
レイ７１用のアドレス信号はＡＩ　＝　ＡｉおよびＡｊ
＋１〜Ａｋでロシ、メモリセルアレイ７２用の２つのア
ドレス信号のうちの一方はＡｌ十Ａｊ（共有アドレス部
分）およびＡｊ＋　ｊ〜Ａ′ｊならびにＡ’ｊ　＋　１
〜Ａ′にであり、他方はＢ、〜Ｂ」およびＢｊ−Ｈ〜Ｂ
ｋである。

このような構成のキャッシュメモリは、ＣＰＵ（中央処
理装置）パスとシステムパスとが分離した形式のコンピ
ュータシステムに用すられ、２ポートメモリはシステム
パス側およびＣＰＵパス側からのどちらからもアクセス
され、１ボートメモリハＣＰＵノ々ス側からのみアクセ
スされる。この場合、ＣＰＵパス側からのアドレス信号
Ａｉ−Ａｊが２つのメモリセルアレイ７１．７２で共有
される。

しかし、このような構成においては、前述した第６図に
示した構成におけると同様に、共有されるアドレス用の
アドレス信号線の容量が犬きくなり、高速動作を要求さ
れる場合には、このアドレス信号線の容量による信号遅
延が性能の低下をまねく。特に、キャッシュメモリにお
いては、共有されるアドレスは高速動作を要求されるＣ
ＰＵ側パスのアドレスとなるので、上記したようなアド
レス信号線の容量による性能低下は重大な問題である。

（発明が解決しようとする課題）本発明は、上記したように同一チップ上で構成の異なる
複数のメモリセルアレイまたはメモリセルの異なる複数
のメモリセルアレイがアドレスの一部を共有する場合に
、共有されるアドレスの信号線の容量に起因して動作速
度が低下し、・ヤターン配置に無駄が生じ易いことから
チップサイズが犬きくなってコストアップをまねいてし
まうという問題点を解決すべくなされたもので、上記共
有されるアドレスの信号線の容ｔ’を低減して高速動作
を可能にし、チップサイズを縮小してコストダウンを図
シ得る半導体集積回路を提供すること金目的とする。

Ｃ発明の構成コ（課題を解決するための手段）本発明は、アドレスの一部を共有する構成の異なる複数
のメモリセルアレイまたは異なるメモリセルからなる複
数のメモリセルアレイを同一チップ上に有する半導体集
積回路において、上記複数のメモリセルはローの数が同
じであってカラム方向に並列に配置されており、かつロ
ーデコーダを共有するように構成されてなることを特徴
とする。

また、本発明は、前記異なるメモリセルからなる複数の
メモリセルアレイは、一部のメモリセルアレイのワード
線ピッチに対して別のメモリセルアレイのワード線ピッ
チが同一または整数倍となるように構成されてなること
’を特徴とする。

また、本発明は、前記異なるメモリセルからなる複数の
メモリセルアレイは、スタティック型メモリセルを用Ａ
たメモリセルアレイとダイナミック型メモリセルを用い
たメモリセルアレイとを有することを特徴とする。

また、本発明は、前記複数のメモリセルアレイのうち、
少なくとも１つのメモリセルアレイは活性化制御信号に
応じて活性／非活性状態が制御されることを特徴とする
。

（作用）複数のメモリセルアレイがローデコーダを共有するので
、共有するアドレスの信号線の容量が低減し、高速動作
が可能になる。また、複数のメモリセルアレイをカラム
方向に連続して配置することによシ、全体として長方形
の・母ターンで配置することが可能になり、チップ上の
占有面積が小さくなシ、チップサイズの縮小、チップコ
ストの低減が可能になる。

また、メモリセルが異なる複数のメモリセルアレイでオ
っても、ロ一方向のピッチ（ワード線ヒツチ）を工夫す
ることでロー数を同一にしてローデコーダを共有するこ
とが可能になシ、またスタティックをメモリセルからな
るメモリセルアレイとダイナミック型メモリセルからな
るメモリセルアレイとを混載した場合でも、ローデコー
ダを共有することが可能になるので、前記したような高
速動作が可能になシ、チップサイズの縮小が可能になる
。

さらに、複数のメモリセルアレイのうちの少なくとも一
部に対して活性／非活性制御が可能でちれば、メモリセ
ルアレイを選択使用することが可能になシ、不使用のメ
モリセルアレイにおける電流消費を抑制することが可能
になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はメモリ混在をの論理ＬＳＩの一部を示しておシ
、構成が異なる２個のメモリセルアレイ１゜２と、これ
らに共通に設けられたロー選択用のローデコーダ３と、
上記各メモリセルアレイ１．２に対応して設けられたカ
ラム選択用のカラムデコーダ４，５とを示している。上
記メモリセルアレイ１．２は、それぞれ例えばスタティ
ック型メモリセル６・・・の二次元配列からな）、記憶
容ｆ（セルの個数）が異なシ、−回のアクセスで出力す
るビット数が異なるが、それぞれのワード線ＷＬ・・・
の本数およびロ一方向ピッチが同じである。上記ローデ
コーダ３には、上記２つのメモリセルアレイ１，２に共
有されるアドレスの信号Ａｉ−Ａｊが入力し、２つのメ
モリセルアレイ１，２に共有すれないアドレスの信号Ａ
Ｊ　＋　、〜Ａｋおよび”ｊ＋１〜Ｎｋは各対応して前
記２つのカラムデコーダ４．５に入力する。なお、ＢＬ
、ＢＬ・・・はメモリセルアレイ１．２のビット線であ
る。

上記したようにローデコーダ３ｔ−共有することによシ
、２つのメモリセルアレイ１．２で共有されるアドレス
信号Ａｉ−Ａｊの信号線は、前述した従来の共有アドレ
ス用信号線に比べてローデコーダ３のダート入力による
容量が著しく低減し、かつ１つのローデコーダ３に対す
る配線で済むので配線距離が短かくなって配線容量も低
減する。したがって、共有されるアドレス信号Ａｌ−Ａ
ｊの伝送がよシ高速に行われるようになシ、上記メモリ
セルアレイ１．２に対するメモリアクセスがよシ高速に
行われるようになる。

また、２つのメモリセルアレイ１＃２をカラム方向に連
続して並列に配置することが可能でアシ、全体として長
方形のノやターンで配置することが可能になるので、チ
ップ上の占有面積が小さくなシ、しかもローデコーダは
１個で済む（従来は２個必要であった）ので、デコーダ
１個分の占有面積が小さくなる。したがって、チップサ
イズが縮小し、チップコストが低減するようになる。

第２図は、本発明の他の実施例に係るキャッジ−メモリ
の一部を示しておシ、１ポートメモリセル６・・・の二
次元配列からなる第１のメモリセルアレイ１と、２ポー
トメモリセル１０・・・の二次元配列からなる第２のメ
モリセルアレイ９とが、同じロー数および同じワード線
ピッチを有し、カラム方向に連続して並列に配置されて
全体として長方形のパターン配置を有し、ローデコーダ
３が共通に設けられている。上記第２のメモリセルアレ
イ９は、上記共通のローデコーダ３とカラムデコーダ５
との１組によシ第１ポートのアクセスが可能になってお
シ、この１組に対してメモリセルアレイ９の反対側の位
置に設けられた別の１組のローデコーダ７とカラムデコ
ーダ８とによシ第２ボートのアクセスが可能になってい
る。また、上記第１のメモリセルアレイ１は、前記共通
のローデコーダ３とカラムデコーダ４とによ、カアクセ
スが可能になっている。そして、上記共通のローデコー
ダ３には、共有されるアドレスの信号Ａｌ−Ａｊが入力
し、カラムデコーダ４にはアドレス信号Ａｊ＋。

〜Ａｋが入力する。また、カラムデコーダ５にはアドレ
ス信号Ａ′ｊ＋、〜Ａ′ｋが入力し、ローデコーダ７に
はアドレス信号８１〜Ｂｊが入力し、カラムデコーダ８
にはアドレス信号Ｂｊ＋１〜Ｂｋが入力する。

したがって、アドレス信号Ａｉ−ＡｊおよびＡｊ＋１〜
Ａｋによシ第１のメモリセルアレイ１のアドレス選択が
行われ、アドレス信号Ａｉ−Ａｊおよびａ／、＋。

〜Ｘｋによシ第２のメモリセルアレイ９の第１ポート系
のアドレス選択が行われ、アドレス信号Ｂｉ〜Ｂ、およ
びＢ、＋、〜Ｂｋによシ第２のメモリセルアレイ９の第
２ポート系のアドレス選択が行われる。

なお、上記したような１７ｆ！−ト用メモリおよび２ポ
ート用メモリを有するキャッシュメモリは、ＣＰＵパス
とシステムパスとが分離した形式のコンピュータシステ
ムに用いられ、第１のメモリセルアレイ１はＣＰＵパス
側からのみアクセスされ、第２のメモリセルアレイ９は
システムパス側およびＣＰＵパス側からのどちらからも
アクセスされるものである。

上記第２図の構成によれば、第１図を参照して前述した
構成と同様な理由によシ、高速動作およびチップサイズ
の縮小、チップコストの低減が可能になる。

なお、前記２ポート型のメモリセルアレイ９に代えて３
ポート型のメモリセルアレイを用いるようにしてもよい
。

第３図は、本発明のさらに他の実施例に係るメモリ混載
型論理ＬＳＩの一部を示しており、構成が異なる２個の
メモリセルアレイ２１．２２は、それぞれスタティック
型メモリセル６・・・のアレイを有すると共に分割ワー
ド線（生ワード線ＭＷＬ・・・および副ワード線ＳＷＬ
・・・）構造を有しておシ、それぞれ同じロー数、同じ
ワード線ピッチを有し、カラム方向に連続して並列に配
置され、全体として長方形のパターン配置を有し、ロー
デコーダ３を共有している。上記メモリセルアレイ２１
　、２２には、それぞれセクション線ＳＤＯ，ＳＤＩ・
・・と、このセクションＨ８ＤＯＩＳＤＩ・・・のうち
の１本と主ワード線ｍ−・・のうちの１本との信号によ
シ各対応して副ワード線Ｓ■、・・・全選択するｒ−）
２３・・・とが設けられておシ、メモリセルアレイ２１
．２２に対応して設けられるセクションデコーダ２４＊
　２ｓ　Ｋ　ヨｂ前記＊り’／ヨ７＠ＳＤ　Ｏ。

ＳＤＩ・・・が選択されるようになっている。前記ロー
デコーダ３は共有のアドレス信号Ａｉ−Ａｊが入力し、
一方のセクションデコーダ２４にはアドレス信号Ａｊ＋
１〜Ａｔが入力すると共に活性化制御信号ＥＮＯが入力
し、他方のセクションデコーダ２５にはアドレス信号Ａ
’ｊ　＋　１〜Ａｌｔが入力すると共に活性化制御信号
ＥＮＩが入力し、一方のメモリセルアレイ２ノに対応し
て設けられたカラムデコーダ４にはアドレス信号Ａｔ＋
、〜Ａｋが入カレ、他方のメモリセルアレイ２２に対応
して設けられたカラムデコーダ５にはアドレス信号Ａ′
ｔ＋１〜Ｉｋが入力する。上記ローデコーダ３ｒｒｉ、
アビレフ８号Ａ１．Ａｊをデコードして主ワード線ａ−
・・のうちの１本を選択し、セクションデコーダ２４は
活性化制御信号ＥＮＯが活性状態（本例では７１イレベ
ル）のときに活性化されることによってアドレス信号Ａ
ｊ＋１〜Ａｔ全デコードしてメモリセルアレイ２１のセ
クション線ＳＤＯ，ＳＤＩ・・・のうちの１．Ｅｔ−選
択する。これによシ、選択された１本のセクション線に
接続されているセクションのダート２３群のうちの１個
が前記選択された生ワード線肌の信号によって選択され
、このダート２３の出力側の副ワード線５ＸｖＬを選択
するようＫなる。また、カラムデコーダ４は、アドレス
信号Ａｔ＋１〜Ａｋヲデコードして上記メモリセルアレ
イ２１０カラム選択を行う。同様忙、他方のメモリセル
アレイ２２に対しても、ローデコーダ３によシ王ワード
線選択が行われ、活性化制御信号ＥＮＩが活性状態のと
きにセクシ、ンデコーダ２５によシセクション選択が行
われ、このセクション選択と前記王ワード線選択によシ
副ワード線選択が行われ、カラムデコーダ５によシカラ
ム選択が行われる。

上記第３図の構成によれば、第１図ｔ−参照して前述し
た構成と同僚な理由により、高速動作およびチップサイ
ズの縮小およびチップコストの低減が可能でおる。さら
に、共有するアドレスが少ない場合でもローデコーダ３
を共有でき、かつメモリセルアレイのセクション選択を
行うことによ）、活性化させるメモリセルの個数全必要
以上に増加させずに済む。しかも、活性化制御信号ＥＮ
Ｏ。

ＥＮＩによシ２つのメモリセルアレイを個別に活性／非
活性制御するので、どちらか一方のメモリセルアレイの
みアクセスすればよいときには他方のメモリセルアレイ
を活性化せずに済むので、不必要に電流を消費せずに済
む。

第４図は、本発明のさらに他の実施例に係るメモリ混載
型論理ＬＳＩの一部を示しておシ、メモリセルの異なる
２つのメモリセルアレイ３１．３２がカラム方向にワー
ド婦駆動回路３３ｔ−介して並列に配置され、全体とし
て長方形のパターン配置を有し、ローデコーダ３を共有
している。ここで、第１のメモリセルアレイ３１は、前
記したメモリセル２ノと同様の分割ワード線構造を有す
るスタティック型メモリセルアレイであり、これに対応
してセクションデコーダ３４およびカラムデコーダ４が
設けられている。上記ローデコーダ３には共有されるア
ドレス信号Ａｉ−Ａｊが入力し、セクションデコーダ３
４にはアドレス信号Ａｊ＋、〜Ａｔお工び活性化制御信
号ＥＮが入力し、カラムデコーダ４にはアドレス信号Ａ
ｊ＋１〜Ａｋが入力してＡる。一方、第２のメモリセル
アレイ３２はダイナミック型メモリセル３５・・・の二
次元配列からな如、これに対応してセンスアング３６お
よびカラムデコーダ５が設けられており、このカラムデ
コーダ５にはアドレス信号Ａ′Ｊ＋、〜に２が入力して
いる。

この第２のメモリセルアレイ３２のワード線〜ＶＬＯ〜
ＷＬＪ・・・のピッチハ前記第１のメモリセルアレイ３
１の王ワード線ｍ（または副ワード縁ＳＷＬ　）のピッ
チの整数倍（本例では４倍）になっている。

そして、ワード線駆動回路３３は、第１のメモリセルア
レイ３１の主ワード線ｗｙＬ−・・に対応する第２のメ
モリセルアレイ３２の４本づつのワード線ＷＬＯ−ＷＬ
Ｊのうちの１本をワード線駆動信号ＤＲＯ〜ＤＲ３によ
）選択し得るようになっておシ、その１個分の回路を代
表的に取シ出して第５図に示している。ａち、ＷＤＯ−
ＷＤ３は、それぞれＮチャネルＭＯＳトランジスタＮｌ
　、Ｎ２が直列に接続され、この直列接続点が前記ワー
ド線ＷＬＯ−ＷＬ３に接続された駆動回路であシ、この
駆動回路ＷＤＯ−ＷＤ３の各トランジスタＮ２はそれぞ
れソースが接地され、それぞれのダートが前記第１のメ
モリセルアレイ３１の対応する１本の主ワード線肌に共
通に接続されている。また、上記駆動回路ＷＤＯ〜ＷＤ
３の各トランジスタＮ１のドレインは、それぞれ対応し
てワード線駆動信号ＤＦｔＯ−ＤＲ３の入力ノードに接
続されており、それぞれのダートに各対応してトランス
ファグー）ＴＧ（１１−ＴＧ３の各一端が接続されてい
る。このトランスファゲートＴＧＯ〜ＴＧ３の各ダート
ＦｉＶｌ）ｌ）　’に源ノードに接続され、各他端は一
括接続されている。そして、前記主ワード線肌と上記ト
ランスファダートＴＧＯ〜ＴＧ３の一括接続点との間に
インバータＩＮＶが接続されている。

上記第５図に示したワード線駆動回路において、主ワー
ド線肌が非活性状態（ハイレベル）のとき、各トランジ
スタＮ２はオンになり、各ワード１ＷＬＯ−ＷＬ３はロ
ウレベル（非活性状態）になる。

これに対して、上記主ワード線ＭＷＬが活性状態（ロウ
レベル）のとき、各トランジスタＮ２Ｆｉオフになシ、
インバータＩＮＶの出力はハイレベルになυ、トランス
ファグー）ＴＧＩＩ）〜ＴＧ３はオンになり、各トラン
ジスタＮ１はオンになる。このとき、ワード線駆動信号
ＤＲＯ−ＤＲ３のうちの１つが、活性状態（ハイレベル
）になシ、残シが非活性状態（ロウレベル）になると、
ワードｇＷＬＯ−ＷＬ３のうち上記活性状態のワード線
駆動信号が与えられる１個のトランジスタＮ１に接続さ
れている１本のみハイレベル（活性状態）になカ、残シ
はロウレベル（非活性状態）になる。

前記第４図の構成によれば、第１図を参照して前述した
構成と同様な理由によシ、高速動作およびチップサイズ
の縮小およびチップコストの低減が可能である。さらに
、スタティック型のメモリセルアレイ３１は、セクショ
ンデコーダ３４に入力する活性化制御信号ＥＮによシ活
性／非活性の制御が可能であシ、ダイナミック型のメモ
リセルアレイ３２はワード線駆動信号ＤＲＯ〜ＤＲ３に
よって活性／非活性の制御が可能であるので、上記２つ
のメモリセルアレイを別々に活性化でき、片方のメモリ
セルアレイのみ活性化すればよいときには他方のメモリ
セルアレイ全活性化せずに済むので、消費電流が低減す
る。

また、スタティック型メモリセルアレイ３１は活性化制
御信号ＥＮｆ活性化することによって非同期式のアクセ
スが可能になシ、ダイナミック型メモリセルアレイ３２
Ｆｉ同期信号に応じてワード朦駆動信号ＤＲＯ〜ＤＲ３
ｆ択一的に活性化するととくよって同期式のアクセスが
可能になる。

［発明の効果コ上述したように本発明の半導体集積回路によれば、２つ
以上のメモリセルアレイで共有されるアドレス信号線の
容量が低減することによって高速動作が可能になり、チ
ップサイズの縮小が可能になることによってチップコス
トの低減が可能になる。また、メモリセルアレイを活性
化制御信号によシ制御するようにすれば、無駄な消費電
流全抑制することができる。また、スタティック型メモ
リセルアレイを活性化制御信号によシ非同期式にアクセ
ス制御し、ダイナミック型メモリセルアレイをワード線
駆動信号によ）同期式にアクセス制御するよってすれば
、使い勝手が一層向上する。

【図面の簡単な説明】

第１図乃至第４図はそれぞれ不発明の半導体集積回路の
相異なる実施例を示す構成説明、第５図は第４図中のワ
ード線駆動回路の１１固分を代表的に示す回路図、第６
図および第７図はそれぞれ従来の半導体集積回路を示す
構成説明図である。１．２１．３１・・・第１のメモリセルアレイ、２゜９
．２２．３２・・・第２のメモリセルアレイ、６゜１０
ｊ３５・・・メモリセル、３．７・・・ローデコーダ、
４．５．８・・・カラムデコーダ、２４，２５．３４・
・・セクションデコーダ、３３・・・ワード線駆動回路
、ＷＬ・・・ｊ　ＭｗＬ・・・、ＳＷＬ・・・、ＷＬＩ
〜ＷＬＪ・・・ワード線。

Claims

【特許請求の範囲】

（１）アドレスの一部を共有する構成の異なる複数のメ
モリセルアレイまたは異なるメモリセルからなる複数の
メモリセルアレイを同一チップ上に有する半導体集積回
路において、上記複数のメモリセルはローの数が同じで
あってカラム方向に並列に配置されており、かつローデ
コーダを共有することを特徴とする半導体集積回路。
（２）前記異なるメモリセルアレイからなる複数のメモ
リセルアレイは、一部のメモリセルアレイのワード線ピ
ッチに対して別のメモリセルアレイのワード線ピッチが
同一または整数倍であることを特徴とする請求項１記載
の半導体集積回路。
（３）前記異なるメモリセルからなる複数のメモリセル
アレイは、スタティック型メモリセルを用いたメモリセ
ルアレイとダイナミック型メモリセルを用いたメモリセ
ルアレイとを有することを特徴とする請求項１または請
求項２記載の半導体集積回路。
（４）前記複数のメモリセルアレイのうち、少なくとも
１つのメモリセルアレイは活性化制御信号に応じて活性
／非活性状態が制御されることを特徴とする請求項１ま
たは請求項２記載の半導体集積回路。