KR100297063B1 - 표시장치및그표시장치를가지는전자장치 - Google Patents

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Abstract

활성 매트릭스 회로를 구동시키기 위한 구동회로, 또는 그 유사한 것이 박막 트랜지스터(TFT)를 이용하여 하나의 기판상에 형성된다. 전기 장치를 구동시키는데 필요한 중앙처리 유니트(CPU) 및 메모리와 같은 회로는 단결정성 반도체 집적회로 칩을 이용하여 형성된다. 반도체 집적회로 칩이 기판에 접착된 후, 칩은 하나의 기판상에 액정 디스플레이(LCD)를 갖는 전기 장치를 제조하기 위해 유리상의 칩(COG) 방법, 와이어 본딩방법 또는 그 유사한 것에 의해 기판상에 형성된 배선과 접속된다.

Description

표시장치 및 그 표시장치를 가지는 전자장치
제 1 도는 전기광학장치를 나타내는 블록도.
제 2 도는 와이어 본딩(wire bonding)법의 일례를 나타내는 도면.
제 3 도는 본 발명의 실시예 1 및 2에 따른 액정표시패널의 개략도.
제 4A 도 및 제 4B 도는 FCOG법의 예를 나타내는 도면.
제 5A 도~제 5G 도는 실시예 3의 TFT 회로기판의 제작공정을 나타내는 도면.
제 6A 도~제 6G 도는 실시예 4의 TFT 회로기판의 제작공정을 나타내는 도면.
제 7A 도~제 7D 도는 실시예 5의 TFT 회로기판의 제작공정을 나타내는 도면.
제 8A 도~제 8I 도 및 제 9A 도~제 9I 도는 실시예 6의 TFT 회로기판의 제작공정을 나타내는 도면.
제 10A 도~제 10C 도는 실시예 6의 TFT 회로의 상면도, 단면도 및 회로도.
제 11A 도~제 11E 도는 실시예 7의 TFT 회로기판의 제작공정을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
11: TFT 12: 화소전극
13: 보조용량 14: 액티브 매트릭스 회로
15: 기판 20: 유리기판
21: 단자전극 22: 칩
23: 단자부분 24: 접속 배선
25: 수지 29, 30: 기판
31: 액티브 매트릭스 회로 32~34: 주변구동회로
36: 메인 메모리 칩 37: MPU
38: 보정 메모리 40: 유리기판
41: 단자 전극 42: 칩
44: 범프(bump) 45: 수지
46: 금속입자
본 발명은 박막트랜지스터(TFT)를 사용하여 기판상에 액티브 매트릭스 회로를 형성한 액정표시장치와 같은 비(菲)발광형 표시장치를 가지는 전자장치에 관한 것이다. 특히, 본 발명에 따른 전자장치의 액티브 매트릭스 회로는 동일 기판상에 형성된 TFT로 구성된 구동회로에 의해 구동된다.
최근, 액정표시장치가 얇고 가볍다는 것을 이용하여 각종 휴대형 전자장치(예를 들어, 퍼스널 컴퓨터, 워드프로세서, 전자수첩)의 표시장치로서 액정표시장치가 사용되고 있다. 특히, TFT를 이용하여 화소를 하나씩 제어하는 액티브 매트릭스형 액정표시장치가 우수한 표시 특성을 가지기 때문에, 많은 전자장치에 사용되고 있다.
여러가지 타입의 액티브 매트릭스형 액정표시장치가 있다. 한가지 표시장치(제1 타입)는 TFT를 이용하여 형성된 액티브 매트릭스 회로와, 외부설치 타입의 단결정 반도체 집적회로 칩으로 구성된 구동회로를 가지는 것이다. 이 경우에는, TAB(테이프 자동화 실장)법 등을 이용하여 반도체 칩 및 반도체 패키지를 유리기판의 주변부분에 접속하는 것이 필요하기 때문에, 표시장치가 비교적 크게 된다. 또한, 액티브 매트릭스 회로로부터 연장하는 배선의 폭이 개구율을 향상시키기 위해 작게 되고, 배선의 전체 수가 1000개를 초과하기 때문에, 그들 배선의 접속에 기술적 문제가 존재한다. 더욱이, 접속부분에 큰 면적이 요구된다. 또한, 유리기판상의 배선과 외부 칩의 배선 사이의 열팽창 계수와, 유리기판상의 배선과 TAB법에 있어서의 테이프 사이의 열팽창 계수가 서로 다르기 때문에, 정렬 정확도는 대략 60 ㎛이다. 따라서, 60 ㎛ 이하의 화소 피치를 가지는 고해상도의 표시장치에는 적용될 수 없고, 이것이 표시장치의 소형화에 장해가 되었다. 그리하여, 저온에서 형성될 수 있는 비정질 규소를 이용한 TFT가 그러한 표시장치에 사용된다.
다른 표시장치(제2 타입)는 액티브 매트릭스 회로와 그의 구동을 위한 X-디코더/드라이버 및 Y-디코더/드라이버와 같은 구동회로를 동일 기판상에 형성한 TFT를 이용한 박막 집적회로를 가진다. 상기한 바와 같은 외부설치 타입의 반도체 칩이 그러한 표시장치에 사용되지 않기 때문에, 표시장치가 비교적 작게 된다. 또한, 많은 배선을 접속할 필요가 없기 때문에, 그 점에서도 표시장치의 소형화에 유리하다. 그러한 표시장치에서는, 우수한 특성을 갖는 결정성 규소로 구성된 TFT를 구동회로에 사용하는 것이 필요하다.
그 결과, 제2 타입의 표시장치가 장치의 소형화에 있어 제1 타입의 표시장치 보다 우수하다. 그러나, 제2 타입의 표시장치는, 추가의 소형화, 경량화 및 박형화를 추진하는데에는 아직 불충분하다. 즉, 퍼스널 컴퓨터에서, 중앙처리장치(CPU), 메인 메모리, 화상신호 처리장치, 화상 메모리 등의 다양한 반도체 칩이 액정표시장치 보드(board) 이외의 다른 메인 기판(메인 보드)상에 형성되므로, 적어도 2개의 기판 또는 보드(메인 보드와 액정표시장치 보드)를 사용하는 것이 필요하다. 장치의 추가 소형화, 경량화 및 박형화를 달성하기 위해서는, 2개의 보드 대신에 하나의 보드만을 사용하는 것이 요망된다.
본 발명의 목적은, 한쌍의 기판 사이에 액정재료가 보유된 액정표시장치의 적어도 하나의 기판상에, 상기한 메인 보드에 제공되는 것과 같은 반도체 칩을 배치함으로써, 장치의 소형화, 경량화 및 박형화를 행하는데 있다. 특히, 이들 칩은 액티브 매트릭스 회로가 형성되는 기판(보드)에 설치된다. 또한, 액티브 매트릭스 회로를 구동하는 구동회로도 박막트랜지스터(TFT)를 사용하여 형성된다.
본 발명에 따르면, 기판, 적어도 하나의 박막트랜지스터를 포함하는 액티브 매트릭스 회로, 그 액티브 매트릭스 회로를 구동하는 적어도 하나의 또다른 박막트랜지스터를 포함하는 구동회로, 및 그 구동회로를 제어하는 적어도 하나의 반도체 집적회로 칩을 포함하고, 상기 액티브 매트릭스 회로, 구동회로 및 반도체 집적회로 칩이 동일 기판상에 형성되는 것을 특징으로 하는 전자장치가 제공된다.
제 1 도는 본 발명의 개념도를 나타낸다. 제 1 도에서, TFT(11), 화소전극(12) 및 보조용량(13)을 각각 포함하는 다수의 화소를 가지는 액티브 매트릭스 회로(14)와, 그 액티브 매트릭스 회로(14)를 구동하기 위한 구동회로가, 액정표시장치 기판으로도 사용되는 유리 기판(보드)(15)상에 TFT들에 의해 형성되어 있다. 그 구동회로는 X-디코더/드라이버(75), Y-디코더/드라이버(76) 및 X-Y 디바이더(74)를 가지고 있다. 구동회로가 X-Y 디바이더(74)를 포함하거나, 또는 X-Y 디바이더(74)가 후술되는 바와 같은 칩에 포함될 수도 있다.
본 발명에서는 기판(15)상에 다른 칩들이 추가로 제공된다. 이들 칩은 와이어 본딩(wire bonding)법, FCOG(flip chip on glass)법을 포함한 COG(chip on glass)법 등에 의해 기판(15)상의 회로들과 접속된다. 제 1 도에서, 입력 포트(70), 보정 메모리(71), CPU(중앙처리장치)(72) 및 메모리(73)가 상기 방법에 의해 제공된 칩으로서 사용되고, 또다른 칩들이 제공될 수도 있다.
와이어 본딩법이 이용될 때, 제 2 도에 나타낸 바와 같은 단면을 가지는 모양이 얻어진다. 즉, 회로가 제작되는 유리기판(20)상에, 단자부분(23)이 상향하여 형성된 칩(22)이 설치되고, 회로의 단자 전극(21)이 금속으로 만들어진 접속 배선(24)에 의해 칩(22)의 단자부분(23)에 접속되고, 이 부분은 외부 충격으로부터 접속부분을 보호하기 위해 수지(25)로 밀폐된다(덮힌다). 단자접속/접착을 안정되게 유지하기 위해, 단자 전극(21)의 표면이 알루미늄과 같은 금속인 것이 바람직하다. 와이어 본딩법에서, 수지(25가 단자접속부분에서 크게 올라가 있기 때문에, 수지(25)는 두꺼워진다.
제 4A 도 및 제 4B 도에 나타낸 바와 같은 FCOG법에서는, 단자부분(43)이 하향하여 형성된 칩(42)이, 회로가 제작되는 유리기판(40)상에 설치되고, 그 회로의 단자 전극(41)이 범프(bump)(44)(제 4A 도) 또는 금속입자(46)(제 4B 도)에 의해, 칩(42)의 단자부분(43)에 접속되고, 이 부분은 기판(40)상의 칩(42)을 고정시키기 위해 수지(45)에 의해 밀폐된다. 그 결과, 단자접속부분의 두께가 실질적으로 칩의 두께와 상응하기 때문에, 얇은 형태의 표시장치가 제작될 수 있다. 또한, 알루미늄 이외의 재료, 예를 들어, 투명 도전성 산화막(ITPO)(인듐 주석 산화물) 등)이 유리기판상의 단자에 사용될 수 있다. 통상, 액정표시장치의 액티브 매트릭스 회로가 유리기판상에 형성될 때, 최상부 층의 배선이 대부분의 경우 투명 도전성 산화막을 사용하여 구성되기 때문에, 이 점에서 FCOG법이 우수하다.
제 1 도에서, 입력 포트(70)는 외부(예를 들어, 메인 컴퓨터)로부터 입력된 신호를 화상용 신호로 변환하는 회로이다. 보정 메모리(71)(는 액티브 매트릭스 패널에 고유한 메모리이고), 액티브 매트릭스 패널의 특성에 따라 입력신호 등을 보정하는데 사용되는 메모리이다. 특히, 보정 메모리(71)는 불휘발성 메모리이고, 각 화소에 고유한 정보를 저장한다. 전기광학장치의 화소에 점결함이 발생한 경우, 점결함이 발생된 화소 주변의 화소에 보정 신호가 보내져, 점결함이 보정되게 한다. 한 화소가 주위의 화소에 비하여 어두운 경우에는, 그 화소에 보다 큰 신호를 보내어, 주위의 화소와 동일한 밝기가 되도록 하는 것이다. 화소의 결함정보가 액티브 매트릭스 패널마다 다르기 때문에, 보정 메모리(71)에 저장된 정보는 액티브 매트릭스 패널마다 다르다. CPU(72)와 메모리(73)는 통상의 컴퓨터의 것들과 기능이 동일하고, 그 메모리는 RAM(랜덤 액세스 메모리)이고, 각 화소에 상응하는 화상정보를 저장한다.
[실시예 1]
제 3 도는 본 실시예에 따른 액정표시패널의 개략도이다. 제 3 도에서, 기판(보드)(30)에 대향하여 기판(보드)(29)이 배치되고, 그들 기판 사이에 액정이 끼워져 보유되어 있다. 유리기판과 같은 기판(30)상에는, 액티브 매트릭스 회로(31)와 그 액티브 매트릭스 회로(31)를 구동하기 위한 주변구동회로(32~34)가 박막트랜지스터(TFT)를 사용하여 구성되어 있다. 또한, 이들 회로(31~34)가 형성된 기판(30)의 표면에, 메인 메모리 칩(36), MPU(마이크로프로세싱 유니트)(37) 또는 CPU(중앙처리장치) 및 보정 메모리(38)가 접착되고, 상기 회로(31~34)와 전기적으로 접속된다. 예를 들어, 칩들이 FCOG법에 의해 기판에 접속되는 경우에는, ITO로 만들어진 배선 단자부분(배선 접속 패드)(39)(제 4A 도 및 제 4B 도의 단자 전극(41)에 대응함)이 기판(30)의 일부분(35)에 형성된다.
본 실시예에서, 제 4A 도 및 제 4B 도에 나타낸 바와 같은 형상을 가지는 접점이 사용된다. 제 4A 도에서는, 칩(42)의 단자부분(43)에 형성된 도전성 돌기물(범프)(44)이 기판(40)상의 단자 전극(41)과 전기적으로 접속되고, 기판(40)상의 칩(42)을 고정시키기 위해 유기수지(45)가 사용된다. 범프(44)로서는, 무전계(無電界)도금에 의해 형성된 금(金)이 사용될 수 있다.
제 4B 도에서는, 도전성 입자(예를 들어, 금 입자)(46)가 분산된 유기수지를 사용하여 칩(42)이 기판(40)에 접착된다. 따라서, 칩(42)과 단자부분(43) 사이에 분포된 도전성 입자(46)를 단자 전극(41)과 접촉시킴으로써 회로의 접속이 행해진다. 접착에 사용한 유기수지로서는, 광경화성 수지, 열경화성 수지, 자연경화성 수지 등이 사용된다. 액정표시장치에의 액정재료의 주입은 칩을 접착한 후에 행해질 수 있다.
이러한 공정을 거친 후에, 액정표시장치를 위한 기판상에 CPU 및 메모리도 형성하여, 하나의 기판을 사용하여 퍼스널 컴퓨터와 같은 전자장치를 구성할 수 있다.
[실시예 2]
제 3 도에 나타낸 바와 같은 패널을 제작한다. 기판(30)상에 액티브 매트릭스 회로(31)와 주변구동회로(32~34)가 TFT를 사용하여 구성된다. 그리고, 이들 회로(31~34)가 형성된 기판(30)의 표면에, 메인 메모리 칩(36), MPU(37) 또는 CPU 및 보정 메모리(38)를 접착하고, 제 2 도에 나타낸 바와 같은 와이어 본딩법에 의해, 알루미늄 합금 박막으로 만들어지고 기판(40)상에 형성된 배선 단자부분(배선 접속 패드)(39)(단자 전극(21)에 대응함)과 전기적으로 접속한다. 접속 배선으로서 미세한 금선(金線)이 사용되었다.
[실시예 3]
본 실시예에서는, FCOG법에 의해 TFT 회로(모놀리식형 액티브 매트릭스 회로) 기판에 칩을 접착하여, 더욱 개선된 회로를 구성하였다. 모놀리식형 액티브 매트릭스 회로를 제작하는 공정을 제 5A 도~제 5G 도에 의거하여 설명한다. 먼저, 기판(코닝7059)(501)상에 하지(下地) 산화물막(502)으로서 두께 1000~3000 Å의 산화규소막을 성막한다. 그 산화물막을 성막하는 방법으로서는, 산소를 함유하는 분위기중에서의 스퍼터링법이나 또는 플라즈마 CVD법이 사용될 수 있다.
그 다음, 플라즈마 CVD법 또는 감압 CVD법(LPCVD법)에 의해 비정질 또는 결정성의 규소막을 300~1500 Å, 바람직하게는, 500~1000 Å의 두께로 형성한다. 결정성 규소막을 형성하기 위해서는, 비정질 규소막의 형성후에, 레이저 또는 레이저와 동등한 강광(强光)을 조사(광 어닐)하거나, 또는 500℃ 이상에서 장시간 열 어닐을 행할 수 있다. 또한, 열 어닐에 의한 결정화 후에, 광 어닐을 행하여 결정화를 개선할 수도 있다. 열 어닐에 의한 결정화에서, 규소의 결정화를 촉진시키는 니켈과 같은 원소(촉매원소)를 첨가할 수도 있다.
그 규소막을 에칭하여, 주변구동회로의 TFT 활성층(503, 504)과 액티브 매트릭스 회로의 TFT 활성층(504)을 섬형상 영역으로서 형성한다. 그리고, 스퍼터링법에 의해 산소를 함유하는 분위기중에서 게이트 절연막(506)으로서 두께 500~2000 Å의 산화규소막을 형성한다. 게이트 절연막을 형성하는 방법으로서는, 플라즈마 CVD법이 사용될 수도 있다.
본 발명에서는, 게이트 절연막이 충분히 높은 내압(耐壓)을 가지는 것이 요망 된다. 이것은 후의 양극산화 공정에서 게이트 전극과 규소 활성층 사이에 높은 전계가 인가되기 때문이다. 따라서, 게이트 절연막이 플라즈마 CVD법에 의해 얻어진 산화규소막에 의해 형성되는 경우에는, 일산화이질소(N2O) 또는 산소(O2) 및 모노실란(SiH4)이 사용되는 것이 바람직하다.(제 5A 도)
그 다음, 스퍼터링법에 의해 기판위에 두께 2000 Å~5 ㎛, 바람직하게는, 2000~6000 Å의 알루미늄막(0.1~0.5 중량%의 스칸듐을 함유)을 형성하고, 그것을 에칭하여 게이트 전극(또는 게이트선)(507~510)을 형성한다. 게이트선(509)은 양극 산화를 위한 배선(도시되지 않음)과 접속되도록 설계된다. 주변 논리회로의 게이트 전극(507, 508)은 양극산화를 위한 배선으로부터 전기적으로 절연된다.(제 5B 도)
그 다음, 기판을 전해용액내에 넣고, 양극산화를 위한 배선에 전류를 흐르게 함으로써 게이트(509)과 게이트 전극(510)을 양극산화시킨다. 양극산화 조건은 일본국 공기특허공고 평5-267667호에 기술되어 있다. 그 결과, 게이트선(509)과 게이트 전극(510)의 상면 및 측면에 양극산화막(511, 512)이 얻어진다. 양극산화막의 두께는 인가되는 전압에 좌우된다. 본 실시예에서는, 그 두께가 2000 Å이다.
거의 중성인 용액에서 양극산화시킴으로써 얻어진 양극산화막은 미세하고 단단하며, 높은 내압을 갖는다. 그 내압은 양극산화에서 인가되는 최대 전압의 70%와 같거나 그 이상이다. 그러한 양극산화막을 배리어형 양극산화막이라 부른다.(제5C도)
그 다음, 이온 도핑법에 의해, 게이트 전극부(게이트 전극과 게이트 전극 주변의 양극산화막)를 마스크로 하여 각 TFT의 섬형상 규소막내에 불순물을 자기정합적으로 도입한다. 이 도핑에서, 도핑 가스로서 포스핀(PH3)을 사용하여 전체 표면에 인을 도입한 후에, 섬형상 영역(503)만을 포토레지스트로 덮고, 도핑 가스로서 디보란(B2H6)을 사용하여 섬형상 영역(504, 505)에 붕소를 도입한다. 도즈량은 인의 경우 4×1014~4×1015원자/㎠이고, 붕소의 경우는 1×1015~8×1015원자/㎠이다. 붕소의 도증량은 인의 도즈량보다 높다. 그 결과, N형 영역(513)과 P형 영역(514, 515)이 형성된다.(제 5D 도)
상기 불순물영역에의 불순물 도입에 의해 결정성이 손상된 부분의 결정성을 향상시키기 위해, KrF 엑시머 레이저(파장: 248 nm, 펄스폭: 20 ns)를 조사한다. 레이저의 에너지 밀도는 200~400 mJ/㎠, 펄스폭, 250~300 mJ/㎠이다. 그 결과, N형 및 P형 영역이 활성화된다. 이들 영역의 시트 저항은 200~800 Ω/평방이다. 이 공정은 게이트 전극의 내열 범위내에서의 열 어닐에 의해 행해질 수도 있다.
그 다음, 플라즈마 CVD법에 의해 층간절연물(516)로서 두께 3000~6000 Å의 산화규소막을 형성한다. 산화규소막과 질화규소막의 다층이 층간절연물(516)로서 사용될 수도 있다. 층간절연물(516)을 습식 에칭에 의해 에칭하여 N형 및 P형 영역에 콘택트 홀(517~519)을 형성한다. 동시에, 게이트 전극(게이트선)에 구멍(520)을 형성한다. 양극산화막(511)이 배리어로서 작용하기 때문에, 데칭이 중단되어, 게이트선이 에칭되지 않은 채 유지된다.(제 5E 도)
그리고, 포토리소그래피법에 의해 콘택트 홀(520)에 콘택트 홀의 패턴을 형성한 다음, 크롬산을 함유하는 부식액, 예를 들어, 크롬산(1~5%)과 인산(또는 질산, 또는 초산)의 혼합액을 이용하여 에칭을 행하여, 콘택트 홀(521)을 형성한다.(제 5F 도)
그 다음, 스퍼터링법에 의해 두께 2000~6000 Å의 티탄막을 형성한 다음, 이것을 에칭하여 주변회로의 전극/배선(522~524), 액티브 매트릭스 회로의 데이터선(525) 및 화소 TFT의 전극(526)을 형성한다. 배선(523)은 게이트선(509)과 접속되어 있다.
그 다음, 스퍼터링법에 의해 두께 500~1500 Å의 ITO막을 형성한 다음, 이것을 에칭하여 화소전극(527)을 형성한다. 그리고, 두께 1000~3000 Å의 질화규소막(528)을 패시베이션 막으로서 형성한다. 따라서, 주변 논리회로와 액티브 매트릭스 회로가 집적화된다.(제 5G 도)
외부 IC칩과 접속되는 단자부분(단자 전극(51)에 대응함)의 질화규소막을 에칭하여, 단자 접속부분의 ITO 배선 패드를 노출시킨다. 그리고, 제 4A 도 및 제 4B 도에 나타낸 바와 같은 FCOG법에 의해 IC칩들을 접착한다.
[실시예 4]
본 실시예는, 제 6A 도~제 6G 도에 나타낸 바와 같이, 액정표시장치를 위한 모놀리식형 액티브 매트릭스 회로가 FCOG법에 의해 형성된 TFT 회로기판에 IC칩을 접착하는 방법에 관한 것이다. 본 실시예에서는, 주변회로로서 CMOS 회로가 사용된다. 또한, 주변회로 TFT로서 NTFT만이 나타내어져 있고, 주변 논리회로가 왼쪽에 그리고 액티브 매트릭스 회로가 오른쪽에 나타내어져 있다.
먼저, 유리기판(601)상에 플라즈마 CVD법에 의해 두께 2000 Å의 하지 산화규소막(602)을 성막한다. 플라즈마 CVD법에서의 원료가스는 모노실란(SiH4)과 일산화이질소(N2O)이다. 성막시의 기판온도는 380℃~500℃, 예를 들어, 430℃이다. 형성된 산화규소막(602)은 비교적 낮은 에칭률을 가지며 단단하다. 이것은, 원료가스로서 일산화이질소가 사용되므로, 1~10%의 질소를 함유하는 산화/질소규소막이 얻어지기 때문이다. 대표적인 에칭률은 23℃의 초산 첨가 버퍼 플루오르화 수소산(ABHF)(플루오르화 수소산 : 플루오르화 암모니아 : 초산 = 1 : 50 : 50)을 사용한때 800~1100 Å/분이다.
그 다음, 플라즈마 CVD법에 의해 두께 500 Å의 비정질 규소막을 형성하고, 산소를 함유하는 분위기중에서 500℃로 1시간 열 어닐을 행하여, 비정질 규소막의 표면상에 극히 얇은(어림잡아 대략 40~100 Å) 산화규소막을 형성한다. 그리고, 스핀 코팅법에 의해, 1~100 ppm의 초산니켈 용액을 사용하여 극히 얇은 초산니켈막을 형성한다. 비정질 규소막의 표면상에 용액을 분포시키기 위해 비정질 규소막의 표면상에 얇은 산화규소막을 먼저 형성한다.
그 다음, 질소를 함유하는 분위기중에서 550℃로 4시간 열 어닐을 행한다. 초산니켈이 대략 400℃에서 분해되어, 니켈을 얻는다. 초산니켈 박막이 비정질 규소막에 실질적으로 접착되기 때문에, 열 어닐에 의해 니켈이 비정질 규소막내로 확산된다. 따라서, 비정질 규소막이 결정화되어, 결정성 규소영역을 형성한다.
그 다음, XeCl 엑시머 레이저(파장: 308 nm)를 규소막에 조사한다. 본 실시예에서는, 레이저의 에너지 밀도가 250~300 mJ/㎠이어서, 결정성 규소막의 결정성을 더욱 향상시킨다. 또한, 레이저 조사에 의한 스트레스-스트레인을 완화시키기 위해, 550㎠, 4시간의 열 어닐을 다시 행한다.
그 규소막을 에칭하여 섬형상 활성층(603, 604)을 형성하고, 스퍼터링법에 의해 게이트 절연막으로서 두께 1200 Å의 산화규소막(605)을 형성한다.
그 다음, 스퍼터링법에 의해 두께 4000 Å의 알루미늄(0.2~0.3 중량%의 스칸듐을 함유)막을 형성하고, 그의 표면을 양극산화함으로써, 두께 100~300 Å의 산화 알루미늄막(도시되지 않음)을 형성한다. 그 산화알루미늄막이 존재하기 때문에, 알루미늄막은 포토레지스트에 대한 높은 접착성을 갖는다. 또한, 포토레지스트로부터의 전류누설을 방지하기 위해, 후술하는 양극산화 공정에서 게이트 전극의 측면 등에 다공성 양극산화막을 형성하는 것이 유효하다.
포토레지스트(예를 들어, 도쿄 오카 가부시키가이샤 제품인 OFPR800/30cp)를 스핀 코팅법에 의해 도포한 다음, 패터닝하여 게이트 전극(609, 611)과 게이트선(610)을 형성한다. 주변회로의 게이트, 전극(609)과 게이트선(610)은 액티브 매트릭스 회로의 게이트 전극(611)으로부터 전기적으로 절연되어 있다. 에칭에서 사용된 포토레지스트(마스크)(606~608)는 잔류한다.(제 6A 도)
그리고, 포토레지스트가 남아 있는 상태에서 게이트선(610)과 게이트 전극(611)을 통해 전류를 흐르게 함으로써 다공성 양극산화를 행하여, 게이트 전극(게이트선)의 측면에 다공성 양극산화막(612, 613)을 형성한다. 그 양극산화에서, 구연산, 옥살산, 인산, 크롬산 또는 황산과 같은 3~20%의 산용액이 사용되었다. 10~30 V의 전압이 게이트 전극에 인가된다. 본 실시예에서는, 양극산화가 옥살산 용액(30℃에서 pH = 0.9~1.0)에서 10 V로 20~80분간 행해졌다. 양극산화막의 두께는 양극산화 시간에 의해 제어된다. 산용액을 사용한 양극산화에 의해, 다공성 양극산화막이 형성된다. 본 실시예에서는, 다공성 양극산화막의 두께가 3000~10000 Å, 예를 들어, 5000 Å이다.(제 6B 도)
포토레지스트를 제거한 후, 게이트선(610)을 통해 전류를 흐르게 함으로써 배리어 양극산화를 행하여, 게이트선(게이트 전극)의 측면 및 상면에 1200 Å의 두께를 각각 갖는 미세한 배리어형 양극산화막(614, 615)을 형성한다.(제 6C 도)
그 다음, 건식 에칭에 의해 다공성 양극산화막(612, 613)을 마스크로 하여 산화규소막(605)을 에칭하여 게이트 절연막(617, 618)을 형성한다. 이 에칭법으로서는, 플라즈마 모드의 등방성 에칭법 또는 반응성 이온 에칭 모드의 이방성 에칭법이 이용될 수 있다. 규소와 산화규소의 선택비를 충분히 증가시킴으로써 활성층을 오버 에칭하지 않도록 하는 것이 중요하다. 예를 들어, 에칭 가스로서 CF4가 사용되는 경우, 양극산화막이 에칭되지 않고 산화규소막(605)만이 에칭된다. 또한, 다공성 양극산화막(612, 613) 아래에 형성된 산화규소막(617), 618)은 에칭되지 않고 남아 있다.(제 6D 도)
그리고, 인산, 초산 및 질산의 혼합액을 사용하여 다공성 양극산화막만을 에칭한다. 배리어형 양극산화막(614, 615)은 상기 혼합액에 의해 거의 에칭되지 않는다. 알루미늄이 혼합액에 의해 에칭되기 때문에 주변회로부분의 게이트 전극을 보호하기 위해 포토레지스트를 사용함으로써 주변회로부분을 마스크한다. 따라서, 실시예 3과 비교하여 포토리소그래피 공정이 추가로 부가된다.
그 다음, 게이트 절연막을 이용한 이온 도핑법에 의해, 호라성층내에 불순물(인 및 붕소)을 도입한다. 도면에는 NMOS만을 나타내었지만, 붕소도 또한 도핑된다. 인의 도핑에 있어서는, 가속전압은 비교적 낮고(10~30 keV), 도즈량은 비교적 높다(5×1014~5×1015원자/㎠). 가속전압이 낮기 때문에, 이온 도입 깊이가 낮아, 주로 규소층이 노출된 영역(619, 620)내에 인이 도입된다.
그 다음, 60~95 keV의 비교적 높은 가속전압에서 1×1012~1×1014원자/㎠의 비교적 낮은 도즈량으로 인이 도입된다. 가속전압이 높기 때문에, 이온 도입 깊이가 깊어, 게이트 절연막으로 덮여진 영역(621)내에 인이 도입된다. 그 결과, 고농도로 인이 도핑된 영역(619, 620)과 저농도로 인이 도핑된 영역(621)이 형성된다. 즉, 화소 TFT에 대해서는, 이른바 이중 드레인 구성이 얻어질 수 있다. 붕소의 경우에도, 동일한 공정이 행해질 수 있다.
그 다음, 450℃에서 1시간 열 어닐을 행하여 불순물을 활성화시킨다. 본 실시예에서는, 니켈이 결정화를 조장하는 원소로서 사용되었기 때문에, 통상의 활성화에서의 온도보다 낮은 온도에서 활성화가 행해질 수 있다.(제 6E 도)
그 다음, 플라즈마 CVD법에 의해 제1 층간절연물로서 산화규소막(두께 200 Å)과 질화규소막(두께 4000 Å을 갖는 다층막(622)을 퇴적(성막)한 다음, 건식 에칭에 의해 에칭하여 콘택트 홀(623~627)을 형성한다.(제 6F 도)
그 다음, 스퍼터링법에 의해 티탄막(두께 500 Å), 알루미늄막(두께 4000 Å) 및 티탄막(두께 500 Å)을 갖는 3층 금속막을 퇴적한 다음, 에칭하여 전극/배선(628~631)을 형성한다. 그리고, 플라즈마 CVD법에 의해, 제2 층간절연물로서 두께 2000 Å의 산화규소막(632)을 퇴적하고, 화소 TFT의 드레인 전극(631)에 콘택트 홀을 형성하고, ITO에 의해 화소전극(633)을 형성한다. 따라서, 모노리식형 액티브 매트릭스 회로가 제작될 수 있다.(제 6G 도)
상기 처리된 기판에서, 외부 IC칩과 접속되고 제 4A 도 및 제 4B 도에 나타낸 바와 같은 FCOG법에 의해 접착된 단자부분(단자 전극(41)에 대응함)의 ITO 배선 패드상에 IC 칩이 설치된다.
[실시예 5]
본 실시예에서는, 칩이 와이어 본딩법에 의해 TFT 회로(모놀리식형 액티브 매트릭스 회로) 기판에 접착되어, 더욱 개선된 회로를 구성한다. 제 7A 도~제 7D 도에 본 실시예에 따른 액티브 매트릭스 회로를 제작하는 공정을 나타낸다. 제 7A 도~제 7D 도에서, 왼쪽은 주변 논리회로 영역이고, 오른쪽은 액티브 매트릭스 회로 영역이다.
먼저 유리기판(도시되지 않음)상에 스퍼터링법에 의해 두께 2000 Å의 하지 산화물막(701)을 퇴적한다. 그리고, 스퍼터링법에 의해 하지 산화물막(701)상에 두께 500 Å의 ITO막을 형성한 다음, 이것을 에칭하여 주변 논리회로영역의 배선(702~704)과 액티브 매트릭스 회로영역의 배선(705) 및 화소전극(706)을 형성한다.
그 다음, 원료가스로서 모노실란 또는 디실란을 사용한 플라즈마 CVD법 또는 OPCVD법에 의해 두께 500~1500 Å의 비정질 규소막을 퇴적한다. 비정질 규소막에서의 산소 농도가 1018원자/㎤ 이하인 것이 바람직하다.
그 다음, 공지의 CMOS 제작에서의 것과 유사한 이온 도핑법에 의해 포스핀 및 붕소를 도핑한다. 즉, 인을 도핑하고, N채널형 TFT를 형성하는 영역을 포토레지스트에 의해 마스크한 다음, P채널형 TFT를 형성하는 영역에 붕소를 도핑한다.
인을 도핑하기 위한 도핑 가스는 포스핀(PH3)이고, 붕소를 도핑하기 위한 도핑 가스는 디보란(B2H6)이다. 가속전압은 인과 붕소 모두에서 5~30 kV인 것이 바람직하다. 도즈량은 1×1014~5×1015원자/㎠, 예를 들어, 인의 경우 2×1014원자/㎠이고, 붕소의 경우에는 5×1014원자/㎠이다.
각 TFT의 채널형성영겨으로서의 부분(소스와 드레인 사이)을 에칭하여, N형 반도체영역(707, 708, 711, 712)과 P형 반도체영역(709, 710)을 형성한다. 그 다음, 플라즈마 CVD법에 의해, 이들 영역상에 두께 100~500 Å, 예를 들어, 200 Å의 실질적으로 진성의 비정질 규소 수소화물막(713)을 형성한다.
제 7A 도에서, 비정질 규소 수소화물막(713)과 접촉하여 있지 않은 비접착성 마스크(714)를 이용하여 KrF 엑시머 레이저광(파장: 248 nm, 펄스폭: 20 ns)을 조사하여, 비정질 규소 수소화물막(713)의 주변회로영역(왼쪽)을 결정화시킨다. 레이저의 에너지 밀도는 200~400 mJ/㎠, 바람직하게는, 250~300 mJ/㎠이다. 조사된 레이저광이 마스크(714)로 덮힌 영역(액티브 매트릭스 회로영역을 포함한다)에는 도달하지 않기 때문에, 그 영역은 비정질 규소로서 잔류한다. 또한, 레이저가 조사된 영역은 비정질 규소 수소화물막(713) 뿐만 아니라 영역(707~710)에서도 결정화된다.
그 다음, 규소막(N형 및 P형 반도체영역 및 진성 규소막)을 섬형상으로 에칭하여, 주변회로의 섬형상 영역(721~723)을 형성한다. 동시에, 주변 논리회로의 N채널형 TFT의 소스(715) 및 드레인(716)과 주변 논리회로의 P채널형 TFT의 소스(718) 및 드레인(717)과, 액티브 매트릭스 회로의 N채널형 TFT의 소스(719) 및 드레인(720)도 형성된다.(제 7B 도)
그 다음, 원료로서 산소(O2) 및 일산화이질소(N2O)를 이용한 플라즈마 CVD법에 의해 두께 1200 Å의 산화규소막(724)을 퇴적한다. 그 산화규소막(724)은 게이트 절연막 또는 보유 커패시터의 유전물질로서 작용하기 때문에, 그 산화규소막이 충분히 낮은 계면준위 밀도 및 높은 내압을 가질 필요가 있다. 본 실시예에서는, 모노실란 및 일산화이질소가 각각 10 SCCM 및 100 SCCM으로 반응실내로 도입되었다. 기판 온도는 430℃이고, 반응 압력은 03. Torr이고, 인가된 전력은 13.56 MHz에서 250 W이었다. 이들 조건은 사용되는 반응장치에 의해 좌우된다.
상기 조건들에서 형성된 산화규소막의 성막속도는 대략 1000 Å/분이다. 플루오르화 수소산, 초산 및 플루오르화 암모니아가 1 : 50 : 50의 비율로 혼합된 혼합액이 사용되는 경우, 에칭속도는 대략 1000 Å/분이다. 그리고, 두께 2000~8000 Å, 예를 들어, 3000 Å의 티탄막을 스퍼터링법에 의해 퇴적한 다음, 이것을 에칭하여 게이트 전극(725~727) 및 보유 커패시터 전극(728)을 형성한다.
그 다음, 플라즈마 CVD법에 의해, 패시베이션막으로서 두께 3000 Å의 질화 규소막(729)을 형성한다. 따라서, 주변논리회로의 N채널형 및 P채널형 결정성 규소 TFT(주변 p-Si N채널형 TFT 및 주변 p-Si P채널형 TFT)와, 액티브 매트릭스 회로의 N채널형 비정질 규소 TFT(화소 a-Si N채널형 TFT) 및 보유 커패시터가 형성될 수 있다.(제 7C 도)
주변논리회로의 TFT 구조는 액티브 매트릭스 회로의 구조와 다를 수 있다. 예를 들어, 액티브 매트릭스 회로의 TFT의 게이트 전극이 거리만큼 드레인으로 부터 떨어져 형성된 제 7D 도에 나타낸 오프셋 구조에서는, 오프전류가 더욱 감소될 수 있다.
주변논리회로의 것과 동일한 고속동작을 행하기 위해서는, 반도체가 결정화되고 소스 및 드레인도 결정화되며 시트 저항이 낮을 필요가 있다. 본 실시예에서는, 주변논리회로를 제작하기 위해 레이저가 조사되지만, 채널형성영역 뿐만 아니라, 소스 및 드레인에 해당하는 부분도 결정화되기 때문에, 상기한 요건이 충족된다. 소스 및 드레인의 결정화를 더욱 향상시키기 위해, 니켈, 백금, 팔라듐, 코발트 또는 철과 같은, 비정질 규소의 결정화를 조장하는 촉매원소가 1×1017~2×1019원자/㎤의 농도로 규소막내에 첨가될 수 있다.
상기 처리된 기판에서, 외부 IC칩과 접속되는 단자부분(단자 전극(21)에 대응함)의 질화규소막(729)을 에칭하여 단자접속부분의 티탄 배선-패드를 노출시키고, 제 2 도에 나타낸 바와 같은 와이어 본딩법에 의해 IC칩과 접속시킨다.
[실시예 6]
제 8A 도~제 8I 도는 액티브 매트릭스 회로부분의 단면도를 나타내고, 제 9A 도~제 9I 도는 주변회로부분의 단면도를 나타낸다. 또한, 제 10A 도는 제작된 액티브 매트릭스의 상면도이고, 제 8I 도 및 제 9I 도는 제 10A 도의 선A-B-C에 따른 단면도이다. 제 10B 도는 제 10A 도의 선a-b에 따른 단면도이고, 제 10C 도는 본 실시예에 의해 제작되는 액티브 매트릭스 회로의 회로도를 나타낸다.
먼저, 두께 1000 Å의 질화규소막(도시되지 않음)이 형성된 유리기판의 절연표면(801)상에 제1 게이트 배선/전극(802~805)을 형성한다. 그 게이트 배선/전극은, 인 도핑에 의해 저항이 감소된 두께 3000 Å의 다결정성 규소막을 에칭함으로써 형성된다. 그 다결정성 규소막은 감압 CVD법에 의해 형성되고, 이 막을 형성하는데 있어 다결정성 상태를 갖는다.
다결정성 규소막을 얻기 위해서는, 상기 방법 이외에 다음 방법이 사용될 수도 있다. 즉, 진성 비정질 규소막을 플라즈마 CVD법 또는 감압 CVD법에 의해 형성한 후, 인과 같은 불순물을 이온 도핑법 등에 의해 규소막에 도입한다. 그리고, 500~600℃에서 열 어닐을 행한다. 열 어닐에서, 결정화를 조장하는 니켈과 같은 원소를 약간 첨가할 수도 있다. 열 어닐에서, 결정화를 조장하는 니켈과 같은 원소를 약간 첨가할 수도 있다. 본 실시예에서는, 규소가 사용되었다. 그러나, 여러가지 금속의 규화물이 사용될 수도 있다.
그 다음, 플라즈마 CVD법에 의해, 두께 3000~6000 Å, 예를 들어, 4000 Å의 질화규소막(806)을 퇴적한다. 이 막은 게이트 절연막으로도 가능하다. 그리고, 두께 300~1000 Å, 예를 들어, 500 Å의 비정질 규소막을 플라즈마 CVD법에 의해 형성한 다음, 에칭하여 섬형상 영역(807~809)를 형성한다.(제 8A 도 및 제 9A 도)
그 다음, 플라즈마 CVD법에 의해, 두께 3000~6000 Å, 예를 들어, 2000 Å의 질화규소막을 퇴적한다. 이 막은 게이트 절연막으로도 기능한다. 그리고, 주변 회로부분에만 레이저광을 조사하여 섬형상 규소막을 결정화시킨다. 그 레이저는 XeCl 엑시머 레이저(파장: 308 nm)이다. 레이저의 조사 에너지 밀도 및 펄스 수는 규소막 및 질화규소막(810)의 막 특성에 따라 변경된다.
그 다음, 질화규소막(806, 810)을 에칭하여 제1 게이트 배선에 도달하는 콘택트 홀(도시되지 않음)을 형성한다. 이 콘택트 홀은 제1 게이트 배선과 제2 게이트 배선 사이의 콘택트를 형성하는데 이용된다. 상기 제2 게이트 배선은 제1 게이트 배선상에 형성되고, 제 10A 도 및 제 10B 도에 나타낸 바와 같은 콘택트(845)에 상응한다.
콘택트 홀을 형성한 후에, 두께 3000~8000 Å, 예를 들어, 5000 Å의 알루미늄막(811)을 스퍼터링법에 의해 형성한다. 그 알루미늄막(811)이 0.1~0.5 중량%의 스칸듐(Sc)을 함유하는 경우에는, 힐록(hillock)의 발생이 방지될 수 있다.(제 8B 도 및 제 9B 도)
그 다음, 알루미늄막(811)을 에칭하여 제2 게이트 배선/전극(812~815)을 형성한다. 그 결과, 제1 게이트 배선과 제2 게이트 배선의 콘택트가 상기 형성된 콘택트 홀을 통해 형성된다. 제2 게이트 배선으로 콘택트 홀을 완전히 덮는 것이 필요하다. 이것은, 규소로 구성된 제1 게이트 배선이 콘택트 홀에서 노출되는 경우, 양극산화 공정에서 노출부분을 통해 전류가 흘러 양극산화 반응을 진행시키지 용기 때문이다.(제 8C 도 및 제 9C 도)
양극산화 공정에서, 전해용액중에서 게이트 전극에 전류가 인가된다. 그 전해용액으로서는, 3~10%의 주석산에 암모니아를 첨가하여 얻어지고 6.8~7.2의 pH를 갖는 에틸렌 글리콜 용액이 사용된다. 그 용액이 실온보다 낮은 대략 10℃일 때, 고품질의 산화막이 형성된다. 따라서, 배리어 양극산화막(816~819)(이 제2 게이트 배선/전극의 상면 및 측면에 형성된다. 그 양극산화막의 두께는 인가전압에 비례하고, 1000~3000 Å인 것이 바람직하다. 두께 2000 Å의 양극산화막이 150 V에서 형성된다. 두께 3000 Å 이상의 양극산화막을 얻기 위해서는, 250 V 이상을 인가할 필요가 있다. 그러나, 이것은 TFT 특성에 영향을 끼친다.(제 8D 도 및 제 9D 도)
그 다음, 건식 에칭에 의해, 질화규소막(810)을 자기정합적으로 에칭한다. 그러나, 양극산화막은 에칭되지 않기 때문에, 게이트 배선/전극과 섬형상 규소층 사이에 게이트 절연막(820~823)이 잔존한다.(제 8E 도 및 제 9E 도)
그 다음, 이온 도핑법에 의해, 게이트 전극부(게이트 전극 및 게이트 전극 주위의 양극산화막)을 마스크로 하여 섬형상 규소층(807~809)내에 N형 및 P형 불순물을 자기정합적으로 도입하여, N형 불순물영역(소스/드레인영역)824~827)과 P형 불순물영역(828, 829)을 형성한다. N형 불순물 도핑에서의 도핑 가스는 포스핀(PH3)이고, P형 불순물 도핑에서의 도핑 가스는 디보란(B2H6)이다. 도즈량은 5×1014~5×1015원자/㎠이고, 가속전압은 10~30 keV이다. 그 다음 KrF 엑시머 레이저(파장: 248 nm, 펄스폭: 20 ns)를 조사하여, 활성층내에 도입된 불순물 이온을 활성화시킨다.(제 8F 도 및 제 9F 도)
그후, 스퍼터링법에 의해 전체 표면에 두께 50~500 Å의 티탄막(830)과 같은 금속막을 형성한다.(제 8G 도 및 제 9G 도)
그 다음, 450~500℃, 예를 들어, 500℃에서 10~60분간의 열 어닐에 의해, 티탄이 규소와 반응하여 규화물(규화티탄)영역(831836)을 형성한다. 이 열 어닐에서, 도핑된 불순물이 추가로 활성화된다. 규화물에 대한 열 어닐공정 대신에, 레이저광 조사에 의한 레이저 어닐이나, 가시광 또는 근적외광 조사에 의한 램프 어닐이 행해질 수도 있다.
그 다음, 5 : 2 : 2의 비율로 과산화수소, 암모니아 및 물을 혼합하여 얻어진 에칭액을 이용하여 티탄막을 에칭한다. 노출된 활성층과 접촉하지 않는 티탄막(예를 들어, 질화규소막(806) 및 양극산화막상에 형성된 티탄막)은 금속 상태로 잔존하기 때문에, 이 에칭공정에서 에칭될 수 있다. 한편, 규화티탄은 에칭되지 않고 잔존한다.(제 8H 도 및 제 9H 도)
그 다음, CVD법에 의해, 두께 5000 Å의 산화규소막을 전체 표면에 제1 층 간절연물(837)로서 형성하고, TFT의 소스 및 드레인에 콘택트 홀을 형성한다. 제1 층간절연물을 형성한 후에, 400℃에서 10~30분간 어닐을 행한다. 그리고, 알루미늄 배선/전극(838~841)을 형성하고, ITO막을 이용하여 화소전극(842)을 형성한다.
그 다음, 물성분, 활성 이온 등이 외부로부터 TFT내로 들어가지 않게 하기 위해, 두께 2000~5000 Å, 예를 들어, 3000 Å의 질화규소막(843)을 플라즈마 CVD법에 의해 형성하고, 주변회로를 외부 IC칩과 접속하는 단자부분(도시되지 않음) 및 화소부분(844)을 개방시켜 ITO막을 노출시키도록 한다.(제 8I 도 및 제 9I 도)
상기 공정들에 의해, 액티브 매트릭스 회로의 배선 교차부분(847), 화소에 접속된 TFT(848), 및 주변회로의 N채널형 TFT(849) 및 P채널형 TFT(850)가 형성되어, 모놀리식형 액티브 매트릭스 회로가 얻어진다.
제 10A 도는 화소부분을 구비한 TFT의 상면도이다. 제 10A 도에서, 스캔 드라이버로부터 연장된 게이트선이 단일 선인 것으로 나타나 있다. 그러나, 제1 게이트선(802)이 제2 게이트선(812) 아래에서 평행하게 형성되어 있고, 제1 및 제2 게이트선은 콘택트(845)를 통해 서로 접속되어 있다. 본 실시예에 따른 액티브 매트릭스 회로에서는, 하나의 TFT에 대해 하나의 콘택트가 형성되어 있다.
제1 및 제2 게이트선중 하나가 단선되어도, 전체 선이 열등해지지 않는다. 본 실시예에서는, 제 10A 도에 나타낸 바와 같이, 게이트선이 분기되는 분기부분에 콘택트가 형성된다. 이것은, 콘택트를 형성하기 위한 패드영역(두꺼운 폭을 갖는 배선영역)을 제공하는데 있어, 분기부분을 위해 특별한 공간을 제공하는 것이 필요하지 않아서, 레이아웃(layout)이 우수하기 때문이다.
제 10B 도는 제 10A 도에 나타낸 바와 같은 게이트선에 따른 선 a-b에서의 단면 구조를 나타내고, 제 10C 도는 제 10A 도에 나타낸 회로를 다수개 가지는 액티브 매트릭스 회로를 나타낸다. 제 10A 도에서, 게이트선(812, 802) 역시 상부 라인 화소전극 아래에서 연장된 배선(846)으로 분기되어 있다. 커패시터가 배선(846)과 화소전극 사이에 형성되고, 회로상에 화소전극에 의해 형성된 액정의 커패시터에 병렬로 배치되어 있다. 처리된 기판에서, IC칩이 외부 IC칩과 접속하기 위해 ITO의 단자부분(단자 전극(41)에 대응함)에 설치되고, 제 4A 도 및 제 4B 도에 나타낸 FCOG법에 의해 외부 IC칩에 접착된다.
[실시예 7]
본 실시예에서는, IC 칩이, 비정질 규소(a-Si) TFT를 이용한 액티브 매트릭스 회로와 결정성 규소 TFT를 이용한 주변회로가 동일한 유리기판상에 형성된 모놀리식형 액티브 매트릭스 회로(TFT 회로)기판과 접속된다.
제 11A 도~제 11E 도는 본 실시예의 모놀리식형 액티브 매트릭스 회로를 제작하는 공정을 나타낸다. 먼저, 유리기판(901)상에 하지 산화물막(902)으로서 두께 1000~3000 Å의 산화규소막을 형성한다. 그 다음, CVD법 또는 LPCVD법에의해, 비정질 규소막(903)을 300~1500 Å, 예를 들어, 500 Å의 두께로 퇴적한다. 그리고, 플라즈마 CVD법에 의해 보호막(904)으로서 두께 50~1000 Å, 예를 들어, 200 Å의 산화규소막(또는 질화규소막)을 형성한다.
그 다음, 보호막(904)을 제거하여 규소막(902)을 노출시키고, 섬형상으로 패터닝하여 N채널형 TFT영역(905) 및 P채널형 TFT영역(906)을 형성한다. 그리고, 산소를 함유하는 분위기중에서의 스퍼터링법에 의해, 또는 플라즈마 CVD법을 이용하여 YTEOS를 분해 및 퇴적하는 것에 의해 게이트 절연막(907)을 형성한다.
그 다음, 스퍼터링법에 의해 두께 2000 Å~5 ㎛의 알루미늄막을 형성한 다음, 이것을 에칭하여 게이트 전극(908, 909)을 형성한다. 동시에, 액티브 매트릭스 부분의 역스태거형 TFT의 게이트 전극(910)도 형성한다.(제 11B 도)
그 다음, 기판을 전해용액중에 담그고 게이트 전극에 전류를 인가하여 게이트 전극 주변에 양극산화막(911~913)을 형성한다. 주변회로영역의 TFT(왼쪽)의 양극산화막은 TFT의 이동도를 향상시키기 위해 얇고, 액티브 매트릭스 회로의 TFT(오른쪽의 역스태거형 TFT)의 양극산화막은 게이트 누설을 방지하기 위해 두꺼운 것이 바람직하다. 본 실시예에서는, 두 양극산화막이 2000~2500 Å의 두께를 가진다.(제 11C 도)
그 다음, 이온 도핑법에 의해, 게이트 전극부(게이트 전극 및 게이트 전극 주위의 양극산화막)를 마스크로 하여 각 TFT의 섬형상 규솜가내에 불순물을 자기정합적으로 도입한다. 즉, 도핑 가스로서 포스핀(PH3)을 사용하여 전체 표면에 인을 먼저 도입하고, 섬형상 영역(905)만을 포토레지스트에 의해 마스크한 후, 섬형상 영역(906)내에만 붕소를 도입한다. 도즈량은 인의 경우 2×1015~8×1015원자/㎠이고, 붕소의 경우에는 4×1015~10×1015원자/㎠이다. 붕소의 도즈량이 인의 것보다 높다.
그 다음, KrF 엑시머 레이저(파장: 248nm, 펄스폭: 20 ns)를 조사하여, 불순물의 도입에 의해 결정성이 열화된 부분의 결정성을 향상시킨다. 레이저의 에너지 밀도는 200~400 mJ/㎠, 바람직하게는, 250~300 mJ/㎠이다(제 11D 도).
그 결과, N형 영역(914, 915) 및 P형 영역(916, 917)이 형성된다. 이들 영역의 시트 저항은 200~800 Ω/평방이다.
그 다음, 플라즈마 CVD법에 의해, 층간절연물(918)로서 두께 3000 Å의 질화 규소막을 전체 표면에 형성한다. 주변회로에서는 질화규소막이 층간절연막이다. 그러나, 질화규소막이 액티브 매트릭스 회로의 TFT의 게이트 전극으로서 가능하기 때문에, 그 막의 제작에 주의할 필요가 있다.
그 다음, 두께 100~500 Å, 예를 들어, 200 Å의 비정질 규소층(919)을 액티브 매트릭스 부분의 게이트 전극(910)상에 형성한 다음, 플라즈마 CVD법에 의해 형성된 미세결정 규소층(두께 500~1000 Å)을 사용하여 비정질 규소 TFT의 소스(920) 및 드레인(921)을 형성한다. 그리고, 액티브 매트릭스 부분의 TFT에서 ITO와 같은 투명 도전성 재료를 사용하여 화소전극(925)을 형성한다.
주변회로부분의 각 TFT의 소스 및 드레인에 콘택트 홀을 형성하고, 알루미늄 배선(922~924)을 형성한다. 그리고, 왼쪽의 P채널형 TFT 및 N 채널형 TFT를 이용하여 인버터 회로를 제작한다. 그 다음, 규소막의 댕글링 결합(dangling bond)을 감소시키기 위해, 수소를 함유하는 분위기중에서 350℃, 2시간의 어닐을 행한다. 상기 공정들에 의해, 주변회로 및 액티브 매트릭스 회로가 집적화된다.(제 11E 도)
본 실시예에서는, 채널부분에 광을 조사하지 않도록 역스태거형 TFT가 액티브 매트릭스 회로의 비정질 규소 TFT로서 사용된다. 이것은, 비정질 규소의 도전성이 광조사에 의해 변하기 때문이다. 처리된 기판에서, IC칩은 제 2 도에 나타낸 와이어 본딩법을 이용하여 외부 IC칩과 접속되는 알루미늄 배선의 단자부분()단자 전극(21)에 대응함)과 접속된다.

Claims (35)

  1. 절연기판; 상기 절연기판의 제 1 표면 위에 형성된 적어도 하나의 박막트랜지스터를 포함하는 액티브 매트릭스 회로; 상기 절연기판의 상기 제1 표면 위에 형성되고, 상기 액티브 매트릭스 회로를 구동시키기 위한 적어도 하나의 다른 박막트랜지스터를 포함하는 고동회로; 간격을 사이에 두고 상기 절연기판의 상기 제1 표면으로 향하여 있고 상기 액티브 매트릭스 회로와 상기 구동회로를 덮는 대향기판; 및 상기 절연기판이 상기 대향기판의 적어도 한 측면 가장자리를 넘어 연장한으로써 제공되는 상기 절연기판의 연장부의 상기 제1 표면 위에 배치되고, 상기 구동회로에 자동적으로 접속되어 있으며, 메모리, 입력포트, 보정메모리 및 CPU중 적어도 하나인 적어도 하나의 반도체 집적호로 침을 포함하고; 상기 액티브 매트릭스 회로의 상기 적어도 하나의 박막트랜지스터와 상기 구동회로의 상기 적어도 하나의 다른 박막트랜지스터가 상기 절연기판의 상기 제1표면 위에 형성된 동일 반도체막으로부터 형성되는 것을 특징으로 하는 전자장치.
  2. 제1 표면을 가진 기판; 상기 기판의 상기 제1 표면 위에 형성된 적어도 하나의 박막트랜지스터를 포함하는 액티브 매트릭스 회로; 상기 기판의 상기 제1 표면 위에 형성되고, 상기 액티브 매트릭스 회로를 구동시키기 위한 적어도 하나의 다른 박막트랜지스터를 포함하는 구동회로; 및 상기 기판의 상기 제1 표면 위에 배치되고, 상기 구동회로에 작동적으로 접속되어 있으며, 메모리, 입력포트 및 CPU중 적어도 하나인 적어도 하나의 반도체 집적회로 칩을 포함하고; 상기 액티브 매트릭스 회로의 상기 적어도 하나의 박막트랜지스터와 상기 구동 회로의 상기 적어도 하나의 다른 박막트랜지스터가 상기 기판의 상기 제1 표면 위에 형성된 동일 반도체막으로부터 형성되고, 상기 액티브 매트릭스 회로의 상기 적어도 하나의 박막트랜지스터가 그의 채널 영역과 드레인영역 사이에 적어도 하나의 저농도로 도핑된 드레인(LDD)을 가지는 것을 특징으로 하는 표시장치.
  3. 절연표면을 가진 기관; 상기 절연표면상에 형성된 동일 반도체막으로부터 형성되고, 상기 절연표면상에 형성된 다수의 박막트랜지스터; 및 상기 절연표면상에 형성되고, 메모리, 입력포트, 보정메모리 및 CPU중 적어도 하나인 적어도 하나의 단결정 반도체 집적회로 칩을 포함하고; 상기 다수의 박막트랜지스터들중 적어도 하나의 박막트랜지스터가 액티브 매트릭스 회로로서 제공되고, 상기 다수의 박막트랜지스터들중 적어도 하나의 다른 박막트랜지스터가 상기 액티브 매트릭스 회로를 구동시키기 위한 적어도 하나의 구동회로로서 제공되고, 상기 단결정 반도체 집적회로 칩이 상기 구동회로를 제어하기 위한 제어회로로서 제공되며, 상기 동일 반도체막이 사기 절연표면상에 배치된 비정질 규소를 포함하는 반도체막을 결정화시킴으로써 형성되는 것을 특징으로 하는 전자장치.
  4. 제1 기판; 적어도 하나의 박막트랜지스터를 가지고 상기 제1 기판 위에 형성된 액티브 매트릭스 회로; 상기 액티브 매트릭스 회로를 구동시키기 위한 적어도 하나의 다른 박막트랜지스터를 가지고 상기 제1 기판 위에 형성된 구동회로; 간격을 사이에 두고 상기 제1 기판으로 향하여 있고, 상기 액티브 매트릭스 회로와 상기 구동회로를 덮는 제2 기판; 및 상기 제1 기판이 상기 제2 기판의 적어도 한 측면 가장자리를 넘어 연장함으로써 제공되는 상기 제1 기판의 연장부 위에 배치되고, 상기 구동회로에 작동적으로 접속되어 있으며, 메모리, 입력포트, 보정메모리 및 CPU중 적어도 하나인 반도체 집적회로 칩을 포함하고; 상기 액티브 매트릭스 회로의 상기 적어도 하나의 박막트랜지스터와 상기 구동 회로의 상기 적어도 하나의 다른 박막트랜지스터가, 상기 제1 기판 위에 배치된 비정질 규소를 포함하는 반도체막을 결정화시킴으로써 얻어지는 동일 반도체막으로부터 형성되는 것을 특징으로 하는 전자장치.
  5. 절연표면을 가진 제1 기판; 상기 제1 기판의 상기 절연표면상에 형성된 다수의 제1 박막트랜지스터를 포함하는 액티브 매트릭스 회로; 상기 액티브 매트릭스 회로를 구동시키기 위해 상기 제1 기판의 상기 절연표면 위에 형성된 다수의 제2 박막트랜지스터를 포함하는 구동회로; 사이에 액정재료가 배치된 채로 상기 제1 기판에 대향하여 있고, 상기 액티브 매트릭스 회로와 상기 구동히로를 덮는 제2 기판; 및 상기 제1 기판이 상기 제2 기판의 적어도 한 측면 가장자리를 넘어 연장함으로써 제공되는 상기 제1 기판의 연장부 위에 배치되고, 상기 구동회로에 작동적으로 접속되어 있는 적어도 하나의 반도체 집적회로 칩을 포함하고; 상기 다수의 제1 및 제2 박막트랜지스터가 상기 제1 기판 위에 형성된 동일 반도체막으로부터 형성되고, 상기 다수의 제1 박막트랜지스터들 각각이 그의 채널 영역과 드레인영역 사이에 적어도 하나의 저농도로 도핑된 드레인(DLL)을 가지는 것을 특징으로 하는 표시장치.
  6. 절연표면을 가진 제1 기판; 상기 제1 기판의 상기 절연표면상에 형성된 다수의 제1 박막트랜지스터를 포함하는 액티브 매트릭스 회로; 상기 액티브 매트릭스 회로를 구동시키기 위해 상기 제1 기판의 상기 절연표면위에 형성된 다수의 제2 박막트랜지스터를 포함하는 구동회로; 간격을 사이에 두고 상기 제1 기판에 대향하여 있고, 상기 액티브 매트릭스 회로와 상기 구동회로를 덮는 제2 기판; 및 상기 제1 기판이 상기 제2기판의 적어도 한 측면 가장자리를 넘어 연장함으로써 제공되는 상기 제1기판의 연장부 위에 배치도고, 상기 구동호로에 작동적으로 접속되어 있는 적어도 하나의 반도체 집적회로 칩을 포함하고; 상기 다수의 제1 박막트랜지스터들 각각이, 게이트 전극이 트랜지스터의 채널영역 아래에 위치되는 보텀 게이트형 트랜지스터이고, 상기 다수의 제2 박막트랜지스터들 각각은, 게이트 전극이 트랜지스터의 채널영역 위에 위치되는 톱 게이트형 트랜지스터인 것을 특징으로 하는 표시장치.
  7. 절연표면을 가진 제1 기판; 상기 제1 기판의 상기 절연표면상에 형성된 다수의 제1 기판의 상기 절연표면위에 형성된 다수의 제2 박막트랜지스터를 포함하는 구동회로; 간격을 사이에 두고 상기 제1 기판에 대향하여 있는 제2 기판; 및 상기 제1 기판이 상기 제2 기판의 적어도 한 측면 가장자리를 넘어 연장함으로써 제공되는 상기 제1 기판의 연장부 위에 배치되고, 상기 구동회로에 작동적으로 접속되어 있는 적어도 하나의 반도체 집적호로 칩을 포함하고; 상기 반도체 집적회로 칩이, 메모리, 입력포트, 보정메모리 및 CPU로 이루어진 군으로부터 선택되는 것인 것을 특징으로 하는 표시장치.
  8. 제 1 항 또는 제 3 항에 있어서, 상기 반도체 집적회로 칩이 와이어 본딩법에 의해 상기 구동회로와 접속되는 것을 특징으로 하는 전자장치.
  9. 제 1 항 또는 제 3 항에 있어서, 상기 반도체 집적회로 칩이 COG(chip on glass)법에 의해 상기 구동호로와 접속되는 것을 특징으로 하는 전자장치.
  10. 제 1 항에 있어서, 상기 절연기판이 유리기판을 포함하는 것을 특징으로 하는 전자장치.
  11. 제 3 항에 있엇, 상기 기판이 유리기판을 포함하는 것을 특징으로 하는 전자장치.
  12. 제 2 항에 있어서, 상기 메모리가 보정메모리인 특징으로 하는 표시장치.
  13. 제 2 항에 있어서, 상기 액티브 매트릭스 회로에 인접하여 있는 액정을 더 포함하는 것을 특징으로 하는 표시장치.
  14. 제 4 항에 있어서, 상기 다른 박막트랜지스터가 상보형인 것을 특징으로 하는 전자장치.
  15. 제 4 항에 있어서, 상기 다른 박막트랜지스터가 오로지 P채널형 TFT인 것을 특징으로 하는 전자장치.
  16. 제 4 항에 있어서, 상기 다른 박막트랜지스터가 오로지 N채널형 TFT인 것을 특징으로 하는 전자장치.
  17. 제 1 항, 제 3항, 제 4 항중 어느 한 항에 있어서, 상기 액티브 매트릭스 회로의 상기 박막트랜지스터가 상기 구동회로의 상기 박막트랜지스터와 동일한 구조를 가지는 것을 특징으로 하는 전자장치.
  18. 제 5 항에 있어서, 상기 반도체막이 결정성 규소를 포함하는 것을 특징으로 하는 표시장치.
  19. 제 5 항에 있어서, 상기 반도체 집적회로 칩이 메모리인 것을 특징으로 하는 표시장치.
  20. 제 5 항에 있어서, 상기 반도체 집적회로 칩이 CPU인 것을 특징으로 하는 표시장치.
  21. 제 6 항 또는 제 7 항에 있어서, 상기 다수의 제1 박막트랜지스터들 각각의 채널영역이 비정질이고, 상기 다수의 2 박막트랜지스터들 각각의 채널영역은 결정성인 것을 특징으로 하는 표시장치.
  22. 제 1 항에 있어서, 상기 절연기판과 상기 대향기판 사이에 배치된 액정재료를 더 포함하는 것을 특징으로 하는 전자장치.
  23. 제 4 항에 있어서, 상기 제1 기판과 상기 제2 기판 사이에 배치된 액정재료를 더 포함하는 것을 특징으로 하는 전자장치.
  24. 제 6 항 또는 제 7 항에 있어서, 상기 제1 기판과 상기 제2 기판사이에 배치된 액정재료를 더 포함하는 것을 특징으로 하는 표시장치.
  25. 제 1 항에 있어서, 상기 반도체 집적회로 칩이, 상기 절연기판 위에 형성된 인듐 주석 산화물(ITO)을 포함하는 배선에 접속된 것을 특징으로 하는 전자장치.
  26. 제 2 항에 있어서, 상기 반도체 집적회로 칩이, 상기 기판 위에 형성된 인듐 주석 산화물(ITO0을 포함한느 배선에 접속된 것을 특징으로 하는 표시장치.
  27. 제 3 항에 있어서, 상기 반도체 집적회로 칩이, 상기 기판 위에 형성된 인듐 주석 산화물(ITO)을 포함하는 배선에 접속된 것을 특징으로 하는 전자장치.
  28. 제 4 항에 있어서, 상기 반도체 집적회로 칩이, 상기 제1 기판 위에 형성된 인듐 주석 산화물(ITO)을 포함하는 배선에 접속된 것을 특징으로 하는 전자장치.
  29. 제 5 항, 제 6 항, 제 7 항중 어느 한 항에 있어서, 상기 반도체 집적회로 침이, 상기 제1 기판 위에 형성된 인듐 주석 산화물(ITO)을 포함하는 배선에 접속된 것을 특징으로 하는 표시장치.
  30. 제 2 항에 있어서, 상기 액티브 매트릭스 회로의 상기 박막트랜지스터가 상기 구동회로의 상기 박막트랜지스터와 동일한 구조를 가지는 것을 특징으로 하는 표시장치.
  31. (신설) 절연기판; 상기 절연기판의 제1 표면 위에 형성된 적어도 하나의 박막트랜지스터를 포함하는 액티브 매트릭스 회로; 상기 절연기판의 상기 제1 표면 위에 형성되고, 상기 액티브 매트릭스 회로를 구동하기 위한 적어도 하나의 다른 박막트랜지스터를 포함하는 구동회로; 및 상기 절연기판의 연장부의 제1 표면 위에 배치되고 상기 구동회로에 작동적으로 접속되어 있으며, 메모리, 입력포트, 보정메모리 및 CPU중 적어도 하나인 적어도 하나의 반도체 집적회로 칩을 포함하고; 상기 적어도 하나의 박막트랜지스터와 상기 적어도 하나의 다른 박막트랜지스터가 사기 절연기판의 상기 제1 표면 위에 형성된 동일 반도체막으로부터 형성되고, 상기 액티브 매트릭스 회로의 상기 적어도 하나의 박막트랜지스터가 그의 채널 영역과 드레인영역 사이에 적어도 하나의 저농도로 도핑된 드레인을 가지는 것을 특징으로 하는 전자장치.
  32. (신설) 제 31 항에 있어서, 상기 반도체 집적회로 칩이 와이어 본딩법에 의해 상기 구동회로와 접속된 것을 특징으로 하는 전자장치.
  33. (신설) 제 31 항에 있어서, 상기 반도체 집적회로 칩이 COG(chip on glass)법에 의해 상기 구동회로와 접속된 것을 특징으로 하는 전자장치.
  34. (신설) 제 31 항에 있어서, 상기 절연기판이 유리기판을 포함하는 것을 특징으로하는 전자장치.
  35. (신설) 제 31 항에 있어서, 상기 반도체 집적회로 칩이, 상기 절연기판 위에 형성된 인듐 주석 산화물(ITO)을 포함하는 배선에 접속된 것을 특징으로 하는 전자장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480192B1 (ko) * 1996-04-12 2005-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치및반도체장치제조방법
US7838968B2 (en) 1996-04-12 2010-11-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6329729A (ja) * 1986-07-23 1988-02-08 Canon Inc 液晶セル
KR900017171A (ko) * 1988-04-13 1990-11-15 아오이 죠이치 반도체집적회로
JPH04245655A (ja) * 1991-01-31 1992-09-02 Fujitsu Ltd 半導体チップ実装用リード

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01130131A (ja) * 1987-11-16 1989-05-23 Seiko Epson Corp ドライバー内蔵アクティブマトリクスパネル
JP3121005B2 (ja) * 1990-11-30 2000-12-25 株式会社日立製作所 薄膜半導体装置とその製造方法及び製造装置並びに画像処理装置
EP0587144B1 (en) * 1992-09-08 1999-06-09 Seiko Epson Corporation Liquid crystal display apparatus, structure for mounting semiconductor device, method of mounting semiconductor device, electronic optical apparatus and electronic printing apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6329729A (ja) * 1986-07-23 1988-02-08 Canon Inc 液晶セル
KR900017171A (ko) * 1988-04-13 1990-11-15 아오이 죠이치 반도체집적회로
JPH04245655A (ja) * 1991-01-31 1992-09-02 Fujitsu Ltd 半導体チップ実装用リード

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480192B1 (ko) * 1996-04-12 2005-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치및반도체장치제조방법
US7838968B2 (en) 1996-04-12 2010-11-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating same

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