DE3348201C2 - Semiconductor memory device - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruches 1.

Aus der US-PS 37 81 828 ist eine solche Halbleiterspeicherein­ richtung bekannt. Bei dieser Ausführungsform ist der Spalten- und Reihenstromfluß bei Ansteuerung von Speicherzellen als Gruppe relativ hoch.

Fig. 1 zeigt als schematisches Blockdiagramm eine konven­ tionelle Halbleiterspeichereinrichtung. Zwischen jedem der Paare von Bit-Leitungen 2 a und 2 b in komplementärer Be­ ziehung zueinander sind eine Mehrzahl von Speicherzellen 1 in einer Matrix (Reihen × Spalten) angeordnet. Die Spei­ cherzellen einer gleichen Reihe sind mit einer Wortleitung 3 verbunden, welche sie gleichzeitig freigibt. Jeder der Wort­ leitungen 3 ist mit einem Reihen-Dekodierer 4 verbunden, der seinerseitsmit einer Reihen-Adressen-Signalleitung 5 zum Dekodieren von Reihen-Adressen-Information verbunden ist. Die Bit-Leitungen 2 a und 2 b sind jeweils mit Stromver­ sorgungsanschlüssen 7 über Bit-Leitungslasten 6 a und 6 b verbunden.

Fig. 2 zeigt als Schaltkreisdiagramm Details der in Fig. 1 gezeigten Speicherzelle 1. Eine Elektrode eines jeden der Zugriffstransistoren 10 a und 10 b ist mit den Bit-Leitungen 2 a und 2 b jeweils verbunden, während eine andere Elektrode mit einem Speicherknoten 11 a oder 11 b der Speicherzelle 1 jeweils verbunden ist, wobei die Steuerelektrode mit einer gemeinsamen Wortleitung 3 verbunden ist. Zwischen den Spei­ cherknoten 11 a und 11 b sind Invertertransistoren 9 a und 9 b angeordnet. Außerdem sind die Speicherknoten 11 a und 11 b mit den Stromversorgungsanschlüssen 7 über Lastelemente 8 a und 8 b verbunden, die typischerweise Widerstände beinhal­ ten.

Im folgenden wird der Betrieb der oben beschriebenen Halb­ leiterspeichereinrichtung beschrieben, wenn beispielsweise ein "hoher" Pegel in den Speicherknoten 11 a und ein "niedri­ ger" Pegel in den Speicherknoten 11 b geschrieben wird. Falls es erwünscht ist, die so eingeschriebene betreffende Speicherzelle auszulesen, wird eine Adresseninformation für die betreffende Zelle zur Adressen-Signalleitung 5 ge­ führt, um die Wortleitung 3 der Reihe, wo die betreffende Zelle angeordnet ist, zu aktivieren. Beim Aktivieren der Wortleitung 3 werden die Zugriffstransistoren 10 a und 10 b leitfähig. Einer der Invertertransistoren 9 b wird leitfä­ hig oder geht in den Zustand ON wegen des hohen Pegels am Speicherknoten 11 a, so daß durch die Bit-Leistungslast 6 b, die Bit-Leitung 2 b, den Zugriffstransistor 10 b und den In­ vertertransistor 9 b von dem Stromversorgungsanschluß 7 Strom fließt, wodurch die Speicherzelle ausgelesen wird.

Da alle der Speicherzellen einer gleichen Reihe innerhalb der oben beschriebenen Anordnung der Halbleiterspeicher­ einrichtung aktiviert werden, und Strom (Spaltenstrom) vom Stromversorgungsanschluß zu den Speicherzellen über die Bit-Leitungen aller Spalten fließt, ist der Stromver­ brauch bemerkenswert, insbesondere im Falle eines stati­ schen RAM von großer Kapazität mit einer erheblichen Anzahl von Spalten. Zum Minimieren des Stromverbrauches wurde eine Halbleiterspeichereinrichtung wie in Fig. 3 vorgeschlagen. In der dort gezeigten Halbleiterspeichereinrichtung sind Reihendekodierer 4 im Zentrum der Speicherzellenebene an­ geordnet, wobei jede der Wortleitungen in eine linkssei­ tige Wortleitung 3 a und eine rechtsseitige Wortleitung 3 b geteilt ist. AND-Gatter (UND-Gatter) 12 a dienen zur Auswahl der links­ seitigen Wortleitungen 3 a während andere AND-Gatter 12 b zur Auswahl der rechtsseitigen Wortleitungen 3 b dienen. Ein Ein­ gang eines jeden der AND-Gatter 12 a und 12 b ist mit dem Ausgang eines jeden der Reihendekodierer 4 verbunden und ihr anderer Eingang ist mit einer Gatter-Signalleitung 13 a oder 13 b verbunden, an die ein Gatter-Freigabesignal zum Öffnen der zugehörigen Gatter geführt wird.

Durch selektives Anlegen des Gatter-Freigabesignales über die Gatter-Signalleitung 13 a oder 13 b werden nur die mit einer der linken und rechten Gruppe von Speicherzellen assoziierten Wortleitungen aktiviert. Demgemäß wird nur für die Hälfte der Spalten der Matrix ein Spaltenstromweg ge­ schaffen, wodurch eine Reduzierung des Stromverbrauches sichergestellt ist.

Fig. 4 zeigt ein Layout einer weiteren konventionellen Halbleiterspeichereinrichtung, die auf dem in Fig. 3 ge­ zeigten Konzept basierend entworfen wurde. Allgemein ge­ sagt, werden Reihendekodierer 4 a und 4 b für eine Mehrzahl von Spalten angeordnet und Wortleitungen 3 a bis 3 d werden entsprechend geteilt, wodurch die Anzahl von Gleichstrom­ pfaden reduziert wird.

Diese koventionelle Halbleiterspeichereinrichtung bedarf jedoch einer Anzahl von Reihendekodierern und hat infolge­ dessen das Problem einer vergrößerten Chip-Fläche, Ver­ schlechterung der Hochgeschwindigkeitseigenschaften und Ausbeu­ te.

Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrich­ tung der eingangs beschriebenen Art derart auszubilden, daß der Stromverbrauch vermindert wird.

Diese Aufgabe wird durch eine Halbleiterspeichereinrichtung der eingangs beschriebenen Art mit den im Patentanspruch 1 gekenn­ zeichneten Merkmalen gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen ge­ kennzeichnet.

Im weiteren erfolgt die Beschreibung eines Ausführungsbei­ spieles der Er­ findung im Zusammenhang mit den Figuren. Von den Figuren zeigt

Fig. 1 ein schematisches Blockdiagramm mit einer konven­ tionellen Halbleiterspeichereinrichtung;

Fig. 2 ein Schaltkreisdiagramm mit Details einer Speicher­ zelle 1 in Fig. 1;

Fig. 3 ein schematisches Blockdiagramm mit einer verbesser­ ten konventionellen Halbleiterspeichereinrichtung;

Fig. 4 eine Erweiterung der Speichereinrichtung nach Fig. 3;

Fig. 5 ein schematisches Blockdiagramm einer Halbleiter­ speichereinrichtung gemäß einer bevorzugten Aus­ führungsform der Erfindung;

Fig. 6 ein schematisches Blockdiagramm einer anderen be­ vorzugten Ausführungsform einer Halbleiterspeicher­ einrichtung gemäß der Erfindung; und

Fig. 7 bis 9 bevorzugte Ausführungsformen von AND-Gattern zur Verwendung in der Halbleiterspeichereinrich­ tung gemäß der Erfindung.

Fig. 5 zeigt als Blockdiagramm schematisch eine Halbleiter­ speichereinrichtung gemäß einer bevorzugten Ausführungs­ form der Erfindung, bei der Speicherzellen in einer Matrix­ anordnung in Richtung der Spalten in drei Gruppen 1 a, 1 b und 1 c beispielsweise unterteilt werden. Wie bei der kon­ ventionellen Speichereinrichtung werden die Ausgänge der Reihendekoder 4 zu Vorrang-Wortleitungen 15 geführt, die jeweils allen Speicherzellen auf der gleichen Reihe gemein­ sam zugeordnet ist (ohne Berücksichtigung der Gruppen der Speicherzellen). Zusätzlich zu solchen Vorrang-Wortleitun­ gen 15 gibt es Gruppenwortleitungen 3 a, 3 b und 3 c, die für jeweils eine der Gruppen vorgesehen sind und gemeinsam zu allen Speicherzellen auf derselben Reihe in derselben Gruppe gegenüber den Vorrang-Wortleitungen 15 geführt werden. Ein Eingang zu jedem der AND-Gatter 16 a, 16 b und 16 c zur Selek­ tion der Gruppenwortleitungen 3 a, 3 b und 3 c ist mit einer entsprechenden jeder Reihe gemeinsamen Vorrang-Wortleitung 15 ver­ bunden und der andere Eingang ist mit einer entsprechenden Gruppenselektionsleitung 14 a, 14 b und 14 c zur Selektion einer der Gruppen 1 a, 1 b und 1 c verbunden, während der Ausgang mit jeder der Gruppenwortleitungen 3 a, 3 b und 3 c, die jeder Reihe in der gleichen Gruppe gemeinsam sind, verbunden ist. Die Gruppenselektionsleitungen 14 a, 14 b und 14 c sind jeweils mit den Ausgängen der Speicherzellengruppen­ selektoren 17 a, 17 b und 17 c, an die Speicherzellengruppen­ selektionssignale geliefert werden, verbunden.

Um die Fläche einer jeden Speicherzelle beim Herstellungs­ prozeß der Halbleiterspeichereinrichtung wie oben disku­ tiert zu reduzieren, können die Gruppenwortleitungen 3 a, 3 b und 3 c aus der gleichen Schicht Polysilizium gebildet werden wie die Gatter der MOS-Transistoren 10 a und 10 b (siehe Fig. 2) und die Vorrang-Wortleitungen 15 können aus einer Schicht Polysilizium aufgebaut werden, die von der obenerwähnten Polysiliziumschicht verschieden ist oder aus einer Schicht mit metallischer Verdrahtung, typisch aus Alu­ minium, Molybdän oder Molybdän-Silizid.

Im folgenden wird der Betrieb der Halbleiterspeicherein­ richtung gemäß der im vorhergehenden beschriebenen bevor­ zugten Ausführungsform der Erfindung mit Bezug auf Fig. 5 erklärt. Die Reihendekodierer 4 dekodierern daran angelegte Reihen-Adressen-Information und aktivieren eine der Vorrang- Wortleitungen 15, die der Reihe einer bestimmten Speicher­ zelle entspricht, auf die zugegriffen werden soll. Nun wird angenommen, daß die erfindungsgemäße Speicherzelle zur ersten Gruppe 1 a in der ersten Reihe der Speicherzellen­ matrix beispielsweise gehört. In diesem Fall wird die höch­ ste der Vorrang-Wortleitungen 15 wie in Fig. 5 gezeigt (d. h. die erste Reihe) selektiert und aktiviert. Die Gruppenselek­ toren 17 a, 17 b und 17 c dekodieren die daran angelegten Gruppenselektionssignale und aktivieren eine der Gruppen­ selektionsleitungen 14 a, 14 b und 14 c, die einer bestimmten Gruppe einschließlich der Spalte der Speicherzelle ent­ spricht, auf die zugegriffen werden soll. In diesem Beispiel befindet sich die betreffende Speicherzelle innerhalb der Gruppe 1 a, so daß die Gruppenselektionsleitung 14 a akti­ viert wird. Zur Selektion der Gruppenselektionsleitungen ist auch eine geeignete Einrichtung außer den Gruppenselek­ toren verfügbar.

Als Antwort auf das gleichzeitige Aktivieren der Vorrang- Wortleitung 15 und der Gruppenselektionsleitung 14 a akti­ viert das höchste und AND-Gatter 16 a die höchste der Gruppen­ wortleitungen 3 a, die nur der ersten Reihe in Gruppe 1 a entspricht. Wie schon festgestellt, sind mit der höchsten Gruppenwortleitung 3 a nur die Speicherzellen in der Gruppe 1 a der ersten Reihe der Matrix verbunden. Es wird deshalb bemerkt, daß, wo die den Speicherzellen zugeordneten Zu­ griffstransistoren 10 a und 10 b (siehe Fig. 2) leitfähig werden (d. h. Aktivierung der Speicherzellen) bei Aktivierung der Gruppenwortleitung 3 a, die Speicherzellen nur jene in der ersten Reihe zur Gruppe 1 a gehörenden sind. Demgemäß wird Spaltenstrom, d. h. Strom, der von dem Stromversorgungs­ anschluß 7 über die Bit-Leitung 2 b (vgl. Fig. 1) zu den Speicherzellen fließt, auf allein die Spalten einschließlich der selektierten Gruppe 1 a der Speicherzellen begrenzt. Dadurch wird schließlich eine deutliche Verringerung der verbrauchten Leistung sichergestellt.

Es ist möglich, daß die oben beschriebene Speicheranordnung rein äußerlich als ähnlich einer in Fig. 3 gezeigten kon­ ventionellen Anordnung betrachtet wird. Jedoch ist die Spei­ cheranordnung gemäß der Erfindung, wie sie typisch in Fig. 5 gezeigt ist, vollkommen unterschiedlich von der konven­ tionellen nach Fig. 3 und bietet viele Vorteile gegenüber der konventionellen wie im folgenden erläutert wird.

Bei der konventionellen Anordnung ist eine Spalte der Rei­ hendekodierer im Zentrum der Spalten der Speicherzellen an­ geordnet und alle Spalten der Speicherzellen werden in rechte und linke Gruppen unterteilt. Der Ort der Reihende­ kodiererspalten ist innerhalb der Spalten der Speicherzelle begrenzt und eine Mehrzahl von Spalten der Reihendekodierer wird benötigt, wenn die Spalten der Speicherzellen in mehr als zwei Gruppen unterteilt werden sollen. Andererseits gibt es gemäß der vorliegenden Erfindung keine Begrenzung des Ortes der Reihendekodiererspalte, wodurch eine einfache aber effiziente Plazierung der Dekoder besonders am Randteil von Speicherzellenbereichen auf dem Chip sichergestellt ist. Darüber hinaus verlangt die Erfindung nur eine Spalte von Reihendekodern zur Unterteilung der Spalten der Spei­ cherzellen in eine beliebige Anzahl von Gruppen. Da eine Anzahl von Spalten der Reihendekodierer, wie sie bei der konventionellen Speichereinrichtung erforderlich sind, nicht benötigt werden, sind die daraus folgenden Vorteile Redu­ zierung der Chip-Fläche, hohe Herstellungsausbeuten und verbesserte Geschwindigkeitseigenschaften.

Die erfindungsgemäße Speichereinrichtung bietet nicht nur die erwähnten Vorteile, sondern weist weitere vorteilhafte Eigenschaften auf, die bei der konventionellen Einrichtung nicht erwärtet werden, solange sie wie in Fig. 6 gezeigt typisch konstruiert ist. In Fig. 6 wird eine weitere bevor­ zugte Ausführungsform der erfindungsgemäßen Halbleiterspei­ chereinrichtung gezeigt, die von der Ausführungsform nach Fig. 5 sich dadurch unterscheidet, daß die Ausgänge der Speicherzellengruppenselektoren 17 a, 17 b und 17 c nicht nur mit den jeweiligen Gruppenselektionsleitungen 14 a, 14 b und 14 c verbunden sind, sondern auch mit jeweiligen Spalten­ dekodierergruppen 18 a, 18 b und 18 c. Die Gruppenselektoren 17 a, 17 b und 17 c in dieser Ausführungsform dienen als Vor­ dekodierer für Spaltenselektoren genauso wie als Selektoren für die Gruppenselektionsleitungen wie in der Ausführungs­ form nach Fig. 5. Die Spaltendekodierer 18 a, 18 b und 18 c sind weitgehend vereinfacht und solch einem Ausmaß, daß die Layout-Fläche bemerkenswert reduziert wird, verglichen mit den Spaltendekodierern in der konventionellen Einrichtung.

Obwohl nur die Selektion der Speicherzellen in der Speicher­ zellengruppe 1 a im Detail diskutiert wurde, ist es offen­ sichtlich, daß eine beliebige Speicherzelle in den Spei­ cherzellengruppen 1 b und 1 c auf gleiche Weise selektiert werden kann. Obwohl die Speicherzellen in drei Gruppen bei den obigen Ausführungsformen unterteilt werden, können sie darüber hinaus in N-Gruppen (N ≧ 2) unterteilt werden. So­ lange wie nur die Vorrang-Wortleitungen 15 aus einem Mate­ rial niedrigen Widerstandes gemacht sind, ist es möglich, auf die Speicherzellen mit hoher Geschwindigkeit zuzugrei­ fen; sogar dann, wenn der Widerstand der Gruppenwortlei­ tungen relativ hoch ist, da die letzteren kurz und von kleiner Kapazität sind. Obwohl in den obigen Ausführungs­ formen die Spalten der Reihendekodierer am Randteil des Speicherbereiches auf dem Chip angeordnet sind, können sie außerdem im Zentrum des Speicherbereiches oder, falls er­ forderlich, an einem beliebigen anderen erwünschten Ort an­ geordnet werden. Es ist weiter offensichtlich, daß die Er­ findung genauso anwendbar ist, wenn die Reihendekodierer in einer Mehrzahl von Spalten angeordnet sind.

Die AND-Gatter 16 a bis 16 c mit zwei Eingangsanschlüssen und einem Ausgangsanschluß sind in ihrer Konfiguration verein­ facht und die von jenen Gattern belegte Chip-Fläche ist nahezu vernachlässigbar. Eine bevorzugte Ausführungsform der AND-Gatter ist in Fig. 7 gezeigt.

In Fig. 7 sind die Drain-Elektrode, Gate-Elektrode und Source-Elektrode eines MOS-Transistors 21 jeweils mit der Vorrang-Wortleitung 15, der Speicherzellengruppenselektions­ leitung 14 a, 14 b oder 14 c und der Gruppenwortleitung 3 a 3 b oder 3 c verbunden. Die Drain-Elektrode eines anderen MOS-Transistors 22 ist mit der Gruppenwortleitung 3 a, 3 b oder 3 c verbunden, wobei die Source-Elektrode auf Masse liegt. Eine Invertiereinrichtung 20 ist zwischen der Gate- Elektrode des MOS-Transistors 22 und der Speicherzellen­ gruppenselektionsleitung 14 a, 14 b oder 14 c angeordnet.

Wenn die Speicherzellengruppenselektionsleitung 14 a, 14 b oder 14 c gesperrt wird, ist der Transistor 22 im ON-Zustand oder leitfähig durch Betätigung der Invertiereinrichtung 20, so daß die Gruppenwortleitung 3 a, 3 b oder 3 c über den Transistor 22 auf Masse liegt. Wenn die Speichergruppen­ selektionsleitung freigegeben wird, wird der Transistor 22 in den OFF-Zustand geschaltet und der Transistor 21 wird in den ON-Zustand gebracht. Wenn die Vorrang-Wortleitung 15 unter diesen Umständen freigegeben wird, wird die Gruppen­ wortleitung 3 a, 3 b oder 3 c durch den Transistor 21 im ON- Zustand aktiviert.

Wie in Fig. 8 zu sehen ist, kann der Inverter 20 außerhalb der Speicherzellenanordnung liegen und die Gatter aller MOS-Transistoren in jeder der Spalten können gemeinsam mit einem logischen Ausgangssignal "NOT" (NICHT) des Speicherzellengrup­ penselektionsfreigabesignales versorgt werden. In diesem Fall haben die AND-Gatter eine einfache Konfiguration.

In Fig. 9 ist eine weitere bevorzugte Ausführungsform der AND-Gatter 16 a, 16 b und 16 c gezeigt. Die Drain-Elektrode, Gate-Elektrode und die Source-Elektrode eines MOS-Transistors 31 sind jeweils mit der Speicherzellengruppenselektionslei­ tung 14 a, 14 b oder 14 c, der Vorrang-Wortleitung 15 und der Gruppenwortleitung 3 a, 3 b oder 3 c verbunden, während die Drain-Elektrode eines anderen MOS-Transistors 32 mit der Gruppenwortleitung 3 a, 3 b oder 3 c verbunden sind und die Spurce-Elektrode auf Masse liegt. Eine Invertiereinrichtung 30 ist zwischen den Gate-Elektroden der beiden MOS-Tran­ sitoren 31 und 32 angeordnet.

Im Falle des in Fig. 9 gezeigten AND-Gatters wird keine pa­ rasitäre Gatterkapazität auf der Vorrang-Wortleitung 15 entwickelt, da die Vorrang-Wortleitung 15 von der Gruppen­ wortleitung 3 a (3 b, 3 c) isoliert ist. Die Vorrang-Wortlei­ tung 15 kann deshalb über den Reihendekodierer mit höherer Geschwindigkeit aktiviert werden. Zusätzlich wird die Grup­ penwortleitung 3 a (3 b, 3 c) durch die Speicherzellengruppen­ selektionsleitung 14 a (14 b, 14 c) durch den MOS-Transistor 31 aktiviert. Aus diesen Gründen ist es möglich, auf die Speicherzellen mit hoher Geschwindigkeit zuzugreifen, sogar wenn der Widerstand der Vorrang-Wortleitung relativ hoch ist. Zugriff auf die Speicherzelle mit höherer Geschwindig­ keit ist möglich durch Benutzung von Verdrahtungsmaterial mit einem niedrigen Widerstand wie Metall für die Speicher­ zellengruppenselektionsleitungen 14 a (14 b, 14 c) anstatt der Vorrang-Wortleitungen 15, da die Lastkapazität der ersteren größer ist als die der letzteren. Wie die AND- Gatter in Fig. 7 und 8, sind die AND-Gatter in dem letzten Ausführungsbeispiel einfach bezüglich ihrer Konfiguration mit nur geringfügig mehr Chip-Fläche.

Claims (11)

1. Halbleiterspeichereinrichtung mit einer Matrix von in Reihen und Spalten angeordneten Speicherzellen, mit einer Mehrzahl von Gruppen (1 a, 1 b, 1 c) von Speicherzellen (1), die durch Segmentieren der Matrix in der Richtung der Spalten unterteilt sind, mit Speicherzellengruppenselektionsleitungen (14 a, 14 b, 14 c) für jede einzelne dieser Gruppen (1 a, 1 b, 1 c) zur Selektion einer der Mehrzahl von Gruppen (1 a, 1 b, 1 c) dieser Speicherzellen (1), mit Reihendekodierern (4) für jede einzelne dieser Reihen zum Dekodieren von Reihen-Adressen-Information für eine bestimmte Speicherzelle (1), auf die Zugriff genommen werden soll, dadurch gekennzeichnet, daß Vorrang-Wortleitungen (15) vorgesehen sind, von denen jede mit dem Ausgang des zugehörigen Reihendekodierers (4) verbunden ist, daß UND-Gatter (16 a, 16 b, 16 c), die jeweils ein logisches Produkt eines auf der Speicherzellengruppenselektionsleitung (14 a, 14 b, 14 c) befindlichen Gruppenfreigabesignales und eines Reihenfreigabesignales von den Reihendekodierern (4) liefern, und Gruppenwortleitungen (3 a, 3 b, 3 c), die jeweils pro Gruppe (1 a, 1 b, 1 c) und pro Reihe vorhanden sind zum Empfangen des logischen Produktausgangssignales jeder der UND-Gatter (16 a, 16 b, 16 c), wobei auf die bestimmte Speicherzelle (1) mit dem logischen Produktausgangssignal der entsprechenden der Gruppenwortleitungen (3 a, 3 b, 3 c) zugegriffen wird, vorgesehen sind, und daß Spaltendekodierer (18 a, 18 b, 18 c) zum Dekodieren von Spalten-Adressen-Information für die bestimmte Speicherzelle (1), auf die zugegriffen wird, vorgesehen sind, wobei das Gruppenfreigabeausgangssignal auf der jeweils selektierten Speicherzellengruppenselektionsleitung (14 a, 14 b, 14 c) an die entsprechenden der Spaltendekodierer (18 a, 18 b, 18 c) geliefert wird, um als Vordekodiereinrichtung für Spaltenselektion zu dienen.

2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch Speicherzellengruppenselektoren (17 a, 17 b, 17 c), die Speicherzellengruppenselektionssignale empfangen und dekodieren zum Selektieren einer der Mehrzahl von Gruppen (1 a, 1 b, 1 c) der Speicherzellen (1) und zum Liefern des Gruppenfreigabeausgangssignales an die jeweils selektierte Speicherzellengruppenselektionsleitung (14 a, 14 b, 14 c).

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß für eine beliebige Anzahl von Gruppen (1 a, 1 b, 1 c) nur eine einzige Spalte von Reihendekodierern (4) vorgesehen ist und daß Vorrang-Wortleitungen (15) vorgesehen sind.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung auf einem Halbleiterchip aufgebaut ist und eine Spalte der Reihendekodierer (4) an einem Randteil eines Speicherbereiches des Chips angeordnet ist.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung auf einem Halbleiterchip aufgebaut ist, die jeweiligen Speicherzellen (1) einen Zugriffstransistor (10 a, 10 b) aufweisen, dessen Steuerelektrode mit der entsprechenden Gruppenwortleitung (3 a, 3 b, 3 c) verbunden ist und aus einer Schicht von Polysilizium gemacht ist, die Gruppenwortleitungen (3 a, 3 b, 3 c) aus der gleichen Schicht Polysilizium gebildet sind wie die die Steuerelektrode bildende, die Vorrang-Wortleitungen (15) aus einer Schicht Polysilizium gemacht sind, die sich von der erwähnten Schicht Polysilizium unterscheidet oder aus einer Schicht von metallischem Verdrahtungsmaterial, und die Gruppenwortleitungen (3 a, 3 b, 3 c) und die Vorrang-Wortleitungen (15) parallel in Richtung der Reihen ausgerichtet sind.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die UND-Gatter jeweils einen ersten Eingangsteil zum Empfang des Gruppenfreigabesignales von der entsprechenden Speicherzellengruppenselektionsleitung (14 a, 14 b, 14 c), einen zweiten Eingangsteil zum Empfangen des Reihenfreigabesignales von der entsprechenden Vorrang-Wortleitung (15), einen Ausgangsteil zum Liefern eines logischen Produktausgangssignales an die entsprechende Gruppenwortleitung (3 a, 3 b, 3 c), einen ersten Transistor (21) mit einer Steuerelektrode, die mit dem ersten Eingangsteil verbunden ist und mit einem Paar von Elektroden, von denen eine mit dem zweiten Eingangsteil verbunden ist und die andere mit dem Ausgangsteil verbunden ist, eine Invertiereinrichtung (20) zum Empfangen des Gruppenfreigabesignales von dem ersten Eingangsteil und zum Liefern eines logischen NICHT-Ausgangssignales, und einen zweiten Transistor (22) mit einer Steuerelektrode, die mit dem NICHT-Ausgangssignal von der Invertiereinrichtung versorgt wird, und einem Paar von Elektroden, von denen eine mit dem Ausgangsteil verbunden ist und die andere auf Masse liegt, aufweisen.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch eine Mehrzahl von Invertiereinrichtungen (23), die jeweils für jede Gruppe (1 a, 1 b, 1 c) zum Empfangen des Gruppenfreigabesignales von der entsprechenden Speicherzellengruppenselektionsleitung (14 a, 14 b, 14 c) und zum Liefern eines logisches NICHT-Ausgangssignales vorgesehen sind, und in dem das UND-Gatter einen ersten Eingangsteil zum Empfangen des Gruppenfreigabesignales von der entsprechenden Speicherzellengruppenselektionsleitung (14 a, 14 b, 14 c), einen zweiten Eingangsteil zum Empfangen des Reihenfreigabesignales von der entsprechenden Vorrang-Wortleitung (15), ein Ausgangsteil zum Liefern des logischen Produktausgangssignales an die entsprechende Gruppenwortleitung (3 a, 3 b, 3 c), einen ersten Transistor (21) mit einer Steuerelektrode, die mit dem ersten Eingangsteil verbunden ist und mit einem Paar von Elektroden, von denen eine mit dem zweiten Eingangsteil verbunden und die andere mit dem Ausgangsteil verbunden ist, und einen zweiten Transistor (22) mit einer Steuerelektrode, die mit dem NICHT-Ausgangssignal von der entsprechenden Invertiereinrichtung versorgt wird und mit einem Paar von Elektroden, von denen eine mit dem Ausgangsteil verbunden ist und die andere auf Masse liegt, aufweist.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Vorrang-Wortleitungen (15) von den Gruppenwortleitungen (3 a, 3 b, 3 c) isoliert sind, so daß die Vorrang-Wortleitungen frei vom Einfluß einer parasitären Kapazität in den Speicherzellen (1) sind (Fig. 9).

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die UND-Gatter jeweils einen ersten Eingangsteil zum Empfangen des Gruppenfreigabesignales von der entsprechenden Speicherzellengruppenselektionsleitung (14 a, 14 b, 14 c), einen zweiten Eingangsteil zum Empfangen des Reihenfreigabesignales von der entsprechenden Vorrang-Wortleitung (15), einen Ausgangsteil zum Liefern des logischen Produktausgangssignales an die entsprechende Gruppenwortleitung (3 a, 3 b, 3 c), einen ersten Transistor (31) mit einer Steuerelektrode, die mit dem zweiten Eingangsteil verbunden ist und mit einem Paar von Elektroden, von denen eine mit dem ersten Eingangsteil und die andere mit dem Ausgangsteil verbunden ist, und eine Invertiereinrichtung (30), die das Reihenfreigabesignal von dem zweiten Eingangsteil empfängt und ein logisches NICHT-Ausgangssignal liefert, und einen zweiten Transistor (32) mit einer Steuerelektrode zum Empfangen des NICHT-Ausgangssignales von der Invertiereinrichtung und mit einem Paar von Elektroden, von denen eine mit dem Ausgangsteil verbunden ist und die andere auf Masse liegt, aufweisen.

10. Halbleiterspeichereinrichtung nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiterspeichereinrich­ tung auf einem Halbleiterchip aufgebaut ist und die Vor­ rang-Wortleitungen (15) aus einem Material relativ niedrigen Widerstandes gebildet sind.

11. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das Material Metall ist.