DE3637336C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1. Die Erfindung befaßt sich insbesondere mit einem dynamischen Direktzugriffsspeicher oder mit einem DRAM (dynamic random access memory), der aus einem integrierten Schaltungschip oder IC-Chip gebildet ist, welches beim Fertigungsvorgang zum Betrieb in einem Seiten-Modus (page mode) oder zum Betrieb in einem Knabber-Modus (nibble mode) selektiv beschaltet werden kann. Eine derartige Halbleiterspeichervorrichtung ist bekannt (Fujishima et al.: A 256 K Dynamic RAM with Page-Nibble Mode. In: IEEE Journal of Solid-State Circuits, Vol. SC-18, No. 5, Oktober 1983, S. 470-478). Bei dieser bekannten Vorrichtung erfolgt die Modusselektion zur Herstellung einer selektiven Verbindung für den Betrieb im Seiten-Modus oder für den Betrieb im Knabber-Modus dadurch, daß in Abhängigkeit von einer -Vorladezeit ein CAS-Puffer in Betrieb oder nicht in Betrieb gesetzt wird.

Seit einigen Jahren sind zwei Typen von DRAMs in Benutzung, nämlich solche, die im Seiten-Modus betreibbar sind, und solche, die im Knabber-Modus betreibbar sind. Zur Vermeidung der Notwendigkeit, zwei verschiedene Arten von IC-Chips für die jeweiligen Moden herzustellen, haben die Speicherhersteller zur Verbesserung der Konstruktions- und Produktionseffizienz Maßnahmen getroffen, die darin bestehen, daß (halbfertige) Speicher identischer Konfiguration (IC-Chips) hergestellt werden und zwei verschiedene Masken zur Ausbildung von Aluminiumzwischenverbindungen hergestellt werden oder zusätzliche Bondierungsanschlüsse (bonding pads) ausgebildet werden, so daß durch selektive Verwendung der Masken zur Ausbildung der Zwischenverbindungen oder der Bondierungsanschlüsse letztlich (fertige) Speicher erhalten werden, die in dem gewünschten Modus betreibbar sind.

Als Beispiel wird nachfolgend eine Anordnung beschrieben, bei der zur selektiven Herstellung von Speichern Masken zur Ausbildung von Aluminiumzwischenverbindungen benutzt werden.

Fig. 1 zeigt ein Blockdiagramm eines DRAM mit einer herkömmlichen Modusselektionsschaltung, bei dem die Aluminiumzwischenverbindung zur Durchführung einer selektiven Herstellung selektiv ausgebildet wird. Wie es dargestellt ist, enthält die Anordnung Speicherzellenfelder CR mit Speicherzellen, die jeweils in Form einer Matrix in Reihen und Spalten angeordnet sind, sowie Reihendecodierer RD und Spaltendecodierer CD. Ferner enthält die Anordnung eine Feldsteuerschaltung AC, die einen CASN-Puffer oder einen ersten CAS-Puffer 1 und einen CAS-Puffer oder einen zweiten CAS-Puffer 2 aufweist.

Ein Merkmal dieses DRAM ist der Umstand, daß die beiden Puffer 1 und 2 vorgesehen sind. Das Ausgangssignal des CASN-Puffers 1 wird zur Steuerung eines Schreibpuffers 3, eines Dateneingabepuffers 4, eines 4-Bit-Schieberegisters 5, eines Ausgabepuffers 6 und einer 1-aus-4-Daten-E/A-Torschaltung 7 verwendet. Das Ausgangssignal des CAS-Puffers 2 wird zur Steuerung von einem Adreßpuffer 8, von Spaltendecodierern 9 und von Vorverstärkern 10 verwendet.

Die CAS-Pufferschaltung 2 enthält eine Modusselektionsschaltung 11, die als Schalter dargestellt ist, der einen Knoten 11 C entweder mit einem Knoten 11 A oder mit einem Knoten 11 B verbindet. Der Knoten 11 A ist angeschlossen an den Ausgang Φ D einer Schaltung mit Transistoren 12 und 13. Der Knoten 11 B ist angeschlossen an eine Spannungsquelle Vcc. Zur Herstellung eines Speichers, der im Seiten-Modus betreibbar ist, wird die Aluminiumzwischenverbindung so ausgeführt, daß der Knoten 11 C mit dem Knoten 11 B verbunden ist. Zur Herstellung eines Speichers, der im Knabber-Modus betreibbar ist, wird die Aluminiumzwischenverbindung so ausgebildet, daß der Knoten 11 C mit dem Knoten 11 A verbunden ist. Zu diesem Zweck werden zwei Typen von Masken zur Ausbildung der Aluminiumzwischenverbindung hergestellt. In Abhängigkeit davon, welcher Typ von Speicher erwünscht ist, wird eine der beiden Masken verwendet.

Als nächstes wird die Arbeitsweise des DRAM beschrieben.

Fig. 2 zeigt ein -Signal, ein CASN-Signal, ein Φ D-Signal und ein CAS-Signal, die im Chip erzeugt werden, wenn der Knoten 11 C mit dem Knoten 11 A verbunden ist, d. h., wenn der Speicher im Knabber-Modus betreibbar ist. Wie es aus Fig. 2 hervorgeht, ist das CASN-Signal die Inversion oder Umkehr eines externen -Signals, und es ist synchron mit dem externen - Signal. Das Φ D-Signal fällt auf den L-Pegel ab, wenn das CASN-Signal auf den H-Pegel ansteigt (so daß der Transistor 13 leitet, wohingegen der Transistor 12 nichtleitend ist), und wird auf dem Pegel L gehalten, bis das -Signal auf den Pegel H ansteigt. Das CAS-Signal, das vom CAS-Puffer 2 ausgegeben wird, der ein aus Transistoren 14 und 15 gebildetes NAND-Glied aufweist, steigt auf H an, wenn das externe -Signal auf L abfällt, und wird auf H gehalten, selbst wenn das externe -Signal danach auf H ansteigt. Das CAS- Signal fällt auf L ab, wenn das Φ D-Signal auf H ansteigt, d. h. wenn das externe -Signal auf H ansteigt.

Mit einer solchen Anordnung werden der Schreibpuffer 3, der Dateneingabepuffer 4, das 4-Bit-Schieberegister 5, der Ausgabepuffer 6 und die E/A-Torschaltung 7 synchron mit dem externen -Signal mit dem CASN-Signal gespeist, so daß sie synchron mit dem externen -Signal betrieben werden.

Der Adreßpuffer 8, die Spaltendecodierer 9 und die Vorverstärker 10, die vom CAS-Signal angesteuert werden, beginnen mit ihrem Betrieb beim Anstieg des CAS-Signals auf H und bleiben in ihrem Betriebszustand, bis das externe -Signal auf H ansteigt. Auf diese Weise wird die Arbeitsweise im Knabber-Modus erreicht.

Zur Herstellung eines Speichers, der im Seiten- Modus betreibbar ist, wird der Knoten 11 C mit dem Knoten 11 B verbunden, d. h. mit der Spannungsquelle Vcc. Der Transistor 14 wird daher im leitenden Zustand gehalten. Der CAS-Puffer 2 ist ersatzschaltbildmäßig identisch mit dem CASN-Puffer 1, so daß das CAS-Signal synchron mit dem externen -Signal auftritt. Der Adreßpuffer 8, die Spaltendecodierer 9 und die Vorverstärker 10 werden wiederholt gesetzt und zurückgesetzt. Auf diese Weise wird die Arbeitsweise im Seiten-Modus erreicht.

Ein Nachteil der oben beschriebenen bekannten Speichervorrichtung besteht darin, daß zur Ausbildung der Aluminiumzwischenverbindung zwei verschiedene Typen von Masken hergestellt werden müssen. Darüber hinaus ist es erforderlich, die Speicherherstellung im Hinblick darauf zu führen und zu leiten, welche der Masken für die Sonderfertigung verwendet werden muß. Da die selektive Ausbildung der Zwischenverbindung während der Wafer-Bearbeitung vorgenommen wird, ist es schwierig, einer dringenden Nachfrage nachzukommen, beispielsweise einem Auftrag mit kurzer Lieferzeit.

Bei der anderen herkömmlichen Vorgehensweise, bei der spezielle Anschlüsse ausgebildet werden, kann die selektive Ausbildung beim Zusammenbau vorgenommen werden, so daß es leichter möglich ist, eine dringende Nachfrage zu befriedigen. Diese bekannte Anordnung hat jedoch den Nachteil, daß man für die Anschlüsse (Pads) eine relativ große Fläche benötigt, so daß insbesondere bei massenproduzierten DRAMs ein beträchtlicher Verlust auftritt.

Aufgabe der Erfindung ist es, unter Vermeidung der obigen Schwierigkeiten die selektive Herstellung einer Halbleiterspeichervorrichtung für den Seiten- Modus (page mode) oder den Knabber-Modus (nibble mode) zu ermöglichen, und zwar ohne Schwierigkeit bei der Leitung oder Führung der Produktion und ohne Verlust an großer Fläche durch zusätzliche Anschlußflächen (Pads) sowie mit der Möglichkeit, einer dringenden Nachfrage nach Speichern mit dem einen oder dem anderen Modus schnell zu begegnen.

In den vergangenen Jahren ist die Kapazität von DRAMs weiter angestiegen, und zwar mit dem Ergebnis, daß die Verwendung einer Redundanz unvermeidbar ist. Der Erfinder hat die Nützlichkeit einer Schmelzsicherung in einer Redundanzschaltung erkannt, und zwar bei einem Versuch zur Lösung der obigen Aufgabe, und hat herausgefunden, daß die Verwendung einer Sicherung (Fuse) in der Modusselektionsschaltung zur selektiven Herstellung des Seiten-Modus (page mode) oder des Knabber-Modus (nibble mode) zur Lösung der obigen Aufgabe beiträgt.

Die obige Aufgabe wird durch die Merkmale im kennzeichnenden Teil des Patentanspruchs 1 in Verbindung mit den Merkmalen in dessen Oberbegriff gelöst. Aus der US 44 46 534 ist es zwar bei einer integrierten Halbleiterschaltung bekannt, mittels Schmelzeinrichtungen selektive Verbindungen und Unterbrechungen herzustellen. Der Einsatz der Schmelzeinrichtungen erfolgt jedoch dort für einen anderen Zweck und auch nicht in einer mit der erfindungsgemäßen Kombination vergleichbaren Art und Weise.

Die nach der Erfindung beanspruchte Ausgestaltung der Modusselektionseinrichtung gestattet es, daß ein Chip-Hersteller eine beim Herstellungsvorgang benutzte Maske derart ausbilden kann, daß für denjenigen Betriebsmodus (Seiten-Modus oder Knabber-Modus), der am meisten verlangt wird, die Schmelzeinrichtungen nicht durchgebrannt zu werden brauchen. Damit ist eine beachtliche Kosteneinsparung bei der Herstellung von integrierten Halbleiterspeichervorrichtungen verbunden.

Ein Ausführungsbeispiel der Erfindung wird im folgenden an Hand von Zeichnungen beispielshalber erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer Halbleiterspeichervorrichtung mit einer herkömmlichen Modusselektionsschaltung,

Fig. 2 Zeitverläufe verschiedener Signale, die in der Vorrichtung nach Fig. 1 auftreten, und

Fig. 3 ein Schaltbild eines Ausführungsbeispiels einer Modusselektionsschaltung für eine Halbleiterspeichervorrichtung nach der Erfindung.

Das in Fig. 3 dargestellte Ausführungsbeispiel einer Modusselektionsschaltung kann anstelle der Modusselektionsschaltung 11 in die Halbleiterspeichervorrichtung nach Fig. 1 eingesetzt werden. Man gelangt dann zu einer nach der Erfindung ausgebildeten Halbleiterspeichervorrichtung.

Die in Fig. 3 dargestellte Modusselektionsschaltung 107 enthält einen ersten Widerstand 101, der mit seinem einen Ende an eine Versorgungsquelle Vcc angeschlossen ist, eine erste Sicherung 104, die in Reihe mit dem ersten Widerstand 101 geschaltet ist und deren eines Ende an Masse liegt, und einen zweiten Widerstand 102, der zwischen die anderen Enden des ersten Widerstands 101 und der ersten Sicherung 104 geschaltet ist. Die Reihenschaltung aus den Widerständen 101 und 102 und die Sicherung 104 bilden in Kombination eine selektive Spannungsschaltung 109. Die Verbindung C zwischen den Widerständen 101 und 102 stellt einen Ausgang der selektiven Spannungsschaltung 109 dar.

Der Widerstandswert R 2 des zweiten Widerstands 102 ist wesentlich kleiner als der Widerstandswert R 1 des ersten Widerstands 101. Demzufolge liefert die selektive Spannungsschaltung 109 eine Spannung, die im wesentlichen dem Massepotential entspricht, wenn die Sicherung 104 nicht durchgebrannt oder nicht durchgeschmolzen ist. Andererseits liefert die selektive Spannungsschaltung 109 eine dem Potential der Versorgungsquelle Vcc entsprechende Spannung, wenn die Sicherung durchgebrannt ist.

Ferner enthält die Modusselektionsschaltung 107 einen N-Kanal-MOS-Transistor 103 und eine zweite Sicherung 105. Der MOS-Transistor 103 ist derart beschaltet oder schaltungsmäßig verbunden, daß seinem Gate der Ausgang der selektiven Spannungsschaltung 109 zugeführt wird. Die Drain des MOS-Transistors 103 ist in einer solchen Weise angeschlossen, daß sie das Φ D-Signal erhält. Die Source des MOS-Transistors 103 ist über die zweite Sicherung 105 mit dem spannungsführenden Anschluß Vcc der Versorgungsquelle verbunden.

Die Source des MOS-Transistors 103 bildet den Ausgang der Modusselektionsschaltung 107 und ist mit dem Gate eines MOS-Transistors 14 verbunden, der einen Teil einer NAND-Gliedschaltung 108 darstellt, die in ähnlicher Weise bei der Anordnung nach Fig. 1 vorgesehen ist.

Die Sicherungen 104 und 105 können selektiv durchgebrannt (oder nicht durchgebrannt) werden, und zwar während des Zusammenbauvorgangs in Abhängigkeit davon, welcher Typ von Speicher gewünscht wird. Bei dem dargestellten Ausführungsbeispiel bleiben beide Sicherungen 104 und 105 im nicht durchgebrannten Zustand, sofern ein Speicher geschaffen werden soll, der im Seiten-Modus betreibbar ist, wohingegen beide Sicherungen 104 und 105 durchgeschmolzen werden, wenn ein Speicher hergestellt werden soll, der im Knabber- Modus betreibbar ist. Dies wird im folgenden noch erläutert.

Bleiben die Sicherungen 104 und 105 im nicht durchgebrannten Zustand, befindet sich der Ausgang C der selektiven Spannungsschaltung 109 auf Massepotential, wie oben erläutert, so daß der Transistor 103 nicht leitend ist und dementsprechend seine Quelle auf der Spannung Vcc der Versorgungsquelle gehalten wird. Das Ergebnis davon ist, daß sich der Transistor 14 im leitenden Zustand befindet. Hierbei handelt es sich um eine Situation, die derjenigen der bekannten Vorrichtung nach Fig. 1 ähnlich ist, wenn der Knoten 11 C mit dem Knoten 11 B verbunden ist. Der so geschaltete Speicher arbeitet demzufolge im Seiten-Modus.

Sind beide Sicherungen 104 und 105 durchgebrannt, befindet sich der Ausgang C der selektiven Spannungsschaltung 109 auf dem Potential Vcc der Versorgungsquelle, wie oben beschrieben, so daß der Transistor 103 leitend ist und das Φ D-Signal von der Drain des Transistors 103 zu dessen Source übertragen wird. Der Transistor 14 wird demgemäß vom Φ D-Signal gesteuert. Dies ist eine Situation, die derjenigen der bekannten Vorrichtung nach Fig. 1 ähnlich ist, wenn der Knoten 11 C mit dem Knoten 11 A verbunden ist. Der Speicher wird folglich im Knabber-Modus betrieben.

Die Sicherungen können während irgendeinem verschiedenartigen Fertigungsvorgang durchgebrannt werden. So kann beispielsweise die Sicherung während des Zusammenbaus bzw. der Montage, d. h. im Anschluß an die Wafer-Bearbeitung, unter Verwendung eines Laserstrahls durchgebrannt werden.

Bei dem betrachteten Ausführungsbeispiel hat das Durchbrennen der Sicherungen einen Speicher zum Ergebnis, der im Knabber-Modus arbeitet, wohingegen ein im Seiten-Modus arbeitender Speicher gewonnen wird, wenn man die Sicherungen im nicht durchgebrannten Zustand beläßt. Die Anordnung kann aber auch genau entgegengesetzt getroffen werden, nämlich derart, daß beim Durchbrennen der Sicherungen ein Speicher für den Seiten-Modus und beim Nichtdurchbrennen der Sicherungen ein Speicher für den Knabber-Modus geschaffen wird. In diesem Zusammenhang wird die Betrachtung angestellt, daß für denjenigen Typ von Speicher, der öfters verlangt oder erwünscht ist, die Grundanordnung so getroffen wird, daß die Sicherungen im nicht durchgebrannten Zustand bleiben können. Dies hat den Vorteil, daß der Schritt des Durchbrennens der Sicherungen bei all den Speichern nicht vorgenommen zu werden braucht, von denen eine größere Anzahl hergestellt wird. Dadurch wird die Gesamtheit der Fertigungsschritte im Durchschnitt vermindert.

Der erste und der zweite Widerstand 101 und 102 können durch MOS-Transistoren ersetzt werden. Die Positionen des zweiten Widerstands 102 und der Sicherung 104 können vertauscht werden. Der zweite Widerstand 102 kann weggelassen werden, wobei dann die zweiten Enden der Sicherung 104 und des ersten Widerstands 101 direkt miteinander verbunden sein können und diese Verbindung den Ausgang C der selektiven Spannungsschaltung 109 bildet.

Wie es erläutert worden ist, wird gemäß der Erfindung die selektive Beschaltung oder Verbindung für den Seiten-Modus oder für den Knabber-Modus dadurch erreicht, daß eine oder mehrere Sicherungen selektiv durchgebrannt werden. Damit entfällt bei der Produktionsleitung und Produktionsführung die Schwierigkeit, die bei herkömmlichen Speichervorrichtungen im Zusammenhang mit der Bereitstellung von zwei verschiedenen Masken zur selektiven Ausbildung der Aluminiumzwischenverbindung auftritt. Ferner wird ein großer Verlust an Chip-Fläche vermieden, wie er sonst durch die Bereitstellung der speziellen Bondierungsanschlüsse beim Stand der Technik vorhanden ist. Die Möglichkeit des Durchbrennens der Sicherungen während des Zusammenbaus oder der Montage gestattet es, daß man einer Nachfrage nach einem bestimmten Speichertyp sehr schnell nachkommen kann.

Bei den Sicherungen handelt es sich um schmelzbare oder durchbrennbar ausgebildete Teile, also Schmelzelemente.

Claims (5)

1. Halbleiterspeichervorrichtung enthaltend ein Speicherzellenfeld (CR) mit Speicherzellen, die unter Bildung einer Matrix in Zeilen und Spalten angeordnet sind, und enthaltend eine zur Steuerung des Speicherzellenfeldes dienende Feldsteuereinrichtung (AC), die in einem Seiten-Modus (page mode) oder in einem Knabber-Modus (nibble mode) betreibbar ist und die enthält:
eine auf ein externes -Signal ansprechende erste CAS-Pufferschaltung (1) zum Erzeugen eines internen CASN-Signals synchron mit dem externen -Signal und
eine zweite CAS-Pufferschaltung (2), die eine Modusselektionseinrichtung (107) zur Herstellung einer selektiven Verbindung für den Betrieb im Seiten-Modus oder für den Betrieb im Knabber-Modus und ein NAND-Glied (108) aufweist, daß das Ausgangssignal der Modusselektionseinrichtung (107) und das externe -Signal zur Erzeugung eines internen CAS-Signals erhält,
dadurch gekennzeichnet, daß die Modusselektionseinrichtung (107) enthält:
eine eine erste Schmelzeinrichtung (Sicherung 104) enthaltende selektive Spannungsschaltung (109) zur Erzeugung eines Massepotentials, wenn die erste Schmelzeinrichtung (Sicherung 104) nicht durchgebrannt ist, und zur Erzeugung einer Versorgungsquellenspannung (Vcc), wenn die erste Schmelzeinrichtung (Sicherung 104) durchgebrannt ist, und
einen MOS-Transistor (103), dessen Gate das Ausgangssignal der selektiven Spannungsschaltung (109) zugeführt wird, dessen Drain zum Empfang eines ersten Signals (Φ D) angeschlossen ist, das mit dem internen CASN-Signal in Beziehung steht, und dessen Source über eine zweite Schmelzeinrichtung (Sicherung 105) an die Versorgungsquellenspannung (Vcc) angeschlossen ist, wobei die Source des MOS-Transistors (103) den Ausgang der Modusselektionseinrichtung (107) bildet.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die selektive Spannungsschaltung (109) ferner einen ersten Widerstand (101) enthält, der mit seinem ersten Ende an die Versorgungsquellenspannung (Vcc) angeschlossen ist, bei der die erste Schmelzeinrichtung (Sicherung 104) in Reihe mit diesem Widerstand (101) geschaltet ist und mit ihrem ersten Ende an Massepotential angeschlossen ist, und bei der ein Knoten, der eine Verbindung zwischen dem ersten Widerstand (101) und der ersten Schmelzeinrichtung (Sicherung 104) darstellt, den Ausgang (C) der selektiven Spannungsschaltung (109) darstellt.

3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der die selektive Spannungsschaltung (109) ferner enthält einen zweiten Widerstand (102), dessen Widerstandswert kleiner als derjenige des ersten Widerstands (101) ist und über den die zweiten Enden des ersten Widerstands (101) und der ersten Schmelzeinrichtung (Sicherung 104) miteinander verbunden sind, wobei der Verbindungspunkt zwischen dem zweiten Ende des ersten Widerstands (101) und dem zweiten Widerstand (102) den Ausgang (C) der selektiven Spannungsschaltung (109) bildet.

4. Halbleiterspeichervorrichtung nach einem der vorstehenden Ansprüche, bei der die Schmelzeinrichtungen (Sicherungen 104 und 105) mittels eines Laserstrahls durchbrennbar ist.

5. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die selektive Spannungsschaltung abweichend derart ausgebildet ist, daß das Massepotential erzeugt wird, wenn die erste Schmelzeinrichtung (Sicherung) durchgebrannt ist, und die Versorgungsquellenspannung erzeugt wird, wenn die erste Schmelzeinrichtung (Sicherung) nicht durchgebrannt ist.