DE3919625C2

DE3919625C2 - Halbleiterspeichereinrichtung

Info

Publication number: DE3919625C2
Application number: DE3919625A
Authority: DE
Inventors: Ryuitch Matsuo
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-06-16
Filing date: 1989-06-15
Publication date: 1994-10-06
Anticipated expiration: 2009-06-16
Also published as: DE3919625A1; JPH022668A; US4982372A; JP2547615B2

Description

Die Erfindung bezieht sich auf eine Halbleiterspeicherein richtung.

In der letzten Zeit konnte eine enorme Entwicklung bei Halb leiterspeichereinrichtungen wie zum Beispiel einem ROM (Nur- Lese-Speicher) oder einem RAM (Speicher mit wahlfreiem Zu griff) mit hohen Integrationsdichten und großer Kapazität beobachtet werden. Obwohl die Prinzipien dieser Erfindung auf den RAM und den ROM anwendbar sind, bezieht sich die folgende Beschreibung auf das Beispiel des ROM.

Fig. 11 zeigt ein Blockdiagramm eines allgemeinen ROM-Chips.

Gemäß Fig. 11 ist ein Wortleitungsauswahldekoder 2 an zentraler Stelle eines ROM-Chips 10 angeordnet, und Speicherfelder 1a und 1b sind auf beiden Seiten des Dekoders 2 angeordnet. Weiterhin sind Bitleitungsauswahldekoder 3a und 3b auf einer Seite des Speicherfeldes 1a und 1b angeordnet, und eine periphere Schaltung 5 mit einem Leseverstärker oder dergleichen ist auf der Außen seite der Dekoder 3a und 3b angeordnet. Eine periphere Schaltung 4 mit einem Adreßpuffer und dergleichen ist auf der anderen Seite der Speicherfelder 1a und 1b angeordnet.

Fig. 12 zeigt ein Schaltdiagramm eines Hauptteiles der in Fig. 11 gezeigten ROM-Einrichtung.

Gemäß Fig. 12 weisen die Speicherfelder 1a und 1b eine Mehrzahl von Wortleitungen WL und Bitleitungen BL, die sich schneiden, auf. Eine Speicherzelle mit einem Speichertransistor MT ist mit jedem Schnittpunkt der Wortleitungen WL und Bitleitungen BL ver bunden. Andererseits weist ein Wortleitungsauswahldekoder 2 eine Mehrzahl von Dekodern 23 und Treiberschaltungen 24a und 24b, die jeweils auf entgegengesetzten Seiten der Schaltung 23 angeordnet sind, entsprechend einer Mehrzahl von Wortleitungen WL in den Speicherfeldern 1a und 1b auf. Jede Dekoderschaltung 23 ist mit der entsprechenden Wortleitung WL in den Speicherfeldern 1a und 1b über die Treiberschaltungen 24a und 24b verbunden. Die Mehr zahl von Bitleitungen BL in den Speicherfeldern 1a bzw. 1b sind jeweils mit den Bitleitungsauswahldekodern 3a bzw. 3b verbunden. Die Bitleitungsauswahldekoder 3a und 3b sind mit einer peripheren Schaltung 5, die einen Leseverstärker und dergleichen aufweist, verbunden.

Entsprechend den Speicherinformationen "1" oder "0" ist eine Schwellenspannung V_TH von jedem Speichertransistor MT beispiels weise auf 1,0 V oder 8,0 V gesetzt. Es wird beispielsweise Bor in ein Substrat vom P-Typ durch Verwenden einer Maske implantiert. In diesem Fall ist die Schwellenspannung V_TH groß, wenn die Implantationsquantität groß ist. Wenn die Implantationsquantität klein ist, ist die Schwellenspannung V_TH klein.

Es folgt die Beschreibung des Lesebetriebes der in Fig. 12 gezeigten ROM Einrichtung.

Adreßsignale AO bis AX werden an den Wortleitungsauswahldekoder 2 und die Bitleitungsauswahldekoder 3a und 3b über die periphere Schaltung 5, die einen Adreßpuffer und dergleichen aufweist, angelegt. Daten DO bis DY und ein Zeitablaufsignal T werden an die periphere Schaltung 5 angelegt. Der Wortleitungsauswahldeko der 2 wählt als Reaktion auf die Adreßsignale AO bis AX eine Wortleitung WL in den Speicherfeldern 1a und 1b aus. Ein Poten tial bei einem hohen logischen, oder "H"-Pegel wird an die Wortleitung WL, die durch den Wortleitungsauswahldekoder 2 ausge wählt ist, ausgegeben, und ein Potential auf einem niedrigen logischen, oder "L"-Pegel wird an eine nicht ausgewählte Wortlei tung WL ausgegeben.

Wenn das Potential der Wortleitung WL auf dem "H"-Pegel ist, wird der Speichertransistor MT in Abhängigkeit von der Schwellenspan nung V_TH ein- oder ausgeschaltet. Wenn die Schwellenspannung V_TH insbesondere 1,0 V beträgt, wird der Speichertransistor MT ein geschaltet, und wenn die Schwellenspannung V_TH 8,0 V beträgt, wird der Speichertransistor MT ausgeschaltet. Desweiteren wird der Speichertransistor MT ausgeschaltet, wenn das Potential der Wortleitung WL den "L"-Pegel erreicht.

Die Bitleitungsauswahldekoder 3a und 3b wählen als Reaktion auf die Adreßsignale AO bis AX Bitleitungen BL in den Speicherfeldern 1a und 1b aus. Die durch den Bitleitungsauswahldekoder 3a oder 3b ausgewählten Bitleitungen BL werden mit der peripheren Schaltung 5 verbunden, die den Leseverstärker und dergleichen aufweist.

Damit wird das Drainpotential des ausgewählten Speichertran sistors MT auf den Leseverstärker in der peripheren Schaltung 5 übertragen, und dann wird "1" oder "0" aus dem Speicher gelesen.

Bei der Halbleiterspeichereinrichtung mit vergrößerter Kapazität und Integrationsdichte kann die ganze Fläche der Speicherfelder 1a und 1b im allgemeinen durch Verwenden einer sehr klein skalierten Strukturdimension für den Abschnitt des Speichertran sistors MT soweit wie möglich verkleinert werden. Mit dem Größerwerden der Speicherkapazität wird jedoch die Anzahl von Speichertransistoren MT, die mit den Wortleitungen WL und den Bitleitungen BL verbunden sind, vergrößert, mit dem Ergebnis, daß die Ladekapazität der Wortleitungen WL und der Bitleitungen BL vergrößert wird. Mit der Verkleinerung der Halbleiterspeicherein richtung wird zusätzlich der Abstand zwischen den Wortleitungen WL und der Abstand zwischen den Bitleitungen BL klein, mit dem Ergebnis, daß die Breite W1 des belegten Bereiches des Wortlei tungsauswahldekoders 2 pro Wortleitung WL und die Breite L1 der belegten Bereiche der Bitleitungsauswahldekoder 3a und 3b pro Bitleitung BL klein werden. Da die Ladekapazität der Wortleitung WL und der Bitleitung BL vergrößert wird, ist es notwendig, die Treiberfähigkeit des Wortleitungsauswahldekoders 2 und der Bit leitungsauswahldekoder 3a und 3b zu vergrößern. Es ist jedoch schwierig, den Wortleitungsauswahldekoder 2 und die Bitleitungs auswahldekoder 3a und 3b mit genügend großer Treiberfähigkeit auszubilden, da deren belegte Fläche klein ist. Folglich ergibt sich der Nachteil, daß die Lade- und Entladungszeit der mit der Wortleitung WL und der Bitleitung BL verbundenen Ladekapazität lang wird, wodurch die Betriebsgeschwindigkeit der ganzen Halb leiterspeichereinrichtung langsam wird.

Um die belegte Fläche des Wortleitungsauswahldekoders zu vergrö ßern, wurde eine Halbleiterspeichereinrichtung vorgeschlagen, die in der JP-OS 2 83 162/1986 oder EP 00 72 763 A2 offenbart ist, und in Fig. 13 gezeigt ist. In dieser Halbleitereinrichtung sind Spalten von ersten und zweiten Wortleitungstreiberschaltungen 201 und 202 jeweils entsprechend an entgegengesetzten Seiten einer Speichermatrix 300 angeordnet, und Wortleitungsdekoderschaltungen 101 und 102 sind jeweils daran angebracht angeordnet. Eine Mehr zahl von Wortleitungen in der Speichermatrix 300 sind abwechselnd mit ersten Wortleitungstreiberschaltungen 201 und zweiten Wort leitungstreiberschaltungen 202 verbunden. Als Ergebnis kann jede Wortleitungstreiberschaltung 201 und 202 in einem Bereich W2 gebildet werden, der doppelt so groß wie der Wortleitungsabstand ist.

Bei einer derartigen Halbleiterspeichereinrichtung wird jedoch die Länge L2 von jeder Wortleitung doppelt so lang wie die Länge L1 der in den Fig. 11 und 12 gezeigten Wortleitung, da die Wortleitungstreiberschaltungen und die Wortleitungsdekoderschal tungen jeweils auf entgegengesetzten Seiten der Speichermatrix vorgesehen sind, so daß die Anzahl der mit einer Wortleitung verbundenen Speicherzellen doppelt so groß wird. Dadurch ergibt sich der Nachteil, daß die Ladekapazität von jeder Wortleitung vergrößert wird.

Aus der US-PS 4 675 845 ist eine Halbleiterspeichereinrichtung bekannt, die Speicherfelder mit Wortleitungen und Bitleitungen und an den Kreuzungen der Wortleitungen mit den Bitleitungen gebildeten Speicherzellen aufweist. Leseverstärker sind für die Bitleitungen vorgesehen und einem eigenen Bitleitungsdekoder zugeordnet. Der Ausgang aller Leseverstärker ist mit einem einzigen Ausgangspuffer in der Gestalt eines Lese/Schreib-Steuerteiles verbunden.

Es ist Aufgabe der vorliegenden Erfindung, den Betrieb einer Halbleiterspeichereinrichtung mit einer vergrößerten Packungsdichte und einer vergrößerten Kapazität zu beschleunigen.

Diese Aufgabe wird durch die Halbleiterspeichereinrichtung ent sprechend der Erfindung gelöst, die durch die Merkmale des Patentanspruches 1 gekennzeichnet ist.

Da die erste und die zweite Auswahlschaltung jeweils auf entge gengesetzten Seiten des ersten Speicherfeldblockes angeordnet sind, und die Mehrzahl der Auswahlleitungen in dem ersten Speicher feldblock abwechselnd mit der ersten Auswahlschaltung und der zweiten Auswahlschaltung verbunden sind, wird bei der Halbleiterspeichereinrichtung die wirksame Breite der Struktur der Auswahleinrichtungen pro Auswahlleitung doppelt so groß wie bei der eingangs beschriebenen Halbleiterspeichereinrichtung. Da die jeweilige dritte und vierte Auswahleinrichtung auf jeder Seite des zweiten Speicherfeldblockes angeordnet ist, und die Mehrzahl der Auswahlleitungen in dem zweiten Speicherfeldblock abwechselnd mit der dritten und vierten Auswahleinrichtung ver bunden sind, wird dementsprechend die effektive Breite der Struktur der Auswahleinrichtungen pro Auswahlleitung doppelt so groß wie bei der eingangs beschriebenen Halbleiterspeicherein richtung.

Damit ist es möglich, eine Schaltung mit einer großen Treiberfä higkeit in jeder Auswahleinrichtung zu bilden.

Da das Speicherfeld in einen ersten und einen zweiten Speicher feldblock unterteilt ist und die Auswahlleitungen sich lediglich entlang dem Abstand entsprechend jedes Blockes erstrecken, wird ferner die Länge von jeder Auswahlleitung verringert. Damit wird die Ladekapazität jeder Auswahlleitung nicht vergrößert.

Bevorzugte Weiterbildungen der Halbleiterspeichereinrichtung sind in den Unteransprüchen 2 bis 6 gekennzeichnet.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm eines ROM-Chip entsprechend einem Ausführungsbeispiel;

Fig. 2 ein Schaltdiagramm des Hauptteiles der in Fig. 1 gezeigten ROM-Einrichtung;

Fig. 3 ein Schaltdiagramm, das die Strukturen einer Dekoderschal tung und einer Treiberschaltung in einem Wortleitungsaus wahldekoder zeigt;

Fig. 4 eine graphische Darstellung einer Antwort eines Wortlei tungspotentials;

Fig. 5 ein Diagramm eines Beispieles einer Bootstrap-Schaltung;

Fig. 6 ein Blockdiagramm eines ROM-Chip entsprechend eines weiteren Ausführungsbeispieles;

Fig. 7 ein Schaltdiagramm des Hauptteiles der in Fig. 6 gezeigten ROM-Einrichtung;

Fig. 8 ein Diagramm eines Beispieles einer Schaltungsstruktur eines Bitleitungsauswahldekoders;

Fig. 9 ein Blockdiagramm eines weiteren Strukturbeispiels eines Leseverstärkers und eines Dekoders;

Fig. 10 ein Blockdiagramm eines ROM-Chip entsprechend eines weiteren Ausführungsbeispieles;

Fig. 11 ein Blockdiagramm eines ROM-Chip; und

Fig. 12 ein Schaltdiagramm des Hauptteiles der in Fig. 11 gezeigten ROM-Einrichtung;

Fig. 13 ein Blockdiagramm einer weiteren Halbleiterspeicherein richtung.

Gemäß Fig. 1 ist ein Speicherfeld in der Mitte eines ROM-Chip 100 angeordnet. Das Speicherfeld ist in zwei Speicherfeldblöcken (im folgenden als Speicherfelder bezeichnet) 11 und 12 unterteilt. Wortleitungsauswahldekoder 21a und 22a sind zwischen den Spei cherfeldern 11 und 12 so angeordnet, daß diese jeweils entlang der Seiten der Speicherfelder 11 und 12 liegen. Weiterhin ist ein Wortleitungsauswahldekoder 21b entlang der entgegengesetzten Seite des Speicherfeldes 11 angeordnet, und der Wortleitungsaus wahldekoder 22b ist entlang der entgegengesetzten Seite des Speicherfeldes 12 angeordnet. Insbesondere sind die Wortleitungs auswahldekoder 21a und 21b jeweils bei entgegengesetzten Seiten des Speicherfeldes 11 angeordnet, und die Wortleitungsauswahlde koder 22a und 22b sind jeweils bei entgegengesetzten Seiten des Speicherfeldes 12 angeordnet. Ein Bitleitungsauswahldekoder 31 ist entlang einer Seite der anderen entgegengesetzten Seiten des Speicherfeldes 11 angeordnet, und ein Bitleitungsauswahldekoder 32 ist entlang einer Seite der anderen entgegengesetzten Seiten des Speicherfeldes 12 angeordnet. Eine periphere Schaltung 50 weist einen Leseverstärker und dergleichen auf und ist außerhalb der Bitleitungsauswahldekoder 31 und 32 angeordnet. Eine peri phere Schaltung 40 weist einen Adreßpuffer und dergleichen auf und ist auf der entgegengesetzten Seite der Bitleitungsauswahlde koder 31 und 32 bei den Speicherfeldern 11 und 12 angeordnet.

Gemäß Fig. 2 weisen die Speicherfelder 11 und 12 eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bitleitungen BL, die sich überschneiden, auf, ähnlich zu den in Fig. 12 gezeigten Speicherfeldern 1a und 1b. Eine Speicherzelle mit einem Spei chertransistor MT ist mit jedem Schnittpunkt zwischen den Wort leitungen WL und den Bitleitungen BL verbunden.

Ein Wortleitungsauswahldekoder 21a weist eine Mehrzahl von Deko derschaltungen 25 und Treiberschaltungen 26 entsprechend den abwechselnden Wortleitungen WL der Mehrzahl von Wortleitungen WL in dem Speicherfeld 11 auf. Ein Wortleitungsauswahldekoder 21b weist eine Mehrzahl von Dekoderschaltungen 25 und Treiberschal tungen 26 entsprechend den verbleibenden Wortleitungen WL in dem Speicherfeld 11 auf. Jede Dekoderschaltung 25 ist über die Trei berschaltung 26 mit der entsprechenden Wortleitung WL verbunden.

Analog dazu weist ein Wortleitungsauswahldekoder 22a eine Mehr zahl von Dekoderschaltungen 25 und Treiberschaltungen 26 ent sprechend alternierenden Wortleitungen WL der Mehrzahl von Wort leitungen WL im Speicherfeld 12 auf. Ein Wortleitungsauswahldeko der 22b weist eine Mehrzahl von Dekoderschaltungen 25 und Trei berschaltungen 26 entsprechend den verbleibenden Wortleitungen WL im Speicherfeld 12 auf. Jede Dekoderschaltung 25 ist mit der entsprechenden Wortleitung WL über die Treiberschaltung 26 ver bunden.

Die Mehrzahl von Bitleitungen BL in den Speicherfeldern 11 bzw. 12 sind mit Bitleitungsauswahldekoder 31 bzw. 32 verbunden. Die Bitleitungsauswahldekoder 31 und 32 sind mit einer peripheren Schaltung 50 verbunden, die einen Leseverstärker (zum Beispiel entsprechend 1984, IEEE International Solid-State Circuits Confe rence, DIGEST OF TECHNICAL PAPERS, S. 140-141) und dergleichen auf.

Ganz ähnlich wie bei der eingangs beschriebenen ROM-Einrichtung ist die Schwellenspannung V_TH von jedem Speichertransistor MT zum Beispiel auf 1,0 V oder 8,0 V gesetzt, entsprechend den Speicher informationen "1" oder "0".

Es folgt die Beschreibung des Lesebetriebes des in Fig. 2 gezeig ten ROM.

Adreßsignale AO bis AX sind an die Wortleitungsauswahldekoder 21a, 21b, 22a und 22b und die Bitleitungsauswahldekoder 31 und 32 über die periphere Schaltung 50, die den Adreßpuffer und der gleichen aufweist, angelegt. Daten DO bis DY und ein Zeitablauf signal T sind an die periphere Schaltung 50 angelegt. Als Reaktion auf die Adreßsignale AO bis AX wählt einer der Wortlei tungsauswahldekoder 21a, 21b, 22a und 22b eine Wortleitung WL in dem Speicherfeld 11 oder 12 aus, und das Potential auf der Wort leitung WL wird auf den "H"-Pegel angehoben. Wenn das Potential der Wortleitung WL auf dem "H"-Pegel ist, befindet sich der Speichertransistor MT in Abhängigkeit von seiner programmierten Schwellenspannung V_TH im Ein- oder Aus-Zustand. Die Bitlei tungsauswahldekoder 31 bzw. 32 wählen die Bitleitungen BL in den Speicherfeldern 11 bzw. 12 als Reaktion auf das Adreßsignal aus. Die Bitleitungen BL, die durch die Bitleitungsauswahldekoder 31 und 32 ausgewählt sind, werden mit der peripheren Schaltung 50, die den Leseverstärker und dergleichen aufweist, verbunden. Als Ergebnis wird das ausgewählte Drainpotential des Speichertran sistors MT an den Leseverstärker in der peripheren Schaltung 50 übertragen, und die Speicherinformation "1" oder "0" wird gele sen.

Da bei diesem Ausführungsbeispiel die Mehrzahl von Wortleitungen WL im Speicherfeld 11 abwechselnd mit den Wortleitungsauswahlde kodern 21a und 21b, die jeweils auf entgegengesetzten Seiten des Speicherfeldes 11 angeordnet sind, verbunden sind, ist die Breite W3 eines Bereiches mit belegter Struktur pro Wortleitung der Wortleitungsauswahldekoder 21a und 21b doppelt so groß wie bei der eingangs erwähnten Halbleiterspeichereinrichtung. Analog dazu, da die Mehrzahl von Wortleitungen WL im Speicherfeld 12 abwechselnd mit den Wortleitungsauswahldekodern 22a und 22b jeweils auf entgegengesetzten Seiten des Speicherfeldes 12 ver bunden sind, ist die Breite des Bereiches mit belegter Struktur pro Wortleitung der Wortleitungsauswahldekoder 22a und 22b dop pelt so groß. Insbesondere kann jede Dekoderschaltung 25 und Treiberschaltung 26 in dem Bereich mit der doppelten Breite des Wortleitungsabstandes gebildet werden.

Fig. 3 zeigt in einem Diagramm ein Beispiel eines Schaltungsauf baues der Dekoderschaltung 25 und der Treiberschaltung 26 in den Wortleitungsauswahldekodern 21a, 21b, 22a und 22b aus Fig. 2. Es erfolgt die Beschreibung eines Falles, bei dem jeder der Wortlei tungsauswahldekoder 21a, 21b, 22a und 22b der Einfachheit halber acht Paare von Dekoderschaltungen 25 und Treiberschaltungen 26 aufweist.

Gemäß Fig. 3 weist die Dekoderschaltung 25 drei P-Kanal-MOS- Transistoren Q1 bis Q3 und drei N-Kanal-MOS-Transistoren Q4 bis Q6 auf. Die Treiberschaltung 26 weist einen P-Kanal-MOS-Transi stor Q7 und einen N-Kanal-MOS-Transistor Q8 auf.

Die Transistoren Q1 und Q4 bis Q6 sind in Serie zwischen der Leistungsversorgung Vcc und Masse geschaltet. Die Gates der Transistoren Q1 und Q4 sind mit einem Knoten N1 verbunden. Der Verbindungspunkt zwischen den Transistoren Q1 und Q4 ist mit einem Knoten N2 verbunden. Die Transistoren Q2 und Q3 sind zwischen der Leistungsversorgung Vcc und dem Knoten N2 verbunden. Ein Adreßsignal A0 ist an den Knoten N1 angelegt, ein Adreßsignal A1 ist an die Gates der Transistoren Q2 und Q5 angelegt, und ein Adreßsignal A2 ist an die Gates der Transistoren Q3 und Q6 angelegt. Wenn sich die Adreßsignale A0, A1 und A2 sämtlich auf dem "H"-Pegel befinden, erreicht das Potential des Knotens N2 den "L"-Pegel, und wenn eines der Adreßsignale A0, A1 oder A2 auf dem "L"-Pegel ist, erreicht das Potential des Knotens N2 den "H"- Pegel.

Der Transistor Q7 in der Treiberschaltung 26 ist zwischen der Leistungsversorgung Vcc und dem Knoten N3 verbunden, und der Transistor Q8 ist zwischen dem Knoten N3 und der Masse verbunden. Die Gates der Transistoren Q7 und Q8 sind mit dem Knoten N2 in der Dekoderschaltung 25 verbunden. Wenn das Potential des Knotens N2 auf dem "L"-Pegel ist, erreicht das Potential des Knotens N3 den "H"-Pegel, und wenn das Potential des Knotens N2 auf dem "H"- Pegel ist, erreicht das Potential auf dem Knoten N3 den "L"- Pegel.

Der Aufbau der weiteren Dekoderschaltungen 25 und Treiberschal tungen 26 ist vollständig derselbe wie der in Fig. 3 gezeigte. Jedoch erreicht bei diesem Beispiel der Knoten N2 den "H"-Pegel, wenn alle Adreßsignale A0, A1 und A2 auf den "H"-Pegel addiert sind. Andere Dekoderschaltungen 25 und Treiberschaltungen 26, die auf verschiedene Kombinationen von Adreßsignalen reagieren, kön nen auf ähnliche Weise vorgesehen werden. Dementsprechend sind die an die Dekoderschaltung 25 angelegten sieben Kombinationen von Adreßsignalen wie folgt:

(A2, A1, ), (A2, , A0), (A2, , , (, A1, A0), (, A1, ), (, , A0), und (, A1, ).

Die Wortleitung WL ist mit dem Knoten N3 verbunden. Die Wortlei tung WL weist eine Kapazität C und einen Widerstand R, wie in Fig. 3 gezeigt, auf. Die Zeitkonstante für die Antwort (den Anstieg) des Potentials der Wortleitung WL wird durch t=RC dargestellt. Da der Widerstand des Treibertransistors Q7 in der Treiberschaltung 26 im Vergleich mit dem Widerstand R der Wort leitung WL beträchtlich klein ist, kann dieser im allgemeinen vernachlässigt werden.

Fig. 4 zeigt den Anstieg des Potentiales der Wortleitung WL. Wie in Fig. 4 gezeigt, ist es notwendig, die Ladetreiberfähigkeit der Treiberschaltung 26 zu verbessern, um die Kurve 12 des Anstieges des Potentiales der Wortleitung WL zu der Kurve 11 hin zu ver schieben und die Anstiegszeit t 2 auf t 1 zu verkürzen. Ein maxi maler Treiberstrom I_MAX der Transistoren Q7 und Q8 kann vergrö ßert werden, um die Ladetreiberfähigkeit der Treiberschaltung 26 zu verbessern. Der maximale Treiberstrom I_MAX des Transistors wird wie folgt dargestellt:

Dabei stellt L eine Kanallänge, W eine Kanalbreite, µ0 die Beweglichkeit eines Elektrons, C₀ die Gatekapazität, V_G eine Gatespannung und V_TH eine Schwellenspannung dar. Ferner ist der maximale Treiberstrom I_MAX umgekehrt proportional zur Zeitkon stanten RC.

Da die belegte Fläche der Dekoderschaltung 25 und der Treiber schaltung 26 verdoppelt wird, ergeben sich die folgenden Vor teile.
(1) Es wird möglich, die Kanalbreiten W der Transistoren Q7 und Q8 zu vergrößern, wodurch der maximale Treiberstrom I_MAX der Transistoren Q7 und Q8 vergrößert wird und die Zeitkonstante RC verringert wird.
(2) Es ist möglich, eine Schaltung zu bilden, die die Gatespan nung V_G vergrößert. Zum Beispiel ist es wie in Fig. 5 gezeigt möglich, eine Bootstrap-Schaltung mit N-Kanal-MOS-Transistoren Q7 und Q8, der Kapazität C1 und einem Inverter 27 zu bilden. Diese Bootstrap-Schaltung vergrößert die Gatespannung des Transistors Q7 über das Leistungsversorgungspotential Vcc um die kapazitive Kopplung der Kapazität C1. Ferner ist es möglich, eine Booster- Schaltung zu bilden. Als Folge davon wird der maximale Treiber strom I_MAX des Transistors der Treiberschaltung vergrößert und die Zeitkonstante RC wird verringert.
(3) Es wird leicht, eine Vorladungs-Schaltung zu bilden (siehe zum Beispiel 1984, IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, S. 138-139), die durch Anlegen eines Pulses vor dem Treiben der Wortleitung sämtliche Wortleitungen auf das Versorgungspotential Vcc vorlädt, wodurch die Reaktionsgeschwindigkeit des Wortleitungspotentiales vergrö ßert wird.

Da es auf diese Art und Weise möglich ist, die Treiberschaltung mit genügend großer Treiberfähigkeit zu bilden, wird die Reak tionszeit des Wortleitungspotentials schnell gemacht und der Betrieb der ganzen ROM-Einrichtung beschleunigt. Weiterhin ist es nicht notwendig, eine sehr winzige Strukturierung zur Bildung einer solchen Treiberschaltung zu verwenden.

Fig. 6 zeigt ein Blockdiagramm eines ROM-Chip entsprechend eines weiteren Ausführungsbeispieles dieser Erfindung, und Fig. 7 zeigt ein Schaltdiagramm des Hauptteiles der in Fig. 6 gezeigten ROM- Einrichtung.

Wortleitungsauswahldekoder 21a und 21b sind jeweils auf entgegen gesetzten Seiten des Speicherfeldes 11 angeordnet, und Bitlei tungsauswahldekoder 31a und 31b sind jeweils auf den anderen entgegengesetzten Seiten angeordnet. Analog sind Wortleitungsaus wahldekoder 22a und 22b jeweils auf entgegengesetzten Seiten des Speicherfeldes 12 angeordnet, und Bitleitungsauswahldekoder 32a und 32b sind jeweils auf den anderen entgegengesetzten Seiten angeordnet. Wie in Fig. 7 gezeigt, sind eine Mehrzahl von den Bitleitungen BL in dem Speicherfeld 11 abwechselnd mit den Bitleitungsauswahldekodern 31a und 31b verbunden. Eine Mehrzahl von Bitleitungen BL im Speicherfeld 12 sind abwechselnd mit den Bitleitungsauswahldekodern 32a und 32b verbunden.

Als Folge wird die Breite des Bereiches mit belegter Struktur des Bitleitungsauswahldekoders pro Bitleitung BL doppelt so groß. Dadurch wird es leicht, eine Schaltung mit einer großen Treiber fähigkeit mit einem Bitleitungsauswahldekoder zu bilden.

Fig. 8 zeigt ein Diagramm eines Beispieles eines Schaltungsauf baues des Bitleitungsauswahldekoders.

Der in Fig. 8 gezeigte Bitleitungsauswahldekoder weist eine Mehrzahl von Transfer-Gatter-Transistoren (im folgenden einfach als Transistoren bezeichnet) mit N-Kanal-MOS-Transistoren auf. Der Eingangsanschluß SI eines Leseverstärkers 51 ist über den Transistor Q31 mit einem Knoten n1 verbunden und über einen Transistor Q32 mit einem Knoten n2 verbunden. Der Knoten n1 ist über einen Transistor Q33 mit einem Knoten n3 verbunden und über einen Transistor Q34 mit einem Knoten n4 verbunden. Der Knoten n3 ist über einen Transistor Q35 mit der Bitleitung BL1 verbunden und über einen Transistor Q36 mit der Bitleitung BL3 verbunden. Auf der anderen Seite ist der Knoten n4 über einen Transistor Q37 mit einer Bitleitung BL5 verbunden und über einen Transistor Q38 mit einer Bitleitung BL7 verbunden.

Ein Adreßsignal A_x bzw. dessen invertiertes Signal sind an die Gates der Transistoren Q31 bzw. Q32 angelegt. Ein Adreßsignal A_x bzw. dessen invertiertes Signal sind an die Gates der Tran sistoren Q33 bzw. Q34 angelegt. Ein Adreßsignal A_z bzw. dessen invertiertes Signal sind an die Gates der Transistoren Q35 bzw. Q36 und die Gates der Transistoren Q37 bzw. Q38 angelegt.

Wenn zum Beispiel die Adreßsignale A_x, A_y und A_z sämtlich auf dem "H"-Pegel sind, schalten die Transistoren Q31, Q33 und Q35 ein, und die Bitleitung BL1 ist mit dem Leseverstärker 51 verbunden.

Da eine Breite T des Bereiches mit belegter Struktur pro Bitlei tung von jedem Bitleitungsauswahldekoder im Fall der in den Fig. 6 und 7 gezeigten Ausführungsform breit wird, ist es möglich, die Transistoren Q31 bis Q38 aus Transistoren mit großer Treiberfä higkeit auszubilden.

Im allgemeinen ist eine Schaltung zum Treiben der Bitleitung BL und eine Schaltung zum Lesen der Speicherinformationen "1" oder "0" als Reaktion auf die Änderung seines Treiberstromes oder seiner Treiberspannung in integrierter Art und Weise im Lesever stärker 51 gebildet. Daher ändert sich die Treibergeschwindigkeit der Bitleitung BL in Abhängigkeit von der Last der Bitleitung BL. Als eine Einrichtung zum Verbessern der Treiberfähigkeit durch Verringern der Last der Bitleitung BL soweit wie möglich, kann bei jeder weiteren Bitleitung BL ein Leseverstärker 54 vorgesehen sein. Ein Dekoder 33, d.h. ein Transfer-Gatter-Transistor kann zwischen den Leseverstärkern 54 und dem Ausgangspuffer 52 wie in Fig. 9 gezeigt vorgesehen sein. Als Folge kann die Nachweis empfindlichkeit durch den Leseverstärker 54 verbessert werden.

In diesem Fall vergrößert sich die Fläche mit belegter Struktur T2 des Leseverstärkers 54 durch das Vorsehen der Leseverstärker 54 und der Dekoder 33 jeweils auf entgegengesetzten Seiten der Mehrzahl von Bitleitungen BL und abwechselndes Verbinden der Mehrzahl von Bitleitungen BL mit den Leseverstärkern 54 jeweils auf den entgegengesetzten Seiten. Dadurch wird es ermöglicht, den Leseverstärker 54 mit einer großen Treiberfähigkeit auszubilden.

Fig. 10 zeigt ein Blockdiagramm eines ROM-Chip entsprechend eines weiteren Ausführungsbeispieles dieser Erfindung.

Bei dieser Ausführungsform ist das in den Fig. 6 und 7 gezeigte Speicherfeld 11 nochmals in die beiden Speicherfelder 101 und 102 unterteilt, und das Speicherfeld 12 ist nochmals in die Speicher felder 103 und 104 unterteilt. Bitleitungsauswahldekoder 131a, 131b, 132a und 132b sind jeweils entlang der entgegengesetzten Seiten der Speicherfelder 101 und 102 angeordnet. Bitleitungsaus wahldekoder 133a, 133b, 134a und 134b sind jeweils entlang der entgegengesetzten Seiten der Speicherfelder 103 und 104 angeord net. Bei diesem Fall halbiert sich die Länge von jeder Bitleitung und ebenso die Ladekapazität von jeder Bitleitung, so daß die Betriebsgeschwindigkeit des Bitleitungsauswahldekoders nochmals beschleunigt wird.

Obwohl die Beschreibung eines Falles erfolgte, bei dem diese Erfindung auf die ROM-Einrichtung bei den oben beschriebenen Ausführungsbeispielen angewendet wurde, kann diese Erfindung auch auf eine RAM-Einrichtung oder andere Halbleiterspeichereinrich tungen angewendet werden.

Da die Breite des Bereiches mit belegter Struktur der Auswahlein richtung pro Auswahlleitung doppelt so groß wie bei bisher verwendeten Halbleiterspeichereinrichtungen gemacht werden kann, ohne die Ladekapazität von jeder Auswahlleitung zu vergrößern, kann entsprechend dieser Erfindung eine Einrichtung mit großer Treiberfähigkeit leicht gebildet werden. Folglich kann eine Halbleiterspeichereinrichtung vorgesehen werden, die einen Hoch geschwindigkeitsbetrieb bei einer hohen Packungsdichte und einer hohen Kapazität ermöglicht.

Claims

1. Halbleiterspeichereinrichtung

- mit einer Mehrzahl von Wortleitungen (WL);
- mit einer Mehrzahl von die Wortleitungen (WL) schneidenden Bitleitungen (BL) mit jeweils zwei gegenüberliegenden Enden;
- mit einem Speicherfeld (11, 12) mit einer Mehrzahl von an den Schnittpunkten zwischen den Wort- und Bitleitungen (WL, BL) vorgesehenen Speicherzellen (MT):
- mit einer Mehrzahl von Leseverstärkern (54), von denen jeweils einer für eine Bitleitung (BL) derart vorgesehen ist, daß die ungeradzahligen Bitleitungen (BL) an einem Ende und die geradzahligen Bitleitungen (BL) an dem gegenüberliegenden Ende mit einem Leseverstärker verbunden sind;
- mit einem an der Seite der einen Enden der Bitleitungen (BL) vorgesehenen ersten Bitleitungsdekoder (33) zum Auswählen einer Bitleitung (BL) aus den ungeradzahligen Bitleitungen (BL);
- mit einem dem ersten Bitleitungsdekoder (33) verbundenen ersten Ausgangspuffer (52) zum Ausgeben der Information auf der ausgewählten ungeradzahligen Bitleitung (BL);
- mit einem an der Seite der anderen Enden der Bitleitungen (BL) vorgesehenen zweiten Bitleitungsdekoder zum Auswählen einer Bitleitung (BL) aus den geradzahligen Bitleitungen (BL);
- mit einem mit dem zweiten Bitleitungsdekoder verbundenen zweiten Ausgangspuffer zum Ausgeben der Information auf der ausgewählten geradzahligen Bitleitung (BL).

2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch eine Einrichtung (50) zum Empfangen eines Adreßsignales (AO-AX) zum Auswählen einer Speicherzelle (MT) in dem Speicherfeld (11, 12) und zum Zuführen des Adreßsignales (AO-AX) an eine erste bis vierte Wortleitungsauswahleinrichtung (21a, 21b, 22a, 22b).

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jede Wortleitungsauswahleinrichtung einen Wortleitungsauswahldekoder (21a, 21b, 22a, 22b) aufweist, wobei der Dekoder eine Mehrzahl von Dekoderschaltungen (25), von denen jede eine entsprechende Wortleitung (WL) als Reaktion auf ein vorbestimmtes Adreßsignal auswählt, und eine Mehrzahl von Treiberschaltungen (26), von denen jede eine Wortleitung (WL) treibt, die durch jede der Mehrzahl von Dekoderschaltungen (21a, 21b, 22a, 22b) ausgewählt ist, aufweist.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß eine Bitleitungsauswahleinrichtung einen Bitleitungsauswahldekoder (31a, 31b, 32a, 32b) mit einer Mehrzahl von Transfer-Gatter-Transistoren (Q31 bis Q38) aufweist und eine der Bitleitungen (BL1 bis BLn) mit dem Leseverstärker über einen der Mehrzahl von Transfer-Gatter-Transistoren (Q31 bis Q38) als Reaktion auf ein Adreßsignal (AO-AX) verbindet.

5. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherfeld in einen ersten und einen zweiten Speicherfeldblock (11, 12) unterteilt ist und daß für jeden Speicherfeldblock je ein Bitleitungsdekoder auf jeder Seite vorgesehen ist.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß jeder erste und zweite Speicherfeldblock in einen ersten und einen zweiten Unterblock (101, 102; 103, 104) unterteilt ist; und daß die Bitleitungsdekoder an jeweils gegenüberliegenden Seiten der Unterblöcke vorgesehen sind.