DE2517271A1 - Speichersystem - Google Patents

Description

04-3852 Ge 17. April 1975

HONEYWELL INC.
2701 Fourth Avenue South
Minneapolis, Minn., USA

Speichersystem

Die Erfindung betrifft ein Speichersystem mit wenigstens einem Daten-Speicherelement. Bei digitalen Datenverarbeitungsanlagen bilden die Daten-Speicherregister und das Rechenwerk ALU einen wesentlichen Teil der Anlage. Datenverarbeitungsoperationen werden ausgeführt, indem die Daten den Speicherregistern entnommen und dem Rechenwerk zugeführt werden, wobei in diesem Rechenwerk, gesteuert von der Zentraleinheit (CPU), eine vorbestimmte Operation hinsichtlich dieser Daten ausgeführt und das sich ergebende Resultat in eine's der Speicherregister zurückgeschrieben wird. Im Stand der Technik werden diese Speicherregister hauptsächlich in Form von Flip-Flop-Speicher, kleinen Zwischenspeichern, Speichern mit wahlfreiem Zugriff usw. verwirklicht. Mit solchen herkömmlichen Speichern wird die Operationsgeschwindigkeit des Systems hinsichtlich von mehr als ein Wort benötigenden Operationen herabgesetzt, da in diesem Fall zwei SpeicherZugriffe erforderlich sind, um die für die Operation notwendigen beiden Worte zu erhalten. Das Rechenwerk und andere Schaltkreise befinden sich während jedem Wortzugriff in dem Speicher im Stillstand. Es besteht daher die Forderung, eine Möglichkeit zu schaffen, um auf

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beide miteinander zu verarbeitenden Worte gleichzeitig Zugriff zu nehmen. Dies ist bisher nur mit einem sehr komplexen und kostspieligen Speicher möglich.

Es ist die Aufgabe der vorliegenden Erfindung, ein Speichersystem anzugeben, das mit relativ einfachen Mitteln den gleichzeitigen Zugriff auf zwei gespeicherte Worte ermöglicht. Die Lösung dieser Aufgabe gelingt gemäß'der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

Durch die vorliegende Erfindung wird eine Ausbildung des Speicherregisters mit Mehrfach-Ein/Ausgängen angegeben, wodurch auf zwei Speicherplätze gleichzeitig Zugriff genommen werden kann, indem über zwei gleichzeitig betätigte Decodierer zwei verschiedene Adressen zum gleichen Zeitpunkt angewählt werden können. Somit können dem Rechenwerk die beiden für eine Operation erforderlichen Operanden zum gleichen Zeitpunkt zugeführt werden, wodurch zusätzliche Daten-Speicherregister in dem Rechenwerk entfallen können. Ferner wird bei einem solchen Betrieb die interne Speicherzykluszeit der Zentraleinheit pro Operation auf die Hälfte reduziert. Die Schreiboperation kann während des nächsten internen Speicherzyklus erfolgen, wobei der Speicherplatz durch die Adresse des einen oder anderen der beiden Adressregister bestimmt wird.

Anhand eines in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher beschrieben. Es zeigen:

Figur 1 ein Blockdiagramm einer Speicheranordnung und eines Rechenwerkes zur Veranschaulichung der vorliegenden Erfindung, Figur 2 die schematische Darstellung einer für den Gebrauch im Zusammenhang mit der in Figur 1 dargestellten Speicheranordnung geeigneten Speicherzelle und

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Figur 3 eine weitere Ausführung einer Speicheranordnung gemäß der Erfindung.

Gemäß Figur 1 ist ein Register 2 dargestellt, welches als statische Speicheranordnung mir Mehrfach-Ein-/Ausgängen ausgebildet ist und insbesondere zwei Ausgangsleitungen 4 und 6 aufweist, die an ein Rechenwerk (ALU) 7 angeschlossen sind. Jede Ausgangsleitung 4 bzw. 6 wird von einem zugeordneten Adressregister 8 bzw. 10 gesteuert. Eine Eingangsleitung 12 dient dem Einschreiben von Daten und wird von einem zugeordneten Adressregister 14 gesteuert, welches von den das Lesen steuernden Registern 8 und 10 unabhängig ist. Die Register 8 und 10 erzeugen Leseoperationen, wobei zwei verschiedene oder gleiche Operanden während ein und derselben Speicherzykluszeit dem Register 2 entnommen werden können und im nächsten Speicherzyklus eine Schreiboperation durchgeführt werden kann. Jede dieser Operationen kann hinsichtlich irgendeines Speicherplatzes innerhalb des Registers 2 ausgeführt werden.

Die Lese-Adressregister 8 und 10 innerhalb der Zentraleinheit CPU werden durch geeignete, nicht dargestellte, Einrichtungen, welche im Stand der Technik bestens bekannt sind, jeweils mit einer Speicheradresse für den gewünschten Operanden versorgt. Diese Adressen werden in dem Speicherregister 2 decodiert und zur Auswahl eines Paares von in dem Speicherregister 2 gespeicherten Operanden benutzt. Die aus dem Speicherregister 2 ausgelesenen Operanden werden dem Rechenwerk (ALU) 7 zwecks Ausführung einer bestimmten Operation zugeführt. Ein Ausgangssignal des Rechenwerks 7 stellt das Ergebnis der zuvor erwähnten Operation dar und wird dem Speicherregister 2 über eine Daten-Eingangsleitung zugeführt und in einem Speicherplatz gespeichert, der unter Steuerung des Schreib-Adressregisters 14 ausgewählt wird. Das Schreib-Adressregister 14 seinerseits wird durc h eine bekannte, nicht dargestellte Einrichtung mit einer Speicherplatzadresse versorgt. Diese Technik kann auf ein Speicherregister

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mit mehr als zwei Ausgangsleitungen für jedes gespeicherte Daten-Bit ausgedehnt werden, wobei dem Speicherregister mehrere Rechenwerke mit Mehrfachverbindungen zugeordnet sind und diese Mehrfachverbindungen durch mehrere Lese- und Schreib-Adressregister einer Zentraleinheit CPU gesteuert werden. Eine solche Mehrfachoperation erlaubt die Ausführung von Vielerlei Operationen hinsichtlich eines gegebenen Datensatzes in dem Speicherregister, indem es eine Vielzahl paralleler oder simultaner Datenzugriffe gestattet.

Gemäß Figur 2 ist eine einzelne Speicherzelle dargestellt, wie sie in dem Speicherregister 2 gemäß Figur 1 Anwendung finden kann. Die hier dargestellte Ausführung ist zur Integration auf einem integrierten Schaltkreis-Chip geeignet, wobei mehrere solcher Speicherzellen die Speicherplätze eines Registers mit Mehr-fach-Ein-/Ausgängen bildet. Jede solche Speicherzelle sieht einen Mehrfachzugriff für Schreiboperationen durch getrennte Lese-Decodierer 20 und 22 vor, während die Schreiboperation durch einen dritten Decodierer 2*4 gesteuert wird. Die grundlegende Speicheroperation wird durch einen Daten-Speicherkondensator 26 ausgeführt, der entweder geladen oder entladen sein kann und demgemäß ein Bit mit dem Binärwert "1" oder "0" speichert. Die Lese-Decodierer 20 und 22 sind an die Gatterelektroden eines entsprechenden Paares von Leseeinrichtungen angeschlossen _r welche im dargestellten Fall als Feldeffekttransistoren (FET) 28 und 30 ausgeführt sind. Im einzelnen ist der Ausgang des ersten Lese-Decodierers 20 mit der Steuerelektrode des ersten Feldeffekttransistors 28 verbunden, während der Ausgang des zweiten Lese-Decodierers 22 an die Steuerelektrode des zweiten Feldeffekttransistors 30 angeschlossen ist. Ein Anschluß des ersten Feldeffekttransistors 28 ist mit einer ersten Daten-Ausgangsleitung 1 verbunden, während ein Anschluß des zweiten Feldeffekttransistors 30 an eine zweite Daten-Ausgangsleitung 2 angeschlossen ist. Ein Eingangsanschluß des ersten und zweiten

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Feldeffekttransistors 28 und 30 ist an den Ausgangsanschluß eines dritten Feldeffekttransistors 32 angeschlossen. Eine Steuerelektrode des dritten Feldeffekttransistors 32 ist an die eine Belegung des Daten-Speicherkondensators 26 angeschlossen. Die andere Belegung des Daten-Speicherkondensators 26 und der Eingangsanschluß des dritten Feldeffekttransistors 32 sind an eine Signalspannung V angeschlossen. Eine Daten-Eingangsleitung 34 bildet den Eingangsanschluß eines vierten Feldeffekttransistors 36, während der Ausgangsanschluß des vierten Feldeffekttransistors 36 an die gleiche Belegung des Daten-Speicherkondensators 26 wie die Steuerelektrode des dritten Feldeffekttransistors 32 angeschlossen ist. Die Steuerelektrode des vierten Feldeffekttransistors 36 ist mit dem Ausgang des dritten Decodierers 24 verbunden. Die Decodierer 20, 22 und 24 sind mit Eingangsanschlüssen 38, 40 und 44 versehen, mittels derer sie an die bereits im Zusammenhang mit Figur 1 erläuterten Adressregister 8, 10 und 14 angeschlossen werden. Eine Start-Eingangsklemme ist ebenfalls hinsichtlich der Decodierer 20, 22 und zwecks Zuführung eines Start- bzw. Synchronisationssignales vorgesehen, um die Operation der Decodierer 20, 22 und 24 mit dem Taktsignal des Digitalrechners zu synchronisieren.

Aus dem vorstehend beschriebenen Aufbau des Speicherelementes ergibt sich folgende Wirkungsweise:

Wie zuvor erwähnt, wird der Daten-Speicherkondensator 26 zur Speicherung einer "1" oder einer "0" benutzt, wobei diese beiden Binärwerte dem Lade- bzw. dem Entladezustand des Kondensators zugeordnet sind. Wenn der Kondensator 26 geladen ist, so wird der Feldeffekttransistor 32 durchgeschaltet und die Ausgangsleitungen 1 und 2 werden über einen Leitungsweg mit niedrigem Widerstand über die Feldeffekttransistoren 28, 30 und 32 an die Quelle der Signalspannung V gelegt. Ist der Speicherkondensa-

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tor 26 entladen, so befindet sich der Feldeffekttransistor 32

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im gesperrten Zustand, so daß die Ausgangsleitungen 1 und 2 nunmehr von der Signalspannung V abgetrennt sind. Anderer-

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seits werden Schreiboperationen durch Einschaltung des Feldeffekttransistors 36 mittels des Decodierers 24 durchgeführt, wodurch die Daten-Eingangsleitung 34 mit dem Daten-Speicherkondensator 26 verbunden wird, so daß durch Aufladen bzw. Entladen des Kondensators 26 der Binärwert "1" bzw. "0" eingespeichert werden kann. Durch Schalten der Feldeffekttransistoren 28 und 30 gegenüber dem Feldeffekttransistor 36 zu verschiedenen Zeitpunkten kann das Speicherregister in einer Weise betrieben werden, die eine völlige Flexibilität hinsichtlich der Lese- und Schreiboperationen gestattet.

Gemäß Figur 3 ist eine weitere Ausführung der vorliegenden Erfindung dargestellt, bei dem ein Speicherregister eine Vielzahl von Flip-Flop-Speicherelementen 50 besitzt, auf die bei einer Leseoperation durch zwei getrennte Lese-Decodierer 52 und 54 und bei einer Schreiboperation zwecks Einspeicherung von Daten in die Speichereinrichtung 50 durch einen dritten Decodierer zugegriffen werden kann. Im Ausführungsbeispiel gemäß Figur 3 ist lediglich ein Speicher-Flip-Flop 50 dargestellt, wobei es jedoch auf der Hand liegt, daß das Speichersystem eine Vielzahl solcher Speicherelemente aufweist. Insbesondere sind die Speicherelemente in Zeilen und Spalten angeordnet und bilden somit eine Matrix. In einem solchen System können während ein und derselben Speicherzykluszeit zwei Operanden aus dem Speicherregister herausgelesen und ein Operand in das Speicherregister hineingeschrieben werden. Dies wird durch die Benutzung dreier Speicheradressen und dreier getrennter Decodierer erreicht, wobei zwei Adressen für die Leseoperationen vorgesehen sind und eine Adresse für eine Schreiboperation vorgesehen ist. Während einer Speicherzykluszeit treten die Leseoperationen am Anfang und die Schreiboperation am Ende der Zykluszeit auf, wobei das Rechenwerk ALU seine Datenverarbeitungsoperation zwischen der Lese- und Schreiboperation ausführt. Bei dieser Technik ist es möglich, J

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ein errechnetes Resultat in einen der Speicherplätze zurückzuschreiben/ aus denen zuvor einer der Operanden entnommen worden war.

Eine erste Datenschiene A ist an das Speicherelement 50 in einer später noch näher zu beschreibenden Weise angeschlossen, wobei die Schiene zwei Einzelleitungen aufweist, -in denen jeweils ein Verstärker 58 und ein Inverter 60 eingeschaltet ist. Eine zweite Datenschiene B ist in gleicher Weise an das Speicherelement 50 angeschlossen und besteht ebenfalls aus zwei Ausgangsleitungen, in die jeweils ein Verstärker 62 und ein Inverter 64 eingeschaltet sind. Das in Figur 3 dargestellte Flip-Flop-Speicherelement 50 weist einen Q-Ausgang auf, der über einen ersten Feldeffekttransistor 66 an die Datenschiene A und mit seinem Q-Ausgang über einen zweiten Feldeffekttransistor 68 an die Datenschiene B angeschlossen ist. Die Steuerelektrode des ersten Feldeffekttransistors 66 ist an eine erste Steuerleitung (Wort-Leitung) 70 angeschlossen, während die Steuerelektrode des zweiten Feldeffekttransistors 68 an eine zweite Steuerleitung (Wort-Leitung) 72 angeschlossen ist. Die erste Steuerleitung 70 ist über ein erstes ODER-Gatter 71 mit dem Ausgang des ersten Decodierers 52 und dem Ausgang des dritten Decodierers 56 verbunden. Die zweite Steuerleitung 72 wird über ein ODER-Gatter 73 von dem Ausgang des zweiten Decodierers 54 und dem dritten Decodierer 56 beaufschlagt. Der Ausgang des ersten Decodierers 52 wird somit benutzt, um den ersten Feldeffekttransistor 66 zu steuern, wodurch ein in dem Flip-Flop 50 gespeichertes Datensignal auf die Schiene A (erste Bit-Leitung) gegeben wird. In gleicher Weise steuert der Ausgang des zweiten Decodierers 54 den zweiten Feldeffekttransistor 68, wodurch das Datensignal am zweiten Ausgang des Flip-Flop 50 auf die Schiene B (zweite Bit-Leitung) gegeben wird. Da jedes der Lese-Gatter 66 und 68 durch einen getrennten Decodierer gesteuert wird, können die Schienen A und B Ausgangssignale führen, die von verschiedenen Flip-Flops innerhalb der Vielzahl von Speicher-Flip-Flops in dem Speicherregister stammen. So kann beispielsweise die Schiene A Signale

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führen, die jeweils von den einen Ausgängen der von dem Decodierer A ausgewählten Speicherelementen stammen, während die Schiene B Ausgangssignale führen kann, die jeweils von den anderen Ausgängen der gleichen oder anderer durch den zweiten Decodierer 54 ausgewählten Speicherelementen stammen. Die Inverter. 60 und 64, welche an die Daten-Ausgangsschienen A und B angeschlossen sind, werden zum Pegelausgleich der von dem Flip-Flop 50 abgegebenen Signale benutzt, wenn z. B. Ausgangssignale von beiden Ausgängen des gleichen Speicherelementes entnommen werden.

Eine Daten-Eingangsklemme 75, welche bei einer Schreiboperation benutzt wird, ist mit dem Eingang eines dritten Feldeffekttransistors 74 verbunden und über einen Inverter 76 an den Eingang eines vierten Feldeffekttransistors 78 angeschlossen. Der Ausgang des dritten Feldeffekttransistors 74 ist mit der zweiten Datenschiene B verbunden, während der Ausgang des vierten Feldeffekttransistors 78 mit der ersten Datenschiene A verbunden ist, wodurch die der Daten-Eingangsklemme 75 zugeführten Eingangsdaten an jeder Seite des Speicherelementes 50 eingeschrieben werden können. Die Steuerelektroden des dritten und vierten Feldeffekttransistors 74 und 78 werden gemeinsam durch ein Schreibsignal an einer Schreib-Eingangsklemme 80 beaufschlagt. Um das Daten-Eingangssignal in die Speicherzelle einzuschreiben werden die ersten und zweiten Feldeffekttransistoren 66· und 68 gemeinsam durch ein Ausgangssignal des Schreib-Decodierers 56 beaufschlagt, der über die ersten und zweiten ODER-Gatter 71 und 73 an die Steuerleitungen 70 und 72 angeschlossen ist. Diese Daten-Schreiboperation veranlaßt die Speicherzelle 50 zur Aufnahme der neuen Dateninformation, wie sie an der Daten-Eingangsklemme 75 angelegt ist. Der Schreib-Decodierer 56 ist während stattfindender Leseoperationen ausgeschaltet, so daß seine Verbindung mit den Steuerleitungen 70 und 72 keine Einwirkung auf die Leseoperation hat. Andererseits sind während

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einer Schreiboperation die Lese-Decodierer 52 und 54 ausgeschaltet, so daß der Schreib-Decodierer 56 alleine den ersten und zweiten Feldeffekttransistor 66 und 68 gemeinsam ansteuert. Als Folge dieser Betriebsweise ergibt sich, daß zwei voneinander unabhängige Operanden auf einmal aus dem Speicherregister herausgelesen werden können und daß Daten in den gleichen oder andere Speicherplätze des Speicherregisters im gleichen Speicherzyklus eingeschrieben werden können.

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Claims (6)

1. Patentansprüche

   ) Speichersystem mit wenigstens einem Daten-Speicherelement, dadurch gekennzeichnet, daß an jedes Speicherelement (26, 50) eine erste und eine zweite Ausgangsleitung (1, A; 2, B) angeschlossen ist, daß erste und zweite Lesegatter (28, 30; 66, 68) jeweils zwischen dem Speicherelement und den Ausgangleitungen angeordnet sind, und daß erste und zweite Decodierer (20, 22; 52, 54) ent-

   sprechend einer Speicher-Leseoperation gleichzeitig auf die ihnen zugeordneten Lesegatter einwirken.
2. 2. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß das Daten-Speicherelement als Kondensator (26) ausgebildet ist.
3. 3. Speichersystem nach Anspruch 1, dadurch gekennzeichnet , daß das Speicherelement als Flip-Flop (50) ausgebildet ist, und daß das erste Lesegatter (66) mit dem einen Ausgang (Q) und das zweite Lesegatter (68) mit dem anderen Ausgang (Q) des Flip-Flops verbunden ist.
4. 4. Speichersystem nach Anspruch 1, gekennzeichnet durch eine an das Speicherelement (26, 50) angeschlossene Eingangsleitung zum Einschreiben von Daten unter Steuerung durch einen dritten Decodierer (24, 56).

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5. 5. Speichersystem nach Anspruch 1 oder einem der folgenden mit einer Matrix von in Zeilen und Spalten angeordneten Flip-Flop-Speicherelementen, dadurch gekennzeichnet , daß pro Spalte erste und zweite Bit-Leitungen (A, B) und pro Zeile erste und zweite Wort-Leitungen (70, 72) angeordnet sind, daß der eine Ausgang (Q) eines jeden Flip-Flops (50) an die erste Bit-Leitung (A) über ein von der ersten Wort-Leitung (70) gesteuertes Gatter (66) und der andere Ausgang (Q) eines jeden Flip-Flops (50) an die zweite Bit-Leitung (B) über ein von der zweiten Wort-Leitung (72) gesteuertes Gatter (68) angeschlossen ist, daß eine Schreibvorrichtung (56, 71, 73, 74, 76, 78) vorgesehen ist zum Einschreiben eines Wortes in .eine ausgewählte Zeile durch Anlegen entgegengesetzter Signale an beide Bit-Leitungen jeder Spalte und durch Erregung beider Wort-Leitungen einer Zeile und daß eine erste Lesevorrichtung (52, 71) zum Auslesen eines Wortes aus einer ausgewählten Zeile auf die erste Bit-Leitungen (A) durch Erregung der ersten Wort-Leitung (70), sowie eine zweite Lesevorrichtung (54, 73) zum Auslesen eines Wortes aus einer ausgewählten Zeile auf die zweite Bit-Leitung (B) durch Erregung der zweiten Wort-Leitung (72) angeordnet ist.
6. 6. Speichersystem nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet , daß die Gatter (28, 30, 32, 36; 66, 68, 74, 78) und die Flip-Flops (50) in Feldeffekttransistor-Technik ausgebildet sind.

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